JP4287690B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、素子分離にＳＴＩ法（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
Ｕ／ＶＬＳＩ（超大規模集積回路）において半導体基板上に形成される各能動素子を分離する必要がある。従来、かかる素子分離のために、図２（ａ）〜（ｃ）に示すようなＳＴＩ法が用いられているが、浅溝の底部周縁部２１（トレンチコーナー部）の形状が角張ることにより、当該箇所にストレスが発生する。そのため、従来は底部周縁部を角張らさずに丸めるために、図２（ｂ）に示すように、浅溝の内壁面全面を酸化して酸化膜を形成する方法、或いは、下記特許文献１に開示されているように１０〜６０度の注入角度で酸素イオンを注入後にアニーリングを行い、浅溝の内壁面に酸化膜を形成する方法が用いられている。尚、かかる従来技術においては、最終的な浅溝の深さ（素子分離としての実効的な深さ、図２においてＤ２で表示）はトレンチエッチングとその後の酸化工程で決定される。
【０００３】
【特許文献１】
特開平４−３７１５２号公報
【０００４】
【発明が解決しようとする課題】
上記従来技術においてストレスを緩和する為に行う浅溝内壁面の酸化によって能動素子を形成するアクティブ領域の面積が減少し、必要とする特性が得られないという問題が生じる。或いは、トランジスタ幅が狭くなり閾値電圧が低下し必要以上の電流が流れてしまう狭チャンネル効果が生じる。また、浅溝形成時の深さはエッチング加工精度で決定されるので、そのバラツキが１０％近く存在し、その影響として、半導体基板または半導体基板と導電型が逆タイプのウエルの抵抗が不安定となる。
【０００５】
本発明は、上記問題点に鑑みてなされたもので、その目的は、ＳＴＩ法を用いた素子分離において、トレンチコーナー部の応力緩和を、アクティブ領域の面積及びトランジスタ幅を減少させること無く実施でき、或いは、半導体基板または半導体基板と導電型が逆タイプのウエルの抵抗を安定に形成できる半導体装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
この目的を達成するための本発明に係る半導体装置の製造方法は、半導体基板の素子分離領域に複数の浅溝を形成する前に、前記複数の浅溝の底部を夫々内包する前記半導体基板内の複数の指定領域に酸素イオンを注入する第１工程と、前記第１工程終了後、前記酸素イオンの注入領域内まで前記半導体基板に対してエッチングを行うことで前記複数の浅溝を形成する第２工程と、前記第２工程終了後、非酸化雰囲気でアニーリングを行う第３工程と、を有し、前記第２工程終了時に、前記複数の浅溝夫々の底部及び底部周縁部に外接し、且つ隣接する複数の前記浅溝間を連絡せず分離して前記酸素イオンの注入領域が複数形成されるように、前記第１工程において前記指定領域が定められていることを特徴とする。
【０００７】
上記特徴の本発明に係る半導体装置の製造方法によれば、酸素イオン注入を行った半導体基板の内部領域が浅溝の底部を内包するため、浅溝を形成すべく半導体基板表面から当該内部領域までトレンチエッチングを行った後に、浅溝の底部周縁部の外側に残った酸素注入領域がアニーリングにより酸化される。ここで、予め注入された酸素だけが酸化に供されるので、素子分離領域の外側に形成されるアクティブ領域に向って酸化領域が拡大することが殆どないため、アクティブ領域を侵食することなく、浅溝の底部及び底部周縁部（トレンチコーナー部）の周辺域に限定して酸化が進み、底部周縁部の形状を丸くすることができ、当該箇所でのストレスが緩和される。
【０００８】
更に、本発明に係る半導体装置の製造方法において、前記酸素イオンの注入を前記半導体基板の表面に対し垂直方向から行うこと、或いは、前記浅溝はその側壁が下部ほど前記浅溝の中央部に近接するように内側に傾斜して形成されることが好ましい。
【０００９】
つまり、酸素イオンの注入を前記半導体基板の表面に対し垂直方向から行うことにより、アクティブ領域に向って酸化領域が拡大すること、即ちアクティブ領域の侵食を抑制でき、アクティブ領域の面積及びトランジスタ幅の減少を防止できる。
【００１０】
更に、浅溝はその側壁が下部ほど前記浅溝の中央部に近接するように内側に傾斜して形成されることにより、トレンチエッチング後の浅溝の底部周縁部周辺の酸素注入領域を確保でき、底部周縁部の形状の丸まりを確実にすることができる。ここで、浅溝の側壁の傾斜が無いと（半導体基板の表面に対し垂直な場合）、酸素イオンを注入した領域がトレンチエッチング後に浅溝の底部のみになり底部周縁部の丸まりが不十分となる。逆に、浅溝の側壁の垂直状態からの傾斜角度が大きくなり過ぎると、浅溝の側壁面に酸素イオン注入で形成された酸化膜とエッチングで形成された領域の境界に段差ができ、当該段差部でストレスが発生することになり不都合である。結局、浅溝の側壁の傾斜は一定範囲内にあることが望ましく、浅溝の側壁の垂直状態からの傾斜角度θは、０°＜θ≦５°が好ましい。
【００１１】
更に、本発明に係る半導体装置の製造方法において、後に実行される前記第２工程の終了時に形成される前記浅溝の底面の所望深さ位置を含む深さ領域に前記酸素イオンが注入されるように、前記酸素イオンの注入エネルギと注入量の少なくとも何れか一方を制御することが好ましい。つまり、最終の実効的な素子分離の深さは、浅溝の深さと酸化膜厚で決定されるが、実質的にはエッチングによる浅溝の深さではなく、酸素イオンの注入深さ、つまり、イオン注入エネルギ及び注入量で決定されるために、その深さバラツキ精度は従来のエッチングで決定されるものより高く、半導体基板または半導体基板と導電型が逆タイプのウエルの深さが安定に形成され安定した抵抗が得られる。
【００１４】
【発明の実施の形態】
本発明に係る半導体装置とその製造方法（以下、適宜「本発明装置」及び「本発明方法」という。）の一実施の形態につき、図１に基づいて説明する。尚、図２に例示した従来の半導体装置の製造方法で作成される半導体装置と共通する部分及び構成要素には共通の符号を付している。
【００１５】
先ず、図１（ａ）に示すように、単結晶シリコンまたはエピタキシャルシリコンとの積層からなる半導体基板１１に、例えばＣＶＤ法により酸化膜１２及び窒化膜１３を堆積し、フォトプロセスを用いてアクティブ領域１７と素子分離領域１８をパターニングしたフォトレジスト１４をマスクとして、堆積させた酸化膜１２と窒化膜１３の素子分離領域１８部分をエッチングで除去する。引き続き、素子分離領域１８内の半導体基板１１の内部領域１６に酸素イオンを注入する。ここで、イオン注入は、半導体基板１１の表面の垂直方向に対し０°の注入角度で行う。また、注入エネルギＥ（ｋｅＶ）は、浅溝の深さＤ１（ｎｍ）に依存し、下記の数１に示す関係式を満足するように設定する。数１において、定数Ｋは２〜３の範囲が好ましい。また、イオン注入量としては、１×１０１９〜２０ｃｍ−３のイオンを注入する。図１（ａ）は、内部領域１６に酸素イオンが注入された状態を示している。
【００１６】
【数１】
Ｅ＝Ｄ１／Ｋ
【００１７】
次に、図１（ｂ）に示すように、半導体基板１１に浅溝１５を形成するエッチング（トレンチエッチング）を行う。この場合のエッチングはドライエッチングで、そのエッチング角度が半導体基板１１の表面に対し垂直方向に０°＜θ≦５°でエッチングを行う。エッチングにより形成された浅溝１５の底部２２は、前記内部領域（酸素イオン注入領域）１６に内包される位置になり、浅溝１５の底部２２及び底部周縁部（コーナー部）２１の周囲外側（半導体基板１１側）にエッチング後も酸素イオン注入領域１６が残存している。
【００１８】
その結果、引き続き、窒素雰囲気または真空雰囲気等の非酸化雰囲気で、処理温度８００〜１０００℃のアニーリングを行い、浅溝１５の底部２２及び底部周縁部２１の周辺部に酸化膜が形成される。図１（ｂ）は、浅溝１５の底部２２及び底部周縁部２１の周辺部に酸化膜１６ａが形成された状態を示している。また、図１（ｄ）は、浅溝１５の底部周縁部２１の周辺部を拡大した拡大図である。
【００１９】
次に、図１（ｃ）に示すように、公知のＳＴＩ法と同様の処理手順で、浅溝１５の埋め込みを行う。ＣＶＤ法を用いて浅溝１５内及び半導体基板１１表面に酸化膜または窒化膜等の絶縁膜１９を堆積させた後にＣＭＰ法による平坦化を行い、浅溝１５内にのみ絶縁膜１９を充填させて素子分離を完成させる。ここで、最終の実効的な素子分離の深さは、酸化膜１６ａの膜厚も含めた深さＤ２となる。
【００２０】
引き続き、半導体基板１１と導電型が逆のウエル２０をイオン注入法並びに熱処理を行って形成する。図１（ｃ）はウエル２０形成後の状態を示している。尚、本発明装置は、ウエル２０形成後、更に、公知の手法によりトランジスタをアクティブ領域１７に形成し、更に、配線等を形成して最終的に作製される。
【００２１】
【発明の効果】
以上詳細に説明したように、本発明によれば、浅溝を形成する前に半導体基板に対し所定の角度で酸素イオン注入を行った後に、半導体基板に対し所定の角度でトレンチエッチングすることにより浅溝を形成し、その後にアニーリングを行って浅溝の底部及び底部周縁部の周囲に酸化膜を形成するために、アクティブ領域の面積とトランジスタ幅の減少を防止して浅溝の底部周縁部のストレスを抑制し、トランジスタの閾値電圧の低下を防ぎ、トランジスタ特性の向上が図れるとともに接合リーク特性の向上も図れ、延いては、半導体装置全体の特性が向上する。更に、最終の実効的な素子分離の深さは、イオン注入エネルギ及び注入量で決定されるため、その深さバラツキ精度は従来のエッチングで決定されるものより高く、半導体基板または半導体基板と導電型が逆タイプのウエルの抵抗バラツキが抑制される。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の製造方法の一実施の形態の処理過程を説明するための工程途中における半導体装置の要部を示す断面図
【図２】従来のＳＴＩ法を用いた半導体装置の製造方法の処理過程を説明するための工程途中における半導体装置の要部を示す断面図
【符号の説明】
１１： 半導体基板
１２： 酸化膜
１３： 窒化膜
１４： フォトレジスト
１５： 浅溝
１６： 酸素イオン注入領域（内部領域）
１６ａ：酸化膜
１７： アクティブ領域
１８： 素子分離領域
１９： ＣＶＤ絶縁膜
２０： ウエル
２１： 浅溝の底部周縁部（トレンチコーナー部）
２２： 浅溝の底部
Ｄ１： 浅溝の深さ（エッチング深さ）
Ｄ２： 素子分離の深さ
θ ： トレンチエッチング角度（半導体基板の表面に対する垂直方向と浅溝の側壁との成す傾斜角）
【発明の属する技術分野】
本発明は、素子分離にＳＴＩ法（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
Ｕ／ＶＬＳＩ（超大規模集積回路）において半導体基板上に形成される各能動素子を分離する必要がある。従来、かかる素子分離のために、図２（ａ）〜（ｃ）に示すようなＳＴＩ法が用いられているが、浅溝の底部周縁部２１（トレンチコーナー部）の形状が角張ることにより、当該箇所にストレスが発生する。そのため、従来は底部周縁部を角張らさずに丸めるために、図２（ｂ）に示すように、浅溝の内壁面全面を酸化して酸化膜を形成する方法、或いは、下記特許文献１に開示されているように１０〜６０度の注入角度で酸素イオンを注入後にアニーリングを行い、浅溝の内壁面に酸化膜を形成する方法が用いられている。尚、かかる従来技術においては、最終的な浅溝の深さ（素子分離としての実効的な深さ、図２においてＤ２で表示）はトレンチエッチングとその後の酸化工程で決定される。
【０００３】
【特許文献１】
特開平４−３７１５２号公報
【０００４】
【発明が解決しようとする課題】
上記従来技術においてストレスを緩和する為に行う浅溝内壁面の酸化によって能動素子を形成するアクティブ領域の面積が減少し、必要とする特性が得られないという問題が生じる。或いは、トランジスタ幅が狭くなり閾値電圧が低下し必要以上の電流が流れてしまう狭チャンネル効果が生じる。また、浅溝形成時の深さはエッチング加工精度で決定されるので、そのバラツキが１０％近く存在し、その影響として、半導体基板または半導体基板と導電型が逆タイプのウエルの抵抗が不安定となる。
【０００５】
本発明は、上記問題点に鑑みてなされたもので、その目的は、ＳＴＩ法を用いた素子分離において、トレンチコーナー部の応力緩和を、アクティブ領域の面積及びトランジスタ幅を減少させること無く実施でき、或いは、半導体基板または半導体基板と導電型が逆タイプのウエルの抵抗を安定に形成できる半導体装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
この目的を達成するための本発明に係る半導体装置の製造方法は、半導体基板の素子分離領域に複数の浅溝を形成する前に、前記複数の浅溝の底部を夫々内包する前記半導体基板内の複数の指定領域に酸素イオンを注入する第１工程と、前記第１工程終了後、前記酸素イオンの注入領域内まで前記半導体基板に対してエッチングを行うことで前記複数の浅溝を形成する第２工程と、前記第２工程終了後、非酸化雰囲気でアニーリングを行う第３工程と、を有し、前記第２工程終了時に、前記複数の浅溝夫々の底部及び底部周縁部に外接し、且つ隣接する複数の前記浅溝間を連絡せず分離して前記酸素イオンの注入領域が複数形成されるように、前記第１工程において前記指定領域が定められていることを特徴とする。
【０００７】
上記特徴の本発明に係る半導体装置の製造方法によれば、酸素イオン注入を行った半導体基板の内部領域が浅溝の底部を内包するため、浅溝を形成すべく半導体基板表面から当該内部領域までトレンチエッチングを行った後に、浅溝の底部周縁部の外側に残った酸素注入領域がアニーリングにより酸化される。ここで、予め注入された酸素だけが酸化に供されるので、素子分離領域の外側に形成されるアクティブ領域に向って酸化領域が拡大することが殆どないため、アクティブ領域を侵食することなく、浅溝の底部及び底部周縁部（トレンチコーナー部）の周辺域に限定して酸化が進み、底部周縁部の形状を丸くすることができ、当該箇所でのストレスが緩和される。
【０００８】
更に、本発明に係る半導体装置の製造方法において、前記酸素イオンの注入を前記半導体基板の表面に対し垂直方向から行うこと、或いは、前記浅溝はその側壁が下部ほど前記浅溝の中央部に近接するように内側に傾斜して形成されることが好ましい。
【０００９】
つまり、酸素イオンの注入を前記半導体基板の表面に対し垂直方向から行うことにより、アクティブ領域に向って酸化領域が拡大すること、即ちアクティブ領域の侵食を抑制でき、アクティブ領域の面積及びトランジスタ幅の減少を防止できる。
【００１０】
更に、浅溝はその側壁が下部ほど前記浅溝の中央部に近接するように内側に傾斜して形成されることにより、トレンチエッチング後の浅溝の底部周縁部周辺の酸素注入領域を確保でき、底部周縁部の形状の丸まりを確実にすることができる。ここで、浅溝の側壁の傾斜が無いと（半導体基板の表面に対し垂直な場合）、酸素イオンを注入した領域がトレンチエッチング後に浅溝の底部のみになり底部周縁部の丸まりが不十分となる。逆に、浅溝の側壁の垂直状態からの傾斜角度が大きくなり過ぎると、浅溝の側壁面に酸素イオン注入で形成された酸化膜とエッチングで形成された領域の境界に段差ができ、当該段差部でストレスが発生することになり不都合である。結局、浅溝の側壁の傾斜は一定範囲内にあることが望ましく、浅溝の側壁の垂直状態からの傾斜角度θは、０°＜θ≦５°が好ましい。
【００１１】
更に、本発明に係る半導体装置の製造方法において、後に実行される前記第２工程の終了時に形成される前記浅溝の底面の所望深さ位置を含む深さ領域に前記酸素イオンが注入されるように、前記酸素イオンの注入エネルギと注入量の少なくとも何れか一方を制御することが好ましい。つまり、最終の実効的な素子分離の深さは、浅溝の深さと酸化膜厚で決定されるが、実質的にはエッチングによる浅溝の深さではなく、酸素イオンの注入深さ、つまり、イオン注入エネルギ及び注入量で決定されるために、その深さバラツキ精度は従来のエッチングで決定されるものより高く、半導体基板または半導体基板と導電型が逆タイプのウエルの深さが安定に形成され安定した抵抗が得られる。
【００１４】
【発明の実施の形態】
本発明に係る半導体装置とその製造方法（以下、適宜「本発明装置」及び「本発明方法」という。）の一実施の形態につき、図１に基づいて説明する。尚、図２に例示した従来の半導体装置の製造方法で作成される半導体装置と共通する部分及び構成要素には共通の符号を付している。
【００１５】
先ず、図１（ａ）に示すように、単結晶シリコンまたはエピタキシャルシリコンとの積層からなる半導体基板１１に、例えばＣＶＤ法により酸化膜１２及び窒化膜１３を堆積し、フォトプロセスを用いてアクティブ領域１７と素子分離領域１８をパターニングしたフォトレジスト１４をマスクとして、堆積させた酸化膜１２と窒化膜１３の素子分離領域１８部分をエッチングで除去する。引き続き、素子分離領域１８内の半導体基板１１の内部領域１６に酸素イオンを注入する。ここで、イオン注入は、半導体基板１１の表面の垂直方向に対し０°の注入角度で行う。また、注入エネルギＥ（ｋｅＶ）は、浅溝の深さＤ１（ｎｍ）に依存し、下記の数１に示す関係式を満足するように設定する。数１において、定数Ｋは２〜３の範囲が好ましい。また、イオン注入量としては、１×１０１９〜２０ｃｍ−３のイオンを注入する。図１（ａ）は、内部領域１６に酸素イオンが注入された状態を示している。
【００１６】
【数１】
Ｅ＝Ｄ１／Ｋ
【００１７】
次に、図１（ｂ）に示すように、半導体基板１１に浅溝１５を形成するエッチング（トレンチエッチング）を行う。この場合のエッチングはドライエッチングで、そのエッチング角度が半導体基板１１の表面に対し垂直方向に０°＜θ≦５°でエッチングを行う。エッチングにより形成された浅溝１５の底部２２は、前記内部領域（酸素イオン注入領域）１６に内包される位置になり、浅溝１５の底部２２及び底部周縁部（コーナー部）２１の周囲外側（半導体基板１１側）にエッチング後も酸素イオン注入領域１６が残存している。
【００１８】
その結果、引き続き、窒素雰囲気または真空雰囲気等の非酸化雰囲気で、処理温度８００〜１０００℃のアニーリングを行い、浅溝１５の底部２２及び底部周縁部２１の周辺部に酸化膜が形成される。図１（ｂ）は、浅溝１５の底部２２及び底部周縁部２１の周辺部に酸化膜１６ａが形成された状態を示している。また、図１（ｄ）は、浅溝１５の底部周縁部２１の周辺部を拡大した拡大図である。
【００１９】
次に、図１（ｃ）に示すように、公知のＳＴＩ法と同様の処理手順で、浅溝１５の埋め込みを行う。ＣＶＤ法を用いて浅溝１５内及び半導体基板１１表面に酸化膜または窒化膜等の絶縁膜１９を堆積させた後にＣＭＰ法による平坦化を行い、浅溝１５内にのみ絶縁膜１９を充填させて素子分離を完成させる。ここで、最終の実効的な素子分離の深さは、酸化膜１６ａの膜厚も含めた深さＤ２となる。
【００２０】
引き続き、半導体基板１１と導電型が逆のウエル２０をイオン注入法並びに熱処理を行って形成する。図１（ｃ）はウエル２０形成後の状態を示している。尚、本発明装置は、ウエル２０形成後、更に、公知の手法によりトランジスタをアクティブ領域１７に形成し、更に、配線等を形成して最終的に作製される。
【００２１】
【発明の効果】
以上詳細に説明したように、本発明によれば、浅溝を形成する前に半導体基板に対し所定の角度で酸素イオン注入を行った後に、半導体基板に対し所定の角度でトレンチエッチングすることにより浅溝を形成し、その後にアニーリングを行って浅溝の底部及び底部周縁部の周囲に酸化膜を形成するために、アクティブ領域の面積とトランジスタ幅の減少を防止して浅溝の底部周縁部のストレスを抑制し、トランジスタの閾値電圧の低下を防ぎ、トランジスタ特性の向上が図れるとともに接合リーク特性の向上も図れ、延いては、半導体装置全体の特性が向上する。更に、最終の実効的な素子分離の深さは、イオン注入エネルギ及び注入量で決定されるため、その深さバラツキ精度は従来のエッチングで決定されるものより高く、半導体基板または半導体基板と導電型が逆タイプのウエルの抵抗バラツキが抑制される。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の製造方法の一実施の形態の処理過程を説明するための工程途中における半導体装置の要部を示す断面図
【図２】従来のＳＴＩ法を用いた半導体装置の製造方法の処理過程を説明するための工程途中における半導体装置の要部を示す断面図
【符号の説明】
１１： 半導体基板
１２： 酸化膜
１３： 窒化膜
１４： フォトレジスト
１５： 浅溝
１６： 酸素イオン注入領域（内部領域）
１６ａ：酸化膜
１７： アクティブ領域
１８： 素子分離領域
１９： ＣＶＤ絶縁膜
２０： ウエル
２１： 浅溝の底部周縁部（トレンチコーナー部）
２２： 浅溝の底部
Ｄ１： 浅溝の深さ（エッチング深さ）
Ｄ２： 素子分離の深さ
θ ： トレンチエッチング角度（半導体基板の表面に対する垂直方向と浅溝の側壁との成す傾斜角）
Claims (6)
- 半導体基板の素子分離領域に複数の浅溝を形成する前に、前記複数の浅溝の底部を夫々内包する前記半導体基板内の複数の指定領域に酸素イオンを注入する第１工程と、
前記第１工程終了後、前記酸素イオンの注入領域内まで前記半導体基板に対してエッチングを行うことで前記複数の浅溝を形成する第２工程と、
前記第２工程終了後、非酸化雰囲気でアニーリングを行う第３工程と、を有し、
前記第２工程終了時に、前記複数の浅溝夫々の底部及び底部周縁部に外接し、且つ隣接する複数の前記浅溝間を連絡せず分離して前記酸素イオンの注入領域が複数形成されるように、前記第１工程において前記指定領域が定められていることを特徴とする半導体装置の製造方法。 - 前記第１工程において、所定のマスクパターンでマスクした状態で、酸素イオンを注入し、
前記第２工程において、前記マスクパターンでマスクした状態で、前記酸素イオンの注入領域内まで前記半導体基板に対してエッチングを行うことを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記第１工程において、前記酸素イオンの注入は、前記半導体基板の表面に対し垂直方向から行うことを特徴とする請求項１または２に記載の半導体装置の製造方法。
- 前記第２工程において、前記複数の浅溝は、夫々その側壁が下部ほど当該浅溝の中央部に近接するように内側に傾斜して形成されることを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
- 前記第２工程において、前記半導体基板の表面に対する垂直方向と前記複数の浅溝夫々の側壁との成す傾斜角が０度より大きく５度以下となるようにエッチングを行うことを特徴とする請求項４に記載の半導体装置の製造方法。
- 前記第１工程において、後に実行される前記第２工程の終了時に形成される前記浅溝の底面の所望深さ位置を含む深さ領域に前記酸素イオンが注入されるように、前記酸素イオンの注入エネルギと注入量の少なくとも何れか一方を制御することを特徴とする請求項１〜５の何れか１項に記載の半導体装置の製造方法。
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|---|---|---|---|
| JP2003109254A JP4287690B2 (ja) | 2003-04-14 | 2003-04-14 | 半導体装置の製造方法 |
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|---|---|---|---|
| JP2003109254A JP4287690B2 (ja) | 2003-04-14 | 2003-04-14 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2004319632A JP2004319632A (ja) | 2004-11-11 |
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| JP (1) | JP4287690B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102690529B (zh) * | 2012-04-28 | 2014-01-22 | 贵州丹寨宁航蜡染有限公司 | 蓝靛膏的工业制备方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7998815B2 (en) * | 2008-08-15 | 2011-08-16 | Qualcomm Incorporated | Shallow trench isolation |
-
2003
- 2003-04-14 JP JP2003109254A patent/JP4287690B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102690529B (zh) * | 2012-04-28 | 2014-01-22 | 贵州丹寨宁航蜡染有限公司 | 蓝靛膏的工业制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004319632A (ja) | 2004-11-11 |
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| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041224 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050810 |
|
| A977 | Report on retrieval |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090327 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120403 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120403 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130403 Year of fee payment: 4 |
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| LAPS | Cancellation because of no payment of annual fees |