JP4285861B2 - 受信装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は受信装置、特にスペクトラム拡散信号の受信装置に関する。
スペクトラム拡散通信方式は、マルチパスによる周波数選択性フェージングに強く、また、干渉あるいは妨害波の影響を受けにくい等の種々の利点を有するため、例えばＣＤＭＡによる通信等に好適に利用することができる。本発明は、このようなスペクトラム拡散信号を受信して送信元のデータを再生するための受信装置、とりわけ該受信装置の中で、受信したアナログ信号を、Ａ／Ｄ変換器により、ディジタル信号に変換する際のサンプリングのために設けられるサンプリング同期回路について述べる。
【０００２】
【従来の技術】
図１０はアイパターンとサンプリング同期の関係を示す図（その１）、
図１１は同図（その２）である。
受信装置の入力段で受信したアナログ受信信号を復調例えば直交復調して得られた受信復調信号を観測することによって得られるアイパターンは、図１０に示すようにその“目”が十分開くべきことはもとより、前述のＡ／Ｄ変換器において、その受信復調信号をサンプリングするときのサンプリングタイミングが完全に該アイパターンの最大開口点に同期していることを要する。
【０００３】
図１０においては、一連のサンプリングパルスＰs は、アイパターンＥに同期している。すなわち、アイパターンＥの中心付近に発生するサンプリングパルスＰsoが、該中心の位置にほぼ一致しており、アイパターンＥのほぼ中央を打ち抜いている理想状態を図１０は表している。
ところが実際には、伝送路の種々の状況に起因して、図１０のような理想状態を常に維持することができず、図１１に示すように、サンプリングパルスＰs は、アイパターンＥに同期していない。すなわち、アイパターンＥの中心付近に発生するサンプリングパルスＰsoは、その中心に対し、位相Δｐだけタイミングずれを生じている。このような場合、ナイキストフィルタ（図７）では、符号間干渉が零となる点でサンプリングが行えず、データの誤り率が増大してしまう。かくして、受信装置において、サンプリングパルスＰs のアイパターンに対するサンプリング同期をとることはきわめて基本的な動作である。
【０００４】
上記の誤り率を低減する従来の第１の手法は、サンプリングパルスの周波数をより高くする、というものである。この第１の手法では、符号間干渉が零となる点（アイパターンＥの中心）からの位相ずれを微小なものにすることができる。また従来の第２の手法は、アイパターンを長時間の観測のもとにメモリに記憶しておき、その記憶結果からアイパターンの最大開口点を割り出す、というものである。
【０００５】
【発明が解決しようとする課題】
上記従来の第１の手法では、サンプリング周波数を高くすることから、既述のサンプリング同期回路の動作周波数が高まり、従って、その処理量が増大してしまうという問題がある。すなわち簡単かつ安価な受信装置を実現することができない。
【０００６】
また上記従来の第２の手法では、メモリの使用量が増加してしまうという問題がある。さらに加えて、雑音の影響や、マルチパスフェージングの影響（特に移動体受信装置の場合）によって、上記符号間干渉が零となる点を求めることが困難になる。
したがって本発明は、サンプリング周波数を増大させることなく、また、メモリの使用量を増大させることなく、サンプリングパルスによるサンプリングが、符号間干渉が丁度零になる点で行うことができるようにした受信装置を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】
図１は本発明の基本構成を示す図である。
本図に示すとおり、本発明の受信装置１０は、基本的に、送信側からの受信信号Ｓr を復調する復調部１１と、その復調信号をディジタル信号Ｄr に変換するＡ／Ｄ変換部１２と、Ａ／Ｄ変換部１２にＡ／Ｄ変換のためのサンプリングパルスＰs を印加するサンプリング同期回路１３とを含んで構成される。そして、データ復調部１４において目的とする復調データＤout が再生される。
【０００８】
このうち本発明は主としてサンプリング同期回路１３について言及するものである。該回路１３は、図１０に表したように、アイパターンＥの中心付近に発生するサンプリングパルスＰsoを生成するものであり、これにより符号間干渉を最小にする。
本発明の特徴をなすサンプリング同期回路１３は、図１に示すとおり、マッチドフィルタ２１と、粗同期検出手段２２と、精同期検出手段２３と、サンプリングパルス生成手段２４とからなる。ここに、
マッチドフィルタ２１は、上記ディジタル信号Ｄr を受けてフィルタ出力を生成して送出する。
【０００９】
粗同期検出手段２２は、送出された上記フィルタ出力を入力として、サンプリングパルスＰs の分周パルスに相当する同期クロックＣＬＫの発生周期毎に、ディジタル信号Ｄr のインパルス応答が、そのフィルタ出力に存在することを検出する。
精同期検出手段２３は、送出された上記フィルタ出力を入力として、そのフィルタ出力が、上記インパルス応答の特性に一致していることを検出する。
【００１０】
サンプリングパルス生成手段２４は、粗同期検出手段２２からの検出出力に基づき、上記同期クロックＣＬＫに対するサンプリングパルスＰs の粗い同期を行い、さらに精同期検出手段２３からの検出出力に基づき、サンプリングパルスＰs を符号間干渉の最も少ない位置に導く微細制御を行って、Ａ／Ｄ変換部１２に当該サンプリングパルスを出力する。
【００１１】
本発明は、好適には、スペクトラム拡散信号（Ｓr ）の拡散符号の相関特性を上記マッチドフィルタ２１により得て、この相関特性に基づき、粗いけれども迅速な同期引き込みを粗同期検出手段２２で行うと共に、微細な同期引き込みを精同期検出手段２３で行うようにしたものである。
【００１２】
【発明の実施の形態】
図２は図１の構成をさらに具体的に示す図である。なお全図を通じて同一の構成要素には、同一の参照番号また記号を付して示す。
図２において、復調部１１は、受信信号Ｓr を局部発振器２７からの出力と混合するミキサ２６およびミキサ２６の出力からアナログのベースバンド信号Ｓb を抽出するローパスフィルタ２８として示されている。
【００１３】
上記ベースバンド信号Ｓb を受けてＡ／Ｄ変換部１２は、サンプリングパルスＰs のタイミングで、これをディジタル信号Ｄr に変換し、これを一方においてデータ復調部１４へ送出し、他方においてマッチドフィルタ２１へ送出する。このとき、マッチドフィルタ２１は、ディジタル信号Ｄr の絶対値をとる絶対値演算回路３１をその入力に備える。この絶対値演算回路３１は、ディジタル信号Ｄr を、図１０に示す＋１側か−１側かいずれか一方にそろえて、マッチドフィルタ２１に印加する。これは、マッチドフィルタ２１において、既述のインパルス応答を出力するために相関値を計算する上で、極性を一方に統一しておいた方が処理がし易いからである。
【００１４】
また図２において、絶対値演算回路３１の右側に図示する分周器３２は、図１において述べたように、サンプリングパルスＰs の分周パルスに相当する同期クロックＣＬＫを生成するのに用いられる。この場合、受信信号Ｓr がスペクトラム拡散信号であるとき、その同期クロックＣＬＫは、該スペクトラム拡散信号をなす拡散符号パターンの周期と同一の周期を有するクロックである。なお、以下の説明では、上記同期クロックＣＬＫが、上記拡散符号パターンの周期と同一の周期を有するクロックであるものとする。拡散符号パターンとは、例えば１０１００１１等の１または０の拡散符号からなる一連のパターン（ＰＮパターン）のことである。スペクトラム拡散通信方式においては、周知のとおり、送信側で所定の拡散符号パターンにより送信データを変調し、受信側ではその拡散符号パターンと同一の拡散符号パターンを用いて、例えば図１のデータ復調部１４内で、当該受信信号を復調する。この拡散符号パターンは“１０１００１１”“１０１００１１”“１０１００１１”…のように一定の周期で繰り返し現れる。上述の拡散符号パターンの周期とは、この繰り返しの周期のことである。なお図１に示す本発明のサンプリング同期回路１３は、受信信号Ｓr がスペクトラム拡散信号でないときにも応用できる。このため、上記の拡散符号パターンの周期に相当するパルスを、総称的に同期クロックＣＬＫと称している。
【００１５】
図２において、図１のサンプリングパルス生成手段２４は、電圧制御発振器（ＶＣＯ）３４とその電圧制御を行う電圧制御回路３３として示されている。この電圧制御回路３３は、粗同期検出手段２２からの検出出力に応じて、参照電圧かまたは精同期検出手段２３からの検出出力を、択一的に電圧制御発振器３４に印加し、これより、図１０に示す理想的なサンプリングパルスＰs をＡ／Ｄ変換部１２に与える。以下、一層詳しく回路構成ならびにその動作について説明する。
【００１６】
図３は粗同期検出手段２２の具体的構成例を示す図である。
概括的に言うと、この粗同期検出手段２２は、拡散符号パターンの周期毎のインパルス応答に対する同期の状態を検出する。そして同期捕捉または同期外れの第１の状態では第１の論理（例えばＬ）を出力し、同期確立または同期従属の第２の状態では第２の論理（例えばＨ）を出力する。
【００１７】
上記のＨおよびＬは、本図の右端にＨ／Ｌとして示されている。論理Ｌすなわち上記第１の状態では同期が確立していないものと判断されているので、予め定めたデフォルトとしての電圧（上記参照電圧）をもって、電圧制御発振器（ＶＣＯ）３４の発振出力を決定し、これをサンプリングパルスＰs とする。
一方、論理Ｈすなわち上記第２の状態では同期が確立したものと判断されたので、後に詳述する精同期検出手段２３からの検出出力をもって、ＶＣＯ３４の発振出力を決定し、これをサンプリングパルスＰs とする。このときのＰs のアイパターンＥに対する位相は、前述の図１０に示すとおりである。
【００１８】
さらに図３を詳しく説明すると、粗同期検出手段２２は、その中核の構成要素として、拡散符号パターンの周期に同期して同期クロックＣＬＫを発生するＰＬＬ回路３８を有する。このＰＬＬ回路３８は、該拡散符号パターンの周期を表す信号を入力とし、これに常に追従して位相同期した上記同期クロックＣＬＫを出力する。
【００１９】
上記の、拡散符号パターンの周期を表す信号は、ＰＬＬ回路３８の前段のレベル比較回路３６より与えられる。レベル比較回路３６は、前述したマッチドフィルタ２１（図２）からのフィルタ出力を入力とする。
レベル比較回路３６は、所定のしきい値を超えるフィルタ出力のみを上記のインパルス応答とみなしてこれを抽出しＰＬＬ回路３８に印加する。
【００２０】
図４はＰＬＬ回路３８の動作を説明するための図である。
本図において、横軸は時間ｔであり、マッチドフィルタ２１からのフィルタ出力Ｆout は図示するような波形である。なお分かり易いようにアナログ波形で表す。
このフィルタ出力Ｆout の中で、前述したインパルス応答は山形のピークのＩＰで表されている。一連のインパルス応答は、一定の周期すなわち前述した拡散符号パターンの周期Ｔで現れる。フィルタ出力Ｆout の中で、一定の周期Ｔで、所定のしきい値を超える山形のピークが連続して検出できれば、これはインパルス応答ＩＰであるものと判定できる。その所定のしきい値は図４において、ＴＨとして示されている。
【００２１】
ＰＬＬ回路３８は、一定の周期の入力パルスがあれば、これと全く同一の位相および周波数の出力パルスを送出するものであるから、ＰＬＬ回路３８から該出力パルスが得られた、ということは、フィルタ出力Ｆout の中からインパルス応答ＩＰを検出したことを意味する。このインパルス応答ＩＰは山形のピークを有することから、しきい値ＴＨを一方の入力とし他方にフィルタ出力Ｆout を入力としてこれらのレベル比較をする。レベル比較回路３６によって、そのインパルス応答ＩＰを検出することができる。
【００２２】
しかしながら、図４に示した波形は理想の波形であり、伝送路の状況等によって、ノイズが重畳したり、また、本図のＦout が全体に図中の上方あるいは下方にシフトする。このため、図４に示すしきい値ＴＨを予め定めた固定値にしておくことはできない。
そこで図３に示すとおり、粗同期検出手段２２は、所定のしきい値を発生するカウンタ回路３７を備える。このカウンタ回路３７は、図４に示すように予め定めた最大値（ＭＡＸ）から徐々に下降するような所定のしきい値ＴＨを出力するダウンカウント機能を備える。そして、この所定のしきい値ＴＨがフィルタ出力Ｆout を初めて超えたとき（ｔ１）のレベル比較回路３６からの出力によりそのダウンカウント機能を停止させるようにする。つまり、ｔ１でのしきい値ＴＨを以後そのまま保持し、ｔ２，ｔ３…にてそれぞれ該回路３６より、インパルス応答を示す出力を得る。
【００２３】
また上述した伝送路の状況等は時々刻々変動する。このため、実際にはインパルス応答が存在するのにあたかもこれが存在しないかのような状況に一時的になったり、逆に、インパルス応答が存在しないのにあたかもこれが存在するかのような状況に一時的になったりすることがある。これでは、粗同期検出手段２２の検出出力が確定しない。
【００２４】
そこで、図３に示すとおり、粗同期検出手段２２は、保護回路３９を備え同期クロックに対して前方保護および後方保護処理を加えて前述の第１の論理Ｌおよび第２の論理Ｈをそれぞれ確定するようにする。その確定を示す信号を保持するために、例えばＳＲフリップフロップＦＦが設けられる。
なお、前方保護として例えば３段、後方保護として例えば５段の保護段とすることができる。
【００２５】
かくして、粗同期検出手段２２により、アイパターンＥの中心とサンプリングパルスＰs との間のおおまかな位相同期を検出することができる。この検出はきわめて迅速に完了することができる。
次に図２に示す精同期検出手段２３について詳しく説明する。
図５は精同期検出手段２３の具体的構成例を示す図である。
【００２６】
この精同期検出手段２３は、サンプリングパルスＰs の連続３パルスの発生タイミングにそれぞれ対応するフィルタ出力Ｆout の値を順次格納するシフトレジスタ４１と、隣接するフィルタ出力Ｆout の値の間の差をそれぞれ求めて、インパルス応答ＩＰの最大点に対する該連続３パルスのずれ量を誤差関数として出力する誤差関数発生回路４２とを有し、この誤差関数発生回路４２の出力をサンプリングパルス生成手段３３に対する制御入力とするものである。上記の最大点および誤差関数についてもう少し詳しく説明する。
【００２７】
図６は精同期検出手段２３の動作原理を説明するための図で（ａ）はインパルス応答、（ｂ）は誤差関数を示す図である。
図６の（ａ）は、マッチドフィルタ２１（図２）のフィルタ出力Ｆout におけるインパルス応答の部分（図４のＩＰ参照）を示す。このインパルス応答ＩＰの値は、サンプリングパルスＰs に同期してサンプリングされ、シフトレジスタ４１に順次格納される。
【００２８】
このサンプリングは、３連続サンプリングパルスＰs について行う。今仮に、該サンプリングパルスＰs の位相がアイパターンＥの中心に対し進みとなる位相ずれがあったとすると、図５のシフトレジスタ４１には、３つのインパルス応答値（ｃ，ｂ，ａ）が格納される。ｃはインパルス応答の最大点である。
逆に、該サンプリングパルスＰs の位相がアイパターンＥの中心に対し遅れとなる位相ずれがあったとすると、図５のシフトレジスタ４１には、３つのインパルス応答値（ｅ，ｄ，ｃ）が格納される。
【００２９】
そして、該サンプリングパルスＰs の位相がアイパターンＥの中心に丁度一致し、完全に同期がとれた状態であったとすると、図６のシフトレジスタ４１には、３つのインパルス応答値（ｄ，ｃ，ｂ）が格納される。
したがって、上記（ｃ，ｂ，ａ）の態様ならば、これを上記（ｄ，ｃ，ｂ）の態様に−シフトするように、図２のＶＣＯ３４を制御すればよいし、上記（ｅ，ｄ，ｃ）の態様ならば、これを上記（ｄ，ｃ，ｂ）の態様に＋シフトするようにＶＣＯ３４を制御すればよい。
【００３０】
そこで上記のようにＶＣＯ３４を制御すべく、図６の（ｂ）のような誤差関数ＥＲを生成する。ＥＲの値は、ｃのときに０（零）となるようにし、ｄ→ｅとずれる毎にほぼリニアに正側に変化する。逆にｂ→ａとずれる毎にほぼリニアに負側に変化する。原理的には、この誤差関数ＥＲの値をもってＶＣＯ３４に対する制御電圧とすれば、目的とする位相のサンプリングパルスＰs が得られる。このための誤差関数発生回路４２は、例えば前述の図５に示すごとく構成することができる。
【００３１】
図５を参照すると、誤差関数発生回路４２は、シフトレジスタ４１に格納された前述の連続３パルスにそれぞれ対応する各フィルタ出力Ｆout の値の隣接相互間の第１の差および第２の差をそれぞれ算出する第１の減算器４３および第２の減算器４４と、これら第１および第２の減算器の各出力の和を算出する加算器４５と、から構成される。
【００３２】
図６も参照すると、ｃに対しｂおよびｄが左右対称になるときは、加算器４５の出力は０（図６の（ｂ））となる。位相ずれが−側のときまたは＋側のときは、図６の（ｂ）のような出力が加算器４５から得られる。
さらにまた、図５に示すとおり、誤差関数発生回路４２は、加算器４５の出力に対し、サンプリングパルス生成手段２４（図２）での適正動作に必要なバイアス電圧を付与するバイアス電圧付与回路４６と、このバイアス電圧付与回路４６の出力を平均化するループフィルタ（ＬＰＦ）４７とを有する。サンプリングパルス生成手段２４内のＶＣＯ３４に与えるべき制御電圧は、サンプリングパルスＰs の標準的な周波数にほぼ等しい電圧レベルとなるべきである。つまり図６の（ｂ）に示した０レベルはそのような電圧レベルにほぼ等しいレベルでなければならない。
【００３３】
このような電圧レベルが、上述のバイアス電圧であり、このバイアス電圧を図５において“基準電圧”として表す。また図５のハープフィルタ４７はノイズ等による瞬時的な変動を抑えた制御電圧をサンプリングパルス生成手段２４に送る。
このサンプリングパルス生成手段２４は、図２に示すとおり、サンプリングパルスＰs を生成する電圧制御発振器（ＶＣＯ）３４を含んでいる。
【００３４】
サンプリングパルス生成手段２４は、電圧制御発振器３４を制御する電圧制御回路３３を備える。この電圧制御回路３３は、既に述べたように、拡散符号パターン（ＰＮパターン）の周期（Ｔ）毎のインパルス応答ＩＰに対する同期の状態を検出し、同期捕捉または同期外れの第１の状態で第１の論理（Ｌ）を出力し、同期確立または同期従属の第２の状態では第２の論理（Ｈ）を出力する既述の粗同期検出手段２２が、第１の論理（Ｌ）を出力するときは、予め定めた“参照電圧”（図示）を電圧制御出力とする。
【００３５】
粗同期検出手段２２が上記第１の状態である第１の論理（Ｌ）を出力しているときは、図４に示す山形のピーク（インパルス応答ＩＰ）を捕捉していないので、精同期手段２３からの出力はまだ使えない。そこでこのような状態では、上記参照電圧をデフォルト値としてＶＣＯ３４に印加する。
一方電圧制御回路３３は、粗同期検出手段２２が、第１の論理（Ｌ）を出力するときは、精同期検出手段２３からの検出出力を電圧制御出力とし、この検出出力は、図５で述べたとおりインパルス応答ＩＰの最大点に対するサンプリングパルスの連続３パルスのずれ量を表す誤差関数ＥＲの値である。
【００３６】
上述のとおり、電圧制御回路３３は粗同期検出手段２２の検出出力がＬであるかＨであるかに応じて、“参照電圧”か精同期検出手段２３の検出出力かのいずれか一方を選択するものであり、図２ではこれを切換スイッチとして表している。
以上の説明は、送信側からの送信信号が直交変調（Ｉ／Ｑ）によるものか否かを特に意識することなく、行ってきたが、以下の説明は、その送信信号が直交変調信号である場合に限定して、行う。つまり、図１の受信信号Ｓr が直交変調された信号であり、これを復調する復調部１１は、直交復調部である。
【００３７】
図７は図２の構成を直交復調形受信装置に適用したときの具体例を示す図である。
本図においては、図２に示した各構成要素を同相側（Ｉチャネル側）とみなして、それぞれの参照番号に、２１i ，２２i ，２３i …のごとく、ｉを付して示す。一方、これらの各構成要素にそれぞれ対応する直交側（Ｑチャネル側）各構成要素の参照番号には、２１q ，２２q ，２３q …のごとく、ｑを付して示す。
【００３８】
そうして見ると、この直交復調形受信装置１０においては、同相側（１３i ）とほぼ同一構成の直交側サンプリング同期回路１３q がさらに配置されると共に、選択手段５０が新たに設けられることになる。なお、本図では、通常のπ／２移相器２９やナイキストフィルタ（Ｎ・Ｆ）も示されている。
かくして図７の受信装置は、概括的に、以下のように構成される。
【００３９】
まず復調部１１は、送信側からの直交変調された受信信号Ｓr を直交復調するものである。そしてサンプリング同期回路１３は、同相側サンプリング同期回路１３i および直交側サンプリング同期回路１３q から構成される。
これらの同期回路１３i ，１３q は、電圧制御発振器（ＶＣＯ）３４として同相側電圧制御発振器（ＶＣＯ）３４i および直交側電圧制御発振器３４q をそれぞれ含み、前述した動作と全く同じ動作をする。
【００４０】
さらに、これらの電圧制御発振器３４i ，３４q のいずれか一方からの発振出力を選択して前記Ａ／Ｄ変換器をなす同相側Ａ／Ｄ変換部１２i および直交側Ａ／Ｄ変換部１３q へのサンプリングパルスＰs とする選択手段５０を設ける。この選択手段５０は、同相側および直交側のうち、より信頼性の高い側のＶＣＯ（３４）からの発振出力をもって、上記のサンプリングパルスＰs とし、Ａ／Ｄ変換部１３i および１３q に出力するものである。
【００４１】
図８は選択手段５０の具体的構成例を示す図である。
図示するとおり、選択手段５０は、図７に示す、粗同期検出手段２２i および２２q からの各検出出力（Ｈ／Ｌ）と、電圧制御発振器（ＶＣＯ）３４i および３４q からの各発振出力と、また必要に応じてＡ／Ｄ変換部１２i および１２q からの各ディジタル信号ＤriおよびＤrqと、を入力として、これらの入力による判断結果に基づく選択処理によって、Ａ／Ｄ変換部１２i および１２q に、選択されたサンプリングパルスＰs を送り出す。
【００４２】
すなわち、各々、拡散符号パターン（ＰＮパターン）の周期Ｔ毎の前記インパルス応答ＩＰに対する同期の状態を検出し、同期捕捉または同期外れの第１の状態で第１の論理Ｌを出力し、同期確立または同期従属の第２の状態では第２の論理Ｈを出力する、同相側粗同期検出手段２２i および直交側粗同期検出手段２２q をそれぞれ同相側サンプリング同期回路１３i および直交側サンプリング同期回路１３q 内に備えるときに、
選択手段５０は、同相側および直交側粗同期検出手段２２i ，２２q の各々からの上記第１の論理Ｌおよび第２の論理Ｈに応じて、同相側電圧制御発振器（ＶＣＯ）３４i または直交側電圧制御発振器３４q からの発振出力を選択して、同相側および直交側Ａ／Ｄ変換部１２i ，１２q へのサンプリングパルスＰs とする選択部５１を備えるものとする。選択部５１は切換スイッチ５１′と協働し、スイッチの切換動作を行う。
【００４３】
図９は選択部５１における選択処理を表す論理テーブルである。なおこの選択部５１はソフトウェアで実現してもよいし、あるいはハードウェアなら簡単なロジックゲートで構成してもよい。このロジックゲートは図９に従って形成される。
粗同期検出手段２２i および２２q の各検出出力が（Ｌ，Ｌ）、（Ｌ，Ｈ）、および（Ｈ，Ｌ）のときは、選択部５１はこれらの検出出力のみに基づいて判定を行うが、（Ｈ，Ｈ）となったとき、すなわち伝送路の状況等が非常に良いときは、さらに電力比較部５２からの比較結果も加味して、ＶＣＯ３４i または３４q からの発振出力の選択を行う。
【００４４】
上記（Ｌ，Ｌ）、（Ｌ，Ｈ）および（Ｈ，Ｌ）のときはそれぞれ図９に示すとおりの判定を行う。（Ｌ，Ｌ）のときは、同相側も直交側も信頼性が低いので、どちらを選択してもよい。（Ｌ，Ｈ）および（Ｈ，Ｌ）のときは、Ｈを出力している側（ＩまたはＱ）のＶＣＯ発振出力を選択する。
このときの状況をまとめると、（ｉ）選択部５１は、同相側および直交側粗同期検出手段２２i および２２q の各々から共に第１の論理Ｌが出力されているとき、同相側または前記直交側電圧制御発振器３４i ，３４q からのいずれか一方の発振出力を選択し、また
（ii）選択部５１は、同相側および直交側粗同期検出手段２２i および２２q の一方から第１の論理Ｌが出力され他方から第２の論理Ｈが出力されているとき、第２の論理Ｈを出力する側の電圧制御発振器３４i または３４q からの発振出力を選択する。
【００４５】
上記の各検出出力が図９の（Ｈ，Ｈ）のときは、前述のとおり、電力比較部５２からの比較結果に従う。（Ｈ，Ｈ）のとき、すなわち同相側も直交側も共に無線伝送路の状況が良好であるときは、ディジタル信号ＤriおよびＤrqのうちより一層電力の大きい方の側（ＩまたはＱ）を選択する。電力の大きい方が確からしさが大になるからである。
【００４６】
すなわち選択手段５０は上記の電力比較部５２を備え、直交復調後の同相側の受信信号Ｄriおよび直交側の受信信号Ｄrqをそれぞれ入力として、各該受信信号の電力を算出し、その電力の大小に応じた選択制御信号を選択部５１へ印加するようにする。
そして該電力比較部５２は、同相側および直交側粗同期検出手段２２i ，２２q の各々から共に第２の論理Ｈが出力されているときに、同相側または直交側電圧制御発振器（ＶＣＯ）３４i ，３４q からの各発振出力のうち、電力が大きい側の発振出力を選択部５１に選択せしめるようにしている。
【００４７】
このため図８に示すとおり、同相側のディジタル信号Ｄriの電力を積分器５３によって算出し、他方、直交側のディジタル信号Ｄrqの電力を積分器５４に算出する。
【００４８】
【発明の効果】
以上説明したように本発明によれば、比較的単純なディジタル回路で、Ａ／Ｄ変換部１２に対するサンプリングパルスＰs によるサンプリングを、符号間干渉が丁度零になる点で行うことが可能となり、サンプリング周波数を高くしたり、あるいは、メモリ量を増大させるといった従来の手法（既述）を用いる必要がなくなる。
【００４９】
この場合、粗同期検出手段２２の存在により、完全同期への引き込みを急速に、したがって短時間で行うことができる。また上記ディジタル回路での演算処理もこのように短時間のうちに完了するから、電力消費の低減という観点からも有利である。
【図面の簡単な説明】
【図１】本発明の基本構成を示す図である。
【図２】図１の構成をさらに具体的に示す図である。
【図３】粗同期検出手段２２の具体的構成例を示す図である。
【図４】ＰＬＬ回路３８の動作を説明するための図である。
【図５】精同期検出手段２３の具体的構成例を示す図である。
【図６】精同期検出手段２３の動作原理を説明するための図で（ａ）はインパルス応答、（ｂ）は誤差関数を示す図である。
【図７】図２の構成を直交復調形受信装置に適用したときの具体例を示す図である。
【図８】選択手段５０の具体的構成例を示す図である。
【図９】選択部５１における選択処理を表す論理テーブルである。
【図１０】アイパターンとサンプリング同期の関係を示す図（その１）である。
【図１１】アイパターンとサンプリング同期の関係を示す図（その２）である。
【符号の説明】
１０…受信装置
１１…復調部
１２…Ａ／Ｄ変換部
１３…サンプリング同期回路
１４…データ復調部
２１…マッチドフィルタ
２２…粗同期検出手段
２３…精同期検出手段
２４…サンプリングパルス生成手段
３１…絶対値演算回路
３２…分周器
３３…電圧制御回路
３４…電圧制御発振部器（ＶＣＯ）
３６…レベル比較回路
３７…カウンタ回路
３８…ＰＬＬ回路
３９…保護回路
４１…シフトレジスタ
４２…誤差関数発生回路
４３…第１の減算器
４４…第２の減算器
４５…加算器
４６…バイアス付与回路
４７…ループフィルタ
５０…選択手段
５１…選択部
５１′…切替スイッチ
５２…電力比較部
５３，５４…積分器

Claims (20)

1. 送信側からの受信信号を復調する復調部と、その復調信号をディジタル信号に変換するＡ／Ｄ変換部と、該Ａ／Ｄ変換部にＡ／Ｄ変換のためのサンプリングパルスを印加するサンプリング同期回路とを含んでなる受信装置において、
   前記サンプリング同期回路は、
   前記ディジタル信号を受けてフィルタ出力を生成して送出するマッチドフィルタと、
   送出された前記フィルタ出力を入力として、前記サンプリングパルスの分周パルスに相当する同期クロックの発生周期毎に、前記ディジタル信号のインパルス応答が、前記フィルタ出力に存在することを検出する粗同期検出手段と、
   送出された前記フィルタ出力に含まれるインパルス応答の特性を示す３連続のインパルス応答値について、そのうちの最大点をなすインパルス応答値に対して左右対称になるインパルス応答値を検出する精同期検出手段と、
   前記粗同期検出手段からの検出出力に基づき、前記同期クロックに対する前記サンプリングパルスの粗い同期を行い、さらに前記精同期検出手段からの検出出力に基づき、該サンプリングパルスを符号間干渉の最も少ない位置に導く微細制御を行って、前記Ａ／Ｄ変換部に当該サンプリングパルスを出力するサンプリングパルス生成手段と、を有してなることを特徴とする受信装置。
2. 前記受信信号がスペクトラム拡散信号であるとき、前記同期クロックは該スペクトラム拡散信号をなす拡散符号パターンの周期と同一の周期を有する請求項１に記載の受信装置。
3. 前記マッチドフィルタは、ディジタル信号の絶対値をとる絶対値演算回路をその入力に備える請求項１に記載の受信装置。
4. 前記粗同期検出手段は、前記拡散符号パターンの周期毎の前記拡散符号パターンの周期毎の前記インパルス応答に対する同期の状態を検出し、同期捕捉または同期外れの第１の状態では第１の論理を出力し、同期確立または同期従属の第２の状態では第２の論理を出力する請求項２に記載の受信装置。
5. 前記粗同期検出手段は、前記拡散符号パターンの周期に同期して同期クロックを発生するＰＬＬ回路を有する請求項４に記載の受信装置。
6. 前記粗同期検出手段は、所定のしきい値を超える前記フィルタ出力のみを前記インパルス応答とみなしてこれを抽出し前記ＰＬＬ回路に印加するレベル比較回路を有する請求項５に記載の受信装置。
7. 前記粗同期検出手段は、前記所定のしきい値を発生するカウンタ回路を有し、該カウンタ回路は予め定めた最大値から徐々に下降するような所定のしきい値を出力するダウンカウント機能を備え、かつ、該所定のしきい値が前記フィルタ出力を初めて超えたときの前記レベル比較回路からの出力により前記ダウンカウント機能を停止させる請求項６に記載の受信装置。
8. 前記粗同期検出手段は、前記同期パルスに対して前方保護および後方保護処理を加えて前記第１の論理および前記第２の論理をそれぞれ確定する保護回路を有する請求項５に記載の受信装置。
9. 前記精同期検出手段は、前記サンプリングパルスの連続３パルスの発生タイミングにそれぞれ対応する前記フィルタ出力の値を順次格納するシフトレジスタと、隣接する該フィルタ出力の値の間の差をそれぞれ求めて、前記インパルス応答の最大点に対する該連続３パルスのずれ量を誤差関数として出力する誤差関数発生回路とを有し、該誤差関数発生回路の出力を前記サンプリングパルス生成手段に対する制御入力とする請求項２に記載の受信装置。
10. 前記誤差関数発生回路は、前記シフトレジスタに格納された前記連続３パルスにそれぞれ対応する各前記フィルタ出力の値の隣接相互間の第１の前記差および第２の前記差をそれぞれ算出する第１の減算器および第２の減算器と、該第１および第２の減算器の各出力の和を算出する加算器と、を有する請求項９に記載の受信装置。
11. 前記誤差関数発生回路は、前記加算器の出力に対し、前記サンプリングパルス生成手段での適正動作に必要なバイアス電圧を付与するバイアス電圧付与回路と、該バイアス電圧付与回路の出力を平均化するループフィルタとを有する請求項１０に記載の受信装置。
12. 前記サンプリングパルス生成手段は、前記サンプリングパルスを生成する電圧制御発振器を含んでなる請求項２に記載の受信装置。
13. 前記サンプリングパルス生成手段は、前記電圧制御発振器を制御する電圧制御回路を備え、該電圧制御回路は、
    前記拡散符号パターンの周期毎の前記インパルス応答に対する同期の状態を検出し、同期捕捉または同期外れの第１の状態で第１の論理を出力し、同期確立または同期従属の第２の状態では第２の論理を出力する前記粗同期検出手段が、該第１の論理を出力するときは、予め定めた参照電圧を電圧制御出力とする請求項１２に記載の受信装置。
14. 前記サンプリングパルス生成手段は、前記電圧制御発振器を制御する電圧制御回路を備え、該電圧制御回路は、
    前記粗同期検出手段が、前記第１の論理を出力するときは、前記精同期検出手段からの前記検出出力を前記電圧制御出力となし、該検出出力は、前記インパルス応答の最大点に対する前記サンプリングパルスの連続３パルスのずれ量を表す誤差関数の値である請求項１３に記載の受信装置。
15. 前記復調部が、前記送信側からの直交変調された受信信号を直交復調するとき、
    前記サンプリング同期回路は、同相側サンプリング同期回路および直交側サンプリング同期回路から構成されると共にこれらの同期回路は、前記電圧制御発振器として同相側電圧制御発振器および直交側電圧制御発振器をそれぞれ含み、
    さらにこれらの電圧制御発振器のいずれか一方からの発振出力を選択して前記Ａ／Ｄ変換器をなす同相側Ａ／Ｄ変換部および直交側Ａ／Ｄ変換部への前記サンプリングパルスとする選択手段を有する請求項１２に記載の受信装置。
16. 各々、前記拡散符号パターンの周期毎の前記インパルス応答に対する同期の状態を検出し、同期捕捉または同期外れの第１の状態で第１の論理を出力し、同期従属の第２の状態では第２の論理を出力する、同相側粗同期検出手段および直交側粗同期検出手段をそれぞれ前記同相側サンプリング同期回路および直交側サンプリング同期回路内に備え、
    ここに、前記選択手段は、前記同相側および直交側粗同期検出手段の各々からの前記第１の論理および第２の論理に応じて、前記同相側電圧制御発振器または前記直交側電圧制御発振器からの前記発振出力を選択して前記同相側および直交側Ａ／Ｄ変換部への前記サンプリングパルスとする選択部を有する請求項１５に記載の受信装置。
17. 前記選択部は、前記同相側および直交側粗同期検出手段の各々から共に前記第１の論理が出力されているとき、前記同相側または前記直交側電圧制御発振器からのいずれか一方の前記発振出力を選択する請求項１６に記載の受信装置。
18. 前記選択部は、前記同相側および直交側粗同期検出手段の一方から前記第１の論理が出力され他方から前記第２の論理が出力されているとき、該第２の論理を出力する側の電圧制御発振器からの前記発振出力を選択する請求項１６に記載の受信装置。
19. 前記選択手段は、直交復調後の前記同相側の受信信号および前記直交側の受信信号をそれぞれ入力として、各該受信信号の電力を算出し、その電力の大小に応じた選択制御信号を前記選択部へ印加する電力比較部を有する請求項１６に記載の受信装置。
20. 前記電力比較部は、前記同相側および直交側粗同期検出手段の各々からともに前記第２の論理が出力されているときに、前記同相側または前記直交側電圧制御発振器からの各前記発振出力のうち、前記電力が大きい側の発振出力を前記選択部に選択せしめる請求項１９に記載の受信装置。

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