JP4246380B2 - 位相ロックループ変調器制御用のポストフィルタδς - Google Patents
位相ロックループ変調器制御用のポストフィルタδς Download PDFInfo
- Publication number
- JP4246380B2 JP4246380B2 JP2000512289A JP2000512289A JP4246380B2 JP 4246380 B2 JP4246380 B2 JP 4246380B2 JP 2000512289 A JP2000512289 A JP 2000512289A JP 2000512289 A JP2000512289 A JP 2000512289A JP 4246380 B2 JP4246380 B2 JP 4246380B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- phase
- modulator
- signal
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000013139 quantization Methods 0.000 claims description 19
- 238000001914 filtration Methods 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 11
- 230000004044 response Effects 0.000 claims description 7
- 230000008859 change Effects 0.000 claims description 3
- 230000002194 synthesizing effect Effects 0.000 claims 1
- 238000011045 prefiltration Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000001413 cellular effect Effects 0.000 description 3
- 230000000737 periodic effect Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000003595 spectral effect Effects 0.000 description 2
- 238000001228 spectrum Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
- H03C3/00—Angle modulation
- H03C3/02—Details
- H03C3/09—Modifications of modulator for regulating the mean frequency
- H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
- H03C3/0916—Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop
- H03C3/0933—Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop using fractional frequency division in the feedback loop of the phase locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
- H03C3/00—Angle modulation
- H03C3/02—Details
- H03C3/09—Modifications of modulator for regulating the mean frequency
- H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
- H03C3/0916—Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop
- H03C3/0925—Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop applying frequency modulation at the divider in the feedback loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
- H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/20—Modulator circuits; Transmitter circuits
- H04L27/2003—Modulator circuits; Transmitter circuits for continuous phase modulation
- H04L27/2007—Modulator circuits; Transmitter circuits for continuous phase modulation in which the phase change within each symbol period is constrained
- H04L27/2017—Modulator circuits; Transmitter circuits for continuous phase modulation in which the phase change within each symbol period is constrained in which the phase changes are non-linear, e.g. generalized and Gaussian minimum shift keying, tamed frequency modulation
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【０００１】
（発明の分野）
本発明は、ΔΣ制御位相ロックループ（ＰＬＬ）が周波数シンセサイザとして、及び／又は、位相変調信号を生成するために、用いられるすべての分野に関する。例えば、ΔΣ変調器によってＰＬＬのディビジョン・ファクタを制御することで、連続的位相変調（ＣＰＭ）、周波数偏位変調（ＦＳＫ）或いは、直角振幅変調（ＱＡＭ）を生成するためにＰＬＬを用いる際に本発明は適用される。この技術は、例えば、セルラー、コードレス衛星ターミナル、及びベースステーションにおいて用いることができる。
【０００２】
（発明の背景）
トランシーバにおける連続的位相変調を実現するため、従来から、直角変調器を用いてきた。図１に示すように、デジタル信号処理部１０１は、シグナル１００によって送信されるべき情報を受け取り、その信号の同相成分と直交成分を生成する。これらの成分は、デジタル／アナログコンバータ１０２ａ、１０２ｂ及びローパスフィルタ１０３ａ、１０３ｂを用いてアナログ信号へ変換される。それぞれのフィルタの出力は、乗算器１０４ａ，１０４ｂ及び位相が９０度異なる２つの搬送は１０５ａ或いは１０５ｂの内の一つを用いて、変調される。それらの乗算器の出力は、次に、加算器１０６において合計され、増幅され、送信されるべき信号を形成する。
【０００３】
近年、１／Ｎ位相ロックループのディビジョン・ファクタを制御するために、ΔΣ変調器を用いることに基づいた連続位相変調がRilevらによって、１９９４年５月発行の回路とシステムについてのＩＥＥＥ会報：アナログ・デジタル信号処理、４１号、３２１頁〜３２６頁、の「単純連続位相変調技術」において、提案されている。位相ロックループ周波数シンセサイジングは、周波数を変更可能な電圧制御発振器（ＶＣＯ）から、多くの関連信号の中の一つを生成するための、既知の技術である。位相ロックループ（ＰＬＬ）においては、ＶＣＯからの出力信号は、プログラム可能な分周器に入力されるが、この分周器は、位相検波器の一つの入力に供給される分周信号を生成するために、選択された数値（「ディビジョン・ファクタ」）によってＰＬＬ出力の周波数を分割するものである。位相検波器は、他の固定周波数発振器によって供給される基準信号と、分周信号とを比較する。この発振器は、しばしば、時間、及び環境の変化を通して周波数を安定させるために選択されるものである。分周信号と基準信号との差異は、ループフィルタに接続された位相検波器からの出力となり、分周信号と基準信号との間の位相誤差が最小となるようにＶＣＯからの出力信号の周波数が変化するような方法で、ＶＣＯに入力される。一定のディビジョン・ファクタを用いて、出力周波数ステップサイズが基準信号周波数と等しくなるように制御される。位相ロックループに関しては、ループロック時間の競合要求、出力周波数ステップサイズ、ノイズパフォーマンス、及び擬似信号生成の間で設計上の妥協を行わなければならない。
【０００４】
ＰＬＬの制限を克服するために、非整数による効果的な分周の可能なプログラマブル分周器が開発されている。基準信号周波数を割る値としての出力周波数ステップサイズは、高い基準周波数とワイドループバンド幅を維持する間に得られる。シンセサイザはＮ分数周波数シンセサイザとして知られる。更に、ΔΣ変調器は位相ロックループの分周器を制御するために用いることができる。ΔΣ変調器の特徴は、その出力の量子化ノイズが、スペクトルのハイエンドに向かって偏ることにある。ΔΣ変調器は、制限された周波数帯域の量子化ノイズを減らすためにフィードバックを行う量子化器である。この適用のために、ΔΣ変調器は、好適には変調のバンド幅内に低い量子化ノイズを有するべきである。
【０００５】
図２に示すとおり、従来のΔΣ制御位相ロックループは、２つの部分によって構成されると記述する事ができる。ΔΣ変調器２０１とＰＬＬ２０２である。ΔΣ変調器２０１の出力は、ＰＬＬ２０２における分周器のディビジョン・ファクタを制御するために用いられる。従来のΔΣ制御位相ロックループの更に詳しいダイアグラムが図３に示されている。周波数ｆrefの周期的基準信号３０１は、分周器３０６の出力の位相と共に位相検波器３０２にフィードされる。位相検波器３０２の出力は、基準信号と分周器３０６の出力との位相差に応じたパルスである。位相検波器３０２の出力は、ループフィルタ３０３を通してフィルタリングされ、電圧制御発振器３０４に入力される。位相ロックループにおけるフィードバックにより、ＶＣＯ３０４の出力３０５の周波数は、分周器のディビジョン・ファクタによって乗算された基準周波数と等しくなうように処理される。こうして、ＶＣＯ３０４の出力の周波数及び位相は、ディビジョン・ファクタを制御することによって制御される。ΔΣ制御位相ロックループ変調器においてはディビジョン・ファクタがΔΣ変調器３１０を用いることによって生成される。分周器のディビジョン・ファクタは、基準周波数のすべての周期毎に変更されうる。波生成器３０７は、情報信号３００に基づいてΔΣ変調器３１０への入力を生成する。チャネルセレクションは、加算器３０８においてオフセット３０９をΔΣ変調器３１０の入力に加えることによって実行されうる。ΔΣ変調器３１０の出力は、次に、分周器３０６におけるディビジョン・ファクタの制御のために用いられる。
【０００６】
波形生成器の出力は、基準信号によって分周され、基準信号のレートでサンプリングされた、所望の変調された信号の瞬間周波である。ΔΣ制御位相ロックループ変調器のオーバーサンプリングファクタ、ηは、
η＝ｆref／symbol rate.
となる。ΔΣ変調器の入力は、ｆrefと同レートでサンプリングされた所望の変調信号の瞬間周波である。その変調方式が、その変調方式でのスペクトル及び／又は位相ノイズ要求を満たすように、基準周波数ｆrefは、十分に高いものが選択され、ＰＬＬのバンド幅は、十分なワイドなものが選択される。
【０００７】
瞬間周波としてみれば、位相ロックループがローパスフィルタであるから、位相ロックループは、所望の変調信号の再構築のための手段として認識されうる。所望の変調方式が行われるように、位相ロックループのバンド幅を十分高くすることにより、ＶＣＯの出力は、所望の瞬間周波に対応する信号及び、ΔΣ変調器の量子化ノイズに対応する位相ノイズからなる。
【０００８】
この位相ノイズは、オーバーサンプリングファクタを増加することによっても、位相ロックループによって実行されるフィルタリングの減衰を増加することによっても、減少させることができる。後者の場合には、位相ロックループの固定のマージンがなくなる危険性なしには、困難である。結果として、従来のシステムは、高いオーバーサンプリングファクタを用いることに依存しなければならなかった。しかしながら、ΔΣ制御位相ロックループ変調器は、多くの利点を有している。例えば、コストとスペースを効果的に利用することができるし、変調時の連続位相は、チャネル選択と同様に、純粋で直接的かつデジタルな方法で制御することができる。
【０００９】
移動局と、コードレスセルラー及び衛星通信システムにおけるターミナルとにおいて、或いは制限された電力供給についてのいかなる他の設備においても、ＰＬＬのオーバーサンプリングファクタをできる限り低く保つことが望まれる。制限されたオーバーサンプリングファクタについては、しかしながら、ΔΣ制御ＰＬＬ変調技術は、変調時のスペクトルノイズ及び／又は位相ノイズについての要求を満たさないであろう。なぜなら、ＰＬＬによるフィルタリングは、変調をゆがませることなく、量子化ノイズを十分にフィルタリングすることができないと思われるからである。このように、ΔΣ変調器から分周器に入力される信号の量子化ノイズ量を減少するための方法及び装置が必要となっている。
【００１０】
（発明の要約）
本発明は、ΔΣ変調器の出力のフィルタリングする技術、及び位相ロックループのディビジョン・ファクタを制御するためそのフィルタリング後の出力を利用する技術を含む。ΔΣ変調器の出力をフィルタリングすることによって、分周器を制御するために用いられる信号における量子化ノイズを減らすことができる。本発明の１実施の形態においては、位相ロックループと、ΔΣ変調器と、フィルタとを含む周波数シンセサイザが開示されている。ΔΣ変調器の出力は、フィルタを通され、このフィルタの出力は、分周器のディビジョン・ファクタを制御するために用いられる。
【００１１】
本発明の他の側面によれば、ΔΣ変調器と分周器の間で行われるフィルタリングを補償するために、ΔΣ変調器への入力において、補償を行ってもよい。
【００１２】
本発明の他の実施の形態においては、連続位相変調器が開示されている。この連続位相変調器は、基準信号と位相制御信号との差異に応じて、変化する制御信号を生成するために、基準信号と、位相制御信号に応答する検知手段を含む位相ロックループを有する。制御信号に応答する手段は、出力信号を生成するが、この信号の周波数は、制御信号に応じて変化する。分周手段は、その出力信号を分周し、位相制御信号を供給する。この分周手段は、制御入力を有し、前記制御入力に入力される分周比制御信号に応じて分周比を変化させることができる。ΔΣ変調手段は、情報信号及びオフセット信号に応答し、分周比制御信号を供給する。フィルタ手段は、ΔΣ変調手段からの分周比制御信号を、分周比制御信号内の量子化ノイズを減らすために、フィルタリングする。ここで、フィルタリングされた分周比制御信号は、分周器の分周比を調整する。調整手段は、ΔΣ変調手段へ入力する前の情報信号を調整する。この調整により、フィルタ手段の動作が補償される。
【００１３】
（詳細な説明）
本発明は、ΔΣ制御位相ロックループ（ＰＬＬ）が周波数シンセサイザとして、及び／又は、位相変調信号を生成するために、用いられるすべての分野に関する。例えば、ΔΣ変調器によってＰＬＬのディビジョン・ファクタを制御することで、連続的位相変調（ＣＰＭ）、周波数偏位変調（ＦＳＫ）或いは、直角振幅変調（ＱＡＭ）を生成するためにＰＬＬを用いる際に本発明は適用される。この技術は、例えば、セルラー、コードレス衛星ターミナル、及びベースステーションにおいて用いることができる。
【００１４】
位相ロックループの制御用のポストフィルタΔΣ変調器は、図４に示されている。デジタルフィルタ４０２は、ΔΣ変調器４０１と位相ロックループ２０３の間に挿入される。ΔΣ変調器４０１の出力をフィルタリングすることによって、ΔΣ変調器４０１によって生成された出力信号の量子化ノイズが、ある周波数域で減少可能である。逆に、量子化ノイズの減少は、オーバーサンプリング比の低下及び／又は位相ノイズの減少を犠牲にして、実現される。これにより、ΔΣ制御位相ロックループ変調器を、制限されたオーバーサンプリングファクタについて用いることができる。
【００１５】
本発明によれば、トランシーバは、図５に示されるポストフィルタΔΣ制御位相ロックループ変調器を用いることによって、その品質を向上することができる。位相ロックループは、位相検波器５０２、ループフィルタ５０３、電圧制御発振器５０４、及び分周器５０６から、構成される。周波数ｆrefの周期的基準信号５０１は、分周器５０６の出力の位相と共に位相検波器５０２にフィードされる。位相検波器５０２の出力は、基準信号と分周器５０６の出力との位相差に応じたパルスである。位相検波器５０２の出力は、ループフィルタ５０３を通してフィルタリングされ、電圧制御発振器５０４に入力される。位相ロックループにおけるフィードバックにより、ＶＣＯ５０４の出力５０５の周波数は、分周器のディビジョン・ファクタによって乗算された基準周波数と等しくなうように処理される。こうして、ＶＣＯ５０４の出力の周波数及び位相は、ディビジョン・ファクタを制御することによって制御される。
【００１６】
ΔΣ制御位相ロックループ変調器においてはディビジョン・ファクタがΔΣ変調器５１０を用いることによって生成される。ΔΣ変調器５１０の出力は、分周器５０６に送られる前に、まず、デジタルフィルタ５１３によってフィルタリングされる。デジタルフィルタ５１３の目的は、ΔΣ変調器５１０によって生成された出力信号中の量子化ノイズを、ある周波数域内まで減らすことにある。ΔΣ変調器５１０は、いかなるタイプのΔΣ変調器であってもよい。例えば、ＩＥＥＥプレス１９９７において、Steven R. Northsworthy、Richard Schrier、及びGabor Temesが書いた、「デルタ−シグマデータの変換器、理論、デザイン、及びシミュレーション」に記載されたものであってもよい。本実施の形態によれば、位相ロックループは、変調時のスペクトルノイズ及び位相ノイズの基準を満たすように、位相ノイズを十分フィルタリングするように設計されている。波形生成器５０７は、情報信号５００を受信し、ΔΣ変調器５１０への入力信号を生成する。しかし、ΔΣ変調器５１０への入力前に、生成された入力信号は、まず、プレフィルタ５１１に入力される。このプレフィルタは、デジタルフィルタ５１３によるゆがみを補償するために、生成された入力信号をあらかじめゆがませる（プレディストートする）。予わい（predistortion）は、ΔΣ変調器の入力、つまり、所望の瞬間周波をゆがませることによって、或いは、波形生成器を用いることによって実現できる。この波形生成器では、所望の予わいが、変調スキームにより定義された形状のパルスに作用する。
【００１７】
フィルタ５１３をデザインする技術を説明するため、ここで、いくつかの例を示す。まず、ヨーロッパＧＳＭ標準に従う移動通信システム用に変調を行うために、ΔΣ制御ＰＬＬが用いられるような状況であるとする。この場合、波形生成器５０７は、ガウスフィルタリングを実現すべきである。ＰＬＬの出力は、位相ノイズの結果ＰＬＬ中に生成された量子化ノイズによってゆがんだ、ガウス最小偏位変調（ＧＭＳＫ）信号である。ＧＳＭの細目の中で、実行すべきもっとも重要な部分は、位相ノイズを、±４００ｋＨｚにおいて、−６０ｄＢｃ／Ｈｚ以下にすべきであるということである。従って、４００ｋＨｚでの量子化ノイズを減らすことは重要である。本発明は、以下のように、この問題の、単純な解決策を提供する。
【００１８】
ＧＳＭでもしばしば用いられているように、基準信号Ｆref＝１３ＭＨｚだとする。そして、フィルタ５１３は、例えば、インパルス応答が、
ｈ（ｋ）＝δ（ｋ）＋δ（ｋ−１６）
となるように選択できる。ここで、δ（０）＝１でありｋ≠０を満たすすべてのｋについて、δ（ｋ）＝０である。そして、デジタルフィルタ５１３は、１３／３０ＭＨｚにおいてノッチを有する。このフィルタは、４００ｋＨｚにおいて約１２ｄＢの減衰を有し、６ｄＢのＤＣゲインを有する。また、プレフィルタ５１１は、変調のバンド幅内においてｈ（ｋ）の逆フィルタであるべきである。上記のような場合、プレフィルタ５１１が、１／２に等しい一つのタップのみを含むプレフィルタについてＤＣゲインを補償すれば十分である。プレフィルタ５１１は、もちろん波形生成器５０７のフィルタリングに含められてもよい。
【００１９】
他の例として、隣の周波数チャネルにおいて、周波数シンセサイザのＰＬＬの位相ノイズを減らすことが重要となるような状況を想定する。ＧＳＭとしては、これは、例えば、±２００ｋＨｚ、±４００ｋＨｚ及び±８００ｋＨｚにおいてノッチが存在するデジタルフィルタ５１３を有することに対応するであろう。基準信号５０１のサンプリングレートは、１３ＭＨｚである場合、これは、以下のインパルス応答を有するデジタルフィルタ５１３によって、おおよそ達成することができる。すなわち、
ｈ（ｋ）＝δ（ｋ）＋δ（ｋ−３１）
である。この時、プレフィルタ５１１は、１／２のゲインを有する１タップフィルタであってもよい。
【００２０】
デジタルフィルタ５１３の係数は、デジタルフィルタ５１３の入力が整数である限り、その出力も整数である用に選択されることに注意されたい。これは、重要な特徴である。なぜなら、分周器５０６が、整数のディビジョン・ファクタのみを取り扱うことが可能だからである。その出力範囲は、入力範囲の倍である。これは、分周器を設計する上で、考慮しなければならないことである。
【００２１】
上記２つの例から、以下の結論を導き出すことができる。すなわち、本発明は、ある周波数領域内にＰＬＬの位相ノイズを減らすことための、簡単な方法を提供するものである。単純なデジタルフィルタ５１３は、実現が容易で、ΔΣ変調器と比較して少ない電力消費ですむだろうし、これにより、ＰＬＬの位相ノイズをかなり減らすことができる。プレフィルタ５１１におけるデジタルフィルタリングについては、以下の関係によって典型的に説明できる。すなわち、
N(n)=b1x(k)+b2x(k-1)+...+bk+1x(k-n)
-a2N(k-1)-...-am+1N(k-m)
となる。ここで、N(n)は位相ロックループにおいて分周器を制御するために用いられるフィルタの出力であり、x(n)は、ΔΣ変調器の出力である。パラメータm,n,a1,a2...am,am+1及びb1,b2...bm,bm+1は、量子化ノイズにある一定の属性を与えるべく、或いは、量子化ノイズを減らすべく選択される。しかしながら、パラメータは、その出力が、位相ロックループの分周器における妥当なディビジョン・ファクタに対応するように選択されなければならないことに注意されたい。
【００２２】
チャネル選択は、ΔΣ変調器５１０の入力に対してオフセット５０９を加算するために加算器５０８を用いることによって実行されうる。量子化ノイズの減少は、オーバーサンプリング比の低下及び／又は位相ノイズの減少を犠牲にして、実現される。これにより、ΔΣ制御位相ロックループ変調器を、制限されたオーバーサンプリングファクタについて用いることができる。
【００２３】
ΔΣ変調器の選択は、所望の適用条件に依存する。おそらく、マルチプルステージ（カスケード）構造を用いて実現される、ハイオーダーΔΣ変調器を用いることもできる。ΔΣ変調器は好適には、マルチレベルΔΣ変調器として設計されてもよく、広い範囲でチャネル選択が可能となる。基準信号５０１は、好適には周期信号である。ＶＣＯの出力は、増幅され、トランシーバに送信される信号５０５を形成する。
【００２４】
本発明を実現できるトランシーバは、図６に示されている。基準発振器６０１は、基準信号ｆrefを供給する。この基準信号は、時間経過に関わらず周波数が比較的一定の信号であり、送信すべき情報と共にΔΣ制御位相ロックループ６０３に送られる。ΔΣ制御位相ロックループ６０３の出力は、局部発振信号及び変調送信信号をそれぞれ生成するために、受信機６０５と送信機６０７の両方で用いられる。特にΔΣ制御位相ロックループ６０３は、位相変調信号を送信機６０７に入力し、搬送信号を受信機６０５に入力する。また、別の実施の形態としては、例えば、ＱＡＭが用いられる場合に、振幅変調を、追加的に送信器６０７で行ってもよい。補の場合には、送信すべき情報も、送信器６０７に入力すべきである。どんな場合にでも、作動周波数のチャンネルのような、送信機能の制御は、論理制御部６０９で行われる。
【００２５】
本発明が、その技術思想或いは本質的特徴から逸脱することなく、他の特定の形態をとりうることは、当業者には明らかであろう。したがって、ここで開示した実施の形態は、すべての点で、例示しようとするものであって、制限するものではない。本発明の技術思想は、上記実施の形態よりもむしろ、添付されたクレームによって特定されるものであり、クレームと同じ意味及び範囲内でのすべての変更が、その請求の範囲に含まれていることを意図するものとする。
【図面の簡単な説明】
本発明は、以下の添付図面を参照することによって、より詳細に説明されるものである。
【図１】 従来の直角変調器を示す図である。
【図２】 従来のΔΣ制御位相ロックループを示す図である。
【図３】 従来のＣＰＭ生成用ΔΣ制御位相ロックループを示す図である。
【図４】 本発明の一実施の形態に係る位相ロックループを制御するための、ポストフィルタΔΣ変調器を示す図である。
【図５】 本発明の一実施の形態に係る位相ロックループを制御するための、ポストフィルタΔΣ変調器を示す図である。
【図６】
（発明の分野）
本発明は、ΔΣ制御位相ロックループ（ＰＬＬ）が周波数シンセサイザとして、及び／又は、位相変調信号を生成するために、用いられるすべての分野に関する。例えば、ΔΣ変調器によってＰＬＬのディビジョン・ファクタを制御することで、連続的位相変調（ＣＰＭ）、周波数偏位変調（ＦＳＫ）或いは、直角振幅変調（ＱＡＭ）を生成するためにＰＬＬを用いる際に本発明は適用される。この技術は、例えば、セルラー、コードレス衛星ターミナル、及びベースステーションにおいて用いることができる。
【０００２】
（発明の背景）
トランシーバにおける連続的位相変調を実現するため、従来から、直角変調器を用いてきた。図１に示すように、デジタル信号処理部１０１は、シグナル１００によって送信されるべき情報を受け取り、その信号の同相成分と直交成分を生成する。これらの成分は、デジタル／アナログコンバータ１０２ａ、１０２ｂ及びローパスフィルタ１０３ａ、１０３ｂを用いてアナログ信号へ変換される。それぞれのフィルタの出力は、乗算器１０４ａ，１０４ｂ及び位相が９０度異なる２つの搬送は１０５ａ或いは１０５ｂの内の一つを用いて、変調される。それらの乗算器の出力は、次に、加算器１０６において合計され、増幅され、送信されるべき信号を形成する。
【０００３】
近年、１／Ｎ位相ロックループのディビジョン・ファクタを制御するために、ΔΣ変調器を用いることに基づいた連続位相変調がRilevらによって、１９９４年５月発行の回路とシステムについてのＩＥＥＥ会報：アナログ・デジタル信号処理、４１号、３２１頁〜３２６頁、の「単純連続位相変調技術」において、提案されている。位相ロックループ周波数シンセサイジングは、周波数を変更可能な電圧制御発振器（ＶＣＯ）から、多くの関連信号の中の一つを生成するための、既知の技術である。位相ロックループ（ＰＬＬ）においては、ＶＣＯからの出力信号は、プログラム可能な分周器に入力されるが、この分周器は、位相検波器の一つの入力に供給される分周信号を生成するために、選択された数値（「ディビジョン・ファクタ」）によってＰＬＬ出力の周波数を分割するものである。位相検波器は、他の固定周波数発振器によって供給される基準信号と、分周信号とを比較する。この発振器は、しばしば、時間、及び環境の変化を通して周波数を安定させるために選択されるものである。分周信号と基準信号との差異は、ループフィルタに接続された位相検波器からの出力となり、分周信号と基準信号との間の位相誤差が最小となるようにＶＣＯからの出力信号の周波数が変化するような方法で、ＶＣＯに入力される。一定のディビジョン・ファクタを用いて、出力周波数ステップサイズが基準信号周波数と等しくなるように制御される。位相ロックループに関しては、ループロック時間の競合要求、出力周波数ステップサイズ、ノイズパフォーマンス、及び擬似信号生成の間で設計上の妥協を行わなければならない。
【０００４】
ＰＬＬの制限を克服するために、非整数による効果的な分周の可能なプログラマブル分周器が開発されている。基準信号周波数を割る値としての出力周波数ステップサイズは、高い基準周波数とワイドループバンド幅を維持する間に得られる。シンセサイザはＮ分数周波数シンセサイザとして知られる。更に、ΔΣ変調器は位相ロックループの分周器を制御するために用いることができる。ΔΣ変調器の特徴は、その出力の量子化ノイズが、スペクトルのハイエンドに向かって偏ることにある。ΔΣ変調器は、制限された周波数帯域の量子化ノイズを減らすためにフィードバックを行う量子化器である。この適用のために、ΔΣ変調器は、好適には変調のバンド幅内に低い量子化ノイズを有するべきである。
【０００５】
図２に示すとおり、従来のΔΣ制御位相ロックループは、２つの部分によって構成されると記述する事ができる。ΔΣ変調器２０１とＰＬＬ２０２である。ΔΣ変調器２０１の出力は、ＰＬＬ２０２における分周器のディビジョン・ファクタを制御するために用いられる。従来のΔΣ制御位相ロックループの更に詳しいダイアグラムが図３に示されている。周波数ｆrefの周期的基準信号３０１は、分周器３０６の出力の位相と共に位相検波器３０２にフィードされる。位相検波器３０２の出力は、基準信号と分周器３０６の出力との位相差に応じたパルスである。位相検波器３０２の出力は、ループフィルタ３０３を通してフィルタリングされ、電圧制御発振器３０４に入力される。位相ロックループにおけるフィードバックにより、ＶＣＯ３０４の出力３０５の周波数は、分周器のディビジョン・ファクタによって乗算された基準周波数と等しくなうように処理される。こうして、ＶＣＯ３０４の出力の周波数及び位相は、ディビジョン・ファクタを制御することによって制御される。ΔΣ制御位相ロックループ変調器においてはディビジョン・ファクタがΔΣ変調器３１０を用いることによって生成される。分周器のディビジョン・ファクタは、基準周波数のすべての周期毎に変更されうる。波生成器３０７は、情報信号３００に基づいてΔΣ変調器３１０への入力を生成する。チャネルセレクションは、加算器３０８においてオフセット３０９をΔΣ変調器３１０の入力に加えることによって実行されうる。ΔΣ変調器３１０の出力は、次に、分周器３０６におけるディビジョン・ファクタの制御のために用いられる。
【０００６】
波形生成器の出力は、基準信号によって分周され、基準信号のレートでサンプリングされた、所望の変調された信号の瞬間周波である。ΔΣ制御位相ロックループ変調器のオーバーサンプリングファクタ、ηは、
η＝ｆref／symbol rate.
となる。ΔΣ変調器の入力は、ｆrefと同レートでサンプリングされた所望の変調信号の瞬間周波である。その変調方式が、その変調方式でのスペクトル及び／又は位相ノイズ要求を満たすように、基準周波数ｆrefは、十分に高いものが選択され、ＰＬＬのバンド幅は、十分なワイドなものが選択される。
【０００７】
瞬間周波としてみれば、位相ロックループがローパスフィルタであるから、位相ロックループは、所望の変調信号の再構築のための手段として認識されうる。所望の変調方式が行われるように、位相ロックループのバンド幅を十分高くすることにより、ＶＣＯの出力は、所望の瞬間周波に対応する信号及び、ΔΣ変調器の量子化ノイズに対応する位相ノイズからなる。
【０００８】
この位相ノイズは、オーバーサンプリングファクタを増加することによっても、位相ロックループによって実行されるフィルタリングの減衰を増加することによっても、減少させることができる。後者の場合には、位相ロックループの固定のマージンがなくなる危険性なしには、困難である。結果として、従来のシステムは、高いオーバーサンプリングファクタを用いることに依存しなければならなかった。しかしながら、ΔΣ制御位相ロックループ変調器は、多くの利点を有している。例えば、コストとスペースを効果的に利用することができるし、変調時の連続位相は、チャネル選択と同様に、純粋で直接的かつデジタルな方法で制御することができる。
【０００９】
移動局と、コードレスセルラー及び衛星通信システムにおけるターミナルとにおいて、或いは制限された電力供給についてのいかなる他の設備においても、ＰＬＬのオーバーサンプリングファクタをできる限り低く保つことが望まれる。制限されたオーバーサンプリングファクタについては、しかしながら、ΔΣ制御ＰＬＬ変調技術は、変調時のスペクトルノイズ及び／又は位相ノイズについての要求を満たさないであろう。なぜなら、ＰＬＬによるフィルタリングは、変調をゆがませることなく、量子化ノイズを十分にフィルタリングすることができないと思われるからである。このように、ΔΣ変調器から分周器に入力される信号の量子化ノイズ量を減少するための方法及び装置が必要となっている。
【００１０】
（発明の要約）
本発明は、ΔΣ変調器の出力のフィルタリングする技術、及び位相ロックループのディビジョン・ファクタを制御するためそのフィルタリング後の出力を利用する技術を含む。ΔΣ変調器の出力をフィルタリングすることによって、分周器を制御するために用いられる信号における量子化ノイズを減らすことができる。本発明の１実施の形態においては、位相ロックループと、ΔΣ変調器と、フィルタとを含む周波数シンセサイザが開示されている。ΔΣ変調器の出力は、フィルタを通され、このフィルタの出力は、分周器のディビジョン・ファクタを制御するために用いられる。
【００１１】
本発明の他の側面によれば、ΔΣ変調器と分周器の間で行われるフィルタリングを補償するために、ΔΣ変調器への入力において、補償を行ってもよい。
【００１２】
本発明の他の実施の形態においては、連続位相変調器が開示されている。この連続位相変調器は、基準信号と位相制御信号との差異に応じて、変化する制御信号を生成するために、基準信号と、位相制御信号に応答する検知手段を含む位相ロックループを有する。制御信号に応答する手段は、出力信号を生成するが、この信号の周波数は、制御信号に応じて変化する。分周手段は、その出力信号を分周し、位相制御信号を供給する。この分周手段は、制御入力を有し、前記制御入力に入力される分周比制御信号に応じて分周比を変化させることができる。ΔΣ変調手段は、情報信号及びオフセット信号に応答し、分周比制御信号を供給する。フィルタ手段は、ΔΣ変調手段からの分周比制御信号を、分周比制御信号内の量子化ノイズを減らすために、フィルタリングする。ここで、フィルタリングされた分周比制御信号は、分周器の分周比を調整する。調整手段は、ΔΣ変調手段へ入力する前の情報信号を調整する。この調整により、フィルタ手段の動作が補償される。
【００１３】
（詳細な説明）
本発明は、ΔΣ制御位相ロックループ（ＰＬＬ）が周波数シンセサイザとして、及び／又は、位相変調信号を生成するために、用いられるすべての分野に関する。例えば、ΔΣ変調器によってＰＬＬのディビジョン・ファクタを制御することで、連続的位相変調（ＣＰＭ）、周波数偏位変調（ＦＳＫ）或いは、直角振幅変調（ＱＡＭ）を生成するためにＰＬＬを用いる際に本発明は適用される。この技術は、例えば、セルラー、コードレス衛星ターミナル、及びベースステーションにおいて用いることができる。
【００１４】
位相ロックループの制御用のポストフィルタΔΣ変調器は、図４に示されている。デジタルフィルタ４０２は、ΔΣ変調器４０１と位相ロックループ２０３の間に挿入される。ΔΣ変調器４０１の出力をフィルタリングすることによって、ΔΣ変調器４０１によって生成された出力信号の量子化ノイズが、ある周波数域で減少可能である。逆に、量子化ノイズの減少は、オーバーサンプリング比の低下及び／又は位相ノイズの減少を犠牲にして、実現される。これにより、ΔΣ制御位相ロックループ変調器を、制限されたオーバーサンプリングファクタについて用いることができる。
【００１５】
本発明によれば、トランシーバは、図５に示されるポストフィルタΔΣ制御位相ロックループ変調器を用いることによって、その品質を向上することができる。位相ロックループは、位相検波器５０２、ループフィルタ５０３、電圧制御発振器５０４、及び分周器５０６から、構成される。周波数ｆrefの周期的基準信号５０１は、分周器５０６の出力の位相と共に位相検波器５０２にフィードされる。位相検波器５０２の出力は、基準信号と分周器５０６の出力との位相差に応じたパルスである。位相検波器５０２の出力は、ループフィルタ５０３を通してフィルタリングされ、電圧制御発振器５０４に入力される。位相ロックループにおけるフィードバックにより、ＶＣＯ５０４の出力５０５の周波数は、分周器のディビジョン・ファクタによって乗算された基準周波数と等しくなうように処理される。こうして、ＶＣＯ５０４の出力の周波数及び位相は、ディビジョン・ファクタを制御することによって制御される。
【００１６】
ΔΣ制御位相ロックループ変調器においてはディビジョン・ファクタがΔΣ変調器５１０を用いることによって生成される。ΔΣ変調器５１０の出力は、分周器５０６に送られる前に、まず、デジタルフィルタ５１３によってフィルタリングされる。デジタルフィルタ５１３の目的は、ΔΣ変調器５１０によって生成された出力信号中の量子化ノイズを、ある周波数域内まで減らすことにある。ΔΣ変調器５１０は、いかなるタイプのΔΣ変調器であってもよい。例えば、ＩＥＥＥプレス１９９７において、Steven R. Northsworthy、Richard Schrier、及びGabor Temesが書いた、「デルタ−シグマデータの変換器、理論、デザイン、及びシミュレーション」に記載されたものであってもよい。本実施の形態によれば、位相ロックループは、変調時のスペクトルノイズ及び位相ノイズの基準を満たすように、位相ノイズを十分フィルタリングするように設計されている。波形生成器５０７は、情報信号５００を受信し、ΔΣ変調器５１０への入力信号を生成する。しかし、ΔΣ変調器５１０への入力前に、生成された入力信号は、まず、プレフィルタ５１１に入力される。このプレフィルタは、デジタルフィルタ５１３によるゆがみを補償するために、生成された入力信号をあらかじめゆがませる（プレディストートする）。予わい（predistortion）は、ΔΣ変調器の入力、つまり、所望の瞬間周波をゆがませることによって、或いは、波形生成器を用いることによって実現できる。この波形生成器では、所望の予わいが、変調スキームにより定義された形状のパルスに作用する。
【００１７】
フィルタ５１３をデザインする技術を説明するため、ここで、いくつかの例を示す。まず、ヨーロッパＧＳＭ標準に従う移動通信システム用に変調を行うために、ΔΣ制御ＰＬＬが用いられるような状況であるとする。この場合、波形生成器５０７は、ガウスフィルタリングを実現すべきである。ＰＬＬの出力は、位相ノイズの結果ＰＬＬ中に生成された量子化ノイズによってゆがんだ、ガウス最小偏位変調（ＧＭＳＫ）信号である。ＧＳＭの細目の中で、実行すべきもっとも重要な部分は、位相ノイズを、±４００ｋＨｚにおいて、−６０ｄＢｃ／Ｈｚ以下にすべきであるということである。従って、４００ｋＨｚでの量子化ノイズを減らすことは重要である。本発明は、以下のように、この問題の、単純な解決策を提供する。
【００１８】
ＧＳＭでもしばしば用いられているように、基準信号Ｆref＝１３ＭＨｚだとする。そして、フィルタ５１３は、例えば、インパルス応答が、
ｈ（ｋ）＝δ（ｋ）＋δ（ｋ−１６）
となるように選択できる。ここで、δ（０）＝１でありｋ≠０を満たすすべてのｋについて、δ（ｋ）＝０である。そして、デジタルフィルタ５１３は、１３／３０ＭＨｚにおいてノッチを有する。このフィルタは、４００ｋＨｚにおいて約１２ｄＢの減衰を有し、６ｄＢのＤＣゲインを有する。また、プレフィルタ５１１は、変調のバンド幅内においてｈ（ｋ）の逆フィルタであるべきである。上記のような場合、プレフィルタ５１１が、１／２に等しい一つのタップのみを含むプレフィルタについてＤＣゲインを補償すれば十分である。プレフィルタ５１１は、もちろん波形生成器５０７のフィルタリングに含められてもよい。
【００１９】
他の例として、隣の周波数チャネルにおいて、周波数シンセサイザのＰＬＬの位相ノイズを減らすことが重要となるような状況を想定する。ＧＳＭとしては、これは、例えば、±２００ｋＨｚ、±４００ｋＨｚ及び±８００ｋＨｚにおいてノッチが存在するデジタルフィルタ５１３を有することに対応するであろう。基準信号５０１のサンプリングレートは、１３ＭＨｚである場合、これは、以下のインパルス応答を有するデジタルフィルタ５１３によって、おおよそ達成することができる。すなわち、
ｈ（ｋ）＝δ（ｋ）＋δ（ｋ−３１）
である。この時、プレフィルタ５１１は、１／２のゲインを有する１タップフィルタであってもよい。
【００２０】
デジタルフィルタ５１３の係数は、デジタルフィルタ５１３の入力が整数である限り、その出力も整数である用に選択されることに注意されたい。これは、重要な特徴である。なぜなら、分周器５０６が、整数のディビジョン・ファクタのみを取り扱うことが可能だからである。その出力範囲は、入力範囲の倍である。これは、分周器を設計する上で、考慮しなければならないことである。
【００２１】
上記２つの例から、以下の結論を導き出すことができる。すなわち、本発明は、ある周波数領域内にＰＬＬの位相ノイズを減らすことための、簡単な方法を提供するものである。単純なデジタルフィルタ５１３は、実現が容易で、ΔΣ変調器と比較して少ない電力消費ですむだろうし、これにより、ＰＬＬの位相ノイズをかなり減らすことができる。プレフィルタ５１１におけるデジタルフィルタリングについては、以下の関係によって典型的に説明できる。すなわち、
N(n)=b1x(k)+b2x(k-1)+...+bk+1x(k-n)
-a2N(k-1)-...-am+1N(k-m)
となる。ここで、N(n)は位相ロックループにおいて分周器を制御するために用いられるフィルタの出力であり、x(n)は、ΔΣ変調器の出力である。パラメータm,n,a1,a2...am,am+1及びb1,b2...bm,bm+1は、量子化ノイズにある一定の属性を与えるべく、或いは、量子化ノイズを減らすべく選択される。しかしながら、パラメータは、その出力が、位相ロックループの分周器における妥当なディビジョン・ファクタに対応するように選択されなければならないことに注意されたい。
【００２２】
チャネル選択は、ΔΣ変調器５１０の入力に対してオフセット５０９を加算するために加算器５０８を用いることによって実行されうる。量子化ノイズの減少は、オーバーサンプリング比の低下及び／又は位相ノイズの減少を犠牲にして、実現される。これにより、ΔΣ制御位相ロックループ変調器を、制限されたオーバーサンプリングファクタについて用いることができる。
【００２３】
ΔΣ変調器の選択は、所望の適用条件に依存する。おそらく、マルチプルステージ（カスケード）構造を用いて実現される、ハイオーダーΔΣ変調器を用いることもできる。ΔΣ変調器は好適には、マルチレベルΔΣ変調器として設計されてもよく、広い範囲でチャネル選択が可能となる。基準信号５０１は、好適には周期信号である。ＶＣＯの出力は、増幅され、トランシーバに送信される信号５０５を形成する。
【００２４】
本発明を実現できるトランシーバは、図６に示されている。基準発振器６０１は、基準信号ｆrefを供給する。この基準信号は、時間経過に関わらず周波数が比較的一定の信号であり、送信すべき情報と共にΔΣ制御位相ロックループ６０３に送られる。ΔΣ制御位相ロックループ６０３の出力は、局部発振信号及び変調送信信号をそれぞれ生成するために、受信機６０５と送信機６０７の両方で用いられる。特にΔΣ制御位相ロックループ６０３は、位相変調信号を送信機６０７に入力し、搬送信号を受信機６０５に入力する。また、別の実施の形態としては、例えば、ＱＡＭが用いられる場合に、振幅変調を、追加的に送信器６０７で行ってもよい。補の場合には、送信すべき情報も、送信器６０７に入力すべきである。どんな場合にでも、作動周波数のチャンネルのような、送信機能の制御は、論理制御部６０９で行われる。
【００２５】
本発明が、その技術思想或いは本質的特徴から逸脱することなく、他の特定の形態をとりうることは、当業者には明らかであろう。したがって、ここで開示した実施の形態は、すべての点で、例示しようとするものであって、制限するものではない。本発明の技術思想は、上記実施の形態よりもむしろ、添付されたクレームによって特定されるものであり、クレームと同じ意味及び範囲内でのすべての変更が、その請求の範囲に含まれていることを意図するものとする。
【図面の簡単な説明】
本発明は、以下の添付図面を参照することによって、より詳細に説明されるものである。
【図１】 従来の直角変調器を示す図である。
【図２】 従来のΔΣ制御位相ロックループを示す図である。
【図３】 従来のＣＰＭ生成用ΔΣ制御位相ロックループを示す図である。
【図４】 本発明の一実施の形態に係る位相ロックループを制御するための、ポストフィルタΔΣ変調器を示す図である。
【図５】 本発明の一実施の形態に係る位相ロックループを制御するための、ポストフィルタΔΣ変調器を示す図である。
【図６】
Claims (8)
- 所定の瞬時周波数と隣接する１つ以上の隣接周波数において閾値以下の位相ノイズとなるように、前記所定の瞬時周波数の出力信号を生成するため、分周器を含む位相ロックループと、
情報信号から分周比制御信号を生成するΔΣ変調器と、
フィルタ手段と、
を備えた周波数シンセサイザであって、
前記ΔΣ変調器から出力された前記分周比制御信号は、前記フィルタ手段に送り込まれ、
前記フィルタ手段の出力を用いて、前記分周器における分周比を制御し、
前記フィルタ手段の周波数応答は、１つ以上のノッチ周波数のそれぞれにおいてノッチを有し、
前記フィルタ手段は、前記分周器に送られた前記分周比制御信号において、前記ノッチ周波数での量子化ノイズを低減し、
これにより、前記位相ロックループの前記出力信号において、前記１つ以上の隣接周波数での位相ノイズを、前記閾値以下に低減することを特徴とする周波数シンセサイザ。 - 前記ΔΣ変調器と前記分周器の間で行われるフィルタリングによる歪みを補償するために、前記ΔΣ変調器への入力を予め歪ませることを特徴とする請求項１に記載の周波数シンセサイザ。
- 位相ロックループを備えた連続位相変調器であって、
前記位相ロックループは、
基準信号と位相制御信号とに応答して、基準信号と位相制御信号との位相差に基づいて変化する制御信号を生成する検出手段と、
所定の瞬時周波数と隣接する１つ以上の隣接周波数において閾値以下の位相ノイズとなるように、前記制御信号に応じて変化する前記所定の瞬時周波数の出力信号を生成する手段と、
前記位相制御信号を供給するため、出力信号を分周する手段であって、制御入力を有し、前記制御入力に適用される分周比制御信号に応じて分周比を変化させることのできる分周手段と、
情報信号に応答して分周比制御信号を提供するΔΣ変調器と、
前記ΔΣ変調器からの前記分周比制御信号をフィルタリングするフィルタ手段と、
を有し、
前記フィルタリングされた分周比制御信号に基づいて、前記分周器の分周比を調整し、
前記フィルタ手段の周波数応答は、１つ以上のノッチ周波数のそれぞれにおいてノッチを有し、
前記フィルタ手段は、前記分周器に送られた前記分周比制御信号において、前記ノッチ周波数での量子化ノイズを低減し、
これにより、前記位相ロックループの前記出力信号において、前記１つ以上の隣接周波数での位相ノイズを、前記閾値以下に低減することを特徴とする連続位相変調器。 - 更に、前記フィルタ手段による歪みを補償するために、ΔΣ変調器への供給前の前記情報信号に予歪処理を施す手段を有することを特徴とする請求項３に記載の連続位相変調器。
- ΔΣ変調器への入力にオフセットを加算することによってチャネル選択を行なうことを特徴とする請求項３に記載の連続位相変調器。
- 前記ΔΣ変調器は、広い周波数帯域にわたってチャネル選択が可能なマルチレベルΔΣ変調器であることを特徴とする請求項３に記載の連続位相変調器。
- 所定の瞬時周波数と隣接する１つ以上の隣接周波数において閾値以下の位相ノイズとなるように、前記所定の瞬時周波数において出力信号をシンセサイジングする方法であって、
位相ロックループの分周器によって制御される周波数を有する出力信号を生成するステップと、
情報信号から分周比制御信号を生成するためにΔΣ変調器を用いるステップと、
ノッチフィルタを用いて分周比制御信号をフィルタリングすることにより、フィルタリングされた信号を生成する生成ステップと、
前記分周器の分周比を制御するために前記フィルタリングされた信号を用いるステップと、
を有し、
前記生成ステップは、前記分周器に供給される分周比制御信号において、１つ以上のノッチ周波数での量子化ノイズを減らし、
これにより、前記位相ロックループの前記出力信号において、前記１つ以上の隣接周波数での位相ノイズを、前記閾値以下に低減することを特徴とする方法。 - 前記ノッチフィルタを用いたフィルタリングによって生じる歪みを補償するために、ΔΣ変調器への供給前の前記情報信号に予歪処理を施すステップを更に有することを特徴とする請求項７に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/931,430 US6047029A (en) | 1997-09-16 | 1997-09-16 | Post-filtered delta sigma for controlling a phase locked loop modulator |
| US08/931,430 | 1997-09-16 | ||
| PCT/SE1998/001623 WO1999014859A1 (en) | 1997-09-16 | 1998-09-11 | A post-filtered δς for controlling a phase locked loop m odulator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001517013A JP2001517013A (ja) | 2001-10-02 |
| JP4246380B2 true JP4246380B2 (ja) | 2009-04-02 |
Family
ID=25460777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000512289A Expired - Lifetime JP4246380B2 (ja) | 1997-09-16 | 1998-09-11 | 位相ロックループ変調器制御用のポストフィルタδς |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US6047029A (ja) |
| EP (1) | EP1048110B1 (ja) |
| JP (1) | JP4246380B2 (ja) |
| KR (1) | KR100532899B1 (ja) |
| CN (1) | CN1278970A (ja) |
| AU (1) | AU746796B2 (ja) |
| BR (1) | BR9812224A (ja) |
| EE (1) | EE200000134A (ja) |
| MY (1) | MY116771A (ja) |
| WO (1) | WO1999014859A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9641113B2 (en) | 2014-02-28 | 2017-05-02 | General Electric Company | System and method for controlling a power generation system based on PLL errors |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NZ338097A (en) * | 1999-09-29 | 2001-05-25 | Tait Electronics Ltd | Digitally controlled envelope elimination and restoration phase lock loop radio frequency amplifier |
| GB9918732D0 (en) | 1999-08-10 | 1999-10-13 | Koninkl Philips Electronics Nv | Fractional - N frequency synthesiser |
| WO2001024357A1 (en) * | 1999-09-27 | 2001-04-05 | Parthus Technologies Plc | Method and apparatus for a frequency synthesizer having a compensated sigma delta modulator output signal |
| CA2294404C (en) * | 2000-01-07 | 2004-11-02 | Tadeuse A. Kwasniewski | Delta-sigma modulator for fractional-n frequency synthesis |
| FR2809890B1 (fr) * | 2000-05-31 | 2002-08-16 | Matra Nortel Communications | Synthetiseur a modulation numerique |
| US6630868B2 (en) | 2000-07-10 | 2003-10-07 | Silicon Laboratories, Inc. | Digitally-synthesized loop filter circuit particularly useful for a phase locked loop |
| DE60125299T2 (de) * | 2000-09-29 | 2007-10-04 | Koninklijke Philips Electronics N.V. | Frequenzsynthesizer und Verfahren zur Frequenzsynthese mit geringem Rauschen |
| KR100346839B1 (ko) * | 2000-10-10 | 2002-08-03 | 삼성전자 주식회사 | 시그마-델타 변조기를 이용한 분수-ｎ 주파수 합성 장치및 그 방법 |
| EP1235403B1 (en) * | 2001-02-22 | 2012-12-05 | Panasonic Corporation | Combined frequency and amplitude modulation |
| US7003049B2 (en) * | 2001-06-12 | 2006-02-21 | Rf Micro Devices, Inc. | Fractional-N digital modulation with analog IQ interface |
| JP4386725B2 (ja) * | 2001-08-29 | 2009-12-16 | エヌエックスピー ビー ヴィ | 低減されたジッタを備える改良された分周器及びそれに基づく送信器 |
| US6710951B1 (en) | 2001-10-31 | 2004-03-23 | Western Digital Technologies, Inc. | Phase locked loop employing a fractional frequency synthesizer as a variable oscillator |
| US7095819B2 (en) * | 2001-12-26 | 2006-08-22 | Texas Instruments Incorporated | Direct modulation architecture for amplitude and phase modulated signals in multi-mode signal transmission |
| WO2004045180A1 (en) * | 2002-10-08 | 2004-05-27 | M/A-Com, Inc. | Apparatus, methods and articles of manufacture for pre-emphasis filtering of a modulated signal |
| US7545865B2 (en) * | 2002-12-03 | 2009-06-09 | M/A-Com, Inc. | Apparatus, methods and articles of manufacture for wideband signal processing |
| CN100362743C (zh) * | 2002-10-25 | 2008-01-16 | Gct半导体公司 | 用于抑制锁相环电路中的噪声的系统和方法 |
| KR100498463B1 (ko) * | 2002-11-22 | 2005-07-01 | 삼성전자주식회사 | 프랙셔널-ｎ 주파수 합성기 및 이를 구성하는 시그마-델타변조기 |
| JP4629310B2 (ja) * | 2003-01-29 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 位相同期回路 |
| US7352249B2 (en) * | 2003-10-03 | 2008-04-01 | Analog Devices, Inc. | Phase-locked loop bandwidth calibration circuit and method thereof |
| US7912145B2 (en) * | 2003-12-15 | 2011-03-22 | Marvell World Trade Ltd. | Filter for a modulator and methods thereof |
| JP4625030B2 (ja) * | 2004-01-21 | 2011-02-02 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 通信システム |
| US7706495B2 (en) | 2004-03-12 | 2010-04-27 | Panasonic Corporation | Two-point frequency modulation apparatus |
| DE102004025711B4 (de) * | 2004-05-26 | 2008-12-11 | Schreiner Group Gmbh & Co. Kg | Etikett mit Anfasslasche und Verfahren zur Herstellung desselben |
| KR100666479B1 (ko) * | 2004-08-30 | 2007-01-09 | 삼성전자주식회사 | 시그마 델타 변조기를 공유하는 수신 및 송신 채널 분수분주 위상 고정 루프를 포함한 주파수 합성기 및 그 동작방법 |
| JP4214098B2 (ja) | 2004-09-09 | 2009-01-28 | 株式会社ルネサステクノロジ | シグマデルタ送信回路及びそれを用いた送受信機 |
| US7813411B1 (en) | 2005-06-30 | 2010-10-12 | Cypress Semiconductor Corporation | Spread spectrum frequency synthesizer with high order accumulation for frequency profile generation |
| US7405629B2 (en) | 2005-06-30 | 2008-07-29 | Cypress Semiconductor Corp. | Frequency modulator, circuit, and method that uses multiple vector accumulation to achieve fractional-N frequency synthesis |
| US7912109B1 (en) | 2005-06-30 | 2011-03-22 | Cypress Semiconductor Corporation | Spread spectrum frequency synthesizer with first order accumulation for frequency profile generation |
| US7701297B1 (en) | 2005-06-30 | 2010-04-20 | Cypress Semiconductor Corporation | Spread spectrum frequency synthesizer with improved frequency shape by adjusting the length of a standard curve used for spread spectrum modulation |
| US7741918B1 (en) | 2005-06-30 | 2010-06-22 | Cypress Semiconductor Corporation | System and method for an enhanced noise shaping for spread spectrum modulation |
| US7482885B2 (en) * | 2005-12-29 | 2009-01-27 | Orca Systems, Inc. | Method of frequency synthesis for fast switching |
| US7519349B2 (en) * | 2006-02-17 | 2009-04-14 | Orca Systems, Inc. | Transceiver development in VHF/UHF/GSM/GPS/bluetooth/cordless telephones |
| US7714666B2 (en) * | 2006-06-15 | 2010-05-11 | Mediatek Inc. | Phase locked loop frequency synthesizer and method for modulating the same |
| US7535311B2 (en) * | 2006-11-30 | 2009-05-19 | Infineon Technologies Ag | Direct wideband modulation of a frequency synthesizer |
| KR100919836B1 (ko) * | 2007-11-16 | 2009-10-01 | 한국과학기술원 | 양자화 잡음을 감소시킨 올 디지털 피엘엘 및 이를 이용한양자화 잡음이 감소된 발진 신호 발생 방법 |
| US8085097B2 (en) * | 2008-05-06 | 2011-12-27 | Hittite Microwave Corporation | Integrated ramp, sweep fractional frequency synthesizer on an integrated circuit chip |
| DE102011053121B4 (de) * | 2011-08-30 | 2016-02-04 | Imst Gmbh | Erweiterte Delta-Sigma-Tau-Modulatorschaltung für eine Fraktional-N-PLL-Frequenzsynthesizer-Schaltung |
| CN104330789B (zh) * | 2014-11-04 | 2017-10-31 | 成都锐新科技有限公司 | 一种宽范围微波雷达测距装置 |
| CN105072069B (zh) * | 2015-08-07 | 2018-07-31 | 株洲南车时代电气股份有限公司 | 一种fsk调制电路 |
| US10050634B1 (en) * | 2017-02-10 | 2018-08-14 | Apple Inc. | Quantization noise cancellation for fractional-N phased-locked loop |
| CN108736894B (zh) * | 2017-04-18 | 2021-08-06 | 博通集成电路（上海）股份有限公司 | 分数n频率合成器及其方法 |
| US10291386B2 (en) | 2017-09-29 | 2019-05-14 | Cavium, Llc | Serializer/deserializer (SerDes) lanes with lane-by-lane datarate independence |
| JP2022104345A (ja) * | 2020-12-28 | 2022-07-08 | セイコーエプソン株式会社 | 振動整流誤差補正装置、センサーモジュール及び振動整流誤差補正方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2026268B (en) * | 1978-07-22 | 1982-07-28 | Racal Communcations Equipment | Frequency synthesizers |
| GB2140232B (en) * | 1983-05-17 | 1986-10-29 | Marconi Instruments Ltd | Frequency synthesisers |
| EP0211921A1 (en) * | 1985-02-21 | 1987-03-04 | Plessey Overseas Limited | Improvement in or relating to synthesisers |
| GB2172759B (en) * | 1985-02-21 | 1988-04-13 | Plessey Co Plc | Fractional-n frequency |
| GB8907316D0 (en) * | 1989-03-31 | 1989-09-13 | Plessey Co Plc | Fractional'n'synthesisers |
| GB2238434B (en) * | 1989-11-22 | 1994-03-16 | Stc Plc | Frequency synthesiser |
| US4965531A (en) * | 1989-11-22 | 1990-10-23 | Carleton University | Frequency synthesizers having dividing ratio controlled by sigma-delta modulator |
| US5038117A (en) * | 1990-01-23 | 1991-08-06 | Hewlett-Packard Company | Multiple-modulator fractional-N divider |
| CA2019297A1 (en) * | 1990-01-23 | 1991-07-23 | Brian M. Miller | Multiple-modulator fractional-n divider |
| US5055802A (en) * | 1990-04-30 | 1991-10-08 | Motorola, Inc. | Multiaccumulator sigma-delta fractional-n synthesis |
| US5093632A (en) * | 1990-08-31 | 1992-03-03 | Motorola, Inc. | Latched accumulator fractional n synthesis with residual error reduction |
| EP0523307B1 (en) * | 1991-07-17 | 1996-03-27 | International Business Machines Corporation | Decimation filter for a sigma-delta converter and data circuit terminating equipment including the same |
| DE69114129T2 (de) * | 1991-07-17 | 1996-06-13 | Ibm | Dezimationsfilter für Sigma-Delta Konverter und Datenendeinrichtung mit einem solchen Filter. |
| IT1252241B (it) * | 1991-12-10 | 1995-06-05 | Alcatel Italia | Metodo e sistema per la riduzione del jitter di una struttura a pll (phase loked loop) caratterizzato da un rapporto razionale tra le le frequenze d`ingresso e di uscita. |
| WO1995008220A1 (en) * | 1993-09-13 | 1995-03-23 | Analog Devices, Inc. | Analog to digital conversion using nonuniform sample rates |
-
1997
- 1997-09-16 US US08/931,430 patent/US6047029A/en not_active Expired - Lifetime
-
1998
- 1998-09-11 AU AU91018/98A patent/AU746796B2/en not_active Expired
- 1998-09-11 CN CN98811162A patent/CN1278970A/zh active Pending
- 1998-09-11 EP EP98943167A patent/EP1048110B1/en not_active Expired - Lifetime
- 1998-09-11 BR BR9812224-0A patent/BR9812224A/pt not_active Application Discontinuation
- 1998-09-11 WO PCT/SE1998/001623 patent/WO1999014859A1/en active IP Right Grant
- 1998-09-11 EE EEP200000134A patent/EE200000134A/xx unknown
- 1998-09-11 KR KR10-2000-7002775A patent/KR100532899B1/ko not_active IP Right Cessation
- 1998-09-11 JP JP2000512289A patent/JP4246380B2/ja not_active Expired - Lifetime
- 1998-09-14 MY MYPI98004195A patent/MY116771A/en unknown
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9641113B2 (en) | 2014-02-28 | 2017-05-02 | General Electric Company | System and method for controlling a power generation system based on PLL errors |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1278970A (zh) | 2001-01-03 |
| AU9101898A (en) | 1999-04-05 |
| KR100532899B1 (ko) | 2005-12-05 |
| AU746796B2 (en) | 2002-05-02 |
| KR20010024037A (ko) | 2001-03-26 |
| US6047029A (en) | 2000-04-04 |
| MY116771A (en) | 2004-03-31 |
| BR9812224A (pt) | 2000-07-18 |
| EE200000134A (et) | 2001-02-15 |
| WO1999014859A1 (en) | 1999-03-25 |
| JP2001517013A (ja) | 2001-10-02 |
| EP1048110B1 (en) | 2003-11-26 |
| EP1048110A1 (en) | 2000-11-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4246380B2 (ja) | 位相ロックループ変調器制御用のポストフィルタδς | |
| US6011815A (en) | Compensated ΔΣ controlled phase locked loop modulator | |
| KR101515737B1 (ko) | 2 포인트 변조 디지털 위상 고정 루프 | |
| US7276978B2 (en) | Phase locked loop comprising a sigma-delta modulator | |
| JP4808882B2 (ja) | Ｐｌｌとデルタシグマ変調器とを有する無線送信器機構 | |
| CA2281522C (en) | Delta-sigma based two-point angle modulation scheme | |
| US7015738B1 (en) | Direct modulation of a voltage-controlled oscillator (VCO) with adaptive gain control | |
| US7907016B2 (en) | Method and system of jitter compensation | |
| US7289005B2 (en) | Polar modulator and a method for modulation of a signal | |
| US4737968A (en) | QPSK transmission system having phaselocked tracking filter for spectrum shaping | |
| US7391839B2 (en) | Accumulator based phase locked loop | |
| KR20030028561A (ko) | 파형 생성기를 사용한 주파수 변조기 | |
| WO1993016523A1 (en) | Multiple accumulator fractional n synthesis with series recombination | |
| US7714666B2 (en) | Phase locked loop frequency synthesizer and method for modulating the same | |
| KR20010080055A (ko) | 프랙셔널 ν주파수 합성기 | |
| US20220014205A1 (en) | System and method for low jitter phase-lock loop based frequency synthesizer | |
| WO1999008383A1 (en) | Step-controlled frequency synthesizer | |
| WO2004040872A1 (en) | Communication transmitter using offset phase-locked-loop | |
| Vankka | Digital frequency synthesizer/modulator for continuous-phase modulations with slow frequency hopping | |
| US9917686B2 (en) | Two point polar modulator | |
| US5461348A (en) | PLL circuit modulatable by a modulation signal having a direct current component |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050907 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071129 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071207 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080214 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080221 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080609 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080711 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081006 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081216 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090108 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120116 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130116 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |