JP4240002B2 - ユニット形プログラマブルコントローラ - Google Patents

Description

この発明は、マイクロプロセッサを内蔵した基本筐体ユニットと、当該基本筐体ユニットに接続される入出力の増設筐体ユニットのほかに、多様な拡張機能ユニットを混合接続するようにしたマザーボードを持たない形式のユニット形プログラマブルコントローラの改良に関するものである。

マイクロプロセッサを内蔵し、操作スイッチや各種センサなどの入力信号の動作状態と、プログラムメモリに格納されているシーケンスプログラムに応動して各種アクチェータや表示機器等の電気負荷の駆動制御を行なうプログラマブルコントローラにおいて、アナログ信号の入出力や通信用シリアル信号の入出力、或いは高速パルス信号の入出力などの特殊機能が求められる各種の用途に対応するためには、これらの機能拡張手段を持つことが重要であり、各種の実用形態のものがある。

特に、マザーボードを持たない形式のユニット形のプログラマブルコントローラにおいては、例えば特許文献１「ビルディングブロック構造のプログラマブルコントローラ用ユニット」に示すとおり、プログラマブルコントローラ用ユニットのユニット本体の一方の側に電源ラインおよびバスライン接続用の雄型電気コネクタが設けられ、前記ユニット本体の他方の側に前記雄型電気コネクタと導電接続され前記雄型電気コネクタと同種類の電源ラインおよびバスライン接続用の雌型電気コネクタが設けられ、一つのプログラマブルコントローラ用ユニットの前記雄型電気コネクタと他の一つのプログラマブルコントローラ用ユニットの前記雌型電気コネクタとの相互結合により各プログラマブルコントローラ用ユニット間の電源ラインおよびバスラインの接続が行わわれるよう構成されていることを特徴とするビルディングブロック構造のプログラマブルコントローラ用ユニットが開示されている。

一方、特許文献２「コントロールユニット及びそれを備えたプログラマブルコントローラ」によれば、バスラインとしてのコネクタがコントロールユニットの両側に設けられ、そのコネクタを介して増設ユニットが両側に所定方向に沿って接続されることにより、バスラインが所定方向に沿って両側に延伸されるようにしたことを特徴とするプログラマブルコントローラが開示されている。

特開平６−２３０８０９号公報（図２） 特開２００１-２８２３１１号公報（図１）

上記特許文献１によるプログラマブルコントローラによれば、相互結合コネクタがバスラインの役割を果たし、ベースユニットとマザーボードを必要としないで入出力ユニットや各種特殊機能ユニットがこのバスラインに接続されるようになっている。
しかし、一般の入出力ユニットに必要とされるバスラインに加えて、特殊機能ユニットに必要とされる特殊なバスラインも相互結合コネクタに通す必要があって、相互接続コネクタの接続ピン数が多くなる欠点がある。
また、相互結合コネクタは雄雌がペアとなって一対一の接続をなすものであり、入力側と出力側の信号配置を変更することはできない構成となっている。
上記特許文献２によるプログラマブルコントローラによれば、コントロールユニットの左右に延長されたバスラインに入出力ユニットや各種特殊機能ユニットを接続し、コントロールユニットからのバスライン長を短縮して耐ノイズ性を向上するようになっている。 この場合、コントロールユニットの右側のバスラインは入出力専用のバスラインとし、左側のバスラインは特殊機能ユニット専用のバスラインとすることによって、コネクタの接続ピン数を大幅に削減することができる特徴がある。
しかし、特殊機能ユニットには様々な機能のものがあって、多様な特殊機能に対応するためには多くの信号線を通すコネクタが必要となり、コネクタピン数を抑制するとプログラマブルコントローラとして選択可能な機能が制限される問題点がある。

この発明は、上記のような問題点を解決するためになされたもので、特殊機能ユニットの機能系統を大別区分し、特殊機能ユニット用のバスラインを極力削減して、しかも多様な特殊機能ユニットを選択使用したり併用使用することができる信号線の接続形態によるユニット形プログラマブルコントローラを提供することを目的とする。
また、複数接続された特殊機能ユニットの識別区分を自動的に行なってディップスイッチ等のハードウエアによる割付手段を必要としないでマイクロプロセッサとの信号交信が行なえるユニット形プログラマブルコントローラを提供することを目的とする。

この発明に係るユニット形プログラマブルコントローラは、マイクロプロセッサと当該マイクロプロセッサと協働するプログラムメモリとデバイス情報を記憶するデバイスメモリとを有するＣＰＵ基板を収納した基本筐体ユニットを備えると共に、少なくとも前記基本筐体ユニットに内蔵されるか、又は基本筐体ユニットの第一の端面位置に設置されて増設コネクタを介して接続される増設筐体ユニットに内蔵されて、マイクロプロセッサに接続される入出力インタフェース回路基板とを備えたユニット形プログラマブルコントローラであって、基本筐体ユニットの第二の端面位置にはマイクロプロセッサのシリアル通信ポートに接続された第一の拡張接続コネクタ及びマイクロプロセッサに対してバス接続された高速処理回路を介して高速信号が入力される第二の拡張接続コネクタが併設され、第一の拡張接続コネクタには複数種類の第一の拡張筐体ユニットに内蔵された第一の拡張機能基板のどれでもが接続することができ、第二の拡張接続コネクタには複数種類の第二の拡張筐体ユニットに内蔵された第二の拡張機能基板のどれでもが接続することができ、第二の拡張機能基板は基本筐体ユニットに設けられた第一の拡張接続コネクタ及び第二の拡張接続コネクタのそれぞれに接続される第一の相手コネクタ及び第二の相手コネクタの両方を備えていると共に、第一及び第二の拡張機能基板が共用されるときには、第一の拡張機能基板は第二の拡張機能基板を介して基本筐体ユニットに接続され、第一の拡張筐体ユニットはシリアル通信ユニット、又は直並列変換器とＡＤ変換器を内蔵したアナログ入力ユニット、又は直並列変換器とＤＡ変換器を内蔵したアナログ出力ユニットのいずれかを包含し、第二の拡張筐体ユニットは高速カウンタユニット、又は高速パルス出力ユニットのいずれかを包含するものである。

この発明によれば、マザーボードを持たないユニット形プログラマブルコントローラにおいて、基本筐体ユニットの第一端面位置に接続される入出力の増設筐体ユニット以外に、さまざまな特殊機能を持つ異種の拡張機能筐体を基本筐体ユニットの第二の端面位置に選択接続することができるので、小型安価な構成で用途に応じてプログラマブルコントローラの機能拡張を図ることができる効果がある。
特に、第一・第二の拡張筐体ユニットは相互にことなる信号種別のものとして分類しておくことにより、少ない信号線数によって多様な拡張機能を選択使用することができる効果がある。
また、異種の拡張機能を共用することができると共に、例えば第一の拡張機能基板には第二の相手コネクタや第二の中継拡張接続コネクタが設けられていないので、小型安価な構成で用途に応じてプログラマブルコントローラの機能拡張を図ることができる特徴がある。

実施の形態１．
以下、この発明の実施の形態１による構成外観図である図１について説明する。
図１において、基本筐体ユニット100Aの第一の端面位置181には入出力点数規模に応じた台数の増設筐体ユニット300a・300bが接続されている。
増設筐体ユニット300a・300bには入力専用又は出力専用又は入出力混合のものがあり、必要とされる入出力の点数配分が均等でないときには入力専用又は出力専用のものが多用されるようになっている。
基本筐体ユニット100Aの第二の端面位置182には機能系統の異なる第一の拡張筐体ユニット600と第二の拡張筐体ユニット700が接続されている。
第二の拡張筐体ユニット700には、例えば高速カウンタユニット710、高速パルス出力ユニット720があり、高速カウンタユニット710は２台以下、高速パルス出力ユニット720も２台以下で合計４台までの第二の拡張筐体ユニット700が基本筐体ユニット100Aの第二の端面位置182に直接接続されるようになっている。

第一の拡張筐体ユニット600には、例えばシリアル通信ユニット610、アナログ入力ユニット620、アナログ出力ユニット630があり、シリアル通信ユニット610は２台以下、アナログ入力ユニット620とアナログ出力ユニット630とは合計で４台までの第一の拡張筐体ユニット600が第二の拡張筐体ユニット700を介して基本筐体ユニット100Aの第二の端面位置182に間接接続されるようになっている。
なお、第二の拡張筐体ユニット700が使用されていないときには、第一の拡張筐体ユニット600は基本筐体ユニット100Aの第二の端面位置182に直接接続されるようになっている。
これらの各種筐体ユニットはＤＩＮレール用溝384を介して図示しないＤＩＮレールに取付られ、ＤＩＮレールに対する着脱に当たっては取付用フック183a・183b・383・683・783を操作して着脱するようになっている。
また、基本筐体ユニット100Aと第一・第二の拡張筐体ユニット600・700は図４で後述する連結固定機構の一方であるスライドフック186・686・786によって相互に一体化されるようになっている。

通信コネクタ616、入出力端子626・636、パルス入力コネクタ716、パルス出力コネクタ726は第一・第二の拡張筐体ユニット600・700と外部機器間の配線接続用の端子となるものである。
但し、入出力端子626・636はねじ端子又は着脱式のコネクタのいずれでもよく、通信コネクタ616やパルス入出力コネクタ716・726も着脱式のコネクタ又はねじ端子が使用されている。
基本筐体ユニット100Aには入出力表示素子131や入出力端子132が設けられ、増設筐体ユニット300a・300bには入出力表示素子331や入出力端子332が設けられている。
基本筐体ユニット100Aに設けられた取付カバー157は、図２で後述する中継基板150Aの着脱用のカバーであり、コネクタカバー187は図示しないプログラム作成・転送用の外部ツールとの接続を行なうときに開放されるカバーとなっている。

次に、図１のもののプリント基板の接続構成図である図２について説明する。
図２において、基本筐体ユニット100AにはＣＰＵ基板101、入出力インタフェース回路基板103、電源回路基板104、連結基板106、中継基板150Aなどの各種プリント配線基板が内蔵されている。
ＣＰＵ基板101にはマイクロプロセッサ110、プログラムメモリ118、デバイスメモリ119と連結コネクタ139の一方などが実装され、入出力インタフェース回路基板103には入出力インタフェース回路130と増設コネクタ138aと連結コネクタ139の他方と、連結コネクタ149の他方が実装され、連結コネクタ139を介してＣＰＵ基板101と接続されている。
電源回路基板104には定電圧電源回路140と連結コネクタ149の一方とが実装され、連結コネクタ149を介して入出力インタフェース回路基板103と接続されている。
なお、定電圧電源回路140はＡＣ100V〜250Ｖの商用電源から給電されて、ＤＣ24ＶとＤＣ５Ｖの安定化電源電圧を発生して各部に給電するようになっている。

連結基板106はフラットケーブル109を介してＣＰＵ基板101と接続されていると共に、第二の拡張接続コネクタ170aが装着されている。
中継基板150Aは連結コネクタ108を介して連結基板106に接続されると共に、第一の拡張接続コネクタ160aが実装されている。
なお、中継基板150Aはカバー157に取り付けられていて、基本筐体ユニット100Aの外部から着脱することができるように構成されている。
基本筐体ユニット100Aの第一の端面位置181に接続された増設筐体ユニット300a・300bは、それぞれ入出力インタフェース回路基板303と図１で示した入出力表示素子331と入出力端子332とを備え、フラットケーブル309の一端は入出力インタフェース回路基板303に接続され、他端には増設相手コネクタ338bが設けられている。
入出力インタフェース回路基板303には後段の増設筐体ユニット300bを接続するための中継増設コネクタ338aが実装されている。
増設相手コネクタ338bは図１で示した増設ケーブル用カバー185を通して増設コネクタ138aに接続されたり、増設ケーブル用カバー385を通して中継増設コネクタ338aに接続されるようになっている。

基本筐体ユニット100Aの第二の端面位置182に接続された高速カウンタユニット710は第二の拡張機能基板719を備え、第二の拡張機能基板719にはパルス入力コネクタ716と、第一の拡張接続コネクタ160aに接続される第一の相手コネクタ761bと、後段接続用の第一の中継拡張接続コネクタ761aと、第二の拡張接続コネクタ170aに接続される第二の相手コネクタ771bと、後段接続用の第二の中継拡張接続コネクタ771aとが実装されている。
高速カウンタユニット710の後段に接続された高速パルス出力ユニット720は、第二の拡張機能基板729を備え、第二の拡張機能基板729にはパルス出力コネクタ726と、第一の中継拡張接続コネクタ761aに接続される第一の相手コネクタ762bと、後段接続用の第一の中継拡張接続コネクタ762aと、第二の中継拡張接続コネクタ771aに接続される第二の相手コネクタ772bと、後段接続用の第二の中継拡張接続コネクタ772aとが実装されている。

高速パルス出力ユニット720の後段に接続されたシリアル通信ユニット610は、第一の拡張機能基板619を備え、第一の拡張機能基板619には通信コネクタ616と、第一の中継拡張接続コネクタ762aに接続される第一の相手コネクタ661bと、後段接続用の第一の中継拡張接続コネクタ661aとが実装されている。
シリアル通信ユニット610の後段に接続されたアナログ入力ユニット620は、第一の拡張機能基板629を備え、第一の拡張機能基板629には入力端子626と、第一の中継拡張接続コネクタ661aに接続される第一の相手コネクタ662bと、後段接続用の第一の中継拡張接続コネクタ662aとが実装されている。
アナログ入力ユニット620の後段に接続されたアナログ出力ユニット630は、第一の拡張機能基板639を備え、第一の拡張機能基板639には出力端子636と、第一の中継拡張接続コネクタ662aに接続される第一の相手コネクタ663bと、後段接続用の第一の中継拡張接続コネクタ663aとが実装されている。

図１のもののコネクタ取付説明図である図３において、例えば第二の拡張機能基板719に実装される第二の中継拡張接続コネクタ771aや第二の相手コネクタ771bは多数の表面接続端子71c・71dを有する表面実装形のコネクタであり、図示しない突起部を第二の拡張機能基板719に設けられた位置決め穴に嵌合することによって表裏が一対となって半田付けされるようになっている。
但し、一方の面の表面接続端子71cと他方の面の表面接続端子71d間の接続は第二の拡張機能基板719に設けられたプリントパターン間のスルーホールメッキによって接続されるものであって、必ずしも一対一で表裏一体で接続されているわけではない。
固定金具71a・71bはコネクタの着脱時において表面接続端子71c・71dの半田部に作用するストレスを軽減するためのものであって、各固定金具71a・71bは第二の拡張機能基板719の表裏に設けられた広域ランドパターンに対して半田付けされるようになっている。

図１のもののユニット間の連結機構説明図である図４において、第一の拡張機能基板609が設けられた第一の拡張筐体ユニット600はシリアル通信ユニット610又はアナログ入力ユニット620又はアナログ出力ユニット630を代表したものである。
また、第二の拡張機能基板709が設けられた第二の拡張筐体ユニット700は高速カウンタユニット710又は高速パルス出力ユニット720を代表したものである。
樹脂成型された第一の拡張筐体ユニット600は連結固定機構の一方であるスライドフック686と、連結固定機構の他方である係合突起687と、位置決め嵌合部の一方である位置決突起688と、位置決め嵌合部の他方である位置決穴689とを備えている。
同様に、樹脂成型された第二の拡張筐体ユニット700は連結固定機構の一方であるスライドフック786と、連結固定機構の他方である係合突起787と、位置決め嵌合部の一方である位置決突起788と、位置決め嵌合部の他方である位置決穴789とを備えている。

図１のとおり構成されたものにおいて、プログラマブルコントローラは基本筐体ユニット100Aや増設筐体ユニット300a・300b、第一・第二の拡張筐体ユニット600・700の全体で構成されているが、場合によっては基本筐体ユニット100Aのみでプログラマブルコントローラを構成することもある。
図２のとおり構成されたものにおいて、基本筐体ユニット100Aに内蔵されたマイクロプロセッサ110は、入出力端子132・332から入力された操作スイッチや各種センサなどの入力信号の動作状態と、プログラムメモリ118に格納されているシーケンスプログラムに応動し、入出力端子132・332を介して各種アクチェータや表示機器等の電気負荷の駆動制御を行なう。
基本筐体ユニット100Aに内蔵された入出力インタフェース回路基板103は、通常は制御規模に応じた入出力点数のものが使用され、入力点数又は出力点数が不足するときに入専用又は出力専用の増設筐体ユニットが増設使用されるようになっている。
但し、基本筐体ユニット100Aには入出力インタフェース回路が内蔵されず、全ての入出力信号を多数の増設筐体ユニット300a・300b・・・を介して入出力することも可能である。

第一・第二の拡張筐体ユニット600・700は、必要に応じて拡張接続されるものであり、例えばプログラマブルコントローラが、ある製品の生産設備として使用されていて、当初の設備では増設筐体ユニット300a・300bや第一・第二の拡張筐体ユニット600・700が不要であったが、生産設備の増強に伴ってこれ等が必要となって増設・拡張されるような場合がある。
第一・第二の拡張筐体ユニット600・700が当初から使用されている場合であっても、各種機能の拡張筐体ユニットの全てが使用されるわけではなく、必要とされる特定機能のものが選択使用されるようになっている。
要は、基本筐体ユニット100Aはこれ等の多様なニーズに対応できる自由度を持ち、しかも無駄な標準装備機能を排除して小型・安価に構成することが必要となるものである。
第一・第二の拡張筐体ユニット600・700は、それぞれ単独で基本筐体ユニット100Aに接続することができると共に、共用するときには第一の拡張筐体ユニット600は第二の拡張筐体ユニット700を経由して基本筐体ユニット100Aに接続される。

図３・図４のとおり構成されたものにおいて、第一・第二の拡張筐体ユニット600・700は位置決め嵌合部688・689、788・789と連結固定機構686・687、786・787によって取付の直線性を安定的に確保するようになっていて、これは表面実装コネクタ771a・771bをケーブル無しで多重連結してバスラインを構成するうえで、コネクタの半田部に対するストレスが加わらないようにするために重要な機能となっている。
特に、表面実装コネクタが使用されていることによって、バスラインの内容を順次変更して後段の拡張ユニットに接続することができるようになっている。
なお、図２の構成では第二の拡張筐体ユニット700に対して基本筐体ユニット100Aと接続する第一・第二の相手コネクタの両方をもたせて、第一の拡張筐体ユニット600には第一の相手コネクタのみを持たせたが、第一の拡張筐体ユニット600に対して基本筐体ユニット100Aと接続する第一・第二の相手コネクタの両方をもたせて、第二の拡張筐体ユニット700には第二の相手コネクタのみを持たせるようにして、第一の筐体ユニット600を基本筐体ユニット100Aに近い側に配置することも可能である。

以上の説明で明らかなとおり、この発明の実施の形態１によるプログラマブルコントローラは、図２・図１に示すとおりマイクロプロセッサ110と当該マイクロプロセッサ110と協働するプログラムメモリ118とデバイス情報を記憶するデバイスメモリ119とを有するＣＰＵ基板101を収納した基本筐体ユニット100Aを備えると共に、少なくとも前記基本筐体ユニット100Aに内蔵されるか、又は前記基本筐体ユニット100Aの第一の端面位置181に設置される増設筐体ユニット300a・300bに内蔵されて、前記マイクロプロセッサ110に接続される入出力インタフェース回路基板103・303・303とを備えたユニット形プログラマブルコントローラとなっている。
前記基本筐体ユニット100Aの第二の端面位置182には前記マイクロプロセッサ110に接続された機能系統の異なる第一の拡張接続コネクタ160a及び第二の拡張接続コネクタ170aが併設され、前記第一の拡張接続コネクタ160a又は第二の拡張接続コネクタ170aには第一の拡張筐体ユニット610・620・630に内蔵された第一の拡張機能基板619・629・639、又は第二の拡張筐体ユニット710・720に内蔵された第二の拡張機能基板719・729のいずれであっても選択接続することができる。
前記第二の拡張機能基板719・729は前記基本筐体ユニット100Aに設けられた第一の拡張接続コネクタ160a及び第二の拡張接続コネクタ170aに接続される第一の相手コネクタ761b・762b及び第二の相手コネクタ771b・772bの両方を備えていると共に、前記第一の拡張機能基板619・629・639が共用されるときには、前記第一の拡張機能基板619・629・639は前記第二の拡張機能基板719・729を介して基本筐体ユニット100Aに接続されるようになっている。

前記第一・第二の拡張接続コネクタ160a・170aの少なくとも一方のコネクタと前記マイクロプロセッサ110との間の接続関係は、介在された中継基板150Aによって変更が可能であって、当該中継基板150Aは前記基本筐体ユニット100Aに内蔵されていて、基本筐体ユニット100Aの外部から着脱可能に装着されている。
従って、第一又は第二の拡張接続コネクタに接続される信号線の内容を手軽に変更し
て、製品としての自由度を高めることができる特徴がある。

前記第二の拡張筐体ユニット710・720は複数台のものが順次従属接続され、前記第二の拡張機能基板719・729には前記基本筐体ユニット100Aの第一・第二の拡張接続コネクタ160a・170aに接続される第一・第二の相手コネクタ761b・762b、771b・772bと、次段に位置する第一・第二の拡張機能基板619・629・639、719・729と接続される第一・第二の中継拡張接続コネクタ761a・762a、771a・772aが設けられている。
従って、各種の第一・第二の拡張機能を共用することができるので、小型安価な構成で用途に応じてプログラマブルコントローラの機能拡張を図ることができる特徴がある。

前記第一の拡張筐体ユニット610・620・630は複数台のものが順次従属接続され、前記第一の拡張機能基板619・629・639には前記基本筐体ユニット100Aの第一の拡張接続コネクタ160a、又は前記第二の拡張機能ユニット710・720の第一の中継拡張接続コネクタ761a・762aに接続される第一の相手コネクタ661b・662b・663bと、次段に位置する第一の拡張機能基板619・629・639と接続される第一の中継拡張接続コネクタ661a・662a・663aが設けられている。
従って、各種の第一の拡張機能を共用することができるので、小型安価な構成で用途に応じてプログラマブルコントローラの機能拡張を図ることができる特徴がある。

また、図３・図４に示すとおり、前記第一・第二の相手コネクタ661b・662b・663b、761b・762b、771b・772bと第一・第二の中継拡張接続コネクタ661a・662a・663a、761a・762a、771a・772aとは、前記第一・第二の拡張機能基板619・629・639、719・729の表面側と裏面側に表面実装された一対の雄雌コネクタとなっている。
各表面実装コネクタは固定金具71a・71bを介して前記第一の拡張機能基板619・629・639又は第二の拡張機能基板719・729に対して半田固定されると共に、前記第一・第二の拡張筐体ユニット610・620・630、710・720の端面には位置決め嵌合部688・689、788・789と連結固定機構686・687、786・787とが設けられている。
従って、安価な表面実装コネクタを利用して、一対の雄雌コネクタを基板の両面に装着して、配線回路の無い直結バスを構成することができると共に、コネクタの着脱時に発生する接続半田面のストレスを軽減し、実使用状態において半田面に作用する着脱外力や振動外力による半田剥離を防止することができる特徴がある。
また、一対の雄雌コネクタの一方の端子はスルーホールメッキを介して相手側の対応端子又は非対応端子に接続することができる特徴がある。

実施の形態２
以下、この発明の実施の形態２による基本部分の回路ブロック図である図５について説明する。
なお、この発明の実施の形態２は前述した実施の形態１のものの回路構成に関するものであり、同一符号は同一又は相当部分を示している。
図５において、基本筐体ユニット100BにはＣＰＵ基板101、入出力インタフェース回路基板103、中継接続基板150Bなどの各種プリント配線基板が内蔵されている。
ＣＰＵ基板101にはマイクロプロセッサ110、プログラムメモリ118、デバイスメモリ119とビット演算回路120、高速処理回路125などが実装されている。
マイクロプロセッサ110は中央演算処理素子111に対してバス接続されたシステムプログラムメモリであるマスクＲＯＭ112、演算処理用のＳＲＡＭメモリ113、直並列変換器114〜117を包含し、直並列変換器114はプログラムコネクタ102を介して図示しないプログラム作成ツールとシリアル接続されるようになっている。
直並列変換器115・116・117は中継接続基板150Bを介して第一の拡張接続コネクタ160aに接続されているが、中継接続基板150Bと第一の拡張接続コネクタ160aには後述のアドレス制御信号線が中央演算処理素子111から接続されている。

中央演算処理素子111に対してバス接続されたプログラムメモリ118は例えばフラッシュメモリ或いは図示しない内蔵リチウムバッテリによって停電保持されたＳＲＡＭメモリが使用され、図示しないプログラム作成ツールから予め制御プログラムが転送書込みされている。
中央演算処理素子111に対してバス接続されたデバイスメモリ119はＳＲＡＭメモリが使用され、デバイスメモリ119の一部は図示しない内蔵リチウムバッテリによって停電保持されるようになっている。
なお、デバイスメモリ119は入出力端子132・332から入出力されるのＯＮ/ＯＦＦ信号や補助リレーと俗称される内部デバイスのＯＮ/ＯＦＦ信号のＯＮ/ＯＦＦ状態を記憶するイメージメモリ、又はタイマ、カウンタ、データレジスタ、パラメータメモリなどの内蔵デバイスの数値情報を記憶するためのものとなっていて、例えばアナログ入力ユニットから入力されたアナログ値のデジタル変換値や、アナログ出力ユニットに出力するためのアナログ変換前のデジタル値はこのデバイスメモリ119に格納されている。

ビット演算回路120は入出力制御用にON/OFF情報を取り扱うビットプロセッサであり、中央演算処理素子111に対してバス接続されたゲートアレー素子となっている。
高速処理回路125も中央演算処理素子111に対してバス接続されたゲートアレー素子となっていて、この高速処理回路125は第一・第二の高速カウンタ回路121・122と第一・第二の高速パルス出力回路123・124によって構成されている。
なお、第一・第二の高速カウンタ回路121・122は例えばＡ相・Ｂ相・Ｚ相を有する２相式可逆カウンタであったり、Ａ相・Ｚ相・回転方向信号を有する２相式可逆カウンタであって、可逆カウンタの形式はパラメータによって選択設定されるようになっている。
中央演算処理素子111は第一・第二の高速カウンタ121・122によって計数された高速パルス入力信号の計数現在値の読出機能と、比較データの設定機能、比較結果の読出機能、計数現在値の初期設定機能などの書込・読出機能を備えている。
この書込・読出機能はプログラムメモリ118に格納された制御プログラムに基づいて中央演算処理素子111によって実行されるものとなっている。

第一・第二の高速パルス出力回路123・124は例えばステッピングモータやサーボモータを可逆駆動するための可変周波数の２相パルスを発生したり、電気負荷のパルス幅変調制御を行なうためにＯＮ時間/ＯＮ・ＯＦＦ周期の比率である通電デューティを可変制御するものであって、その出力形式はパラメータによって選択設定されるようになっている。
中央演算処理素子111は第一・第二の高速パルス出力回路123・124に対してパルス発生周波数の設定機能、パルス発生総数の設定機能、パルス発生完了信号の読出機能、パルスデューティの設定機能などの書込・読出機能を備えている。
この書込・読出機能はプログラムメモリ118に格納された制御プログラムに基づいて中央演算処理素子111によって実行されるものとなっている。
第一・第二の高速カウンタ回路121・122に対するパルス入力信号線や、第一・第二の高速パルス出力回路123・124からのパルス出力信号線は第二の拡張接続コネクタ170aに接続されている。

入出力インタフェース回路基板103には入出力インタフェース回路130、入出力表示素子131、入出力端子132、ラッチメモリ又は/及びデータセレクタ133、アドレス減算回路135、増設コネクタ138a等が実装されている。
入出力インタフェース回路130の内、入力インタフェース回路としては例えばＤＣ２４Ｖ系の入力信号をＤＣ５Ｖ系に変換するレベル変換回路とノイズフィルタによって構成され、入力インタフェース回路を経由した入力信号はデータセレクタ133を介してデータバス134に対して選択接続されるようになっている。
入出力インタフェース回路130の内、出力インタフェース回路としては例えばＤＣ２４Ｖ電源から駆動される電磁継電器を包含し、この電磁継電器を付勢する電磁コイルはラッチメモリ133からのＯＮ/ＯＦＦ出力によって駆動され、出力接点は入出力端子132に接続されるようになっている。

アドレス減算回路135は中央演算処理素子111からビット演算回路120を経由して接続されたアドレスバス136から得られるアドレス番号に対して１を減算したアドレス番号を後段のアドレスバス137に送出すると共に、減算結果がゼロであったときにはゲート信号Ｇを発生するようになっている。
ラッチメモリ又は/及びデータセレクタ133は中央演算処理素子111からビット演算回路120を経由して接続されたデータバス134に接続されていて、アドレス減算回路135から入力されたゲート信号Ｇによってデータバス134との間でデータの授受が行なえるようになっている。
定電圧電源回路140は例えばＡＣ100〜ＡＣ250Ｖの商用電源から給電されて、ＤＣ24ＶやＤＣ５Ｖの安定化電圧を発生し、ＣＰＵ基板101や入出力インタフェース回路基板103などに供給するようになっている。
また、ＤＣ24ＶとＤＣ５Ｖの安定化電圧は第一の拡張接続コネクタ160aや第二の拡張接続コネクタ170aを介して第一・第二の拡張筐体ユニットへ給電するようになっている。

増設筐体ユニット300内の入出力インタフェース回路基板303には、入出力インタフェース回路330、入出力表示素子331、入出力端子332、ラッチメモリ又は/及びデータセレクタ333、アドレス減算回路335、中継増設コネクタ338a、増設相手コネクタ338b等が実装されている。
増設相手コネクタ338bは増設コネクタ138aに接続されて、アドレスバス137に相当するアドレスバス336と、データバス134に相当するデータバス334と、ＤＣ５Ｖ電源とが得られるようになっている。
なお、ＤＣ２４Ｖ電源は基本筐体ユニット100B側の入出力端子132から増設筐体ユニット300側の入出力端子332に至る外部配線を介して給電されるようになっている。
増設筐体ユニット300における入出力インタフェース回路330、ラッチメモリ又は/及びデータセレクタ333、アドレス減算回路335は、基本筐体ユニット100Bにおける入出力インタフェース回路130、ラッチメモリ又は/及びデータセレクタ133、アドレス減算回路135はと同様の動作を行うものである。

増設筐体ユニット300が入力専用のものである場合には、入出力インタフェース回路330は入力インタフェース回路のみが設けられ、ラッチメモリ又は/及びデータセレクタ333はデータセレクタのみが設けられる。
同様に、増設筐体ユニット300が出力専用のものである場合には、入出力インタフェース回路330は出力インタフェース回路のみが設けられ、ラッチメモリ又は/及びデータセレクタ333はラッチメモリのみが設けられる。
ラッチメモリ又は/及びデータセレクタ133・333は例えば８ビットのデータバス134・334に対して選択的に交信接続されるものであって、アドレス減算回路135・335は入力点数８点または出力点数８点あたりで１個が設けられている。

次に、図５のものの第二の拡張部分の回路ブロック図である図６について説明する。
図６において、基本筐体ユニット100Bの第二の端面位置182に接続された高速カウンタユニット710は第二の拡張機能基板719を備え、第二の拡張機能基板719には入出力端子としてのパルス入力コネクタ716と、第一の拡張接続コネクタ160aに接続される第一の相手コネクタ761bと、後段接続用の第一の中継拡張接続コネクタ761aと、第二の拡張接続コネクタ170aに接続される第二の相手コネクタ771bと、後段接続用の第二の中継拡張接続コネクタ771aとが実装されている。
第一の拡張接続コネクタ160aに接続される第一の相手コネクタ761bと、後段接続用の第一の中継拡張接続コネクタ761aとが取り扱う信号線と電源線とは一対一の関係の関係でそのまま接続されている。
第二の相手コネクタ771bには第一から第四グループの信号線711〜714が接続されており、第一グループの信号線711にはパルス入力コネクタ716から入力信号インタフェース回路となるラインレシーバ715aと光絶縁回路715bを介して計数パルス信号が入力され、基本筐体ユニット100B内の第一の高速カウンタ回路121によって高速計数されるようになっている。

なお、例えばトランス絶縁形ＤＣ／ＤＣコンバータを用いた絶縁形定電圧電源回路717は基本筐体ユニット100Bから供給されたＤＣ24Ｖ電源からＤＣ５Ｖ電源を生成してラインレシーバ715aと光絶縁回路715bの入力側素子である発光ダイオードに給電し、光絶縁回路715bの出力側素子であるホトトランジスタは基本筐体ユニット100Bから供給されたＤＣ５Ｖ電源によって給電されるようになっている。
第二の相手コネクタ771bに接続される第二グループの信号線712は、第二の中継拡張接続コネクタ771aの第一グループの端子に接続されていて、高速カウンタユニット710の後段に再び２台目の高速カウンタユニット710が接続されたときには、この２台目の高速カンタユニット710から入力される計数入力信号は第二の拡張接続コネクタ170aを介して第二の高速カウンタ回路122に入力されるようになっている。
第二の相手コネクタ771bに接続される第三・第四グループの信号線713・714と電源線
とはそのまま第二の中継拡張接続コネクタ771aに接続されている。

高速カウンタユニット710の後段に接続されている高速パルス出力ユニット720は、第二の拡張機能基板729を備え、第二の拡張機能基板729には入出力端子としてのパルス出力コネクタ726と、第一の中継拡張接続コネクタ761aに接続される第一の相手コネクタ762bと、後段接続用の第一の中継拡張接続コネクタ762aと、第二の中継拡張接続コネクタ771aに接続される第二の相手コネクタ772bと、後段接続用の第二の中継拡張接続コネクタ772aとが実装されている。
第一の中継拡張接続コネクタ761aに接続される第一の相手コネクタ762bと、後段接続用の第一の中継拡張接続コネクタ762aとが取り扱う信号線と電源線とは一対一の関係の関係でそのまま接続されている。
第二の相手コネクタ772bには第一から第四グループの信号線721〜724が接続されており、第三グループの信号線723は出力信号インタフェース回路となる光絶縁回路725aとラインドライバ725bを介してパルス出力コネクタ726に接続され、基本筐体ユニット100B内の第一の高速パルス出力回路123から高速パルス信号が出力されるようになっている。

なお、例えばトランス絶縁形ＤＣ／ＤＣコンバータを用いた絶縁形定電圧電源回路727は基本筐体ユニット100Bから供給されたＤＣ24Ｖ電源からＤＣ５Ｖ電源を生成して、ラインドライバ725bと光絶縁回路725aの出力側素子であるホトトランジスタに給電し、光絶縁回路725aの入力側素子である発光ダイオードは基本筐体ユニット100Bから供給されたＤＣ５Ｖ電源によって給電されるようになっている。
第二の相手コネクタ772bに接続される第四グループの信号線724は、第二の中継拡張接続コネクタ772aの第三グループの端子に接続されていて、高速パルス出力ユニット720の後段に再び２台目の高速パルス出力ユニット720が接続されたときには、この２台目の高速パルス出力ユニット720から出力される高速パルス信号は基本筐体ユニット100B内の第二の高速パルス出力回路124から出力された高速パルス信号となっている。
第二の相手コネクタ772bに接続される第一・第二グループの信号線721・722と電源線とはそのまま第二の中継拡張接続コネクタ772aに接続されている。

図５のとおり構成されたものにおいて、基本筐体ユニット100Bに内蔵されたマイクロプロセッサ110は、入出力端子132・332から入力された操作スイッチや各種センサなどの入力信号の動作状態と、プログラムメモリ118に格納されているシーケンスプログラムに応動し、入出力端子132・332を介して各種アクチェータや表示機器等の電気負荷の駆動制御を行なう。
マイクロプロセッサ110はアドレスバス136によって送出されるアドレス信号の値によって８点単位で任意の入出力インタフェース回路130・330にアクセスすることができる。
アドレス信号の値が小さいときには基本筐体ユニット100B内の入出力インタフェース回路130から入力信号又は出力信号を授受し、アドレス信号の値が大きくなると順次遠方に接続された増設筐体ユニット300内の入出力インタフェース回路330から入力信号又は出力信号の授受を行なうことになる。

第一の拡張接続コネクタ160aに接続される第一の拡張筐体ユニット600は、直並列変換器115・116・117に対してシリアル接続されるものであるのに対し、第二の拡張接続コネクタ170aに接続される第二の拡張筐体ユニット710・720は、高速処理回路125に対して直接接続されるようになっている。
図６のとおり構成されたものにおいて、高速カウンタユニット710と高速パルス出力ユニット720の第一の相手コネクタ761b・762bと第一の中継拡張接続コネクタ761a・762aはそのまま接続されていて、後段に接続される第一の拡張筐体ユニット600を基本筐体ユニット100Bの第一の拡張接続コネクタ160aにそのまま接続するようになっている。
高速カウンタユニット710の場合には、第二の相手コネクタ771bの第一グループの信号線711に対して計数信号が入力され、第二グループの信号線712は第二の中継拡張接続コネクタ771aの第一グループの位置に交叉接続され、第三・第四グループの信号線713・714はそのまま接続されている。

その結果、最初に接続された高速カウンタユニット710は基本筐体ユニット100B内の第一の高速カウンタ回路121に直結割付入力され、２台目に接続された高速カウンタユニット710は基本筐体ユニット100B内の第二の高速カウンタ回路122に直結割付入力される。
また、高速カウンタユニット710の後段に高速パルス出力ユニット720が接続されたときには、高速パルス出力ユニット720の第二の相手コネクタ772bの第三・第四グループの信号線723・724を基本筐体ユニット100B内の第一・第二の高速パルス出力回路123・124に接続するようになっている。
高速パルス出力ユニット720も同様であり、第二の相手コネクタ772bの第四グループの信号線724は第二の中継拡張接続コネクタ772aの第三グループの位置に交叉接続されていて、最初に接続された高速パルス出力ユニット720は基本筐体ユニット100B内の第一の高速パルス出力回路123に直結割付接続され、２台目に接続された高速パルス出力ユニット720は基本筐体ユニット100B内の第二の高速高速パルス出力回路124に直結割付接続される。
また、高速パルス出力ユニット720の後段に高速カウンタユニット710が接続されたときには、高速カウンタユニット710の第二の相手コネクタ771bの第一・第二グループの信号線711・712を基本筐体ユニット100B内の第一・第二の高速カウンタ回路121・122に接続するようになっている。

以上の説明で明らかなとおり、この発明の実施の形態２によるプログラマブルコントローラは、図５・図６に示すとおりマイクロプロセッサ110と当該マイクロプロセッサ110と協働するプログラムメモリ118とデバイス情報を記憶するデバイスメモリ119とを有するＣＰＵ基板101を収納した基本筐体ユニット100Bを備えると共に、少なくとも前記基本筐体ユニット100Bに内蔵されるか、又は前記基本筐体ユニット100Bの第一の端面位置181に設置される増設筐体ユニット300に内蔵されて、前記マイクロプロセッサ110に接続される入出力インタフェース回路基板103・303とを備えたユニット形プログラマブルコントローラとなっている。
前記基本筐体ユニット100Bの第二の端面位置182には前記マイクロプロセッサ110に接続された機能系統の異なる第一の拡張接続コネクタ160a及び第二の拡張接続コネクタ170aが併設され、前記第一の拡張接続コネクタ160a又は第二の拡張接続コネクタ170aには第一の拡張筐体ユニット610・620・630に内蔵された第一の拡張機能基板619・629・639、又は第二の拡張筐体ユニット710・720に内蔵された第二の拡張機能基板719・729のいずれであっても選択接続することができる。

前記第二の拡張接続コネクタ170aは高速処理回路125を介して前記マイクロプロセッサ110にバス接続されていると共に、前記第二の拡張接続コネクタ170aに接続される第二の拡張機能基板719・729には高速処理インタフェース回路715a・725bと外部接続用の入出力端子716・726とが設けられていて、前記マイクロプロセッサ110は前記高速処理回路125と前記第二の拡張機能基板719・729を介して外部機器との間で高速入出力信号の授受を行なうものとなっている。
従って、マザーボードを持たないユニット形プログラマブルコントローラにおいて、基本筐体ユニットの第一端面位置に接続される入出力の増設筐体ユニット以外に、さまざまな特殊機能を持つ異種の拡張機能筐体を基本筐体ユニットの第二の端面位置に選択接続することができるので、小型安価な構成で用途に応じてプログラマブルコントローラの機能拡張を図ることができる特徴がある。
また、第一・第二の拡張筐体ユニットは相互に異なる信号種別のものに分類しておくことにより、少ない信号線数によって多様な拡張機能を選択使用することができる特徴がある。
特に、高速パルス信号に関する信号線を他の信号線から分離して、ノイズ耐性を向上することができる特徴がある。

前記高速処理回路125は高速カウンタ回路121・122を包含すると共に、前記第二の拡張機能基板719内の高速処理インタフェース回路は少なくともラインレシーバを含む高速パルス入力信号用の入力信号インタフェース回路715aとなっている。
前記マイクロプロセッサ110は前記高速カウンタ121・122によって計数された高速パルス入力信号の計数現在値の読出機能と、比較データの設定機能、比較結果の読出機能、計数現在値の初期設定機能の少なくとも一つである書込・読出機能を備えている。
当該第二の拡張筐体ユニット710は前記マイクロプロセッサ110が前記第二の拡張機能基板719と高速処理回路125とを介して外部機器が発生する高速パルスを計数する高速カウンタユニットを構成するものとなっている。
従って、マイクロプロセッサ自体では処理不可能な高速信号の計数を、専用ハードウエアで構成された高速カウンタによって小型安価に対処することができる特徴がある。

前記高速処理回路125は高速パルス出力回路123・124を包含すると共に、前記第二の拡張機能基板729内の高速処理インタフェース回路は少なくともラインドライバを含む高速パルス出力信号用の出力信号インタフェース回路725bとなっている。
前記マイクロプロセッサ110は前記高速パルス出力回路123・124に対してパルス発生周波数の設定機能、パルス発生総数の設定機能、パルス発生完了信号の読出機能、パルスデューティの設定機能の少なくとも一つである書込・読出機能を備えている。
当該第二の拡張筐体ユニット720は前記マイクロプロセッサ110が前記第二の拡張機能基板729と高速処理回路125とを介して外部機器に対して高速パルスを供給する高速パルス出力ユニットを構成するものとなっている。
従って、マイクロプロセッサ自体では処理不可能な高速パルス信号の発生を、専用ハードウエアで構成されたパルス出力回路によって小型安価に対処することができる特徴がある。

前記第二の拡張機能基板719が高速カウンタユニット710を構成するものである場合、前記第二の相手コネクタ771bに含まれる第一グループの信号線711は入力信号インタフェース回路715aを介して外部接続用の入出力端子716に接続される。
前記第二の中継拡張接続コネクタ771aの第一グループには前記第二の相手コネクタ771bに含まれる第二グループの信号線712を交叉接続し、前記第二の中継拡張接続コネクタ771aの第二グループは未接続とし、前記第二の中継拡張接続コネクタ771aの第三・第四グループは前記第二の相手コネクタ771bに含まれる第三・第四グループの信号線713・714がそのまま接続される。
前記高速カウウンタユニット710の後段に接続される第二の拡張機能基板719が再び高速カウンタユニット710を構成するものである場合には、当該第二の拡張機能基板719は前記第二の拡張接続コネクタ170aの中の第二グループの信号線に対応した高速処理インタフェースとして使用されるようになっている。
従って、高速カウンタユニットが重複使用されたときに、簡単に両者を識別してマイクロプロセッサと交信することができる特徴がある。

前記第二の拡張機能基板729が高速パルス出力ユニット720を構成するものである場合、前記第二の相手コネクタ772bに含まれる第三グループの信号線723は出力信号インタフェース回路725bを介して外部接続用の入出力端子726に接続される。
前記第二の中継拡張接続コネクタ772aの第三グループには前記第二の相手コネクタ772bに含まれる第四グループの信号線724を交叉接続し、前記第二の中継拡張接続コネクタ772aの第四グループは未接続とし、前記第二の中継拡張接続コネクタ772aの第一・第二グループは前記第二の相手コネクタ772bに含まれる第一・第二グループの信号線721・722がそのまま接続される。
高速パルス出力ユニット720の後段に接続される第二の拡張機能基板729が再び高速パルス出力ユニット720を構成するものである場合には、当該第二の拡張機能基板729は前記第二の拡張接続コネクタ170aの中の第四グループの信号線に対応した高速処理インタフェースとして使用されるようになっている。
従って、高速パルス出力ユニットが重複使用されたときに、簡単に両者を識別してマイクロプロセッサと交信することができる特徴がある。

前記第二の拡張機能基板719・729が前記高速カウンタユニット710又は高速パルス出力ユニット720を構成するものである場合、当該第二の拡張機能基板719・729は前記基本筐体ユニット100Bに設けられた第一の拡張接続コネクタ160a及び第二の拡張接続コネクタ170aに接続される第一の相手コネクタ761b・762b及び第二の相手コネクタ771b・772bの両方を備えている。
また、前記第一の拡張接続コネクタ160aと同じコネクタである第一の中継拡張接続コネクタ761a・762aが前記第一の相手コネクタ761b・762bの反対面に設けられ、当該第一の相手コネクタ761b・762bに接続される信号線はそのまま当該第一の中継拡張接続コネクタ761a・762aに接続され、前記第一・第二の拡張機能基板619・629・639、719・729が共用されるときには、前記第一の拡張機能基板619・629・639は前記第二の拡張機能基板719・729に設けられた第一の中継拡張接続コネクタ761a・762aを介して前記マイクロプロセッサ110に接続されるようになっている。
従って、異種の拡張機能を共用することができると共に、第一の拡張機能基板には第二の相手コネクタや第二の中継拡張接続コネクタが設けられていないので、小型安価な構成で用途に応じてプログラマブルコントローラの機能拡張を図ることができる特徴がある。
また、第一・第二の拡張筐体ユニットが共用される場合には、高速信号を取り扱う第二の拡張機能ユニットは基本筐体ユニット側に設けられるので信号配線長が短くなり、耐ノイズ性が悪化しない特徴がある。

実施の形態３
以下、この発明の実施の形態３による第一の拡張部分の回路ブロック図である図７について説明する。
なお、この実施の形態３は前述した実施の形態１のものの回路構成に関するものであると共に、基本筐体ユニット部分は実施の形態２における図５と同じ構成となっていて、同一符号は同一又は相当部分を示している。
図７において、基本筐体ユニット100Bの第一の拡張接続コネクタ160a又は第二の拡張筐体ユニットの第一の中継拡張接続コネクタ761a・762aに接続されるシリアル通信ユニット610は、第一の拡張機能基板619を備え、第一の拡張機能基板619には通信コネクタ616と、第一の拡張接続コネクタ160a又は第一の中継拡張接続コネクタ761a・762aに接続される第一の相手コネクタ661bと、後段接続用の第一の中継拡張接続コネクタ661aとが実装されている。
第一の相手コネクタ661bには第一から第三グループの信号線611〜613が接続されており、第一グループの信号線611には通信コネクタ616から通信用インタフェース回路となるラインドライバ・レシーバ615bと光絶縁回路615aを介して通信用シリアル信号が入出力され、基本筐体ユニット100B内の直並列変換器115に接続されるようになっている。

なお、第一・第二グループの信号線611・612はは例えばＲＳ２３２Ｃ又はＲＳ４８５等の通信規格に基づく送受信回線と通信制御信号線とを包含している。
例えばトランス絶縁形ＤＣ／ＤＣコンバータを用いた絶縁形定電圧電源回路617は基本筐体ユニット100Bから供給されたＤＣ24Ｖ電源からＤＣ５Ｖ電源を生成してラインドライバ・レシーバ615bと光絶縁回路615aの入力側素子である発光ダイオードや出力素子であるホトトランジスタに給電し、光絶縁回路615aの相手側となるホトトランジスタや発光ダイオードは基本筐体ユニット100Bから供給されたＤＣ５Ｖ電源によって給電されるようになっている。
第一の相手コネクタ661bに接続される第二グループの信号線612は、第一の中継拡張接続コネクタ661aの第一グループの端子に接続されていて、シリアル通信ユニット610の後段に再び２台目のシリアル通信ユニット610が接続されたときには、この２台目のシリアル通信ユニット610は基本筐体ユニット100Bの第一の拡張接続コネクタ160aを介して直並列変換器116に接続されるようになっている。
第一の相手コネクタ661bに接続される第三グループの信号線613と電源線とはそのまま第一の中継拡張接続コネクタ661aに接続されている。

シリアル通信ユニット610の後段に接続されたアナログ入力ユニット620は、第一の拡張機能基板629を備え、第一の拡張機能基板629には入力端子626と、第一の中継拡張接続コネクタ661aに接続される第一の相手コネクタ662bと、後段接続用の第一の中継拡張接続コネクタ662aとが実装されている。
第一の相手コネクタ662bに接続される第一・第二グループの信号線621・622と電源線とはそのまま第一の中継拡張接続コネクタ662aに接続されている。
第一の相手コネクタ662bに接続される第三グループの信号線623の内、シリアルデータ回線623aはそのまま第一の中継拡張接続コネクタ662aに接続されていると共に、直並列変換器628bのシリアル出力側に分岐接続されている。
アナログ入力端子626から入力された例えば４チャンネルのアナログ信号は、たとえば10ビット分解能の多チャンネルＡＤ変換器625aによってデジタル変換され、光絶縁回路625bを介して直並列変換器628bの並列入力側に接続されている。

第一の相手コネクタ662bに接続される第三グループの信号線623の内、アドレス制御信号線623bはアドレスシフト回路628aを介して第一の中継拡張接続コネクタ662aに接続され、アドレス制御信号線623cとして後段に出力されるようになっている。
アドレスシフト回路628aは基本筐体ユニット100B内の中央演算処理素子111から制御されて、例えば最大で４台まで接続されるアナログ入出力ユニットのなかのどれか一つのアナログ入出力ユニットに対して順次シリアルデータ回線との交信を許可するためのものであって、直並列変換器628bは通信許可信号に応動してシリアルデータ回線623aに接続されて、基本筐体ユニット100B内の直並列変換器117とシリアル交信するようになっている。

例えばトランス絶縁形ＤＣ／ＤＣコンバータを用いた絶縁形定電圧電源回路627は基本筐体ユニット100Bの入出力端子132からアナログ入力端子626を経由して供給されたＤＣ24Ｖ電源からＤＣ５Ｖ電源を生成してＡＤ変換器625aと光絶縁回路625bの入力側素子である発光ダイオードに給電し、光絶縁回路625bの出力側となるホトトランジスタや直並列変換器628b、アドレスシフト回路628aは第一の相手コネクタ662bから供給されたＤＣ５Ｖ電源によって給電されるようになっている。
なお、ＤＣ24Ｖ電源をアナログ入力端子626から入力しているのは、多数のアナログ入力ユニット620が接続されたときに、第一の相手コネクタ662bや第一の中継拡張接続コネクタ662aの通電電流が過大となるのを防止するためである。

アナログ入力ユニット620の後段に接続されたアナログ出力ユニット630は、第一の拡張機能基板639を備え、第一の拡張機能基板639には出力端子636と、第一の中継拡張接続コネクタ662aに接続される第一の相手コネクタ663bと、後段接続用の第一の中継拡張接続コネクタ663aとが実装されている。
第一の相手コネクタ663bに接続される第一・第二グループの信号線631・632と電源線とはそのまま第一の中継拡張接続コネクタ663aに接続されている。
第一の相手コネクタ663bに接続される第三グループの信号線633の内、シリアルデータ回線633aはそのまま第一の中継拡張接続コネクタ663aに接続されていると共に、直並列変換器638bのシリアル入力側に分岐接続されている。
直並列変換器638bの並列出力側には光絶縁回路635aを介して例えば４チャンネルで10ビット分解能の多チャンネルＤＡ変換器635bが接続され、ＤＡ変換器635bによってアナログ変換されたアナログ信号がアナログ出力端子636に出力されるようになっている。

第一の相手コネクタ663bに接続される第三グループの信号線633の内、アドレス制御信号線633bはアドレスシフト回路638aを介して第一の中継拡張接続コネクタ663aに接続され、アドレス制御信号線633cとして後段に出力されるようになっている。
アドレスシフト回路638aは基本筐体ユニット100B内の中央演算処理素子111から制御されて、例えば最大で４台まで接続されるアナログ入出力ユニットのなかのどれか一つのアナログ入出力ユニットに対して順次シリアルデータ回線との交信を許可するためのものであって、直並列変換器638bは通信許可信号に応動してシリアルデータ回線633aに接続されて、基本筐体ユニット100B内の直並列変換器117とシリアル交信するようになっている。

例えばトランス絶縁形ＤＣ／ＤＣコンバータを用いた絶縁形定電圧電源回路637は基本筐体ユニット100Bの入出力端子132からアナログ出力端子636を経由して供給されたＤＣ24Ｖ電源からＤＣ５Ｖ電源を生成してＤＡ変換器635bと光絶縁回路635aの出力側素子であるホトトランジスタに給電し、光絶縁回路635aの入力側となる発光ダイオードや直並列変換器638b、アドレスシフト回路638aは第一の相手コネクタ663bから供給されたＤＣ５Ｖ電源によって給電されるようになっている。
なお、ＤＣ24Ｖ電源をアナログ出力端子636から入力しているのは、多数のアナログ出力ユニット630が接続されたときに、第一の相手コネクタ663bや第一の中継拡張接続コネクタ663aの通電電流が過大となるのを防止するためである。

図５・図７のとおり構成されたものにおいて、シリアル通信ユニット610、アナログ入出力ユニット620・630には第二の相手コネクタは設けられておらず、これ等の第一の拡張筐体ユニット600の後段に第二の拡張筐体ユニット700を接続することはできない構成となっている。
しかし、これ等の第一の拡張筐体ユニット600は基本筐体ユニット100Bに直接接続されるか、第二の拡張筐体ユニット700の後段に接続されて混合使用が行なえるようになっている。
シリアル通信ユニット610の場合には、第一の相手コネクタ661bの第一グループの信号線611に対して通信インタフェース回路615bが接続され、第二グループの信号線612は第一の中継拡張接続コネクタ661aの第一グループの位置に交叉接続され、第三グループの信号線613はそのまま接続されている。

その結果、最初に接続されたシリアル通信ユニット610は基本筐体ユニット100B内の直並列変換器115に直結割付接続され、２台目に接続されたシリアル通信ユニット610は基本筐体ユニット100B内の直並列変換器116に直結割付接続される。
また、シリアル通信ユニット610の後段にアナログ入出力ユニット620・630が接続されたときには、アナログ入出力ユニット620・630の第一の相手コネクタ662b・663bの第三グループの信号線623・633を基本筐体ユニット100B内の直並列変換器117と中央演算処理素子111に接続するようになっている。
アナログ入出力ユニット620・630の場合は、基本筐体ユニット100B内の共通の直並列変換器117に対して順次切換え接続されることによって、少ない信号回線で多くのアナログ入出力ユニットを接続することができるようになっている。
なお、各種の第一の拡張筐体ユニット600の接続順序は自由であるが、第二の拡張筐体ユニット700と共用するときには、第一の拡張筐体ユニット600は第二の拡張筐体ユニット700の後段に接続する必要がある。

以上の説明で明らかなとおり、この発明の実施形態３によるプログラマブルコントローラは、図５・図７に示すとおりマイクロプロセッサ110と当該マイクロプロセッサ110と協働するプログラムメモリ118とデバイス情報を記憶するデバイスメモリ119とを有するＣＰＵ基板101を収納した基本筐体ユニット100Bを備えると共に、少なくとも前記基本筐体ユニット100Bに内蔵されるか、又は前記基本筐体ユニット100Bの第一の端面位置181に設置される増設筐体ユニット300に内蔵されて、前記マイクロプロセッサ110に接続される入出力インタフェース回路基板103・303とを備えたユニット形プログラマブルコントローラとなっている。
前記基本筐体ユニット100Bの第二の端面位置182には前記マイクロプロセッサ110に接続された機能系統の異なる第一の拡張接続コネクタ160a及び第二の拡張接続コネクタ170aが併設され、前記第一の拡張接続コネクタ160a又は第二の拡張接続コネクタ170aには第一の拡張筐体ユニット610・620・630に内蔵された第一の拡張機能基板619・629・639、又は第二の拡張筐体ユニット710・720に内蔵された第二の拡張機能基板719・729のいずれであっても選択接続することができる。

前記第一の拡張接続コネクタ160aは前記マイクロプロセッサ110のシリアル通信ポートに接続されていると共に、前記第一の拡張接続コネクタ160aに接続される第一の拡張機能基板619・629・639にはシリアルインタフェース回路と外部接続用の通信コネクタまたは入出力端子とが設けられていて、前記マイクロプロセッサ110はシリアル通信回路を介して前記第一の拡張機能基板619・629・639との交信を行なうようになっている。
従って、マザーボードを持たないユニット形プログラマブルコントローラにおいて、基本筐体ユニットの第一端面位置に接続される入出力の増設筐体ユニット以外に、さまざまな特殊機能を持つ異種の拡張機能筐体を基本筐体ユニットの第二の端面位置に選択接続することができるので、小型安価な構成で用途に応じてプログラマブルコントローラの機能拡張を図ることができる特徴がある。
また、第一・第二の拡張筐体ユニットは相互にことなる信号種別のものとして分類しておくことにより、少ない信号線数によって多様な拡張機能を選択使用することができる特徴がある。
特に、第一の拡張接続コネクタの信号線数を削減できると共に、シリアル通信接続された多様な拡張筐体ユニットを選択使用することができる特徴がある。

前記第一の拡張機能基板619に設けられるシリアルインタフェース回路は、少なくとも前記外部接続用の通信コネクタ616と接続されるラインドライバとラインレシーバとを包含した通信用インタフェース回路615bとなっていて、当該第一の拡張筐体ユニット610は前記マイクロプロセッサ110が前記第一の拡張機能基板619を介して外部機器との間でシリアル通信情報の交信を行なうシリアル通信ユニットを構成するものとなっている。
従って、マイクロプロセッサと直結された簡易なシリアル通信ユニットを用途に応じて拡張接続することができる特徴がある。

前記第一の拡張機能基板629・639に設けられるシリアルインタフェース回路は、ＡＤ変換器625aと直並列変換器628b又はＤＡ変換器635bと直並列変換器638bの少なくとも一方を包含し、当該第一の拡張筐体ユニット620・630は前記マイクロプロセッサ110が前記第一の拡張機能基板629・639を介して外部機器との間でアナログ信号の交信を行なうアナログ入力ユニット又はアナログ出力ユニットを構成するものとなっている。
従って、特に入出力が高速変化しない一般のアナログ信号において、シリアル信号によってマイクロプロセッサと交信することによって信号線数を削減し、用途に応じてアナログ入出力ユニットを拡張接続することができる特徴がある。

前記第一の拡張機能基板619が前記シリアル通信ユニット610を構成するものである場合、前記第一の相手コネクタ661bに含まれる第一グループの信号線611は前記通信用インタフェース回路615bを介して外部接続用の通信コネクタ616に接続されている。
前記第一の中継拡張接続コネクタ661aの第一グループには前記第一の相手コネクタ661bに含まれる第二グループの信号線612を交叉接続し、前記第一の中継拡張接続コネクタ661aの第二グループは未接続とし、前記第一の中継拡張接続コネクタ661aの第三グループは前記第一の相手コネクタ661bに含まれる第三グループの信号線613がそのまま接続される。
前記シリアル通信ユニット610の後段に接続される第一の拡張機能基板619が再びシリアル通信ユニット610である場合には当該第一の拡張機能基板619は前記第一の拡張接続コネクタ160aの中の第二グループの信号線に対応したシリアル通信ユニットとして使用されるものとなっている。
従って、同種の拡張筐体ユニットが重複使用されたときに、簡単に両者を識別してマイクロプロセッサと直接交信することができる特徴がある。

前記第一の拡張機能基板629・639が前記アナログ入出力ユニット620・630を構成するものである場合、前記第一の相手コネクタ662b・663bに含まれる第一・第二・第三グループの信号線621・622・623、631・632・633はそのままの対応関係で第一の中継拡張接続コネクタ662a・663aに接続される。
前記第三グループの信号線623・633はシリアルデータ回線623a・633aに加えて複数のアナログ入出力ユニット620・630に対するアドレス指定用のアドレス制御信号線623b・633bを順送り信号として包含している。
従って、少ない信号線数で多数のアナログ信号を取り扱うことができる特徴がある。

前記第二の拡張機能基板719・729は前記基本筐体ユニット100Bに設けられた第一の拡張接続コネクタ160a及び第二の拡張接続コネクタ170aに接続される第一の相手コネクタ761b・762b及び第二の相手コネクタ771b・772bの両方を備えている。
また、前記第一の拡張接続コネクタ160aと同じコネクタである第一の中継拡張接続コネクタ761a・762aが前記第一の相手コネクタ761b・762bの反対面に設けられ、当該第一の相手コネクタ761b・762bに接続される信号線はそのまま当該第一の中継拡張接続コネクタ761a・762aに接続されている。
前記第一の拡張機能基板619・629・639は前記基本筐体ユニット100Bに設けられた第一の拡張接続コネクタ160aに接続される第一の相手コネクタ661b・662b・663bを備えているが、第二の拡張接続コネクタ170aに接続される第二の相手コネクタは備えていない。
前記第一・第二の拡張機能基板619・629・639、719・729が共用されるときには、前記第一の拡張機能基板619・629・639は前記第二の拡張機能基板719・729に設けられた第一の中継拡張接続コネクタ761a・762aを介して前記マイクロプロセッサ110に接続されるようになっている。
従って、異種の拡張機能を共用することができると共に、第二の拡張機能ユニットよりも多数の台数の接続が可能となる第一の拡張機能ユニットには第二の相手コネクタや第二の中継拡張接続コネクタが設けられていないので、全体として小型安価な構成で用途に応じてプログラマブルコントローラの機能拡張を図ることができる特徴がある。

実施の形態４．
以下、この発明の実施の形態４による基本部分の回路ブロック図である図８について説明する。
なお、この発明の実施の形態４は前述した実施の形態１のものの回路構成に関するものであり、また実施の形態２のものにおける基本部分を変更したものであって、図５との相違点を中心にして説明する。
図８において、基本筐体ユニット100Cには図５の基本筐体ユニット100Bと同様にＣＰＵ基板101、入出力インタフェース回路基板103などの各種プリント配線基板が内蔵されているが、中継接続基板150Bに代わって中継通信基板150Cが設けられていることだけが基本筐体ユニット100Bとは異なっている。
従って、ＣＰＵ基板101にはマイクロプロセッサ110、プログラムメモリ118、デバイスメモリ119とビット演算回路120、高速処理回路125が実装されている。
マイクロプロセッサ110は中央演算処理素子111に対してバス接続されたシステムプログラムメモリであるマスクＲＯＭ112、演算処理用のＳＲＡＭメモリ113、直並列変換器114〜117を包含し、直並列変換器114はプログラムコネクタ102を介して図示しないプログラム作成ツールとシリアル接続されるようになっている。

直並列変換器115は第一グループの信号線151と中継通信基板150Cに設けられたシリアル通信インタフェース回路であるラインドライバ・レシーバ155を介して通信コネクタ156に接続されている。
直並列変換器116に接続された第二グループの信号線152は第一の拡張接続コネクタ160aの第一グループの信号線の位置に交叉接続されている。
直並列変換器117は第三グループの信号線153を介して第一の拡張接続コネクタ160aに接続されているが、第三グループの信号線153には中央演算処理素子111に接続されたアドレス制御信号線が包含されている。
第二の拡張機能基板709を収納した第二の拡張筐体ユニット700は第一・第二の相手コネクタ760b・770bを介して基本筐体ユニット100Cの第一・第二の拡張接続コネクタ160a・170aに接続されている。

第一の拡張機能基板609を収納した第一の拡張筐体ユニット600は第一の相手コネクタ660bと第二の拡張筐体ユニット700の第一の中継拡張接続コネクタ760aを介して基本筐体ユニット100Cの第一の拡張接続コネクタ160aに接続されている。
第一の拡張機能基板609は第一の相手コネクタ660bに対応した後段接続用の第一の中継拡張接続コネクタ660aを備え、第二の拡張機能基板709は第二の相手コネクタ770bに対応した後段接続用の第二の中継拡張接続コネクタ770aを備えている。
入出力インタフェース回路基板303を収納した増設筐体ユニット300は増設相手コネクタ338bを介して基本筐体ユニット100Cの増設コネクタ138aに接続されている。
入出力インタフェース回路基板303は増設相手コネクタ338bに対応した後段接続用の中継増設コネクタ338aや入出力端子332を備えている。

図８のとおり構成されたものにおいて、基本筐体ユニット100Cに内蔵されたマイクロプロセッサ110は、入出力端子132・332から入力された操作スイッチや各種センサなどの入力信号の動作状態と、プログラムメモリ118に格納されているシーケンスプログラムに応動し、入出力端子132・332を介して各種アクチェータや表示機器等の電気負荷の駆動制御を行なう。
基本筐体ユニット100Cに内蔵された中継通信基板150Cは通信コネクタ156を介して制御盤内の他の機器との間で短距離のシリアル通信を行なうようになっており、このシリアル通信には直並列変換器115が使用されている。
この場合、第一の拡張接続コネクタ160aに接続可能なシリアル通信ユニット610は１台以下に限定されることになる。
ただし、マイクロプロセッサ110に直並列変換器を追加すればシリアル通信ユニット610を更に接続することも可能となるものである。

以上の説明で明らかなとおり、この発明の実施の形態４によるプログラマブルコントローラは、図８に示すとおりマイクロプロセッサ110と当該マイクロプロセッサ110と協働するプログラムメモリ118とデバイス情報を記憶するデバイスメモリ119とを有するＣＰＵ基板101を収納した基本筐体ユニット100Cを備えると共に、少なくとも前記基本筐体ユニット100Cに内蔵されるか、又は前記基本筐体ユニット100Cの第一の端面位置181に設置される増設筐体ユニット300に内蔵されて、前記マイクロプロセッサ110に接続される入出力インタフェース回路基板103・303とを備えたユニット形プログラマブルコントローラとなっている。
前記基本筐体ユニット100Cの第二の端面位置182には前記マイクロプロセッサ110に接続された機能系統の異なる第一の拡張接続コネクタ160a及び第二の拡張接続コネクタ170aが併設され、前記第一の拡張接続コネクタ160a又は第二の拡張接続コネクタ170aには第一の拡張筐体ユニット600に内蔵された第一の拡張機能基板609又は第二の拡張筐体ユニット700に内蔵された第二の拡張機能基板709のいずれであっても選択接続することができる。
前記第一の拡張接続コネクタ160aは前記マイクロプロセッサ110のシリアル通信ポートに接続されていると共に、前記第一の拡張接続コネクタ160aに接続される第一の拡張機能基板609にはシリアルインタフェース回路と外部接続用の通信コネクタまたは入出力端子とが設けられていて、前記マイクロプロセッサ110はシリアル通信回路を介して前記第一の拡張機能基板609との交信を行なうようになっている。

前記第二の拡張機能基板709において、前記第二の拡張接続コネクタ170aに接続される第二の相手コネクタ770bと当該第二の相手コネクタ770bに接続された第二の中継拡張接続コネクタ770aとは前記第二の拡張機能基板709の外周端部に設けられるのに対し、前記第一の拡張接続コネクタ160aに接続される第一の相手コネクタ760bと当該第一の相手コネクタ760bに接続された第一の中継拡張接続コネクタ760aとは前記第二の拡張機能基板709の中央寄りの位置に平行設置されていて、前記基本筐体ユニット100Cの第二の端面位置182の内部には中継通信基板150C（図８参照）又は中継接続基板150B（図５参照）のいずれか一方が内蔵されている。
前記中継通信基板150Cには前記マイクロプロセッサ110に設けられた複数のシリアル通信ポートの一方に接続されたラインドライバ・レシーバによるシリアル通信インタフェース回路155と、外部接続用の通信コネクタ156とが設けられると共に、他方のシリアル通信ポートに接続された前記第一の拡張接続コネクタ160aが設けられている。
前記中継接続基板150B（図５参照）には前記第一の拡張接続コネクタ160aが設けられていると共に、当該第一の拡張接続コネクタ160aは前記マイクロプロセッサ110のシリアル通信ポートに接続されている。
前記中継通信基板150Cは前記基本筐体ユニット100C内部にオプション装備される簡易通信用基板であるのに対し、前記中継接続基板150Bは前記中継通信基板150Cを使用しない用途において電子回路部品を持たないダミー基板として機能するものとなっている。
従って、外部配線長が短い簡易な通信機能を手軽に基本筐体ユニット内にオプション装着することができる特徴がある。

この発明の実施の形態１によるユニット形プログラマブルコントローラを示す外観図である。 この発明の実施の形態１によるユニット形プログラマブルコントローラのプリント基板を示す構成図である。 この発明の実施の形態１によるユニット形プログラマブルコントローラのコネクタを示す構成図である。 この発明の実施の形態１によるユニット形プログラマブルコントローラのユニット間の連結機構を示す構成図である。 この発明の実施の形態２によるユニット形プログラマブルコントローラの回路ブロック図である。 この発明の実施の形態２によるユニット形プログラマブルコントローラの第二の拡張部分を示す回路ブロック図である。 この発明の実施の形態３によるユニット形プログラマブルコントローラの第一の拡張部分を示す回路ブロック図である。 この発明の実施の形態４によるユニット形プログラマブルコントローラの回路ブロック図である。

符号の説明

100A 基本筐体ユニット、101 ＣＰＵ基板、103 入出力インタフェース回路基板、110 マイクロプロセッサ、118 プログラムメモリ、119 デバイスメモリ、140 定電圧電源回路、150A 中継基板、160a 第一の拡張接続コネクタ、170a 第二の拡張接続コネクタ、181 第一の端面位置、182 第二の端面位置、300a・300b 増設筐体ユニット、303 入出力インタフェース回路基板、600 第一の拡張筐体ユニット、610 シリアル通信ユニット、620 アナログ入力ユニット、630 アナログ出力ユニット、700 第二の拡張筐体ユニット、710 高速カウンタユニット、720 高速パルス力ユニット、619・629・639 第一の拡張機能基板、719・729 第二の拡張機能基板、661b・662b・663b 第一の相手コネクタ、661a・662a・663a 第一の中継拡張接続コネクタ、761b・762b 第一の相手コネクタ、761a・762a 第一の中継拡張接続コネクタ、771b・772b 第二の相手コネクタ、771a・772a 第二の中継拡張接続コネクタ

Claims (18)

1. マイクロプロセッサと当該マイクロプロセッサと協働するプログラムメモリとデバイス情報を記憶するデバイスメモリとを有するＣＰＵ基板を収納した基本筐体ユニットを備えると共に、少なくとも前記基本筐体ユニットに内蔵されるか、又は前記基本筐体ユニットの第一の端面位置に設置されて増設コネクタを介して接続される増設筐体ユニットに内蔵されて、前記マイクロプロセッサに接続される入出力インタフェース回路基板とを備えたユニット形プログラマブルコントローラであって、前記基本筐体ユニットの第二の端面位置には前記マイクロプロセッサのシリアル通信ポートに接続された第一の拡張接続コネクタ及び前記マイクロプロセッサに対してバス接続された高速処理回路を介して高速信号が入力される第二の拡張接続コネクタが併設され、前記第一の拡張接続コネクタには複数種類の第一の拡張筐体ユニットに内蔵された第一の拡張機能基板のどれでもが接続することができ、前記第二の拡張接続コネクタには複数種類の第二の拡張筐体ユニットに内蔵された第二の拡張機能基板のどれでもが接続することができ、前記第二の拡張機能基板は前記基本筐体ユニットに設けられた第一の拡張接続コネクタ及び第二の拡張接続コネクタのそれぞれに接続される第一の相手コネクタ及び第二の相手コネクタの両方を備えていると共に、前記第一及び第二の拡張機能基板が共用されるときには、前記第一の拡張機能基板は前記第二の拡張機能基板を介して基本筐体ユニットに接続され、前記第一の拡張筐体ユニットはシリアル通信ユニット、又は直並列変換器とＡＤ変換器を内蔵したアナログ入力ユニット、又は直並列変換器とＤＡ変換器を内蔵したアナログ出力ユニットのいずれかを包含し、前記第二の拡張筐体ユニットは高速カウンタユニット、又は高速パルス出力ユニットのいずれかを包含することを特徴とするユニット形プログラマブルコントローラ。
2. 前記第一の拡張接続コネクタと前記マイクロプロセッサとの間の接続関係は、介在された中継基板によって変更が可能であって、当該中継基板は前記基本筐体ユニットに内蔵されていて、基本筐体ユニットの外部から着脱可能に装着されていることを特徴とする請求項１に記載のユニット形プログラマブルコントローラ。
3. 前記第二の拡張筐体ユニットは複数台のものが順次従属接続され、前記第二の拡張機能基板には前記基本筐体ユニットの第一・第二の拡張接続コネクタに接続される第一・第二の相手コネクタと、次段に位置する第一・第二の拡張機能基板と接続される第一・第二の中継拡張接続コネクタが設けられていることを特徴とする
   請求項１又は請求項２に記載のユニット形プログラマブルコントローラ。
4. 前記第一の拡張筐体ユニットは複数台のものが順次従属接続され、前記第一の拡張機能基板には前記基本筐体ユニットの第一の拡張接続コネクタ、又は前記第二の拡張機能ユニットの第一の中継拡張接続コネクタに接続される第一の相手コネクタと、次段に位置する第一の拡張機能基板と接続される第一の中継拡張接続コネクタが設けられていることを特徴とする請求項３に記載のユニット形プログラマブルコントローラ。
5. 前記第一・第二の相手コネクタと第一・第二の中継拡張接続コネクタとは、前記第一・第二の拡張機能基板の表面側と裏面側に表面実装された一対の雄雌コネクタとなっていて、各表面実装コネクタは固定金具を介して前記第一の拡張機能基板又は第二の拡張機能基板に対して半田固定されると共に、前記第一・第二の拡張筐体ユニットの端面には位置決め嵌合部と連結固定機構とが設けられていることを特徴とする請求項４に記載のユニット形プログラマブルコントローラ。
6. 前記第二の拡張接続コネクタに接続される第二の拡張機能基板には高速処理インタフェース回路と外部接続用の入出力端子とが設けられていて、前記マイクロプロセッサは前記高速処理回路と前記第二の拡張機能基板を介して外部機器との間で高速入出力信号の授受を行なうものであることを特徴とする請求項１記載のユニット形プログラマブルコントローラ。
7. 前記第二の拡張機能基板内の高速処理インタフェース回路は少なくともラインレシーバを含む高速パルス入力信号用の入力信号インタフェース回路となっていて、前記マイクロプロセッサは前記高速カウンタによって計数された高速パルス入力信号の計数現在値の読出機能と、比較データの設定機能、比較結果の読出機能、計数現在値の初期設定機能の少なくとも一つである書込・読出機能を備えていて、前記第二の拡張筐体ユニットは前記マイクロプロセッサが前記第二の拡張機能基板と高速処理回路とを介して外部機器が発生する高速パルスを計数する高速カウンタユニットを構成するものであることを特徴とする請求項６に記載のユニット形プログラマブルコントローラ。
8. 前記第二の拡張機能基板内の高速処理インタフェース回路は少なくともラインドライバを含む高速パルス出力信号用の出力信号インタフェース回路となっていて、前記マイクロプロセッサは前記高速パルス出力回路に対してパルス発生周波数の設定機能、パルス発生総数の設定機能、パルス発生完了信号の読出機能、パルスデューティの設定機能の少なくとも一つである書込・読出機能を備えていて、前記第二の拡張筐体ユニットは前記マイクロプロセッサが前記第二の拡張機能基板と高速処理回路とを介して外部機器に対して高速パルスを供給する高速パルス出力ユニットを構成するものであることを特徴とする請求項６に記載のユニット形プログラマブルコントローラ。
9. 前記高速処理回路は第一・第二の高速カウンタと第一・第二の高速パルス出力回路とを備え、前記第二の拡張接続コネクタは第一・第二・第三・第四グループの信号線を介して前記第一・第二の高速カウンタと前記第一・第二の高速パルス出力回路に接続され、
   前記第二の拡張機能基板が高速カウンタユニットを構成するものである場合、前記第二の相手コネクタに含まれる第一グループの信号線は入力信号インタフェース回路を介して外部接続用の入出力端子に接続される共に、前記第二の中継拡張接続コネクタの第一グループには前記第二の相手コネクタに含まれる第二グループの信号線を交叉接続し、前記第二の中継拡張接続コネクタの第二グループは未接続とし、前記第二の中継拡張接続コネクタの第三・第四グループは前記第二の相手コネクタに含まれる第三・第四グループの信号線をそのまま接続し、前記高速カウンタユニットの後段に接続される第二の拡張機能基板が再び高速カウンタユニットを構成するものである場合には、当該第二の拡張機能基板は前記第二の拡張接続コネクタの中の第二グループの信号線に対応した高速処理インタフェースとして使用されるものであることを特徴とする請求項７に記載のユニット形プログラマブルコントローラ。
10. 前記高速処理回路は第一・第二の高速カウンタと第一・第二の高速パルス出力回路とを備え、前記第二の拡張接続コネクタは第一・第二・第三・第四グループの信号線を介して前記第一・第二の高速カウンタと前記第一・第二の高速パルス出力回路に接続され、
    前記第二の拡張機能基板が高速パルス出力ユニットを構成するものである場合、前記第二の相手コネクタに含まれる第三グループの信号線は出力信号インタフェース回路を介して外部接続用の入出力端子に接続される共に、前記第二の中継拡張接続コネクタの第三グループには前記第二の相手コネクタに含まれる第四グループの信号線を交叉接続し、前記第二の中継拡張接続コネクタの第四グループは未接続とし、前記第二の中継拡張接続コネクタの第一・第二グループは前記第二の相手コネクタに含まれる第一・第二グループの信号線をそのまま接続し、前記高速パルス出力ユニットの後段に接続される第二の拡張機能基板が再び高速パルス出力ユニットを構成するものである場合には、当該第二の拡張機能基板は前記第二の拡張接続コネクタの中の第四グループの信号線に対応した高速処理インタフェースとして使用されるものであることを特徴とする請求項８に記載のユニット形プログラマブルコントローラ。
11. 前記第二の拡張機能基板が前記高速カウンタユニット又は高速パルス出力ユニットを構成するものである場合、当該第二の拡張機能基板は前記基本筐体ユニットに設けられた第一の拡張接続コネクタ及び第二の拡張接続コネクタのそれぞれに接続される第一の相手コネクタ及び第二の相手コネクタの両方を備えていると共に、前記第一の拡張接続コネクタと同じコネクタである第一の中継拡張接続コネクタが前記第一の相手コネクタの反対面に設けられ、当該第一の相手コネクタに接続される信号線はそのまま当該第一の中継拡張接続コネクタに接続され、前記第一・第二の拡張機能基板が共用されるときには、前記第一の拡張機能基板は前記第二の拡張機能基板に設けられた第一の中継拡張接続コネクタを介して前記マイクロプロセッサに接続されるものであることを特徴とする請求項６に記載のユニット形プログラマブルコントローラ。
12. 前記第一の拡張接続コネクタは前記マイクロプロセッサのシリアル通信ポートに接続されていると共に、前記第一の拡張接続コネクタに接続される第一の拡張機能基板にはシリアルインタフェース回路と外部接続用の通信コネクタまたは入出力端子とが設けられていて、前記マイクロプロセッサはシリアル通信回路を介して前記第一の拡張機能基板との交信を行なうものであることを特徴とする請求項１に記載のユニット形プログラマブルコントローラ。
13. 前記第一の拡張機能基板に設けられるシリアルインタフェース回路は、少なくとも前記外部接続用の通信コネクタと接続されるラインドライバとラインレシーバとを包含した通信用インタフェース回路となっていて、前記第一の拡張筐体ユニットは前記マイクロプロセッサが前記第一の拡張機能基板を介して外部機器との間でシリアル通信情報の交信を行なうシリアル通信ユニットを構成するものであることを特徴とする請求項１２に記載のユニット形プログラマブルコントローラ。
14. 前記第一の拡張機能基板に設けられるシリアルインタフェース回路は、ＡＤ変換器と直並列変換器又はＤＡ変換器と直並列変換器の少なくとも一方を包含し、前記第一の拡張筐体ユニットは前記マイクロプロセッサが前記第一の拡張機能基板を介して外部機器との間でアナログ信号の交信を行なうアナログ入力ユニット又はアナログ出力ユニットを構成するものであることを特徴とする請求項１２に記載のユニット形プログラマブルコントローラ。
15. 前記第一の拡張接続コネクタは第一・第二・第三グループの信号線を介して前記マイクロプロセッサと接続され、
    前記第一の拡張機能基板が前記シリアル通信ユニットを構成するものである場合、前記第一の相手コネクタに含まれる第一グループの信号線は前記通信用インタフェース回路を介して外部接続用の通信コネクタに接続される共に、前記第一の中継拡張接続コネクタの第一グループには前記第一の相手コネクタに含まれる第二グループの信号線を交叉接続し、前記第一の中継拡張接続コネクタの第二グループは未接続とし、前記第一の中継拡張接続コネクタの第三グループは前記第一の相手コネクタに含まれる第三グループの信号線をそのまま接続し、前記シリアル通信ユニットの後段に接続される第一の拡張機能基板が再びシリアル通信ユニットである場合には当該第一の拡張機能基板は前記第一の拡張接続コネクタの中の第二グループの信号線に対応したシリアル通信ユニットとして使用されるものであることを特徴とする請求項１３に記載のユニット形プログラマブルコントローラ。
16. 前記第一の拡張接続コネクタは第一・第二・第三グループの信号線を介して前記マイクロプロセッサと接続され、
    前記第一の拡張機能基板が前記アナログ入出力ユニットを構成するものである場合、前記第一の相手コネクタに含まれる第一・第二・第三グループの信号線はそのままの対応関係で第一の中継拡張接続コネクタに接続されると共に、前記第三グループの信号線はシリアルデータ回線に加えて複数のアナログ入出力ユニットに対するアドレス指定用のアドレス制御信号線を順送り信号として包含していることを特徴とする請求項１４に記載のユニット形プログラマブルコントローラ。
17. 前記第二の拡張機能基板は前記基本筐体ユニットに設けられた第一の拡張接続コネクタ及び第二の拡張接続コネクタのそれぞれに接続される第一の相手コネクタ及び第二の相手コネクタの両方を備えていると共に、前記第一の拡張接続コネクタと同じコネクタである第一の中継拡張接続コネクタが前記第一の相手コネクタの反対面に設けられ、当該第一の相手コネクタに接続される信号線はそのまま当該第一の中継拡張接続コネクタに接続されているのに対し、前記第一の拡張機能基板は前記基本筐体ユニットに設けられた第一の拡張接続コネクタに接続される第一の相手コネクタを備えているが、第二の拡張接続コネクタに接続される第二の相手コネクタは備えておらず、前記第一・第二の拡張機能基板が共用されるときには、前記第一の拡張機能基板は前記第二の拡張機能基板に設けられた第一の中継拡張接続コネクタを介して前記マイクロプロセッサに接続されるものであることを特徴とする請求項１２に記載のユニット形プログラマブルコントローラ。
18. 前記第二の拡張機能基板において、前記第二の拡張接続コネクタに接続される第二の相手コネクタと当該第二の相手コネクタに接続された第二の中継拡張接続コネクタとは前記第二の拡張機能基板の外周端部に設けられるのに対し、前記第一の拡張接続コネクタに接続される第一の相手コネクタと当該第一の相手コネクタに接続された第一の中継拡張接続コネクタとは前記第二の拡張機能基板の中央寄りの位置に平行設置されていて、前記基本筐体ユニットの第二の端面位置の内部には中継通信基板又は中継接続基板のいずれか一方が内蔵され、前記中継通信基板には前記マイクロプロセッサに設けられた複数のシリアル通信ポートの一方に接続されたラインドライバ・レシーバによるシリアル通信インタフェース回路と、外部接続用の通信コネクタとが設けられると共に、他方のシリアル通信ポートに接続された前記第一の拡張接続コネクタが設けられており、前記中継接続基板には前記第一の拡張接続コネクタが設けられていると共に、当該第一の拡張接続コネクタは前記マイクロプロセッサのシリアル通信ポートに接続ており、前記中継通信基板は前記基本筐体ユニット内部にオプション装備される簡易通信用基板であるのに対し、前記中継接続基板は前記中継通信基板を使用しない用途において電子回路部品を持たないダミー基板として機能するものであることを特徴とする請求項１２に記載のユニット形プログラマブルコントローラ。

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