JP4226668B2 - 周辺モジュールおよびマイクロプロセッサ・システム - Google Patents
周辺モジュールおよびマイクロプロセッサ・システム Download PDFInfo
- Publication number
- JP4226668B2 JP4226668B2 JP35559896A JP35559896A JP4226668B2 JP 4226668 B2 JP4226668 B2 JP 4226668B2 JP 35559896 A JP35559896 A JP 35559896A JP 35559896 A JP35559896 A JP 35559896A JP 4226668 B2 JP4226668 B2 JP 4226668B2
- Authority
- JP
- Japan
- Prior art keywords
- peripheral
- bus
- module
- processor
- main
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B60—VEHICLES IN GENERAL
- B60T—VEHICLE BRAKE CONTROL SYSTEMS OR PARTS THEREOF; BRAKE CONTROL SYSTEMS OR PARTS THEREOF, IN GENERAL; ARRANGEMENT OF BRAKING ELEMENTS ON VEHICLES IN GENERAL; PORTABLE DEVICES FOR PREVENTING UNWANTED MOVEMENT OF VEHICLES; VEHICLE MODIFICATIONS TO FACILITATE COOLING OF BRAKES
- B60T8/00—Arrangements for adjusting wheel-braking force to meet varying vehicular or ground-surface conditions, e.g. limiting or varying distribution of braking force
- B60T8/32—Arrangements for adjusting wheel-braking force to meet varying vehicular or ground-surface conditions, e.g. limiting or varying distribution of braking force responsive to a speed condition, e.g. acceleration or deceleration
- B60T8/88—Arrangements for adjusting wheel-braking force to meet varying vehicular or ground-surface conditions, e.g. limiting or varying distribution of braking force responsive to a speed condition, e.g. acceleration or deceleration with failure responsive means, i.e. means for detecting and indicating faulty operation of the speed responsive control means
- B60T8/885—Arrangements for adjusting wheel-braking force to meet varying vehicular or ground-surface conditions, e.g. limiting or varying distribution of braking force responsive to a speed condition, e.g. acceleration or deceleration with failure responsive means, i.e. means for detecting and indicating faulty operation of the speed responsive control means using electrical circuitry
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B60—VEHICLES IN GENERAL
- B60G—VEHICLE SUSPENSION ARRANGEMENTS
- B60G17/00—Resilient suspensions having means for adjusting the spring or vibration-damper characteristics, for regulating the distance between a supporting surface and a sprung part of vehicle or for locking suspension during use to meet varying vehicular or surface conditions, e.g. due to speed or load
- B60G17/015—Resilient suspensions having means for adjusting the spring or vibration-damper characteristics, for regulating the distance between a supporting surface and a sprung part of vehicle or for locking suspension during use to meet varying vehicular or surface conditions, e.g. due to speed or load the regulating means comprising electric or electronic elements
- B60G17/018—Resilient suspensions having means for adjusting the spring or vibration-damper characteristics, for regulating the distance between a supporting surface and a sprung part of vehicle or for locking suspension during use to meet varying vehicular or surface conditions, e.g. due to speed or load the regulating means comprising electric or electronic elements characterised by the use of a specific signal treatment or control method
- B60G17/0185—Resilient suspensions having means for adjusting the spring or vibration-damper characteristics, for regulating the distance between a supporting surface and a sprung part of vehicle or for locking suspension during use to meet varying vehicular or surface conditions, e.g. due to speed or load the regulating means comprising electric or electronic elements characterised by the use of a specific signal treatment or control method for failure detection
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B60—VEHICLES IN GENERAL
- B60T—VEHICLE BRAKE CONTROL SYSTEMS OR PARTS THEREOF; BRAKE CONTROL SYSTEMS OR PARTS THEREOF, IN GENERAL; ARRANGEMENT OF BRAKING ELEMENTS ON VEHICLES IN GENERAL; PORTABLE DEVICES FOR PREVENTING UNWANTED MOVEMENT OF VEHICLES; VEHICLE MODIFICATIONS TO FACILITATE COOLING OF BRAKES
- B60T2270/00—Further aspects of brake control systems not otherwise provided for
- B60T2270/40—Failsafe aspects of brake control systems
- B60T2270/402—Back-up
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/2002—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant
- G06F11/2005—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant using redundant communication controllers
Landscapes
- Engineering & Computer Science (AREA)
- Mechanical Engineering (AREA)
- Transportation (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
- Microcomputers (AREA)
Description
【０００１】
【産業上の利用分野】
本発明は、マイクロプロセッサ・システムのプログラミング可能な周辺モジュールに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
自動車用などの埋込型リアル・タイム・マイクロプロセッサ・システムは、大量のプロセッサ性能を必要とする。エンジン／伝導機構の制御およびABS （自動ブレーキング・システム）やサスペンションを含む車両の制御には、多くの処理能力と速度とが必要とされる。たとえば、車両衝突予測検出，ナビゲーションおよび車両ハイウェイ・システムなどのインテリジェント輸送システム（ITS ）により、将来的にはプロセッサに課せられる要求が増すことになろう。
【０００３】
高性能マイクロプロセッサ・コアが、すでにこのような埋込型制御用途に用いられている。このような高性能のマイクロコントローラ・コアは、キャッシュ，スーパー・スケーラ・アーキテクチャ，パイプライン・プロセッサ・ユニットおよび予測分岐などの技術を用いる。
【０００４】
これらの技術により、高度に同期化されたプログラム・フローの場合は、プロセッサの性能が大きく増大する。しかし、同期プログラムのフローが非同期イベントにより割り込まれると、性能は著しく下がる。これは、推論的に実行された段階が反転され、パイプラインを空にしてもう一度満たさねばならないからである。
【０００５】
さらに、これらのハイエンド・マイクロコントローラ・コアは、ワークステーションなどに要求されるダイナミック・システム設計を支援するために開発される。このため、多くの数のレジスタが必要になる。埋込型コントローラは、スタティック設定しか用いないが、一方で割込には迅速に反応することが求められる。レジスタの数が多いと、膨大なデータをスタックなどにセーブしなければならないので、外部割込に対するプロセッサ・コアの反応時間が遅くなる。
【０００６】
また、自動車用埋込型コントローラの入力データは、８〜１２ビットである。予備処理および大量のデータ処理も、１６ビット程度である。従って、この種のアルゴリズムのために３２ビットのアーキテクチャを用いることは、プログラムとデータ・メモリの使用量を非常に大きくして、３２ビットのアーキテクチャのハードウェアには部分的にしか負荷をかけないことになる。
【０００７】
外部の非同期イベントは、たとえば、角度を入力するとノック検出のためのデータ・サンプリングを始めるなど、出力信号の生成にわずかな量の処理能力しか必要としないことが多い。
【０００８】
通常の既知のアーキテクチャは、I/O モジュール間でほとんど、あるいは全然相互接続を持たない。タイマがノック検出データ・サンプリングのために割り込み信号を生成するなどのノック検出の場合は、マイクロコントローラ・コアは、この割込に対応して、データをサンプリングするようにA/D 変換器を起動する。
最後に、ハイエンド・コアは、特にフェール・セーフの概念に対応しない。冗長モジュール／実行ユニットの１つが故障の場合は、コア内には、検出または偶発事故のための手順／ハードウェアが組み込まれていない。安全上不可欠な埋込型リアル・タイム用途（たとえばABS ，エンジン管理，ギアボックス制御，エアバッグなど）では、マイクロコントローラのエラーを検出して、これらに自動的に対処する機構が必要とされる。
【０００９】
簡単な解決策は、エラーの場合にはコントローラ・ユニットのスイッチを切るか、あるいは故障が起きたときにシステムを動かし続けるために削減された機能を持つバックアップ・システムが最小限の操作（リンプ・ホーム・モード(limp home mode)）を維持するための冗長ハードウェアを追加することである。このため、I/O ，保護回路，クロック回路などをすべて備える第２の冗長マイクロコントローラなどの追加の冗長ハードウェアの必要性が高まる。
【００１０】
本発明は、上記の欠点を軽減する周辺モジュールを提供することを求める。
【００１１】
【課題を解決するための手段】
本発明の第１面により、マイクロプロセッサ・システムと共に用いて、システムの少なくとも１つのモジュールに結合するよう配置された周辺モジュールであって：少なくとも１つのサブモジュールに結合するよう配置された周辺バス；周辺バスをマイクロプロセッサ・システムのメイン・バスに結合する非同期インターフェース；および周辺バスに結合され、少なくとも１つのサブモジュールの活動を管理するよう配置された周辺処理手段であって、少なくとも１つのサブモジュールを管理するためのデータでプログラミングされるよう配置される周辺処理手段によって構成されることを特徴とする周辺モジュールが提供される。
【００１２】
本発明の第２面により、メイン・プロセッサ；メイン・プロセッサに結合されたメイン・バス；少なくとも１つのサブモジュール；少なくとも１つのサブモジュールに結合するよう配置された周辺バス；周辺バスとメイン・バスとの間を結合する非同期インターフェース；および周辺バスに結合され、少なくとも１つのサブモジュールの活動を管理するよう配置された周辺処理手段であって、少なくとも１つのサブモジュールを管理するデータによりプログラミングされるよう配置される周辺処理手段によって構成されることを特徴とするマイクロプロセッサ・システムが提供される。
【００１３】
好ましくは、非同期インターフェースは、周辺バスに結合された第１ポートと、メイン・バスに結合するよう配置された第２ポートとを有する二重ポート・メモリによって構成される。好ましくは、周辺処理手段は、周辺プロセッサおよびメモリを備える。
【００１４】
【実施例】
図１を参照して、メイン・プロセッサ３０と、メイン・メモリ４０と、複数のハイエンド・モジュール５０，６０と、周辺モジュール１００と、これらすべてを相互接続するために結合されたメイン・バス２０とを備えるマイクロプロセッサ・システム１０が図示される。
【００１５】
周辺モジュール１００は、非同期バス・インターフェース１２５，割込ユニット１２７，周辺プロセッサ１３０，周辺メモリ１３５および複数のサブモジュール１４０，１５０を備える。サブモジュールについては後で詳しく説明する。周辺バスのすべての要素は、周辺バス１２０により相互接続される。
【００１６】
非同期バス・インターフェース１２５は、メイン・バス２０と周辺バス１２０との間に結合された二重ポート・メモリで、メイン・バス２０と周辺バス１２０との間の非同期データ転送を可能にする。
【００１７】
非同期バス・インターフェース１２５は、メイン・プロセッサ３０および周辺プロセッサ１３０内の異なるクロックに備えるために非同期に設定される。非同期バス・インターフェース１２５は、さらに、周辺バス１２０に接続されたすべてのサブモジュール１４０，１５０に対して、メイン・プロセッサ３０による直接的アクセスが可能になるよう配置される。
【００１８】
各サブモジュール１４０，１５０は、周辺バス・インターフェースを有し、要求されたデータ読み書き動作を実行する際には、周辺プロセッサ１３０の管理下でバス・スレーブとして動作することができる。あるいは、周辺バス１２０のバス所有権がサブモジュール１４０，１５０の一方に与えられている場合は、そのサブモジュールがデータ読み取りまたはデータ書き込み動作を開始するときに、バス・マスタとして動作する。
【００１９】
バス・インターフェースのオーバーヘッドを削減するためには、周辺バス１２０についてはクロック同期バスが好ましい。バス幅はデータについて１６ビットで、アドレッシングについては最大８／１６ビットである。サブモジュール１４０，１５０は、１６ビット，１２ビットおよび８ビット設定の混合なので、非整合データ・アクセスが好ましい選択となる。メモリ割当アドレッシング法も好ましい。データ転送の速度を上げるには、重複アドレッシング／データ・サイクルが好都合である。割込メカニズムは、入／出力モジュール（場合によっては割込処理ユニットを介して）間での通信を行えるように設定することができる。サブモジュール１４０，１５０のレベルは、１列または２列のバスにより接続された周辺モジュール１００内の２列，３列または４列のサブモジュールを用いることができるよう標準化しなければならない。
【００２０】
サブモジュール１４０，１５０は、内部処理能力（待行列スマートI/O モジュール）を持つ、あるいは持たない標準の入／出力モジュールである。二重プロセッサ・アーキテクチャは、周辺プロセッサ１３０の「処理能力」を共有するので、非常に簡単な（データ処理能力を持たない）サブモジュールしか必要としないことが理解頂けよう。
【００２１】
タイマに必要な主なハードウェアは、比較器，ラッチおよびリンク・レジスタである。これらは、予定されたイベントが非常に正確な時間フレームで発生されるようにするために必要である。リンク・レジスタのオプションにより、周辺プロセッサによりすでにプログラミングされている他のイベントを起動する能力が提供される。
【００２２】
周辺プロセッサ１３０は、RISC命令集合を有する。たとえば命令集合の下位集合（サブセット）を通じてアクセスされる独立した演算ユニットなどの、高性能のデータ予備処理用途および標準的なI/O 処理用途に対応するには、演算性能は設計段階中に測定可能なものでなければならない。これには、たとえばシャドウ・レジスタなどの高速割込応答手法，低レジスタ・カウントおよび演算ユニットが含まれ、これらにはすべて割り込むことができる。割込ネスティングが、通常の埋込型データ処理ルーチンについては３ないし４の範囲であるので、シャドウ・レジスタ・カウントは高過ぎてはならない。命令集合は、データを処理できるよう最適化しなければならない。これは別々のプログラムとデータ・バスを有するハーバード・アーキテクチャを持たねばならない。これは、たとえばバックグラウンド・デバッグ・モードなどのデバッグ機能，バイナリ・スキャンに対応しなければならない。メイン・プロセッサの命令集合と同様の命令集合により、ソフトウェア分割段階のソフトウェア開発コストが下がる（ルーチンまたはその一部が周辺プロセッサ１３０またはメイン・プロセッサ３０上で実行される場合も同様）。これにより、必要とされるデバッグ・オーバーヘッドがさらに小さくなる。
【００２３】
周辺プロセッサ１３０の性能は、障害耐性機能を支援するだけの高いものでなければならない。そのため、設計段階では、このプロセッサは、たとえば、追加の電源（メインMCU と同じでないもの），追加のクロック回路構成（たとえばバックアップRC発振器）を持つように設定しなければならない。これにより、メイン・プロセッサ３０の故障の場合に、周辺プロセッサをバックアップ処理装置として用いることができる。これにより、たとえば自動車用など安全上不可欠な用途（ABS ，エンジン管理，エアバッグなど）について、故障の際のバックアップまたは検出を行う、ハードウェア上非常に効率の良い解決策が可能になる。
【００２４】
周辺メモリ１３５は、直接プログラム・バス１３７を介して周辺プロセッサ１３０に接続される。周辺メモリは、メイン・バス２０にも結合され、サブモジュール１４０，１５０の管理に用いられるデータを記憶するように配置される。
【００２５】
割込ユニット１２７は、非同期バス・インターフェース１２５に結合され、サブモジュール１４０，１５０の一方から１つ以上の他のサブモジュール１４０，１５０へ割込を送るためのプログラミング可能な機能を提供する。これにより、タイマは周期的な割込信号を発生することができ、この割込信号は、いくつかのサブモジュールが、データ・サンプリング，データ出力などの動作を開始するよう起動する。割込ユニット１２７は、メイン・プロセッサ３０と周辺ルーチンとの間のイベントの同期を処理することもできる。
【００２６】
メイン・プロセッサ３０は、データの前処理のために周辺プロセッサ１３０を用いて標準的処理アルゴリズムを処理する。メイン・プロセッサ３０により、前処理タスクの下位集合のみが冗長的に実行され、周辺プロセッサ１３０内のエラーを検出する。同様に、周辺プロセッサは、簡略化されたコントローラ・アルゴリズムも実行して、メイン・プロセッサ３０内のエラーを検出する。エラーがある場合は、追加のソフトウェア／ハードウェア（図示せず）により故障のあるプロセッサを検出しなければならず、故障のないプロセッサが簡略化されたコントローラ・アルゴリズムを実行してシステム１０の動作を維持する。
【００２７】
上記に説明された実施例に対して代替の実施例が可能であることは、当業者には理解頂けよう。たとえば、割込ユニット１２７を非同期バス・インターフェース１２５に組み込むこともできる。
【図面の簡単な説明】
【図１】本発明によるマイクロプロセッサ・システム内に組み込まれる周辺モジュールを示す。
【符号の説明】
１０ マイクロプロセッサ・システム
２０ メイン・バス
３０ メイン・プロセッサ
４０ メイン・メモリ
５０ ハイエンド通信モジュール
６０ ハイエンド周辺機器
１００ 周辺モジュール
１２０ 周辺バス
１２５ 非同期バス・インターフェース
１２７ 割込ユニット
１３０ 周辺プロセッサ
１３５ 周辺メモリ
１３７ 直接プログラム・バス
１４０，１５０ サブモジュール
【産業上の利用分野】
本発明は、マイクロプロセッサ・システムのプログラミング可能な周辺モジュールに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
自動車用などの埋込型リアル・タイム・マイクロプロセッサ・システムは、大量のプロセッサ性能を必要とする。エンジン／伝導機構の制御およびABS （自動ブレーキング・システム）やサスペンションを含む車両の制御には、多くの処理能力と速度とが必要とされる。たとえば、車両衝突予測検出，ナビゲーションおよび車両ハイウェイ・システムなどのインテリジェント輸送システム（ITS ）により、将来的にはプロセッサに課せられる要求が増すことになろう。
【０００３】
高性能マイクロプロセッサ・コアが、すでにこのような埋込型制御用途に用いられている。このような高性能のマイクロコントローラ・コアは、キャッシュ，スーパー・スケーラ・アーキテクチャ，パイプライン・プロセッサ・ユニットおよび予測分岐などの技術を用いる。
【０００４】
これらの技術により、高度に同期化されたプログラム・フローの場合は、プロセッサの性能が大きく増大する。しかし、同期プログラムのフローが非同期イベントにより割り込まれると、性能は著しく下がる。これは、推論的に実行された段階が反転され、パイプラインを空にしてもう一度満たさねばならないからである。
【０００５】
さらに、これらのハイエンド・マイクロコントローラ・コアは、ワークステーションなどに要求されるダイナミック・システム設計を支援するために開発される。このため、多くの数のレジスタが必要になる。埋込型コントローラは、スタティック設定しか用いないが、一方で割込には迅速に反応することが求められる。レジスタの数が多いと、膨大なデータをスタックなどにセーブしなければならないので、外部割込に対するプロセッサ・コアの反応時間が遅くなる。
【０００６】
また、自動車用埋込型コントローラの入力データは、８〜１２ビットである。予備処理および大量のデータ処理も、１６ビット程度である。従って、この種のアルゴリズムのために３２ビットのアーキテクチャを用いることは、プログラムとデータ・メモリの使用量を非常に大きくして、３２ビットのアーキテクチャのハードウェアには部分的にしか負荷をかけないことになる。
【０００７】
外部の非同期イベントは、たとえば、角度を入力するとノック検出のためのデータ・サンプリングを始めるなど、出力信号の生成にわずかな量の処理能力しか必要としないことが多い。
【０００８】
通常の既知のアーキテクチャは、I/O モジュール間でほとんど、あるいは全然相互接続を持たない。タイマがノック検出データ・サンプリングのために割り込み信号を生成するなどのノック検出の場合は、マイクロコントローラ・コアは、この割込に対応して、データをサンプリングするようにA/D 変換器を起動する。
最後に、ハイエンド・コアは、特にフェール・セーフの概念に対応しない。冗長モジュール／実行ユニットの１つが故障の場合は、コア内には、検出または偶発事故のための手順／ハードウェアが組み込まれていない。安全上不可欠な埋込型リアル・タイム用途（たとえばABS ，エンジン管理，ギアボックス制御，エアバッグなど）では、マイクロコントローラのエラーを検出して、これらに自動的に対処する機構が必要とされる。
【０００９】
簡単な解決策は、エラーの場合にはコントローラ・ユニットのスイッチを切るか、あるいは故障が起きたときにシステムを動かし続けるために削減された機能を持つバックアップ・システムが最小限の操作（リンプ・ホーム・モード(limp home mode)）を維持するための冗長ハードウェアを追加することである。このため、I/O ，保護回路，クロック回路などをすべて備える第２の冗長マイクロコントローラなどの追加の冗長ハードウェアの必要性が高まる。
【００１０】
本発明は、上記の欠点を軽減する周辺モジュールを提供することを求める。
【００１１】
【課題を解決するための手段】
本発明の第１面により、マイクロプロセッサ・システムと共に用いて、システムの少なくとも１つのモジュールに結合するよう配置された周辺モジュールであって：少なくとも１つのサブモジュールに結合するよう配置された周辺バス；周辺バスをマイクロプロセッサ・システムのメイン・バスに結合する非同期インターフェース；および周辺バスに結合され、少なくとも１つのサブモジュールの活動を管理するよう配置された周辺処理手段であって、少なくとも１つのサブモジュールを管理するためのデータでプログラミングされるよう配置される周辺処理手段によって構成されることを特徴とする周辺モジュールが提供される。
【００１２】
本発明の第２面により、メイン・プロセッサ；メイン・プロセッサに結合されたメイン・バス；少なくとも１つのサブモジュール；少なくとも１つのサブモジュールに結合するよう配置された周辺バス；周辺バスとメイン・バスとの間を結合する非同期インターフェース；および周辺バスに結合され、少なくとも１つのサブモジュールの活動を管理するよう配置された周辺処理手段であって、少なくとも１つのサブモジュールを管理するデータによりプログラミングされるよう配置される周辺処理手段によって構成されることを特徴とするマイクロプロセッサ・システムが提供される。
【００１３】
好ましくは、非同期インターフェースは、周辺バスに結合された第１ポートと、メイン・バスに結合するよう配置された第２ポートとを有する二重ポート・メモリによって構成される。好ましくは、周辺処理手段は、周辺プロセッサおよびメモリを備える。
【００１４】
【実施例】
図１を参照して、メイン・プロセッサ３０と、メイン・メモリ４０と、複数のハイエンド・モジュール５０，６０と、周辺モジュール１００と、これらすべてを相互接続するために結合されたメイン・バス２０とを備えるマイクロプロセッサ・システム１０が図示される。
【００１５】
周辺モジュール１００は、非同期バス・インターフェース１２５，割込ユニット１２７，周辺プロセッサ１３０，周辺メモリ１３５および複数のサブモジュール１４０，１５０を備える。サブモジュールについては後で詳しく説明する。周辺バスのすべての要素は、周辺バス１２０により相互接続される。
【００１６】
非同期バス・インターフェース１２５は、メイン・バス２０と周辺バス１２０との間に結合された二重ポート・メモリで、メイン・バス２０と周辺バス１２０との間の非同期データ転送を可能にする。
【００１７】
非同期バス・インターフェース１２５は、メイン・プロセッサ３０および周辺プロセッサ１３０内の異なるクロックに備えるために非同期に設定される。非同期バス・インターフェース１２５は、さらに、周辺バス１２０に接続されたすべてのサブモジュール１４０，１５０に対して、メイン・プロセッサ３０による直接的アクセスが可能になるよう配置される。
【００１８】
各サブモジュール１４０，１５０は、周辺バス・インターフェースを有し、要求されたデータ読み書き動作を実行する際には、周辺プロセッサ１３０の管理下でバス・スレーブとして動作することができる。あるいは、周辺バス１２０のバス所有権がサブモジュール１４０，１５０の一方に与えられている場合は、そのサブモジュールがデータ読み取りまたはデータ書き込み動作を開始するときに、バス・マスタとして動作する。
【００１９】
バス・インターフェースのオーバーヘッドを削減するためには、周辺バス１２０についてはクロック同期バスが好ましい。バス幅はデータについて１６ビットで、アドレッシングについては最大８／１６ビットである。サブモジュール１４０，１５０は、１６ビット，１２ビットおよび８ビット設定の混合なので、非整合データ・アクセスが好ましい選択となる。メモリ割当アドレッシング法も好ましい。データ転送の速度を上げるには、重複アドレッシング／データ・サイクルが好都合である。割込メカニズムは、入／出力モジュール（場合によっては割込処理ユニットを介して）間での通信を行えるように設定することができる。サブモジュール１４０，１５０のレベルは、１列または２列のバスにより接続された周辺モジュール１００内の２列，３列または４列のサブモジュールを用いることができるよう標準化しなければならない。
【００２０】
サブモジュール１４０，１５０は、内部処理能力（待行列スマートI/O モジュール）を持つ、あるいは持たない標準の入／出力モジュールである。二重プロセッサ・アーキテクチャは、周辺プロセッサ１３０の「処理能力」を共有するので、非常に簡単な（データ処理能力を持たない）サブモジュールしか必要としないことが理解頂けよう。
【００２１】
タイマに必要な主なハードウェアは、比較器，ラッチおよびリンク・レジスタである。これらは、予定されたイベントが非常に正確な時間フレームで発生されるようにするために必要である。リンク・レジスタのオプションにより、周辺プロセッサによりすでにプログラミングされている他のイベントを起動する能力が提供される。
【００２２】
周辺プロセッサ１３０は、RISC命令集合を有する。たとえば命令集合の下位集合（サブセット）を通じてアクセスされる独立した演算ユニットなどの、高性能のデータ予備処理用途および標準的なI/O 処理用途に対応するには、演算性能は設計段階中に測定可能なものでなければならない。これには、たとえばシャドウ・レジスタなどの高速割込応答手法，低レジスタ・カウントおよび演算ユニットが含まれ、これらにはすべて割り込むことができる。割込ネスティングが、通常の埋込型データ処理ルーチンについては３ないし４の範囲であるので、シャドウ・レジスタ・カウントは高過ぎてはならない。命令集合は、データを処理できるよう最適化しなければならない。これは別々のプログラムとデータ・バスを有するハーバード・アーキテクチャを持たねばならない。これは、たとえばバックグラウンド・デバッグ・モードなどのデバッグ機能，バイナリ・スキャンに対応しなければならない。メイン・プロセッサの命令集合と同様の命令集合により、ソフトウェア分割段階のソフトウェア開発コストが下がる（ルーチンまたはその一部が周辺プロセッサ１３０またはメイン・プロセッサ３０上で実行される場合も同様）。これにより、必要とされるデバッグ・オーバーヘッドがさらに小さくなる。
【００２３】
周辺プロセッサ１３０の性能は、障害耐性機能を支援するだけの高いものでなければならない。そのため、設計段階では、このプロセッサは、たとえば、追加の電源（メインMCU と同じでないもの），追加のクロック回路構成（たとえばバックアップRC発振器）を持つように設定しなければならない。これにより、メイン・プロセッサ３０の故障の場合に、周辺プロセッサをバックアップ処理装置として用いることができる。これにより、たとえば自動車用など安全上不可欠な用途（ABS ，エンジン管理，エアバッグなど）について、故障の際のバックアップまたは検出を行う、ハードウェア上非常に効率の良い解決策が可能になる。
【００２４】
周辺メモリ１３５は、直接プログラム・バス１３７を介して周辺プロセッサ１３０に接続される。周辺メモリは、メイン・バス２０にも結合され、サブモジュール１４０，１５０の管理に用いられるデータを記憶するように配置される。
【００２５】
割込ユニット１２７は、非同期バス・インターフェース１２５に結合され、サブモジュール１４０，１５０の一方から１つ以上の他のサブモジュール１４０，１５０へ割込を送るためのプログラミング可能な機能を提供する。これにより、タイマは周期的な割込信号を発生することができ、この割込信号は、いくつかのサブモジュールが、データ・サンプリング，データ出力などの動作を開始するよう起動する。割込ユニット１２７は、メイン・プロセッサ３０と周辺ルーチンとの間のイベントの同期を処理することもできる。
【００２６】
メイン・プロセッサ３０は、データの前処理のために周辺プロセッサ１３０を用いて標準的処理アルゴリズムを処理する。メイン・プロセッサ３０により、前処理タスクの下位集合のみが冗長的に実行され、周辺プロセッサ１３０内のエラーを検出する。同様に、周辺プロセッサは、簡略化されたコントローラ・アルゴリズムも実行して、メイン・プロセッサ３０内のエラーを検出する。エラーがある場合は、追加のソフトウェア／ハードウェア（図示せず）により故障のあるプロセッサを検出しなければならず、故障のないプロセッサが簡略化されたコントローラ・アルゴリズムを実行してシステム１０の動作を維持する。
【００２７】
上記に説明された実施例に対して代替の実施例が可能であることは、当業者には理解頂けよう。たとえば、割込ユニット１２７を非同期バス・インターフェース１２５に組み込むこともできる。
【図面の簡単な説明】
【図１】本発明によるマイクロプロセッサ・システム内に組み込まれる周辺モジュールを示す。
【符号の説明】
１０ マイクロプロセッサ・システム
２０ メイン・バス
３０ メイン・プロセッサ
４０ メイン・メモリ
５０ ハイエンド通信モジュール
６０ ハイエンド周辺機器
１００ 周辺モジュール
１２０ 周辺バス
１２５ 非同期バス・インターフェース
１２７ 割込ユニット
１３０ 周辺プロセッサ
１３５ 周辺メモリ
１３７ 直接プログラム・バス
１４０，１５０ サブモジュール
Claims (5)
- マイクロプロセッサ・システムで用いられ、前記システムの少なくとも１つのサブモジュールと結合するよう配置される周辺モジュールであって：
前記の少なくとも１つのサブモジュールに結合するよう配置される周辺バス；
前記周辺バスを前記マイクロプロセッサ・システムのメイン・プロセッサに結合されたメイン・バスに結合する非同期インターフェース；および
前記周辺バスに結合され、前記の少なくとも１つのサブモジュールの動作を管理するよう配置される周辺処理手段であって、前記少なくとも１つのサブモジュールを管理するデータでプログラミングされるよう配置され、さらに、前記メイン・プロセッサ内でエラーが起こった場合に、前記メイン・プロセッサのバックアップ処理手段として動作可能であり、かつ追加の電源および追加のクロック回路を有するように構成されている周辺処理手段；
によって構成されることを特徴とする周辺モジュール。 - マイクロプロセッサ・システムであって：
メイン・プロセッサ；
前記メイン・プロセッサに結合されたメイン・バス；
少なくとも１つのサブモジュール；
前記少なくとも１つのサブモジュールに結合するよう配置される周辺バス；
前記周辺バスと前記メイン・バスとの間を結合する非同期インターフェース；および
前記周辺バスに結合され、前記の少なくとも１つのサブモジュールの動作を管理するよう配置される周辺処理手段であって、前記少なくとも１つのサブモジュールを管理するデータでプログラミングされるよう配置され、さらに、前記メイン・プロセッサ内でエラーが起こった場合に、前記メイン・プロセッサのバックアップ処理手段として動作可能であり、かつ追加の電源および追加のクロック回路を有するように構成されている周辺処理手段；
によって構成されることを特徴とするマイクロプロセッサ・システム。 - 前記非同期インターフェースが、前記周辺バスに結合された第１ポートと前記メイン・バスに結合するよう配置された第２ポートとを有する二重ポート・メモリによって構成される請求項１記載の周辺モジュール。
- 前記周辺処理手段が、周辺プロセッサおよびメモリを備える請求項１記載の周辺モジュール。
- 前記周辺処理手段が、周辺プロセッサおよびメモリを備える請求項２記載のマイクロプロセッサ・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9600118.5 | 1996-01-04 | ||
| GB9600118A GB2308902B (en) | 1996-01-04 | 1996-01-04 | Peripheral module and microprocessor system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09190401A JPH09190401A (ja) | 1997-07-22 |
| JP4226668B2 true JP4226668B2 (ja) | 2009-02-18 |
Family
ID=10786591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35559896A Expired - Fee Related JP4226668B2 (ja) | 1996-01-04 | 1996-12-24 | 周辺モジュールおよびマイクロプロセッサ・システム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5751938A (ja) |
| EP (1) | EP0783153B1 (ja) |
| JP (1) | JP4226668B2 (ja) |
| DE (1) | DE69619355T2 (ja) |
| GB (1) | GB2308902B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19646387A1 (de) * | 1996-11-11 | 1998-05-20 | Telefunken Microelectron | Steuerverfahren für ein System, insbesondere für ein Sicherheitssystem in Kraftfahrzeugen |
| US7209490B2 (en) * | 2004-07-01 | 2007-04-24 | Temic Automotive Of North America, Inc. | Rapid vehicle bus network activity |
| DE102006032726B4 (de) * | 2006-07-14 | 2008-05-15 | Lucas Automotive Gmbh | Verfahren zum Synchronisieren von Komponenten eines Kraftfahrzeugbremssystems und elektronisches Bremssteuersystem |
| US20080208402A1 (en) * | 2007-02-23 | 2008-08-28 | Vhasure Shashikant G | Processor health check utilizing intelligent peripheral |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4079452A (en) * | 1976-06-15 | 1978-03-14 | Bunker Ramo Corporation | Programmable controller with modular firmware for communication control |
| JPS5810246A (ja) * | 1981-07-13 | 1983-01-20 | Nissan Motor Co Ltd | 車両用ディジタル制御装置 |
| JPH0811942B2 (ja) * | 1984-07-11 | 1996-02-07 | 株式会社日立製作所 | エンジン制御装置 |
| IT1184553B (it) * | 1985-05-07 | 1987-10-28 | Honeywell Inf Systems | Architettura di sistema a piu' processori |
| CA1257400A (en) * | 1985-05-21 | 1989-07-11 | Akihiro Sera | Input/output control system |
| JPS6375955A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | プログラムモ−ド・アクセス制御方式 |
| JPH0233645A (ja) * | 1988-07-22 | 1990-02-02 | Mitsubishi Electric Corp | コンピュータ |
| US4912633A (en) * | 1988-10-24 | 1990-03-27 | Ncr Corporation | Hierarchical multiple bus computer architecture |
| US5019980A (en) * | 1989-07-14 | 1991-05-28 | The Boeing Company | General purpose avionics display monitor |
| JP3165430B2 (ja) * | 1990-08-10 | 2001-05-14 | マツダ株式会社 | 車両用多重伝送装置 |
| GB2248128A (en) * | 1990-09-10 | 1992-03-25 | Online Computing Ltd | A single board computer |
| GB9108599D0 (en) * | 1991-04-22 | 1991-06-05 | Pilkington Micro Electronics | Peripheral controller |
| US5751975A (en) * | 1995-12-28 | 1998-05-12 | Intel Corporation | Method and apparatus for interfacing a device compliant to a first bus protocol to an external bus having a second bus protocol and for providing virtual functions through a multi-function intelligent bridge |
-
1996
- 1996-01-04 GB GB9600118A patent/GB2308902B/en not_active Expired - Fee Related
- 1996-12-09 DE DE69619355T patent/DE69619355T2/de not_active Expired - Lifetime
- 1996-12-09 EP EP96119691A patent/EP0783153B1/en not_active Expired - Lifetime
- 1996-12-17 US US08/768,765 patent/US5751938A/en not_active Expired - Lifetime
- 1996-12-24 JP JP35559896A patent/JP4226668B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0783153B1 (en) | 2002-02-20 |
| JPH09190401A (ja) | 1997-07-22 |
| DE69619355T2 (de) | 2003-01-30 |
| EP0783153A1 (en) | 1997-07-09 |
| DE69619355D1 (de) | 2002-03-28 |
| GB2308902B (en) | 2000-03-29 |
| US5751938A (en) | 1998-05-12 |
| GB2308902A (en) | 1997-07-09 |
| GB9600118D0 (en) | 1996-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5276823A (en) | Fault-tolerant computer system with redesignation of peripheral processor | |
| US4965718A (en) | Data processing system incorporating a memory resident directive for synchronizing multiple tasks among plurality of processing elements by monitoring alternation of semaphore data | |
| US5317726A (en) | Multiple-processor computer system with asynchronous execution of identical code streams | |
| US5890003A (en) | Interrupts between asynchronously operating CPUs in fault tolerant computer system | |
| JP2782367B2 (ja) | 低電力モードを有するデジタル計算システム | |
| US5384906A (en) | Method and apparatus for synchronizing a plurality of processors | |
| EP2210153B1 (en) | Industrial controller using shared memory multicore architecture | |
| JPS636894B2 (ja) | ||
| JP4226668B2 (ja) | 周辺モジュールおよびマイクロプロセッサ・システム | |
| WO1999031564A2 (en) | System and method for fault detection in microcontroller program memory | |
| JP2855633B2 (ja) | マルチプロセッサシステムにおけるデュアルポートメモリの故障診断装置 | |
| JPS6113626B2 (ja) | ||
| KR19990057809A (ko) | 오류 방지 시스템 | |
| JPH07114521A (ja) | マルチマイクロコンピュータシステム | |
| JP2003196251A (ja) | マルチｃｐｕシステム | |
| JP2000076089A (ja) | 多重系処理装置 | |
| JPS61184645A (ja) | 割込制御方式 | |
| JPS60157641A (ja) | 優先選択方式 | |
| JPH0844674A (ja) | プロセッサ | |
| JPH0140368B2 (ja) | ||
| JPH0553848A (ja) | フオールトトレラントシステム | |
| JPH0473183B2 (ja) | ||
| JPH09198355A (ja) | プロセッサシステム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20040927 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060424 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060516 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060620 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060920 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060925 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061211 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070828 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071226 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080131 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081118 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081127 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121205 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131205 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |