DE69619355T2

DE69619355T2 - Peripheriemodul und Mikroprozessorsystem

Info

Publication number: DE69619355T2
Application number: DE69619355T
Authority: DE
Inventors: Giuseppe Amato; Roland Schwarz; Wilhard C. Wendorff
Original assignee: Motorola Inc
Current assignee: NXP USA Inc
Priority date: 1996-01-04
Filing date: 1996-12-09
Publication date: 2003-01-30
Anticipated expiration: 2016-12-10
Also published as: GB2308902B; DE69619355D1; JPH09190401A; US5751938A; JP4226668B2; GB9600118D0; EP0783153B1; EP0783153A1; GB2308902A

Description

Gebiet der Erfindung

Diese Erfindung betrifft ein programmierbares Peripheriemodul eines Mikroprozessorsystems.

Hintergrund der Erfindung

Eingebettete Echtzeit-Mikroprozessorsysteme, wie jene, die mit Fahrzeuganwendungen verbunden sind, erfordern eine bedeutende Prozessorleistung. Eine große Verarbeitungsleistung und Geschwindigkeit wird für die Motor/Getriebesteuerung und die Fahrzeugsteuerung, einschließlich ABS (Automatisches Bremssystem) und Aufhängung benötigt. Intelligente Transportsysteme (ITS), die beispielsweise Fahrzeugkollisionen voraussehen, Erfassungs-, Navigations- und Autobahnsysteme können zukünftig die Anforderung an den Prozessor ansteigen lassen.
Hochleistungs-Mikroprozessorkerne werden bereits in solchen eingebetteten Steuerungsanwendungen verwendet. Diese Hochleistungs-Mikroprozessorkerne verwenden Techniken wie Cache, Super-Skalar-Architektur, Prozessoreinheiten mit Pipeline-Verarbeitung und Vorhersage von Programmverzweigungen.
Diese Techniken verbessern die Leistungsfähigkeit eines Prozessors im Fall eines hochgradig synchronen Programmablaufs bedeutend. Die Leistungsfähigkeit ist jedoch wesentlich vermindert, wenn der synchronen Programmablauf durch asynchrone Ereignisse unterbrochen wird, da spekulativ ausgeführte Schritte umgekehrt sowie Pipelines geleert und neu gefüllt werden müssen.
Ferner wurden diese höheren Mikrosteuereinheitskerne entwickelt, um dynamische Systemkonfigurationen, wie jene, die für eine Arbeitsstation benötigt werden, zu unterstützen. Dies führt zu einer großen Anzahl von Registern. Eingebettete Steuereinheiten verwenden lediglich statische Konfigurationen, müssen jedoch andererseits auf Unterbrechungen schnell reagieren. Diese große Anzahl von Registern verlangsamt die Reaktionszeit eines Prozessorkerns bei einer externen Unterbrechung, da u. a. eine gewaltige Datenmenge auf Stapelbereichen gesichert werden muss.
Außerdem beträgt die Verarbeitungsbreite der Eingangsdaten für eine im Fahrzeug eingebettete Steuereinheit 8 bis 12 Bit. Die Vorverarbeitung und sogar die Verarbeitung eines Großteils der Daten erfolgt lediglich bei 16 Bit-Verarbeitungsbreite. Deswegen verbessert die Verwendung von 32 Bit- Architekturen für diese Algorithmustypen die Programm- und Datenspeicherbenutzung bedeutend, wobei die Hardware der 32 Bit-Architektur lediglich teilweise ausgelastet wird.
Ein hierarchisches Mehrbus-Computersystem ist in EP 0 366 361 offenbart. In US 5.313.104 ist ein Fahrzeug-Steuerungssystem über mehrere Übertragungsleitungen offenbart.
Viele externe asynchrone Ereignisse benötigen lediglich eine geringe Prozessorleistung, um ein Ausgangssignal zu erzeugen, z. B. löst eine Winkeleingabe die Datenabtastung für die Klopferfassung aus. Typische bekannte Architekturen besitzen wenige oder keine Zwischenverbindungen zwischen I/O-Modulen. Bei der Klopferfassung, wobei ein Zeitgeber ein Unterbrechungssignal für die Datenabtastung zur Kopferfassung erzeugt, bedient der Kern der Mikrosteuereinheit diese Unterbrechung und startet einen A/D-Umsetzer, um die Daten abzutasten.
Schließlich erfolgt bei höheren Kernen keine besondere Unterstützung von Ausfall-Sicherheitskonzepten. Wenn ein redundantes Modul/Ausführungseinheit ausfällt, ist im Kern keine Prozedur/Hardware zur Erfassung oder Behandlung der Eventualität implementiert. Sicherheitsrelevante eingebettete Echtzeit-Anwendungen (z. B. ABS, Motormanagement, Getriebesteuerung, Airbag) erfordern einen Mechanismus, um Fehler der Mikrosteuereinheit zu erfassen und auf diese automatisch zu reagieren.
Einfache Lösungen bestehen darin, die Steuereinheit im Fehlerfall abzuschalten oder eine zusätzliche redundante Hardware vorzusehen, um ein Reservesystem mit reduzierter Funktionalität zu schaffen, damit ein minimaler Betrieb aufrechterhalten wird ("eingeschränkter Heimfahr-Modus"), um das System lauffähig zu halten, wenn ein Fehler auftritt. Dies erhöht die Notwendigkeit für zusätzliche redundante Hardware, wie etwa eine zweite redundante Mikrosteuereinheit mit allen I/O-Schaltungen, Schutzschaltungen, Taktschaltungen usw.
Diese Erfindung zielt darauf hin, ein Peripheriemodul zu schaffen, das die oben erwähnten Nachteile vermindert.

Zusammenfassung der Erfindung

Gemäß der vorliegenden Erfindung wird ein Peripheriemodul geschaffen, das mit einem Mikroprozessorsystem verwendet wird und so beschaffen ist, dass es an wenigstens ein Untermodul des Systems angeschlossen wird, wobei das Modul umfasst und gekennzeichnet ist durch: einen Peripheriebus, der so beschaffen ist, dass er mit dem wenigstens einen Untermodul verbindet, eine asynchrone Schnittstelle zum Verbinden des Peripheriebusses mit dem Hauptbus des Mikroprozessorsystems, wobei der Hauptbus mit einem Hauptprozessor des Mikroprozessorsystems verbunden ist; und periphere Verarbeitungsmittel, die mit dem Peripheriebus verbunden sind und so beschaffen sind, dass sie die Aktivitäten des wenigstens einen Untermoduls verwalten, wobei die peripheren Verarbeitungsmittel so beschaffen sind, dass sie zum Verwalten des wenigstens einen Untermoduls mit Daten programmiert werden, und außerdem so beschaffen sind, dass sie das Mikroprozessorsystem steuern, wenn im Hauptprozessor ein Fehler auftritt.
Die asynchrone Schnittstelle umfasst vorzugsweise einen Zweiport-Speicher mit einem ersten Port, der mit dem Peripheriebus verbunden ist, und einem zweiten Port, der so beschaffen ist, dass er mit dem Hauptbus verbindet. Die peripheren Verarbeitungsmittel enthalten vorzugsweise einen Peripherieprozessor und einen Speicher.

Kurze Beschreibung der Zeichnung

Nun wird eine beispielhafte Ausführung der Erfindung mit Bezug auf die Zeichnung beschrieben, die ein erfindungsgemäßes Peripheriemodul zeigt, das in einem Mikroprozessorsystem enthalten ist.

Detaillierte Beschreibung einer bevorzugten Ausführung

In der einzigen Zeichnungsfigur ist ein Mikroprozessorsystem 10 gezeigt, das einen Hauptprozessor 30, einen Hauptspeicher 40, verschiedene höhere Module 50, 60, ein Peripheriemodul 100 und einen Hauptbus 20, der alle obengenannten Vorrichtungen miteinander verbindet, enthält.
Das Peripheriemodul 100 enthält eine asynchrone Busschnittstelle 125, eine Unterbrechungseinheit 127, einen Peripherieprozessor 130, einen Peripheriespeicher 135 und mehrere Untermodule 140, 150, die später beschrieben werden. Alle Elemente des Peripheriemoduls sind durch einen Peripheriebus 120 miteinander verbunden.
Die asynchrone Busschnittstelle 125 ist ein Zweiport- Speicher, der zwischen den Hauptbus 20 und den Peripheriebus 120 geschaltet ist und einen asynchronen Datentransfer zwischen dem Hauptbus 20 und dem Peripheriebus 120 ermöglicht.
Die asynchrone Busschnittstelle 125 ist so beschaffen, dass sie asynchron ist, um die unterschiedlichen Takte im Hauptprozessor 30 und im Peripherieprozessor 130 zu berücksichtigen. Die asynchrone Busschnittstelle 125 ist außerdem so beschaffen, dass sie einen direkten Zugriff des Hauptprozessors 30 auf alle mit dem Peripheriebus 120 verbundenen Untermodule 140, 150 ermöglicht.
Jedes Untermodul 140, 150 besitzt eine Peripheriebus- Schnittstelle und kann unter der Verwaltung des Peripherieprozessors 130 als ein Bus-Slave betrieben werden, wenn es eine geforderte Datenlese- oder Datenschreiboperation ausführt. Wenn alternativ die Busherrschaft des Peripheriebusses 120 an eines der Untermodule 140, 150 gewährt wurde, wirkt dieses Untermodul dann als Bus-Master, wenn es Datenlese- oder Datenschreiboperationen auslöst.
Um den Aufwand der Busschnittstelle zu reduzieren, ist als Peripheriebus 120 ein taktsynchroner Bus vorzuziehen. Die Busbreite beträgt 16 Bit für Daten und bis zu 8/16 Bit für die Adressierung. Die Untermodule können eine Mischung aus 16 Bit-, 12 Bit- und 8 Bit-Anordnungen sein, deshalb ist ein nicht ausgerichteter Datenzugriff bevorzugt. Außerdem ist ein speicherabgebildetes Adressierungsschema bevorzugt. Um den Datentransfer zu beschleunigen, wird ein überlappender Adress/Datenzyklus favorisiert. Es können Unterbrechungsmechanismen konfiguriert sein, um eine Kommunikation zwischen Eingabe/Ausgabemodulen (möglicherweise über eine Unterbrechungsbehandlungseinheit) zu ermöglichen. Die Ebene der Untermodule 140, 150 sollte standardisiert sein, um zwei, drei oder vier Reihen von Untermodulen im Peripheriemodul 100 zu ermöglichen, die durch eine oder zwei Buszeilen verbunden sind.
Die Untermodule 140, 150 sind Standard-Eingabe/Ausgabemodule entweder mit oder ohne interner Verarbeitungsleistung (aneinandergereihte intelligente I/O-Module). Es ist selbstverständlich, dass die Zweiprozessor-Architektur lediglich sehr einfache Untermodule (ohne eigene Steuerung) benötigt, da sie die "Verarbeitungsleistung" des Peripherieprozessors 130 gemeinsam nutzen.
Die hauptsächliche Hardware, die für den Taktgeber benötigt wird, sind ein Komparator, Signalspeicher und ein Verbindungsregister. Diese sind erforderlich, um zu garantieren, dass geplante Ereignisse in einem sehr genauen Zeitrahmen erzeugt werden. Die Option des Verbindungsregisters bietet die Möglichkeit, weitere Ereignisse auszulösen, die bereits durch den Peripherieprozessor programmiert sind.
Der Peripherieprozessor 130 besitzt einen RISC-Befehlssatz. Die arithmetische Leistungsfähigkeit sollte während der Entwicklungsphase skalierbar sein, um Anwendungen mit Hochleistungs-Datenvorverarbeitung sowie außerdem Anwendungen mit Standard-I/O-Behandlung zu dienen, z. B. eine unabhängige arithmetische Einheit, auf die über eine Untermenge des Befehlssatzes zugegriffen wird. Er enthält ein Reaktionsschema für schnelle Unterbrechungen, z. B. Schattenregister, Register mit geringer Größe, eine Arithmetikeinheit, die jeweils unterbrochen werden können. Die Größe von Schattenregistern sollte nicht zu groß sein, da die Unterbrechungsverschachtelung für typische eingebettete Datenbehandlungsroutinen im Bereich 3 bis 4 liegt. Der Befehlssatz sollte für die Behandlung von Daten optimiert sein. Er sollte eine Harvard- Architektur mit einem separaten Programm- und Datenbus aufweisen. Er muss Fehlersuchmöglichkeiten unterstützen, z. B. Hintergrund-Fehlersuchmodus, Binärabtastung. Ein Befehlssatz, der dem Befehlssatz des Hauptprozessors ähnlich ist, würde die Software-Entwicklungskosten in der Phase der Software-Partitionierung vermindern (derselbe Code, wenn die Routine oder ein Teil von ihr auf dem Peripherieprozessor 130 oder auf dem Hauptprozessor 30 läuft). Dies würde den Aufwand für die benötigte Fehlersuche weiter reduzieren.
Die Leistungsfähigkeit des Peripherieprozessors 130 sollte ausreichend groß sein, um eine fehlertolerante Funktionalität zu unterstützen. Deshalb muss dieser Prozessor während der Entwicklungsphase so konfiguriert werden, dass er z. B. eine separate Leistungsversorgung (nicht dieselbe wie die MCU) und eine separate Taktschaltung (z. B. einen Reserve-RC- Oszillator) besitzt. Dies ermöglicht, den Peripherieprozessor beim Ausfall des Hauptprozessors 30 als Reserve-Verarbeitungsvorrichtung zu verwenden. Dies ermöglicht die sehr siliziumsparende Lösung bei der Ausfallreserve oder bei der Ausfallerfassung von sicherheitsrelevanten Anwendungen, beispielsweise in Fahrzeuganwendungen (ABS, Motormanagement, Airbag usw.).
Das Peripheriemodul 135 ist mit dem Peripherieprozessor 130 über einen direkten Programmbus 137 verbunden. Der Peripheriespeicher ist außerdem mit dem Hauptbus 20 verbunden und ist so beschaffen, dass er Daten speichert, die bei der Verwaltung der Untermodule 140, 150 verwendet werden können.
Die Unterbrechungseinheit 127 ist mit der asynchronen Busschnittstelle 125 verbunden und stellt programmierbare Zusatzeinrichtungen bereit, um eine Unterbrechung von einem der Untermodule 140, 150 zu einem oder mehreren der anderen Untermodule 140, 150 zu leiten. Dies ermöglicht einem Taktgeber, periodische Unterbrechungssignale zu erzeugen, die verschiedene Untermodule anregen, eine Aktion zu beginnen, wie etwa eine Datenabtastung, eine Datenausgabe usw. die Unterbrechungseinheit 127 kann außerdem die Synchronisation von Ereignissen zwischen dem Hauptprozessor 30 und peripheren Routinen bewerkstelligen.
Der Hauptprozessor 30 verarbeitet die Standard-Verarbeitungsalgorithmen, die den Peripherieprozessor 130 zur Vorverarbeitung der Daten verwenden. Lediglich eine Untermenge der Vorverarbeitungstasks erfolgt redundant durch den Hauptprozessor 30, um Fehler im Peripherieprozessor 130 zu erfassen. In ähnlicher Weise betreibt der Peripherieprozessor einen vereinfachten Algorithmus der Steuereinheit, um Fehler im Hauptprozessor 30 zu erfassen. Im Fehlerfall muss der fehlerhafte Prozessor durch (nicht gezeigte) zusätzliche Software/Hardware erfasst werden und der fehlerfreie Prozessor betreibt einen vereinfachten Algorithmus der Steuereinheit, um das System 10 am Laufen zu halten.
Es ist für einen Fachmann selbstverständlich, dass zu der einen obenbeschriebenen Ausführung alternative Ausführungen möglich sind. Beispielsweise könnte die Unterbrechungseinheit 127 in der asynchronen Busschnittstelle 125 integriert sein.

Claims

1. Peripheriemodul (100) zur Verwendung in einem Mikroprozessorsystem (10) und so beschaffen, dass wenigstens ein Untermodul (140, 150) des Systems angeschlossen werden kann, wobei das Modul umfasst und gekennzeichnet ist durch:

- einen Peripheriebus (120), der so beschaffen ist, dass das wenigstens eine Untermodul angeschlossen werden kann;

- eine asynchrone Schnittstelle (125) zum Anschließen des peripheren Busses an einen Hauptbus (20) des Mikroprozessorsystems, wobei der Hauptbus mit einem Hauptprozessor (30) des Mikroprozessorsystems verbunden ist; und

- periphere Verarbeitungsmittel (130), die an den peripheren Bus angeschlossen sind, und so beschaffen sind, daß sie die Aktivitäten des wenigstens einen Untermoduls verwalten;

wobei die peripheren Verarbeitungsmittel so beschaffen sind, dass sie mit Daten für die Verwaltung des wenigstens einen Untermoduls programmiert werden und das Mikroprozessorsystem steuern, falls im Hauptprozessor ein Fehler auftritt.

2. Peripheriemodul (100) nach Anspruch 1, bei dem die asynchrone Schnittstelle (125) einen Zweiport-Speicher umfasst, wobei ein erster Port an den Peripheriebus (120) angeschlossen und zweiter Port für eine Verbindung mit dem Hauptbus (20) beschaffen ist.

3. Peripheriemodul (100) nach Anspruch 1, bei dem die peripheren Verarbeitungsmittel (130) einen Peripherieprozessor (130) und einen Speicher (135) umfassen.