JP4204524B2 - 解析処理装置 - Google Patents

解析処理装置 Download PDF

Info

Publication number
JP4204524B2
JP4204524B2 JP2004215050A JP2004215050A JP4204524B2 JP 4204524 B2 JP4204524 B2 JP 4204524B2 JP 2004215050 A JP2004215050 A JP 2004215050A JP 2004215050 A JP2004215050 A JP 2004215050A JP 4204524 B2 JP4204524 B2 JP 4204524B2
Authority
JP
Japan
Prior art keywords
layer
model
data
analysis
assigned
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004215050A
Other languages
English (en)
Other versions
JP2006039692A (ja
Inventor
亨 岡崎
鉄平 岩瀬
学 垣野
宏章 藤原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2004215050A priority Critical patent/JP4204524B2/ja
Publication of JP2006039692A publication Critical patent/JP2006039692A/ja
Application granted granted Critical
Publication of JP4204524B2 publication Critical patent/JP4204524B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は各種の電子機器の電子回路の構築に使用されるn層(nは2以上の整数)からなる解析対象物の解析処理装置に関するものである。
電子機器の小型化を目的として、最近では、電子部品の高密度実装のために、多層配線基板が電子回路の構築に採用されている。多層配線基板の各レイヤーの配線パターンは、CADに回路データを入力することによって、電気性能を満足した多層配線パターンを得ることができる。
しかし、多層配線基板の各レイヤーの材質や配線パターンの幅、言い換えると、配線パターンの銅箔部分の残存率の違いや、内部に組み込まれる電子部品の剛性の違い、ビヤホールの位置や数などによって、完成した多層配線基板の機械的な性能が変動する。具体的には、作用する外力や温度変化によって多層配線基板に限界以上の反りが発生し、多層配線基板に動作不良が発生する可能性が残されている。
そのため、従来では(特許文献1)に見られるように、基板の外形形状であるパターン,厚みのデータより各層毎に3次元モデルを作成し、各層の3次元モデルを積み重ねて基板全体のソリッドモデルを作成し、このソリッドモデルに外力や温度変化を与えた場合のソリッドモデルの形状変化が許容範囲の変形かどうかを判断し、形状変化が許容範囲を越えた変形の場合には、前記CADによる設計段階にフィードバックして、機械的な性能を満足した多層配線基板を設計している。
なお、上記の「ソリッドモデル」自体の考え方は、立体的な各種の工業部品の応力解析の分野で確立されて採用されている理論であって、(非特許文献1)等に詳しい。
特開2004−13437 「有限要素法ハンドブックI基礎編」 鷲津久一郎 宮本 博 著、(株)培風館 1989年2月25日初版第5刷発行
しかし、高精度の解析結果を期待するためには、各層の平面内の分割数を多くすることが必要であって、要素数が膨大になって、計算コストがかかる。さらに、外形の縦横サイズ比の許容範囲が狭く、薄型の多層配線基板に使用した場合には、計算コストをかけた割には精度の向上を期待できないのが現状である。
本発明は、前記従来の課題を解決するもので、n層(nは2以上の整数)からなる解析対象物解析処理装置を提供することを目的とする。
本発明の請求項1記載の解析処理装置は、n層(nは2以上の整数)からなる解析対象物の各層を複数のセルに分割する要素分割手段と、第1層に対する前記分割されたセルごとに予め設定した閾値に基づき材料種類を割り当て、割り当てられた各セルと予め準備された前記解析対象物の外形データと第1層の組成データに基づいて第1層の単層モデルを生成し、続いて第2層に対する前記分割されたセルごとに予め設定した閾値に基づき材料種類を割り当て、割り当てられた各セルと予め準備された前記解析対象物の外形データと第2層の組成データに基づいて第2層の単層モデルを生成し、順次第3層〜第n層までの各単層モデルを順次生成する材料種類割り当て手段と、前記第1層の単層モデルの2次元データに第1層の厚みデータと積層順序を付与し、続いて前記第2層の単層モデルの2次元データに第2層の厚みデータと積層順序を付与し、続いて第3層〜第n層までの各単層モデルの2次元データに各層に対応する厚みデータと積層順序を付与し、3次元の積層シェルモデルを生成する解析モデル作成処理手段と、前記積層シェルモデルから中立面の位置を計算し、前記中立面の位置に境界条件を付与し前記中立面の2次元の変形量を計算し、前記中立面の前記変形量と第1層〜第n層の前記厚みデータを用いて前記積層シェルモデルの変形量を計算する計算処理手段とを有したことを特徴とする。
本発明の請求項2記載の解析処理装置は、解析対象物は、多層配線基板であることを特徴とする
本発明の解析処理装置によると、計算された積層シェルモデルの中立面の位置に境界条件を付与し中立面の変形量を計算し、前記中立面の変形量に第1層〜第n層の厚みデータを用いて積層シェルモデルの変形量を計算して解析対象物の変形とするので、短時間で精度が良好な解析結果を得ることができる。
以下、本発明の解析処理装置を具体的な各実施の形態に基づいて説明する。
(実施の形態1)
図1は解析処理装置を示している。
処理の開始に際しては、解析を受ける多層配線基板の外形形状1と各層の配線パターンのデータ2を第1ファイルM1として用意し、多層配線基板の中に配線パターンやビアなどの他に、部品が配置されている場合には、部品種類3と形状4と位置5とのデータを第2ファイルM2として用意する。
第1ファイルM1は、具体的には、図2に示すように多層配線基板を第1層〜第n層に分離し、第1層,第3層,第5層,・・・,第n層が配線層、第2層,第4層,・・・,第(n−1)が絶縁層である。
電子計算機6のステップS101では、第1ファイルM1に基づいて要素分割処理を実行する。要素分割処理は、第1層,第3層,第5層,・・・の各配線層を複数のコアに要素分割する。第1配線層の具体的例を図3(a)に示す。この図では基材7の上に目的形状の銅箔パターン8が形成されている。この場合、ステップS101では図3(b)に示すように第1配線層の平面内を同一の大きさのセルに区切って要素分割する。
ステップS102では、ステップS101で要素分割した各セルの分割データについて、要素材料種類のデータなどに基づいて図3(c)に示すように銅箔50%以上のセルを「全部が銅箔で覆われている」、50%未満のセルを「銅箔が無くて基材だけ」と言うように予め設定した閾値に基づいて各セルの要素判定を実施する。その材料種類の割り当て結果を図3(d)に示す。
基材と銅箔とが混在した第3配線層,第5配線層,・・・の残りの配線層についても、第1配線層と同様に同様の条件にて材料種類の割り当てを実行する。第2層,第4層,・・・,第(n−1)の絶縁層のように平面内の要素材料種類が一定である場合についても、下配線層と上配線層を接続するビアなどの有無によって、同様に各セルの要素判定を実施する。
なお、この際、第1層〜第n層のすべての層について、セルの形状と大きさは同一で、かつ各配線層の平面内をセルに分割している各グリッド線GXの交点の座標位置は一致している。
このようにして各層ごとの材料種類の割り当てが終わって第3ファイルM3に分割データ9,要素材料種類データ10としてファイルされた後に、ステップS103では、解析モデル作成処理が実行される。具体的には、ステップS102までの処理で作成された各層の2次元データに第1ファイルM1に基づいた各層の厚みデータと積層順を与えて、図4(a)から図4(b)に示すように3次元の積層シェルモデル11を作成してステップS104で第4のファイルM4に積層シェルモデル11としてファイルする。
多層配線基板の中に配線パターンやビアなどの他に、部品が配置されている場合には、第2ファイルM2の部品種類と形状と位置とに基づいてステップS103で作成した積層シェルモデルの該当位置に組み込んで積層シェルモデルデータ11とする。
第4ファイルM4には、解析を目的とする条件を表す境界条件12と、第1ファイルに基づいて多層配線基板の各材料の材料物性13が予め読み込まれている。
有限要素法を用いるときに必要となる境界条件12には、拘束条件と荷重条件がある。解析対象物の多層配線基板が取り付け支持されている状態を表すのが拘束条件である。荷重条件には、この多層配線基板のどこかに機械的にかかる力による機械荷重と、温度変化がもたらす解析対象物の膨張・収縮から発生する力による温度荷重がある。
前記材料物性13は、解析対象物の多層配線基板を構成する各材料ごとの固有値で、主に、各材料ごとのヤング率,ポアソン比,線膨張係数,熱伝導率,比熱,密度,輻射率,熱伝達率などが読み込まれている。
ステップS105では、第4ファイルM4の積層シェルモデル11と第4ファイルM4の材料物性13に基づいて、3次元積層シェルモデルの基準面の2次元モデルを計算する。具体的には、図5(a)に示すように、3次元の積層シェルモデル11に存在する仮想的な中立面14を計算する。この中立面14の位置が、積層シェルモデル11の上面から距離d1、積層シェルモデル11の下面から距離d2の位置であったとする。
さらにこのステップS105では、中立面14に前記境界条件12を与えた場合の中立面14の変形を計算し、変形した中立面を図5(b)に示す14Aとすると、この変形した中立面14Aの一方の面と他方の面に、板厚に基づく前記距離d1,d2を付加して多層配線基板の変形11Aを求める。
また、このステップS105では、応力解析の場合、変形11Aと前記厚み情報である各層の板厚とヤング率,ポアソン比,熱膨張係数の物性を用いて第1層〜第n層の各層の応力を計算する。
さらに、このステップS105では併せて熱伝導解析を実施するために、前記積層シェルの上面と下面に温度条件を与えて前記厚み情報である各層の板厚と熱伝導率,比熱,密度の物性を用いて第1層〜第n層の各層の温度を計算して積層シェルモデル11の温度を計算している。
ステップS106では、ステップS105の変形11Aの結果が反り(変位)15と各層の応力16として第5ファイルM5に読み込まれる。積層シェルモデル11の温度も第5ファイルM5に読み込まれる。
ステップS107では、ステップS106の第5ファイルM5を読み込んで、解析結果の変形,温度が条件を満たしているかどうかを判定し、条件を満たしていない場合には解析対象の製造に関するデータが書き込まれている第6ファイルM6のCADデータ17,CAMデータ18のパラメータの一部を変更して、これに基づいて第1ファイルM1や第2ファイルM2を変更して、上記の解析を繰り返す。
このように、ステップS105では、3次元の積層シェルモデルから中立面11への変換し、中立面14に境界条件12を作用させ二次元の変形,温度を計算し、厚み情報を付加して多層配線基板の外形を求めるという計算処理工程によって解析できるため、従来のように3次元の積層シェルモデルに境界条件を作用させ三次元の変形を計算している解析に比べて、数少ない計算ステップによってほぼ同様な精度の解析結果を得ることができる。
(実施の形態2)
上記の実施の形態の図3(c)に示した要素材料判定の工程では、基材7と銅箔パターン8とが混在する1つのセルについて、基材7と銅箔パターン8との比率に応じて、「すべてが基材7」または「すべてが銅箔パターン8」と材料物性値を判定して簡易的に処理したが、この(実施の形態2)では、各セルの銅箔パターン8の配線幅に応じて個別に材料物性値を判定して処理する点だけが異なっている。
図6と図7は(実施の形態2)を示す。
図6は図7(a)に示した単層モデルにおいて、単層モデルの面内での各セルAの材質を自動処理によって判定する処理ルーチンを示している。
図6のステップS1〜S11では各セルAを図7(b)に示すようにx軸方向に走査して銅箔パターン8のy軸方向の残銅率を計算している。ステップS12〜S17では各セルAを図7(c)に示すようにy軸方向に走査して銅箔パターン8のx軸方向の残銅率を計算している。
詳しくは、ステップS1では計算を開始する単層モデルが、第1層から第n層のうちの何れかを決めるために、デフォルト値j=0をセットする。
ステップS2では、ステップS1のデフォルト値j=0をインクリメントして第1層について計算することを宣言する。
ステップS3では、各層の配線パターンのデータ2の内で、前記ステップS2によってインクリメントされたj=1で指定される第1層の配線パターンについて図7(a)に示すように等分割のセルAに分割する。
ステップS4では、計算を開始するセルAを決めるために、デフォルト値i=0をセットする。
ステップS5では、ステップS4のデフォルト値i=0をインクリメントして要素番号1番のセルAについて計算することを宣言する。
ステップS6では、ステップS5によって宣言されたセルの中のx軸方向の走査位置を宣言するために、デフォルト値k=0をセットする。
ステップS7では、ステップS6のデフォルト値k=0をインクリメントして要素番号1番のセルAにおけるx軸方向の各位置における配線幅を計算することを宣言する。
ステップS8では、要素番号1番のセルAのx軸方向の位置がk=1における銅箔パターン8のy軸方向の長さRyを計算する。
ステップS9では、要素番号1番のセルAのすべてのx軸方向の位置について計算したかをチェックする。ここではk=1であるため、ステップS7に戻ってステップS7,ステップS8のルーチンを繰り返して、要素番号1番のセルAのすべてのx軸方向の位置について計算し終えた時にステップS9でこのルーチンから抜けてステップS10を実行する。
セルAの辺の長さを“1”とすればy軸方向に残されている銅の存在率は長さRy〜Ryの平均値となるため、これをy軸方向の平均残銅率とし、ステップS10では、それまでにステップS8で求めた各位置の銅箔パターン8のy軸方向の長さの平均値Vfを計算する。
Vf=(Ry+Ry+・・・・+Ry)/N
ステップS11では、y軸方向の等価物性値Eyを計算する。
=E(1− Vf)+ECU・Vf
なお、Eは基材7の物性値、ECUは銅箔パターン8の物性値である。
ステップS12では、y軸方向の走査位置を宣言するために、デフォルト値k=0をセットする。
ステップS13では、ステップS12のデフォルト値k=0をインクリメントして要素番号1番のセルAにおけるy軸方向の各位置における配線幅を計算することを宣言する。
ステップS14では、図7(c)に示すように、要素番号1番のセルAのy軸方向の位置がk=1における銅箔パターン8のx軸方向の長さRxを計算する。
ステップS15では、要素番号1番のセルAのすべてのy軸方向の位置について計算したかをチェックする。ここではk=1であるため、ステップS13に戻ってステップS13,ステップS14のルーチンを繰り返して、要素番号1番のセルAのすべてのy軸方向の位置について計算し終えた時にステップS15でこのルーチンから抜けてステップS16を実行する。
ステップS16では、それまでにステップS14で求めた各位置の銅箔パターン8のx軸方向の長さの平均値Vfを計算する。
Vf=(Rx+Rx+・・・・+Rx)/N
ステップS17では、x軸方向の等価物性値Eを計算する。
=E(1− Vf)+ECU・Vf
ステップS18では、ステップS2とステップS5で宣言した第1層の要素番号1番のセルAに対応付けて、図1に示した第4ファイルM4に、配線幅に応じた材料物性値を書き込む。
ステップS19では、ステップS5で宣言した第1層のすべてのセルAについてステップS18を実施したかをチェックする。ここではi=1であるため、ステップS5に戻ってi=2にインクリメントして、第1層の要素番号2番のセルAについてステップS18までのルーチンを繰り返して、要素番号2番のセルAについて計算し終えた時にステップS17でこのルーチンから抜けてステップS20を実行する。
ステップS20では、積層されたすべての層1〜mについてステップS18を実施したかをチェックする。ここではj=1であるため、ステップS2に戻ってj=2にインクリメントして、第2層〜第m層についてステップS18までのルーチンを繰り返して、第m層について計算し終えた時にステップS20でこのルーチンから抜けて配線幅に応じた材料物性の収集処理を完了する。
このように、各セルでの配線幅に応じて材料物性を決めているので、この材料物性13に基づいて中立面14の変形を計算し、さらに中立面14の一方の面と他方の面に板厚を付加して多層配線基板の外形を求めることによって、より高精度の解析を実現できる。
(実施の形態3)
上記の各実施の形態では、すべての単層モデルの面内での要素分割のセルの形状と大きさが同一であるとして説明したが、面内変形が発生しないまたは小さい範囲については、単層モデルの面内での要素分割のセルの形状と大きさがその他の範囲とは異ならせてモデル規模を低減させることができる。
つまり、基材7と銅箔パターン8が混在しているエリアはセルAの大きさを、基材7または銅箔パターン8だけのどちらかの材料だけで占められているエリアよりも小さく分割する。
具体的には、予め粗く分割した各セルに対して、第1のファイルM1の各層の配線パターンのデータ2から残銅率を読み出し、残銅率20%以下は基材7で占められていると見なして、前記粗く分割したセルをそれ以上に細かく分割しない。残銅率80%以上は銅箔パターン8で占められていると見なして、前記粗く分割したセルをそれ以上に細かく分割しない。残銅率20%以上80%未満については、基材7と銅箔パターン8とが混在していると見なして、前記粗く分割したセルの内部を細かく再分割する。
再分割した後の細かいセルについて、上記の処理を繰り返して、残銅率20%以上80%未満については、再分割後のセルの内部をさらに細かく再分割する処理を繰り返す。図8(a)は分割前の単層モデルを示し、図8(b)は再分割後の単層モデルを示し、メッシュの目の大小がセルの大きさの違いを表している。
この場合の処理のフローチャートを図9に示す。
ステップS1では、単層モデルを最小限の分割数で等間隔に分割する。ここでは初期分割を(a)に示すように4×4とする。
ステップS2では、x軸方向の4つのセルS11,S12,S13,S14を(b)に示すように、まとめて行要素を選択する。
ステップS3では、ステップS2で抽出したセルS11〜S14のすべてについて、基板CADの配線パターン、具体的には、第1のファイルM1の各層の配線パターンのデータ2から(c)に示すように残銅率を計算する。この例では、セルS11〜S13の何れも残銅率が25%、セルS14の残銅率が50%であった。
ステップS4では、ステップS3で計算した全要素の残銅率が20%以下または80%以上かをチェックする。この例では、ステップS4において“NO”と判定されてステップS5を実行する。ステップS5では、(d)に示すように軸方向に2つに再分割してステップS6を実行する。ステップS4において“YES”と判定され他場合にはステップS5を飛び越してステップS6を実行する。
ステップS6では、(a)に示した単層モデルの行要素のすべてについてステップS2とステップS6の間のルーチンを実行したかチェックし、すべての単層モデルについてステップS2とステップS6の間のルーチンを実行して必要な再分割が完了すると、次にステップS7を実行する。
ステップS7では、y軸方向の4つのセルS11,S21,S31,S41を(e)に示すように、まとめて列要素を選択する。
ステップS8では、ステップS7で抽出したセルS11〜S41のすべてについて、第1のファイルM1の各層の配線パターンのデータ2から(f)に示すように残銅率を計算する。この例では、セルS11,S21,S31,S41の残銅率が20%,15%,10%,20%であった。
ステップS9では、ステップS8で計算した全要素の残銅率が20%以下または80%以上かをチェックする。この例では、ステップS9において“YES”と判定されてステップS10を飛び越してステップS11を実行する。ステップS8で計算した全要素の残銅率が20%以下または80%以上でない場合には、ステップS9において“NO”と判定されてステップS10を実行する。ステップS10を実行した場合には、(g)に仮想線で示すようにy軸方向に再分割する。
ステップS11では、(a)に示した単層モデルの列要素のすべてについてステップS2とステップS6の間のルーチンを実行したかチェックし、すべての単層モデルについてステップS7とステップS11の間のルーチンを実行して必要な再分割が完了すると、次にステップS12を実行する。
ステップS12では、以上のフローで再分割されたセルについて要素番号を付けてセルとして取り扱う。
ステップS13では、ステップS5とステップS10の少なくとも一方を実行したかチェックし、一方でも実施した場合には、ステップS2に戻って処理を繰り返す。
この図9の処理を各層の単層モデルについて実行して積層シェルモデル11を作成する。
このように、配線パターンの配置が複雑であり、反り(変位)を精度よく計算したい領域は細かく、そうでない領域は粗くメッシュ分割することにより、換言すると、面内変形が発生しないまたは小さい範囲については、単層モデルの面内での要素分割のセルの形状と大きさがその他の範囲とは異ならせることによって、配線パターンの配置に応じた適正なセル数によって、少ない計算時間で、精度のよい解析結果を得ることができる。
なお、図9におけるメッシュ分割の制約条件として、層方向の分割形状はすべて同じであることと、直交系で分割されていることが必要である。したがって、多層配線基板の積層シェルモデルを作成する場合には、各単層モデルを積層した際に、層方向に分割形状が異なる要素については、最小となるセルのサイズにあわせて全層を再分割するか、もしくは、あらかじめ図9のステップS2およびS7において、x軸方向に選択する行要素は単層のセルS11〜S14だけでなく、全層のS11〜S14およびS11〜S41であるとし、それら全ての要素について後のステップS4およびステップS8での残銅率のチェックの対象とするとともに、ステップS12における分割を全ての層に反映させておく。
上記の各実施の形態において、部品が搭載されている多層配線基板にあっては、部品が多層配線基板の内部に配置されていたが、多層配線基板の上に実装された部品を有しているものについても同様に解析評価することができる。この場合には、実装された部品に最も近い層の単層モデルを計算する際にその部品の材料物性を含んでモデルが計算され、表面実装された部品の接合部をシェルまたは梁によってモデル化することによって解析できる。
上記の各実施の形態では、板状体が多層配線基板の場合を例に挙げて説明した。この多層配線基板であっても内部に部品が形成されている形態や表面に部品が実装されている形態を具体的に説明しているように、前記板状体はフリップチップ実装用チップ、マルチチップモジュール、BGA(Ball Grid Array )、CSP(Chips Scale Package)などの各種の形状の半導体集積回路パッケージをこれと見なして、境界条件に対する変形、温度などについて解析して、少ない計算ステップによって短時間に解析結果を得ることができた。
上記の各実施の形態では、板状体が表面がフラットな板の場合を例に挙げて説明したが、曲率を持った板であっても同様に実施できる。
本発明によると、多層配線基板、半導体集積回路などの板状体の応力解析を、少ない計算ステップによって短時間に解析結果を得ることができ、特に生産ラインでのCADデータの変更修正、CAMデータの変更修正に有効である。
本発明の解析処理装置の構成 同実施の形態の多層配線基板の分解図 同実施の形態の単層モデルにおける材料種類の割り当て工程の説明図 同実施の形態の単層モデルを積層した積層シェルモデルの説明図 同実施の形態の積層シェルモデルから計算した中立面の説明図 材料種類の割り当て工程の別の実施の形態のフロー図 図6の説明図 単層モデルのセル分割前と再分割してセルの大きさが異なる説明図 図8の処理を実行するフロー図
符号の説明
7 基材
8 銅箔パターン
11 積層シェルモデル
11A 変形した多層配線基板
14 中立面
14A 変形した中立面
d1 積層シェルモデル11の上面から距離
d2 積層シェルモデル11の下面から中立面14までの距離

Claims (2)

  1. n層(nは2以上の整数)からなる解析対象物の各層を複数のセルに分割する要素分割手段と、
    第1層に対する前記分割されたセルごとに予め設定した閾値に基づき材料種類を割り当て、割り当てられた各セルと予め準備された前記解析対象物の外形データと第1層の組成データに基づいて第1層の単層モデルを生成し、続いて第2層に対する前記分割されたセルごとに予め設定した閾値に基づき材料種類を割り当て、割り当てられた各セルと予め準備された前記解析対象物の外形データと第2層の組成データに基づいて第2層の単層モデルを生成し、順次第3層〜第n層までの各単層モデルを順次生成する材料種類割り当て手段と、
    前記第1層の単層モデルの2次元データに第1層の厚みデータと積層順序を付与し、続いて前記第2層の単層モデルの2次元データに第2層の厚みデータと積層順序を付与し、続いて第3層〜第n層までの各単層モデルの2次元データに各層に対応する厚みデータと積層順序を付与し、3次元の積層シェルモデルを生成する解析モデル作成処理手段と、
    前記積層シェルモデルから中立面の位置を計算し、前記中立面の位置に境界条件を付与し前記中立面の2次元の変形量を計算し、前記中立面の前記変形量と第1層〜第n層の前記厚みデータを用いて前記積層シェルモデルの変形量を計算する計算処理手段と
    を有した解析処理装置。
  2. 解析対象物は、多層配線基板であることを特徴とする請求項1に記載の解析処理装置。
JP2004215050A 2004-07-23 2004-07-23 解析処理装置 Expired - Fee Related JP4204524B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004215050A JP4204524B2 (ja) 2004-07-23 2004-07-23 解析処理装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004215050A JP4204524B2 (ja) 2004-07-23 2004-07-23 解析処理装置

Publications (2)

Publication Number Publication Date
JP2006039692A JP2006039692A (ja) 2006-02-09
JP4204524B2 true JP4204524B2 (ja) 2009-01-07

Family

ID=35904659

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004215050A Expired - Fee Related JP4204524B2 (ja) 2004-07-23 2004-07-23 解析処理装置

Country Status (1)

Country Link
JP (1) JP4204524B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9384314B2 (en) 2014-02-28 2016-07-05 International Business Machines Corporation Reduction of warpage of multilayered substrate or package

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4855853B2 (ja) * 2006-07-05 2012-01-18 富士通株式会社 解析装置、コンピュータの制御方法およびモデル作成プログラム
JP5051036B2 (ja) * 2008-07-22 2012-10-17 富士通株式会社 多層基板解析装置、多層基板解析プログラム及び方法
JP2010129027A (ja) * 2008-12-01 2010-06-10 Nec Corp 組立設計装置、組立設計方法、および組立設計処理プログラム
JP6089811B2 (ja) * 2013-03-11 2017-03-08 株式会社デンソー プログラム、及び、該プログラムが記憶されたコンピュータ読み取り可能な記録媒体

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9384314B2 (en) 2014-02-28 2016-07-05 International Business Machines Corporation Reduction of warpage of multilayered substrate or package
US9672323B2 (en) 2014-02-28 2017-06-06 International Business Machines Corporation Reduction of warpage of multilayered substrate or package

Also Published As

Publication number Publication date
JP2006039692A (ja) 2006-02-09

Similar Documents

Publication Publication Date Title
KR100739407B1 (ko) 유한 요소법을 이용한 구조 분석 방법
US7873932B2 (en) Method for analyzing component mounting board
US8056027B2 (en) Characterizing thermomechanical properties of an organic substrate using three-dimensional finite element analysis
US8249736B2 (en) Registration system and method
KR101142881B1 (ko) 해석 장치, 해석 방법 및 해석 프로그램을 기록한 컴퓨터로 판독가능한 기록 매체
US8345955B2 (en) Characterizing thermomechanical properties of an organic substrate using finite element analysis
JP4204524B2 (ja) 解析処理装置
JP2007027152A (ja) プリント基板の設計方法
JP5051036B2 (ja) 多層基板解析装置、多層基板解析プログラム及び方法
CN100511244C (zh) 零部件安装基板用分析方法
JP4204530B2 (ja) 部品実装基板用解析方法
JP4260149B2 (ja) 板状体解析方法
JP2008157746A (ja) 熱解析方法、熱解析プログラムおよびその熱解析プログラムを記録したコンピュータ読み取り可能な記録媒体
JP4618065B2 (ja) 配線パターン設計装置及び方法並びにプログラム
US20160283639A1 (en) Semiconductor Device Design Methods and Conductive Bump Pattern Enhancement Methods
JP4204594B2 (ja) 部品実装基板用解析方法
JP5040363B2 (ja) 解析装置、解析方法及び解析プログラム
Duca et al. A comprehensive study on BGA block warpage and prediction methodology
Monier-Vinard et al. Delphi style compact modeling by means of genetic algorithms of system in Package devices using composite sub-compact thermal models dedicated to model order reduction
JP2007080942A (ja) 配線モデル化手法およびダミーパターンの生成方法
JP2012003460A (ja) 三次元実装基板用解析方法
JP5939969B2 (ja) 多層基板またはパッケージにおける反りの低減
Kumano et al. High accuracy thermal analysis methodology for semiconductor junction temperatures considering line patterns of multilayered circuit boards
CN116842900A (zh) 半导体结构的设计方法、系统及相关设备
JP2011103054A (ja) 回路基板の等価回路作成装置、等価回路作成方法、及びそのプログラム

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070521

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080430

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080513

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080714

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080916

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081014

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111024

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111024

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121024

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131024

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees