JP4190348B2

JP4190348B2 - 位置エンコーダの遅延補正システムおよび方法

Info

Publication number: JP4190348B2
Application number: JP2003135310A
Authority: JP
Inventors: ヤンソンビヨン
Original assignee: Mitutoyo Corp
Current assignee: Mitutoyo Corp
Priority date: 2002-05-14
Filing date: 2003-05-14
Publication date: 2008-12-03
Anticipated expiration: 2023-05-14
Also published as: JP2003329485A; US6639529B1

Description

【０００１】
【発明の属する技術分野】
本発明は、概して位置エンコーダに関し、より詳細に述べれば、電磁誘導方式位置エンコーダにおける位置要求と取り込みタイミングの間の遅延を補正するためのシステムおよび方法に関する。
【０００２】
【従来の技術】
今日では、直線運動、回転運動、あるいは角運動を検出するための各種の位置エンコーダが入手できる。これらのエンコーダは、一般に、電磁誘導方式トランスデューサ、静電容量方式トランスデューサ、光学系、あるいは磁気スケールのいずれかを基礎としている。概して言えば、エンコーダは、読取ヘッドおよびスケールを備えるものとすることができる。読取ヘッドは、トランスデューサ・エレメントおよび何らかのトランスデューサ・エレクトロニクスを備えるものとすることができる。トランスデューサは、測定軸に沿ったスケールに相対的な読取ヘッドの位置の関数として変化する信号を出力する。トランスデューサ・エレクトロニクスは、信号プロセッサに向けて信号を出力するか、その信号を内部的に処理した後に、スケールと相対的な読取ヘッドの位置を表す修正済みの信号を出力する。さらにエンコーダ・システムに、読取ヘッドとは別にインターフェース・エレクトロニクスを備えることも一般的に行われており、スケールと相対的な読取ヘッドの位置を表す修正済みの信号を、外部のホストに向けて出力する前に、インターフェース・エレクトロニクス内においてトランスデューサ信号の補間もしくはそのほかの処理が行われる。
【０００３】
位置エンコーダ・システムのいくつかは、要求および応答プロセスを使用して外部のホストと通信を行う。このプロセスには、３つのステップを含めることができる：すなわち、ホスト・コンピュータが位置測定に関する要求を送信するステップ；エンコーダが位置トランスデューサの出力をサンプリングするステップ；および、エンコーダが位置情報を送信することによって応答するステップである。ホスト・コンピュータが位置測定に関する要求を送信した時点と、エンコーダが位置トランスデューサのサンプリングを行った時点の間の遅延が、サンプリング遅延と呼ばれる。サンプリング遅延が重要性を有するとき、多くの応用においては、この遅延が既知であり、一定であることが重要になる。特に遅延情報を使用して位置コントロール・ループのパフォーマンスの調整および／または速度情報を使用して位置修正の評価を行う特定の運動コントロール・システムにおいては、遅延の量を知ることが重要になる。別のケースにおいては、サンプリング遅延が、現存する運動コントローラもしくはそのほかのホスト・システムのインターフェース制約に適合していることが非常に重要になる。
【０００４】
遅延の処理を扱ったエンコーダ・ユニットについて述べた従来技術の特許に、特許文献１がある。特許文献１には、アナログ・ディジタル変換ならびに算術処理時間によってもたらされたデータの遅延時間を補償して運動に関係する誤差を除去し、コントロール・パフォーマンスの低下を防止するエンコーダが教示されている。このデバイスは、現在のサンプリング・サイクルおよび先行するサンプリング・サイクルから獲得された角度データに従って、遅延時間の間に生じる位置変化を予測することによって機能する。遅延時間に関係付けされる誤差は、予測された位置変化を現在のサンプリング・データに加算することによって補償される。しかしながら、特許文献１に教示されている比較的複雑なエンコーダ内における処理ならびにエンコーダとホストの間のデータ・インターフェースは、多くの応用にとって望ましいものではない。さらに言えば、特許文献１の方法は、現在のサンプリング・サイクルおよび先行するサンプリング・サイクルから獲得された角度データを基礎として予測された位置変化に関して各エンコーダのサンプリング遅延を補償するだけであり、したがって、そのほかの問題、すなわちホスト・インターフェースのタイミング制約、信号処理の複雑性等に関係する問題に解決を与えるものではない。たとえば、特許文献１の方法は、サンプリング遅延時間をより予測可能にするということもなければ、複数の相互交換可能なエンコーダに関してかなりの程度まで同じになるサンプリング遅延時間を都合よく、かつ経済的に設定するものでもない。これとは別に、比較的正確な高速クロックを各エンコーダの読取ヘッドに備えることによって、サンプリング遅延時間がより予測可能になり、かつ複数の相互交換可能なエンコーダに関してかなりの程度まで同じになるサンプリング遅延時間を設定できることが知られている。しかしながら、エンコーダに関する応用には、読取ヘッドのサイズならびに消費電力が事実上の最小値に抑えられなければならないとされるものが多い。その種の応用においては、重要な読取ヘッドの信号処理および／または正確な高速クロックをエンコーダ内に備えることが実質的に妨げられる。
【０００５】
【特許文献１】
米国特許第５，７２１，５４６号
【特許文献２】
米国特許第６，３０４，８３２号
【特許文献３】
米国特許第６，０１１，３８９号
【特許文献４】
米国特許第６，００５，３８７号
【０００６】
【発明が解決しようとする課題】
本発明は、上記の問題ならびに欠点を克服する方法および装置の提供に指向されている。より詳細に述べれば、本発明は、位置エンコーダに対する位置要求と、エンコーダの読取ヘッド内におけるサンプル取り込みタイミングの間における補正済み遅延を提供するための方法および装置に指向されている。
【０００７】
【課題を解決するための手段】
位置エンコーダ・システムにおける位置要求と取り込みタイミングの間における遅延時間を補正するためのシステムおよび方法を提供する。この位置エンコーダ・システムは、スケール、トランスデューサならびにトランスデューサ・エレクトロニクスを伴った読取ヘッド、および読取ヘッドをコントロールし、かつ読取ヘッドから測定値を獲得するインターフェース・エレクトロニクスを備えている。インターフェース・エレクトロニクスへは、ホスト・コンピュータからのアクセスが可能である。読取ヘッドのトランスデューサは、電磁誘導方式トランスデューサとしてもよい。電磁誘導方式トランスデューサが使用される場合には、サンプルの取り込みに使用されるクロック周波数が、トランスデューサ・パターンのインダクタンスと複数の同調キャパシタの間の共振によって部分的に決定されることもあり、そのため、それがいくぶん遅く、かつ変動するものとなることがある。インターフェース・エレクトロニクス内に含まれているクロックは、読取ヘッドのクロックより正確であり、概してタイミング補正手続きに使用される。
【０００８】
本発明の１つの側面によれば、位置エンコーダ・システムのサンプリング遅延時間が、初期サンプリング遅延を測定し、その後それを仕様遅延時間と比較することによって補正される。初期遅延時間と仕様遅延時間の差が、遅延時間の補正として指定される。遅延時間の補正はメモリに保存されてその後の測定プロセスに含められ、それによって補正済みサンプリング遅延時間と仕様遅延時間が同一になり、異なる位置エンコーダの間において一貫性が得られるようになる。
【０００９】
本発明の別の側面によれば、位置エンコーダのサンプリング遅延時間の多数回にわたる測定が許され、その結果、位置エンコーダ用のより正確な遅延時間の補正を決定することが可能になる。一実施態様においては、複数回のサンプリング遅延時間の測定によって、測定の不確定性を２分の１もしくはそれ以上に縮小することができる。測定の不確定性は、しばしばジッターと呼ばれている。位置エンコーダ・システムの特定の具体化においては、ジッターに帰する量をプラスまたはマイナス１００ナノ秒からプラスまたはマイナス５０ナノ秒までに抑えることができる。
【００１０】
本発明のさらに別の側面によれば、一実施態様の位置エンコーダが対称サンプリングを用いる。この対称サンプリング・プロセスの間においては、２回のインターバルにわたってアナログのトランスデューサ出力信号が読み取られ、積分される。サンプリング遅延時間は、２つの積分の繰り返しの中点であるとして定義することができる。
【００１１】
本発明のさらに別の側面によれば、位置エンコーダの読取ヘッドに必要となる通信ラインの数が最小に維持される。これは、特定の補正プロセスが実行されているときに、読取ヘッドの通常出力において読取ヘッドの内部タイミング信号が使用できるようにすることによって部分的に達成される。これによって、これを目的とした追加の通信ラインの必要性が除去される。
【００１２】
ここに開示しているサンプリング遅延の補正に関するシステムおよび方法が、補正済みサンプリング遅延が仕様遅延時間と同一となることを可能にし、異なる位置エンコーダ・ユニット間における一貫性を得るという利点を有することを認識されるであろう。このシステムおよび方法は、複雑な回路ならびに正確かつ高速なクロックを排除する小型の読取ヘッドとの組み合わせにおいて特に有用である。
【００１３】
以下の詳細な説明を添付図面とともに参照することによって本発明のよりよい理解が得られ、それに従って以上示した本発明の側面ならびに付随する利点がより容易に認識されることとなろう。
【００１４】
【発明の実施の形態】
図１は、位置エンコーダ１０およびホスト・コンピュータ３０のブロック図である。ここでは位置エンコーダおよび位置エンコーダ・システムという用語を、特に示さない限りは概して相互交換可能に用いる。位置エンコーダ１０は任意タイプのエンコーダであってよく、たとえばピック‐アンド‐プレース・マシン、流量調整マシンといった応用においてサーボ・コントローラによる使用に意図された直線位置エンコーダ等とすることができる。位置エンコーダ１０は、スケール１２、読取ヘッド１４、ケーブル１７、およびインターフェース・エレクトロニクス１８を備えている。ホスト・コンピュータ３０は、サーボ・コントローラの形式とすることができ、ケーブル２０を介して位置エンコーダ１０と通信し、位置情報を受信する。
【００１５】
動作においては、ホスト・コンピュータ３０がケーブル２０を介してインターフェース・エレクトロニクス１８にコマンドを送信する。インターフェース・エレクトロニクス１８は、ケーブル１７を介して読取ヘッド１４と通信を行う。インターフェース・エレクトロニクス１８は、読取ヘッド１４における位置取り込みをトリガする。読取ヘッド１４は、読取ヘッド・トランスデューサ・エレメント１５を使用してスケール１２から信号を収集した後、トランスデューサ・エレクトロニクス１６を使用して信号をディジタル化し、その信号をインターフェース・エレクトロニクス１８に、ケーブル１７を介して送信する。好ましい実施態様においては、インターフェース・エレクトロニクス１８が、その信号から位置を演算し、位置情報をホスト・コンピュータ３０に、ケーブル２０を介して送信する。変形として、各種の実施態様の例においては、インターフェース・エレクトロニクス１８の全部もしくは一部をプラグ‐イン・カードとして、および／または埋め込みソフトウエア・ルーチン等としてホスト・コンピュータ３０内に含めてもよい。その種のケースでは、ケーブル２０を除くことができる。
【００１６】
またここで認識されることになろうが、トランスデューサ・エレクトロニクス１６とインターフェース・エレクトロニクス１８の間におけるこのほかのタイプの接続についても本発明の範囲内に含まれる。たとえば、読取ヘッド１４が別の接続（図示せず）から電力を受け取ることもあり、トランスデューサ・エレクトロニクス１６とインターフェース・エレクトロニクス１８が、周知の、あるいは今後開発されるいずれかのワイヤレス通信方法によって接続されることもある。さらに、応用が、読取ヘッド１４内およびその周辺において使用可能な体積を制限しない場合には、読取ヘッド１４内、もしくはそれに隣接してインターフェース・エレクトロニクス１８を備え、ケーブル１７を取り除くか、別の適切なタイプの接続に置き換えることもできる。
【００１７】
すでに述べたように、位置エンコーダ１０およびホスト・コンピュータ３０は、要求および応答フォーマットに従って動作する。このプロセスは３つのステップを含む。まず、ホスト・コンピュータが位置に関する要求を送信する。続いてエンコーダ・システムが、位置トランスデューサのサンプリングを行う。最後にエンコーダ・システムが、位置情報を送信することによって応答する。最初と２番目のステップの間の遅延、すなわち要求が送信された時点とエンコーダがトランスデューサのサンプリングを行った時点の間の遅延がサンプリング遅延と呼ばれている。
【００１８】
また、これについても前述したが、各種の応用においては、サンプリング遅延が既知であり、一定であることが重要になる。特に遅延時間の変動に制約を課する方法、および／または指定されたサンプリング遅延を基礎として位置コントロール・ループのパフォーマンスを調整する方法に従って設計された運動コントローラにおいては、遅延の量を知ることが極めて重要になる。遅延量における不確定性は、位置決めシステムが動いているときには、位置、速度、または加速度における不確定性として現れる。サンプリング遅延は、たとえばトランスデューサの出力信号が所定時間期間にわたって積分されることから（信号対雑音比を改善するため）、および／またはエンコーダが対称サンプリング（ＣＤＳ）を実装した結果、応答が１サンプルではなく２サンプルに基づくことから生じる可能性がある。対称サンプリングを使用する実施態様の一例が、同一譲受人の特許文献２に説明されており、その全内容が参照によりこれに援用されている。
【００１９】
一実施態様においては、位置エンコーダ１０が積分および対称サンプリングをともに使用する。それに加えて、読取ヘッド１４内に使用されているトランスデューサを電磁誘導方式トランスデューサとすることができる。本発明とともに使用可能な各種の電磁誘導方式トランスデューサの例が、同一譲受人の特許文献３および特許文献４に説明さており、その全内容が参照によりこれに援用されている。その種のケースでは、読取ヘッド１４内において信号の取り込みのために使用される読取ヘッドのクロック周波数が、トランスデューサ・パターンのインダクタンスと複数の同調キャパシタの間における共振によって決定されることから、ユニットごとにある程度変動する可能性がある。つまり、同調コンポーネントの許容誤差は、所望の仕様の外側でサンプリング遅延の変動を許すものとなる。しかしながら、読取ヘッドのクロック周波数は、概して長時間にわたって極めて一定であり、特に低い温度係数を伴う同調コンポーネントが使用される場合にはより安定する。その種のケースにおいては、１つのユニットに関してサンプリング遅延タイミングが決定された後は、それが特定時間にわたって比較的一定を維持する。一実施態様においては、位置サンプリング間、およびエンコーダ・ユニット間の位置サンプリング・タイミングの変動が、望ましいとされるプラスまたはマイナス２５０ナノ秒未満となる。エンコーダの読取ヘッド内に正確なクロック信号が存在しない場合には、相当のレベルにおいてタイミングの整合性を達成するための補正が重要になる。さらに詳細を以下に説明するが、本発明のシステムおよび方法は、エンコーダのサンプリング遅延の補正に指向されており、その結果、エンコーダが比較的不正確な読取ヘッド・クロックを有する場合であってもユニット間における変動が最小になる。
【００２０】
図２は、本発明に従った補正ルーチン１００を単純化したフローチャートである。ブロック１１０において、エンコーダ・システムがトリガされて補正プロセスを開始する。各種の実施態様の例においては、ホスト・コンピュータが補正開始コマンドを送信して補正プロセスをトリガする。別の実施態様の例においては、ホストからの位置要求もしくはそのほかの信号が、スリープ／ウェイクアップ状態等のエンコーダの内部状態に基づいてエンコーダによって処理され、この補正プロセスをトリガする。さらに別の実施態様においては、エンコーダの内部状態、たとえばパワー・オン、リセット、もしくはタイムアウト等がこの補正プロセスをトリガする。ブロック１１２においては、エンコーダ回路の読取ヘッド・インターフェース回路部分が読取ヘッドに対するシグナリングを行って、「補正」サンプルの取り込みを開始し、かつ、以下により詳細を論じる実際のサンプリング遅延の決定に使用されることになる比較的正確なクロック・サイクル・カウンタを開始するか、あるいは比較的正確な時間値を記録する。続いてオペレーションが、ブロック１１４に進む。
【００２１】
ブロック１１４においては、読取ヘッドが、読取ヘッドのサンプリング動作の通常シーケンスに従ってトランスデューサの位置信号のサンプリングを行う一方、タイミング情報を生成する。生成されたタイミング情報は、読取ヘッド・インターフェース回路に渡される。一例の実施態様においては、詳細を以下に述べるように、トランスデューサ・エレクトロニクス内に通常に発生する特定の信号を、単純に、読取ヘッド・インターフェース回路に接続される信号ラインに印加し、クロック・サイクル・カウンタもしくは時間値の記録をコントロールしてタイミング信号に関連する時間測定値を生成することによって読取ヘッドがタイミング情報を生成する。より一般的に述べれば、エンコーダ・エレクトロニクス、たとえば読取ヘッド・インターフェース・エレクトロニクスは、エンコーダ・システムが読取ヘッドによって生成されたタイミング信号に対応する正確な時間測定値を生成することを前提として、周知の、あるいは今後開発される任意の適切な時間測定方法を使用することができる。
【００２２】
各種の実施態様の例においては、「補正」サンプルの取り込みならびにタイミング信号の生成を行うとき、読取ヘッドは、読取ヘッドのサンプリング動作の通常シーケンスに影響を与えない範囲で、ほかの特定の「通常モード」の動作を省略することができる。たとえば、各種の実施態様の例においては、サンプリングされたトランスデューサ位置信号のディジタル変換がサンプリングの間に行われるか、あるいはサンプリング完了後に行われるが、その場合には「補正」サンプルの取り込みならびにタイミング信号の生成の間におけるそれを省略することができる。つまり各種の実施態様の例においては、読取ヘッドのトランスデューサ・エレクトロニクスが、生成されたタイミング情報だけを読取ヘッド・インターフェース回路に送信し、「通常モード」の動作の間に送信される位置サンプル情報を省略する。
【００２３】
次のブロック１１６においては、ブロック１１４において生成された時間測定値がエンコーダ・エレクトロニクスによって処理され、サンプリング遅延時間が計算される。サンプリング遅延時間の計算については各種の例を以下に説明する。サンプリング遅延時間は、遅延時間の補正を決定するためにホスト・コンピュータもしくはエンコーダ・エレクトロニクス内にストアされている仕様遅延時間と比較される。遅延時間の補正の決定については、さらに詳細な説明を後述する。その後、ブロック１１８においては遅延時間の補正が、その後の使用のために、たとえば図６を参照して詳細を後述するが、エンコーダの通常動作の間における使用のためにエンコーダ・システムのメモリ内にストアされる。
【００２４】
この補正プロセスは、ブロック１１８のオペレーションの後に終了し、一例の実施態様においては、エンコーダが自動的に通常位置表示モードの動作に入る。それに代えて、別の例の実施態様においては、少なくとも図２のブロック１１２〜１１６を参照して説明した動作が複数回（たとえば、１０、２０、５０、または１００回）にわたって繰り返され、ブロック１１６において繰り返し決定されるサンプリング遅延時間が、エンコーダ・エレクトロニクスによって平均されて平均サンプリング遅延時間が生成され、それが遅延時間の補正の決定に使用される。より詳細については後述するが、この平均プロセスによって、サンプリング遅延時間測定における不確定性を低減することが可能であり、したがってより正確な遅延時間の補正を提供することができる。
【００２５】
図３は、図２に示されているブロック１１４の動作の読取ヘッド部分に関して読取ヘッドによる使用が可能な、「補正」サンプルの取り込みルーチン１１４の実施態様の一例を示したフローチャートである。図３の補正サンプルの取り込みルーチン１１４は、位置トランスデューサ信号のサンプリングのために信号積分期間を使用する位置エンコーダに向けられている。しかしながらこれは、各種の代替位置トランスデューサを伴う代替サンプリング方法を使用する各種のほかの実施態様について実行可能な図２のブロック１１４における各種オペレーションの一例の実施態様にすぎず、例証を意図するものであって限定ではないことをここで理解される必要がある。図３に示されているように、ブロック１２０においてエンコーダの読取ヘッドは、「補正」サンプル取り込みモードに入る。たとえば、各種の実施態様の例においては、通常モードの動作の間にディジタル化された位置サンプル情報を読取ヘッド・インターフェース回路に搬送するラインが、それに代えて補正サンプル取り込みモードの間に生成されるタイミング信号を搬送するべく構成される。しかしながら、ここで認識される必要があるが、各種の別の実施態様の例においては、読取ヘッド・インターフェース回路の構成、読取ヘッドに対するその接続の数、および／またはそのほか各種のシステム設計上の選択肢に応じて、読取ヘッドが、単一の動作モードのみを有する一方で本発明との互換性を保持することは可能であり、ブロック１２０のオペレーションを省略することができる。
【００２６】
ブロック１２２においては、読取ヘッドが通常サンプリング・シーケンスに従って位置トランスデューサ信号のサンプリングのための最初の、もしくは次のサンプリング期間を開始し、そのサンプリング期間に関連付けされたタイミング信号を生成する。たとえば最初の位置トランスデューサ信号積分期間が開始され、関連付けされたタイミング信号が同時に送信されて、読取ヘッド・インターフェース・エレクトロニクス内における時間測定の開始もしくはそれに代わる決定を行う。
【００２７】
ブロック１２４においては、位置トランスデューサ信号のサンプリングのための最初の／次のサンプリング期間が、通常サンプリング・シーケンスに従って終了し、読取ヘッドがそのサンプリング期間に関連付けされたタイミング信号を生成する。たとえば、最初の位置トランスデューサ信号積分期間が終了し、使用されている時間測定テクニックに応じて、関連付けされたタイミング信号が同時に送られて、読取ヘッド・インターフェース・エレクトロニクス内における時間測定の終了もしくはそれに代わる決定が行われるようにすることができる。
【００２８】
次に、たとえばサンプルの平均のため、あるいは詳細を後述する対称サンプリング等のサンプリング方法のために、通常サンプリング・シーケンスが複数のサンプリング期間を含む場合には、ルーチン１１４内に判断ブロック１２６が含められる。この判断ブロック１２６は、通常サンプリング・シーケンスにおいて残存しているサンプリング期間の有無を決定する。通常サンプリング・シーケンスにおけるサンプリング期間が残存している場合には、ルーチンがブロック１１２のオペレーションに戻る。すべてのサンプリング期間を終了すると、このルーチンが終了し、次の包括的な補正ステップに戻る。
【００２９】
概して言えば、単一の位置トランスデューサ信号積分期間を使用するシステムの場合、たとえばその１つを前述したシステムのような場合には、積分時間期間の中点が、積分後の信号サンプルから結果としてもたらされる位置の値に関連付けされるべきタイミングの妥当な評価となる。つまり積分時間期間の中点は、図２に示されているブロック１１６を参照して説明を行ったサンプリング遅延時間を定義し、それをこの種のシステムのための位置サンプル要求に関連付けする必要がある。積分時間期間の中点は、上記のルーチンのオペレーションに基づいて容易に決定される。当業者であれば認識されることになろうが、この議論は、積分期間内にわたって位置トランスデューサの速度が比較的一定であることを前提としており、多くのトランスデューサ・システムにとってはそれが妥当な仮定となる。
【００３０】
ほかのサンプリング・シーケンスについて適切なサンプリング遅延時間を計算する別の計算方法も当業者にとっては明らかとなろうが、本質的なポイントは、位置要求タイミングにサンプリング遅延時間を加えたものが、トランスデューサ信号サンプルから結果としてもたらされる位置の値によって示される位置にエンコーダが実際に存在したタイミングを合理的に表すことになる、ということである。一例の対称サンプリング方法および関連するサンプリング遅延時間の決定については、さらに詳しい説明を後述する。
【００３１】
図４は、図２の補正ルーチンに続けることができる、通常動作モードの間に実行される通常動作ルーチン１３０のフローチャートを示している。この図４に示されているように、ブロック１４０においてホスト・コンピュータが、位置出力の生成のための要求信号をエンコーダ・システムに対して送信する。ブロック１４２においては、エンコーダ・システムが、図２のブロック１１６および１１８に関して計算され、メモリに保存されている指定された遅延時間の補正にわたって遅延を行う。ブロック１４６においては、通常サンプリング・シーケンスに従ってエンコーダが位置トランスデューサ信号のサンプリングを行い、サンプル（または複数サンプル）をディジタル値に変換する。ブロック１４８においては、ディジタル・サンプル値がホスト・コンピュータに対して出力される。
【００３２】
図５および６は、対称サンプリングを使用し、図２〜４を参照して前述した方法を具体化する、対称サンプリングを使用する位置エンコーダ１０の実施態様の一例の動作を示したタイミング・チャートである。対称サンプリングは、これに援用されている特許文献２に詳細に説明されているように、複数の位置トランスデューサ信号チャンネルを連続的に収集する方法である。簡単に対称サンプリングについて述べれば、各信号チャンネルが、２回にわたって、すなわち総合サンプリング・タイミング前のそれぞれの時間間隔において１回、総合サンプリング・タイミング後のそれぞれの時間間隔において１回、サンプリングされる。つまり、各信号チャンネルが、単一の位置に対応する同一の有効総合サンプリング・タイミングを有することが可能であり、その結果、複数の信号サンプルを、その位置の決定に関して適正に結合することができる。
【００３３】
図５および６は、２つの信号ＲＱＳおよびＩＮＴのタイミングを示している。信号ＲＱＳは、ホスト・コンピュータによって生成された位置要求信号であり、信号ＩＮＴは、読取ヘッド・トランスデューサ・エレクトロニクスの内側の信号である。図５は、図２および３を参照して説明した補正プロセスの間に観察されるような「補正未済」のタイミングを示している。図６は、図４を参照して説明した通常位置決定動作の間に観察されるような、本発明に従った補正後のタイミングを示している。図５に示されているように、ホスト・コンピュータは、タイミングｔ₀ において、ＲＱＳ信号ライン（アクティブ・ローとして定義されている）上に位置エンコーダに対する位置要求パルスを送信することによってプロセスを開始する。タイミングｔ_d （タイミングｔ₀ から短時間後）においては、信号ＩＮＴがハイになることによって示されているように、読取ヘッド・トランスデューサ・エレクトロニクスがトランスデューサ信号のサンプリングを開始する。タイミングｔ₀ とタイミングｔ_d の間の時間遅延には、あらゆる内在的な最小の信号遅延およびエンコーダ・エレクトロニクスの、読取ヘッドに対するインターフェースとして機能する部分から中継されたサンプリング要求を受信するために読取ヘッドが必要とするスタートアップ期間をはじめ、トランスデューサ・エレクトロニクスが、中継されたサンプリング要求を受信した後にサンプルの取り込みを実際に開始するために必要なあらゆる時間が含まれる。
【００３４】
信号ＩＮＴがハイとなっている積分期間Ｔ_i1の間は、読取ヘッド・トランスデューサ・エレクトロニクスのフロント‐エンドが、アナログのトランスデューサ出力信号の読み取りおよび積分を行う。これは、対称サンプリング・シーケンスの２つのサンプルのうちの最初になる。タイミングｔ₁ においては、最初のサンプルの積分が終了し、読取ヘッド・トランスデューサ・エレクトロニクスが、ディジタル値への変換のためにそのサンプルを保持する。タイミングｔ₂ においては、対称サンプリング・シーケンスの２番目のサンプルの取り込みが開始される。２番目のサンプルの積分は、積分期間Ｔ_i2にわたって続けられる。タイミングｔ₃ においては、２番目のサンプルの積分が終了し、読取ヘッド・トランスデューサ・エレクトロニクスが、ディジタル値への変換のために２番目のサンプルを保持する。ここで認識される必要があるが、サンプリングされ、保持された各信号は、対応するサンプリング期間にわたって実際のトランスデューサの位置（または複数の位置）を実質的に取り込む。したがって、サンプリング遅延時間および遅延時間の補正に関連した関係を有するそれぞれのタイミングおよびトランスデューサ位置が存在する。ディジタル値変換プロセスは、トランスデューサ位置に対してその種の直接的な関係を有していない。したがってここでは、ディジタル値変換プロセスならびに関連するデータ転送の詳細については論じないが、当業者にとっては、これらのディジタル値変換プロセスならびに関連するデータ転送を実行するための各種の方法が明らかであろう。
【００３５】
図５に示されているように、最初の積分期間Ｔ_i1の終了と２番目の積分期間Ｔ_i2の開始の間の中点がサンプリング遅延時間ｔ_sdとして定義される。ここには、詳細な説明を後述する望ましい仕様遅延時間ｔ_sdSpecについても図示されている。内在する遅延時間ｔ_sdに関して言えば、タイミングｔ₁ およびｔ₂ を使用し、次式に従って内在するサンプリング遅延時間ｔ_sdを計算することができる。
ｔ_sd＝（ｔ₁ ＋ｔ₂ ）／２（式１）
【００３６】
一実施態様においては、エンコーダのインターフェース・エレクトロニクス内に埋め込まれたプロセッサをディジタル信号プロセッサもしくはマイクロコントローラとすることができ、インターフェース・エレクトロニクスが、水晶発振子を基礎とする比較的正確なクロック発振器を使用することができる。その種の発振器は、高い周波数ならびに精度を有することが知られている。一実施態様においては、インターフェース・エレクトロニクスのクロックが１０ナノ秒台の周期を有し、したがってそれを使用して同程度の高い精度までタイミングｔ₁ およびｔ₂ を測定することができる。ここで注意する必要があるが、リモート・エレクトロニクスのプロセッサの水晶発振子は、サンプルの取り込みをローカルにドライブするために使用される読取ヘッドの発振器と同一ではない。すでに述べたように、特に小型の、あるいは経済性の高い読取ヘッドにおいては、安定しているが低速であり、かつ／または補正されない局部発振器がしばしば使用される。そのため、インターフェース・エレクトロニクス内に備えられている比較的精度がより高く、より高速なクロックが、本発明に従ったタイミング測定ならびに補正手続きに使用される。
【００３７】
エンコーダ・システムは、タイミング補正モードにある間に、読取ヘッドに対して１ないしは複数の補正要求パルスを送信し、対応するタイミングｔ₁ およびｔ₂ を測定することができる。これらの測定に基づき、エンコーダ・システムは、式１に従って内在する遅延時間ｔ_sdの演算を行う。さらに詳細な説明を後述するように、演算された内在する遅延時間ｔ_sdは、読取ヘッド内においてサンプリング・タイミングに使用されている比較的遅いクロックに関連して、ある種の不確定性を含んでいる。この不確定性を低減するために、一実施態様においては、タイミング補正を、複数の（たとえば１００個の）サンプルを使用して実行し、より正確な平均サンプリング遅延を求めることができる。さらに詳細な説明を後述するように、一実施態様においては、これによって不確定性が、読取ヘッドのクロック周期のプラスまたはマイナス１周期から、概略で読取ヘッドのクロック周期のプラスまたはマイナス１／２周期に達するまで低減される。一例の１００ナノ秒の読取ヘッドのクロック周期の場合であれば、この平均によって、不確定性がプラスまたはマイナス約５０ナノ秒に達するまで低減される。その後、遅延時間の補正Ｔ_cal を決定するために、仕様遅延時間ｔ_sdSpecと内在するサンプリング遅延時間ｔ_sdが比較される。
【００３８】
望ましい仕様遅延時間ｔ_sdSpecは、概してＲＱＳ信号のタイミングｔ₀ に対して相対的に定義され、一般に、特定の位置トランスデューサ設計を用いて達成可能な特定の内在するサンプリング遅延時間ｔ_sdに依存する。仕様遅延時間ｔ_sdSpecが、製造間に生じる可能性のある各種コンポーネントのばらつきに起因して特定の位置トランスデューサ設計ごとに発生する、内在するサンプリング遅延時間ｔ_sdにおける変動に適応する充分な遅延をもって選択されることが望ましい。一例の実施態様においては、対称サンプリング方法を使用する絶対電磁誘導方式トランスデューサが、公称値として約６マイクロ秒の内在するサンプリング遅延時間ｔ_sdを有するものとする。その場合においては、望ましい仕様遅延時間ｔ_sdSpecを、たとえば約１０マイクロ秒もしくはそれより低くすることができるが、６マイクロ秒に、エンコーダごとに期待される変動を加えた値よりは大きくする。より一般的に言えば、多くの運動コントロール応用においては、望ましい仕様遅延時間ｔ_sdSpecを、期待される内在するサンプリング遅延時間によって許容される限り短くする。
【００３９】
エンコーダ・システムは、遅延時間の補正Ｔ_cal をメモリに保存する。遅延時間の補正Ｔ_cal は、次式に従って計算することができる。
Ｔ_cal ＝ｔ_sdSpec−ｔ_sd （式２）
【００４０】
一例の実施態様においては、現場でエンコーダの電源が投入されるごとに、あるいはホスト・システムもしくはユーザから要求があるごとにタイミング補正を実行することができる。別の例の実施態様においては、位置エンコーダの製造の最終段階の間に１度だけ実行されるものとすることができる。しかしながら、現場においてより頻繁にタイミング補正を実行することによって、長期補正ドリフトがサンプル取り込みタイミングから取り除かれる。
【００４１】
図６は、図５のタイミング・チャートに類似であるが、信号ＩＮＴの開始の近傍において遅延時間の補正Ｔ_cal が加算されている。遅延時間の補正Ｔ_cal の加算は、補正済みサンプリング遅延時間ｔ’_sdを、望ましい仕様遅延時間ｔ_sdSpecに一致させる。図５と同様にホスト・コンピュータは、タイミングｔ₀ においてプロセスを開始する。しかしながら図６の場合には、エンコーダ・インターフェース・エレクトロニクスが、サンプル要求信号をトランスデューサ・エレクトロニクスに中継する前に、比較的高精度のクロックに基づいて遅延時間の補正Ｔ_cal に等しい時間期間を待機する。これは、図６のタイミングｔ_c において信号ＩＮＴがハイに転ずることによって示されているように、読取ヘッド・トランスデューサ・エレクトロニクスがトランスデューサ信号のサンプリングを開始する前に、実質的に遅延時間の補正Ｔ_cal を最小の内在するサンプリング遅延時間ｔ_d に加算する。その後はオペレーションが、タイミングｔ’₁ までの最初の積分期間Ｔ_i1、およびタイミングｔ’₂ からｔ’₃ までの２番目の積分期間Ｔ_i2を伴って、図５を参照して説明を前述したように続けられる。これらのオペレーションに基づくと、図６に示されているように、補正済みサンプリング遅延時間ｔ’_sdを可能な限り望ましい仕様遅延時間ｔ_sdSpecに近づけることが可能になる。
【００４２】
ここで認識される必要があるが、図５および６に示した例については、サンプリング遅延時間ｔ_sdが、対称サンプリングの間における最初の積分期間Ｔ_i1および２番目の積分期間Ｔ_i2の間に獲得された位置トランスデューサのサンプルに基づく位置の値にもっともよく対応するものとして示されている。より一般的には、各種のトランスデューサとともに別のサンプリング・スキームを使用することができる。ここでは、その種の場合のそれぞれにおいて、位置トランスデューサのサンプルに基づく位置の値にもっともよく対応するサンプリング遅延時間が存在すること、および概してサンプリング遅延時間が本発明に従ったシステムならびに方法を使用して補正されるべきサンプリング遅延時間となることを認識する必要がある。
【００４３】
図５および６に示した方法を使用する位置エンコーダに関して言えば、読取ヘッドの動作を左右する周期的な信号を提供する読取ヘッドの局部発振器（つまり、前述した例の電磁誘導方式エンコーダ内に送信巻線を含む局部発振器）の開始に使用される方法に関連する追加の設計上の考慮事項がある。一実施態様においては読取ヘッドの発振器が信号ＲＱＳ上のパルスの前に作動される。この実施態様の利点は、取り込み発振器が信号ＲＱＳ上のパルスの受信に応答して開始される必要がなく、それによって発振器のスタートアップ遅延が除去されることである。この実施態様の欠点は、取り込みクロックとプロセッサ・クロックが非同期となることであり、その結果、内在する遅延時間ｔ_d に、したがってサンプリング遅延時間ｔ_sdにわずかな不確定性がもたらされることである。この不確定性は、エンコーダ・インターフェース・エレクトロニクス内のタイミング信号に対する読取ヘッドのタイミング信号内に「ジッター」として現れる。このジッターは、概して補正によって取り除くことができない。しかしながら、多数の（たとえば１００個の）サンプルを測定し、「ジッター」を平均してサンプリング遅延時間ｔ_sdの平均値を見つけ出すことができる。一実施態様においては、読取ヘッドのサンプリング・クロック周期を１００ナノ秒とした場合に、これによって不確定性がプラスまたはマイナス１００ナノ秒から５０ナノ秒に達するまで低減することができる。
【００４４】
上記の補正の精度は、いくつかの要因に依存する。内在するサンプリング遅延時間を決定する値の測定に使用されるインターフェース・エレクトロニクスのクロックが導く不確定性が１０ナノ秒もしくはそれ未満となることから、測定ならびに演算がなされた内在するサンプリング遅延時間ｔ_sd内の不確定性は、比較的遅い読取ヘッドのクロック周期に関連する不確定性によって左右され、前述したようにそれは、５０〜１００ナノ秒台になることがある。それに加えて、仕様遅延時間ｔ_sdSpecには不確定性が含まれず、遅延時間の補正Ｔ_cal は、正確なインターフェース・クロック周期、たとえば−１０ナノ秒の分解能を用いて決定ならびに具体化を行うことができる。したがって、上記の補正の精度もしくは不確定性は、概略で比較的遅い読取ヘッド・クロック周期に関連する不確定性に、正確なインターフェース・クロック周期レベルの小さい追加の量を加えたものとすることができる。つまり、公称値に対し、本発明に従った各種の例の実施態様においては、位置サンプリング遅延時間の不確定性を読取ヘッドのクロック発振器の周期より小さくすることができる。
【００４５】
変形実施態様においては、ＲＱＳライン上の要求パルスの前に読取ヘッドの発振器の発振がなく、ＲＱＳパルスの到来時にインターフェース・エレクトロニクスによって開始される。この実施態様の利点は、概してサンプリング・クロックが、より高い程度においてプロセッサ・クロックと同期され、サンプリング遅延時間ｔ_sdのジッターがより良好に除去されることである。この実施態様の１つの欠点は、発振器の開始により長い時間を要することであり、したがってサンプリング開始前の内在的な遅延がより長くなることである。一実施態様においては、発振器を開始するための追加の時間が約１マイクロ秒となるが、その種の遅延時間は、仕様サンプリング遅延時間ｔ_sdSpecが両立できる。前述した電磁誘導方式トランスデューサの送信巻線発振器がＲＱＳ信号パルスの到来時にエンコーダによって開始される一実施態様においては、読取ヘッド・クロックのスタートアップに高い再現性があり、したがって内在するサンプリング遅延時間ｔ_sdを、概略で正確なインターフェース・クロックの周期、たとえば−１０ナノ秒の不確定性の内側で決定することができる。その種の場合においては、公称値に対して、サンプリング遅延時間の補正の精度または不確定性を読取ヘッド・クロック発振器の周期よりはるかに小さくすることが可能になり、本発明に従った実施態様の各種例においては、概略で正確なインターフェース・クロックの周期の数倍まで小さくすることができる。
【００４６】
インターフェース・エレクトロニクス内のプロセッサ・クロックがホスト・コンピュータのクロックと同期していない場合には、追加のジッター源を生じることがある。しかしながら、プロセッサ・クロック周期が小さい場合（たとえば、１０ナノ秒）には、概してその影響は小さく、したがってここでは論じない。
【００４７】
図７〜１０は、一例の読取ヘッド１４の特定の動作を示しているが、当該読取ヘッドは、説明を後述するように電磁誘導方式読取ヘッドとすることができる。図１に関して言えば、図７〜１０の方法は、インターフェース・エレクトロニクス１８と読取ヘッド１４を結合する接続の数、たとえばケーブル１７内のワイヤの数および関連する接続の数を制限する上で役立つ。一実施態様においては、ケーブル１７の長さが３〜１０メートルとなることがあり、ケーブル内のワイヤの数を減らすことは望ましい。ケーブル１７は、３つの信号（電源およびグラウンドを除く）を搬送するものとし、その１つは、サンプル要求パルス用、もう１つは読取ヘッドからのディジタル化されたデータの送信用、残りの１つはデータ信号とともに使用されるシリアル・クロック用とすることができる。シグナリング・レートが高い（たとえば、１０メガヘルツ）実施態様においては、クロック信号が、所望のデータの完全性のレベルを達成する上で重要となる（つまり、非同期に対立するものとしての同期シグナリング・スキーム）。
【００４８】
図７〜１０の実施態様においては、位置エンコーダ１０が、前述した信号の使用を拡張して、読取ヘッドに関するそのほかのセットアップ情報に加えて、時間補正モードを含む。より詳細については後述するが、図７および８は、読取ヘッドの通常動作ルーチンおよび補正ルーチンを示したフローチャートであり、図９および１０は、読取ヘッドの通常動作モードおよび補正モードを示したタイミング図である。
【００４９】
図７は、読取ヘッドの通常動作ルーチン２００を図示したフローチャートである。通常動作モードでは、ブロック２１０において、ホスト・コンピュータが位置出力の生成のための要求信号をエンコーダ・システムに送信する。ブロック２１２においては、インターフェース・エレクトロニクス内のプロセッサが、読取ヘッド内における通常位置サンプリング動作を開始する信号を読取ヘッドに送信する。インターフェース・エレクトロニクスからの信号タイミングは、図６を参照して前述したような、有効な遅延時間の補正Ｔ_cal を含む。ブロック２１４においては、信号の積分が実行され、（たとえば、図５および６を参照して前述したような）位置トランスデューサ信号のサンプリングが行われる。ブロック２１６においては、読取ヘッドのアナログ・ディジタル・コンバータが、サンプリングされた信号を変換し、読取ヘッドがディジタル化されたサンプルをインターフェース・エレクトロニクスに送信し、このルーチンが終了する。
【００５０】
図８は、読取ヘッド補正ルーチン２３０を示したフローチャートである。図８に示されている実施態様では、ブロック２４０において、ホスト・コンピュータが、エンコーダ・インターフェース・エレクトロニクスに信号を送信することによって補正モードを開始する。ブロック２４２においては、インターフェース・エレクトロニクス内のプロセッサが読取ヘッドに信号を送信し、読取ヘッド内における補正モードを開始する。ブロック２４６においては、読取ヘッドが一般的な位置トランスデューサのサンプリング・シーケンスに従って、サンプリング・シーケンスの重要な特徴に対応する読取ヘッドの内部信号が読取ヘッドからインターフェース・エレクトロニクス内のプロセッサに向けて送信され、測定および／または処理が行われて、遅延時間の補正が決定される。より詳細を後述するように、この実施態様においては、通常は読取ヘッドの内側となる積分信号が、特別に、インターフェース・エレクトロニクス内のプロセッサに対しても使用可能となる。ブロック２４８においては、インターフェース・エレクトロニクス内のプロセッサが補正モードを終了する信号を読取ヘッドに送信し、このルーチンが終了する。変形実施態様においては、期待されたタイミング信号情報の送信シーケンスに続いて、読取ヘッドからのそれ以上の信号を伴うことなく、読取ヘッドが自動的に終了する。別の変形実施態様においては、インターフェース・エレクトロニクス内のプロセッサおよび読取ヘッドが協働して少なくともブロック２４６に関して説明したオペレーションを繰り返し、前述したような平均サンプリング遅延に基づく遅延時間の補正を決定する。
【００５１】
図９は、例示の読取ヘッドの通常動作モードに関する関連読取ヘッド信号を示した単純化したタイミング・チャートである。図９に示されているように、タイミングｔｒにおいては、インターフェース・エレクトロニクス内のプロセッサによって、通常はホスト・コンピュータによる信号ＲＱＳの遷移に応答してＲＥＱ信号ライン上に短いパルスが生成され、それが、図５および６を参照して前述したタイミングｔ_c に一致して読取ヘッドに送信される。図９および１０に例示されている実施態様においては、信号ＲＥＱパルスが、読取ヘッド内のそのほかの無視可能な遅延を伴って読取ヘッド内において信号の取り込みを開始する。読取ヘッド信号ＩＮＴ、すなわち一実施態様においては概して内部的にのみ使用可能となる読取ヘッド信号が、積分期間Ｔ_i1にわたる信号積分の間、すなわちタイミングｔ₁ までハイになる。２番目の積分期間Ｔ_i2は、タイミングｔ₂ から開始してタイミングｔ₃ に終了する。積分期間Ｔ_i1およびＴ_i2のそれぞれの後には、積分された信号をアナログ・ディジタル変換コンバータが変換し、ディジタル化後の位置サンプル情報を、図９に差分信号ＳＤとして略図的に示されているように、インターフェース・エレクトロニクスのプロセッサに送信する。シリアル信号ＳＤは、データ信号ライン上において送信され、対応する同期信号ＳＣ（図示せず）もまた読取ヘッドによって生成されるが、別のクロック信号ライン上においてインターフェース・エレクトロニクスに対して送信される。周知の、あるいは今後開発される各種の代替データ送信テクニックを使用することができる。図９には、追加の信号ラインを使用することなく読取ヘッドに対するシグナリングを行って、セットアップ・モードに入らせるために使用できる一例の方法も示されている。信号ＲＥＱに関して言えば、図示の破線は、最後のディジタル・データの送信が発生するまで、信号をハイに維持しておく方法を示している。信号ＲＥＱをハイに維持しておくことは、インターフェース・エレクトロニクス内のプロセッサが読取ヘッドに対するシグナリングを行ってセットアップ・モードに入らせる方法であり、その機能の１つに、サンプリング・タイミング補正モードが含まれる。読取ヘッドは、通常のサンプリング・サイクルの終了時に信号ＲＥＱがハイであることを検出すると、読取ヘッド・セットアップモードに入る。このセットアップ・モードでは、インターフェース・エレクトロニクス内のプロセッサが、ＳＤ信号ライン上においてすべての必要なセットアップ・データを送信することによってタイミング補正機能を開始可能であり、続いてそれが、インターフェース・エレクトロニクスから読取ヘッドに送信される。
【００５２】
図１０は、サンプリング補正モードが読取ヘッドから送信された信号を変更する方法を示している。概して、サンプリング補正モードにおいては、通常のアナログ・ディジタル・コンバータのデータがＳＤ信号ライン上において送信されない。それに代えて、信号ＩＮＴが送信される。言い換えると、図１０に示されているように、ＳＤ信号ライン上の信号が信号ＩＮＴと同一になる。これによりインターフェース・エレクトロニクス内のプロセッサが信号ＩＮＴに対するアクセスを有することが可能になり、その結果、信号ＩＮＴのタイミング測定が可能になり、図５に関連して前述したような内在するサンプリング遅延時間が決定される。読取ヘッド内のサンプリング補正モードを終了するためには、ここでもインターフェース・エレクトロニクス内のプロセッサが、図１０の破線を用いたＲＥＱ信号によって示されるように、信号ＲＥＱ上において長いパルスを送信する。読取ヘッドは、補正サンプリング・サイクルの終了時にＲＥＱ信号がハイであることを検出すると、通常モードの動作に戻る。変形実施態様においては、信号ＲＥＱ上の長いパルスに代えて、補正モードを終了するために別の補正終了信号が送信される。
【００５３】
図１１は、読取ヘッド１４の実施態様の一例を示したブロック図であり、一例のトランスデューサ・エレクトロニクス３１６および一例の読取ヘッド・トランスデューサ・エレメント３１５が含まれている。読取ヘッド・トランスデューサ・エレメント３１５は、これに援用されている特許文献２に説明されているような、３トラック絶対電磁誘導方式位置トランスデューサの読取ヘッド部分である。トランスデューサ・エレクトロニクス３１６は、送信ドライバ３１０Ａ、３１０Ｂ、および３１０Ｃを備え、そのそれぞれが、それぞれのドライバをイネーブルするディジタル入力信号ＥＮＡ、ＥＮＢ、ＥＮＣを受け取る。これらのドライバは、読取ヘッド・トランスデューサ・エレメント３１５の各送信巻線ＴＸＡ、ＴＸＢ、およびＴＸＣに入力される正弦波信号を生成する。ただし一度にイネーブルされるドライバは１つだけであり、それが絶対電磁誘導方式位置トランスデューサの１つのトラックに対応する。一実施態様においては、ドライバによって生成される正弦波の周波数範囲を１０〜１６メガヘルツとすることができ、この正弦波が、前述したように読取ヘッドの動作を左右する読取ヘッドの局部発振器としても使用される。この電磁誘導方式位置トランスデューサのそれぞれのスケール・トラック（図示せず）は、位置の関数として送信信号の振幅を変調し、読取ヘッド・トランスデューサ・エレメント３１５の受信巻線の各セットが、変調された信号の振幅を、受信ピンのそれぞれのセットＲＡ、ＲＢ、またはＲＣに出力する。図１１に示されている実施態様においては、受信ピンの各セットが３つの受信巻線に対応しており、そのそれぞれは、絶対電磁誘導方式位置トランスデューサの１つのトラックに対応している。
【００５４】
受信ピンの各セットＲＡ、ＲＢ、およびＲＣは、特定用途向け集積回路３１７に結合されている。特定用途向け集積回路３１７は、必要に応じて信号を切り替えた後、それらの復調を行ってそれぞれの信号の振幅を決定する。続いて特定用途向け集積回路３１７は、位相信号の増幅および積分を行った後に特定用途向け集積回路３１７の出力に向けてそれらの多重化を行う。特定用途向け集積回路３１７は、その入力ＳＹＮＣ上の送信信号の減衰されたバージョンを使用してその同期復調器をドライブする。
【００５５】
複合プログラマブル論理デバイス３２２は、１ないしは複数の信号接続３１９を介して特定用途向け集積回路３１７と通信を行い、特定用途向け集積回路３１７に所定のシーケンス内のサンプルの取り込みを行わせた後、それらのサンプルを１度に１つ、差動アナログ・ディジタル・コンバータ３２０に向けて出力させる。差動アナログ・ディジタル・コンバータ３２０は、アナログ信号をディジタルに変換し、複合プログラマブル論理デバイス３２２に向けてシリアル・ポート上にデータをクロック・アウトする。ここで認識される必要があるが、上記に代えて、特定用途向け集積回路３１７ならびに差動アナログ・ディジタル・コンバータ３２０の機能を単一の信号処理回路に統合し、位置トランスデューサ・エレメント３１５からアナログ信号を入力して対応するディジタル信号を複合プログラマブル論理デバイス３２２に向けて出力することもできる。複合プログラマブル論理デバイス３２２は、データをインターフェース・チップ３２４に渡し、それが、ケーブル１７もしくは前述したような代替の接続を介してインターフェース・エレクトロニクスに向けて信号を出力する。信号接続３１９は、特定用途向け集積回路３１７から複合プログラマブル論理デバイス３２２へ向けて、内部タイミング信号（たとえば図５、６、９、および１０を参照してすでに説明済みの信号ＩＮＴ）も搬送する。したがって、読取ヘッド１４の補正動作モードの間は、複合プログラマブル論理デバイス３２２が、インターフェース・チップ３２４にタイミング信号を渡し、それが、ケーブル１７もしくは前述したような代替の接続を介してインターフェース・エレクトロニクスにその信号を出力することができる。
【００５６】
動作においては、インターフェース・エレクトロニクスが、ケーブル１７を介してＲＥＱ信号ライン（図示せず）上に読取ヘッド１４に向けたパルスを送信することによって、サンプリング・シーケンスが開始される。複合プログラマブル論理デバイス３２２は、このパルスを検出しサンプリング・シーケンスを開始する。複合プログラマブル論理デバイス３２２は、送信ドライバ３１０Ａ、３１０Ｂ、３１０Ｃ、特定用途向け集積回路３１７、およびアナログ・ディジタル・コンバータ３２０をコントロールして、あらかじめ決定済みのシーケンスに従ってサンプルを生成する。
【００５７】
送信ドライバ３１０Ａ、３１０Ｂ、および３１０Ｃの出力における周期的な送信信号は、読取ヘッドの局部発振器として使用され、それが、前述したように読取ヘッドの動作を左右する。これらの信号は、シュミット・トリガ３１４によって、アナログからディジタル・クロック信号に変換される。複合プログラマブル論理デバイス３２２は、シュミット・トリガ３１４からこのクロック信号を受け取り、いずれのドライバがイネーブルされているかに応じて適切なクロック信号ＴＸ０〜ＴＸ２を選択する。選択されたクロックは、複合プログラマブル論理デバイス３２２内の状態マシンのクロッキングに使用される。この構成は、概して状態マシンが特定用途向け集積回路３１７と同期するように設計されており、その結果、適切なタイミングが維持される。
【００５８】
図１２は、インターフェース・エレクトロニクス１８の実施態様の一例を示したブロック図である。インターフェース・エレクトロニクス１８は、ホスト・コンピュータ・コネクタ３５４を介してホスト・コンピュータ・システムに結合されており、このコネクタによってエンコーダ・システム用の電源が供給され、ライン・トランシーバ３５２との間における通信信号の送受が行われる。ライン・トランシーバ３５２は、指定電圧の論理レベルで通信信号を提供する。一実施態様においては、電源が５ボルトで供給され、指定の電圧論理レベルが３．３ボルトになる。
【００５９】
デュアル・リニア電圧レギュレータ３６０は、ディジタル信号プロセッサ３４２のコアに必要とされる電圧（一実施態様においては１．８ボルト）をはじめ、ライン・トランシーバ３４０ならびに３５２を含めたインターフェース・エレクトロニクス内のすべての論理デバイス用の電源電圧（一実施態様においては３．３ボルト）を提供する。ホスト・コンピュータ・コネクタ３５４から電源が与えられるスイッチング電源３６２は、ケーブル１７もしくは前述したような代替の接続に対して２つの電圧レベルを提供する。一実施態様においては、スイッチング電源３６２によって提供される２つの電圧レベルの一方が１０．５ボルト、他方が５．８ボルトであり、それらはケーブル１７に印加される。ケーブル１７は、読取ヘッド１４（図１１参照）に電源を運び、そこから、かつそこへ信号を運ぶ。ライン・トランシーバ３４０は、読取ヘッド・インターフェース・チップ３２４（図１１参照）への信号およびそこからの信号をケーブル１７を介して指定電圧の論理レベルに変換する。一実施態様においては、この指定電圧の論理レベルが３．３ボルトになる。ここで認識される必要があるが、インターフェース・エレクトロニクスが読取ヘッド１４内もしくはその近傍に備えられる各種の代替実施態様においては、ケーブル１７およびトランシーバ３４０および／またはインターフェース・チップ３２４（図１１参照）を省略することができる。
【００６０】
ディジタル信号プロセッサ３４２は、ホスト・コンピュータ・コネクタ３５４およびライン・トランシーバ３５２を介してホスト・コンピュータ３０（図１参照）からコマンドを受け取る。またディジタル信号プロセッサ３４２は、ライン・トランシーバ３４０およびケーブル１７を介して読取ヘッド１４内におけるデータ取り込みをトリガする。さらにディジタル信号プロセッサ３４２は、読取ヘッド１４からディジタル化後のデータを受信し、ＡＢＳ位置の演算を行い、データをホスト・コンピュータ３０に向けて送信する。
【００６１】
フラッシュ・メモリ３４４は、ディジタル信号プロセッサ３４２のプログラム・コードならびにトランスデューサの補正データをストアしている。変形実施態様においては、さらにフラッシュ・メモリ３４４が現場プログラム可能ゲート・アレイ３４６用のフューズ・マップをストアしている。現場プログラム可能ゲート・アレイ３４６（一部の実施態様には含まれない）は、読取ヘッドからのシリアル・データをディジタル信号プロセッサ３４２用の適切なフォーマットに変換する。現場プログラム可能ゲート・アレイ３４６は、万能非同期受信送信機の部分的な機能をホスト通信に提供することができ、またそれを動的プログラム可能ホスト・インターフェース・プロトコルの実装に使用することもできる。
【００６２】
さらにディジタル信号プロセッサ３４２は、インターフェース・エレクトロニクス１８の高精度クロック３５０に結合されている。高精度クロック３５０は、ディジタル信号プロセッサ３４２によって、および／または読取ヘッドのほかのエレメントによって使用されて正確な時間測定値を生成、すなわち前述したように遅延時間の補正を決定するために読取ヘッドによって生成され、インターフェース・エレクトロニクス１８によって受信されるタイミング信号に対応する測定値を生成する。ここで認識されることになろうが、図１〜１２を参照して説明した例示のシステムおよび方法は、エンコーダ・ユニット内においてサンプリング遅延時間の補正に備えることから有利である。この補正は、サンプリング遅延をより予測可能なものとし、エンコーダ読取ヘッド内における高精度クロックの使用がサイズもしくは経済的な制約から妨げられる場合であっても、相互交換可能な複数のエンコーダに関してかなりの程度で同一となるサンプリング遅延時間を設定する。さらに、現場補正の実施が可能であり、経時的および／または読取ヘッド・コンポーネントに対する温度の影響に起因するタイミングのドリフトを除去することができる。
【００６３】
以上、本発明の好ましい実施態様の例証ならびに説明を行ってきたが、本発明の精神ならびに範囲から逸脱することなく各種の変更が可能である。
【図面の簡単な説明】
【図１】位置エンコーダ・システムおよびホスト・コンピュータを示したブロック図である。
【図２】補正ルーチンを示したフローチャートである。
【図３】対称サンプリングを使用するサンプル取り込みルーチンを示したフローチャートである。
【図４】遅延時間の補正が決定された後に使用される通常動作ルーチンを示したフローチャートである。
【図５】遅延時間の補正が決定される前の位置エンコーダの動作を示したタイミング・チャートである。
【図６】遅延時間の補正が決定され、プロセスに加算された後の位置エンコーダの動作を示したタイミング・チャートである。
【図７】通常読取ヘッド動作ルーチンを示したフローチャートである。
【図８】読取ヘッド補正ルーチンを示したフローチャートである。
【図９】通常読取ヘッド動作モードの間における位置エンコーダの動作を示したタイミング・チャートである。
【図１０】読取ヘッド補正モードの間における位置エンコーダの動作を示したタイミング・チャートである。
【図１１】読取ヘッド回路を示したブロック図である。
【図１２】インターフェース・エレクトロニクスの回路を示したブロック図である。

Claims

位置エンコーダ・システムにおける読取ヘッドの位置サンプリング遅延時間を補正する方法であって、
前記読取ヘッドが位置信号サンプリング・シーケンスを開始する少なくとも１つの信号を受信し、
前記読取ヘッドが前記位置信号サンプリング・シーケンスを実行し、
前記位置信号サンプリング・シーケンスの間に生成されたタイミング信号を前記読取ヘッドから前記位置エンコーダ・システムのインターフェース・エレクトロニクスに送信し、
このインターフェース・エレクトロニクスにおいて前記送信されたタイミング信号の測定に基づいて時間値を決定し、
この時間値に基づいて位置サンプリング遅延時間の補正を決定することを特徴とする位置エンコーダの遅延補正方法。
前記読取ヘッドが、電磁誘導方式位置トランスデューサ・エレメントを備えることを特徴とする請求項１記載の位置エンコーダの遅延補正方法。
前記読取ヘッドが、通常位置決定モードおよび補正モードを含む少なくとも２つのモードで動作可能であり、
前記読取ヘッドが補正モード信号を受信し、
前記読取ヘッドが前記補正モードの動作において前記位置信号サンプリング・シーケンスを実行することを特徴とする請求項１又は２記載の位置エンコーダの遅延補正方法。
前記通常位置決定モードの動作の間に、前記タイミング信号以外の信号を搬送する信号ライン上に前記タイミング信号を送信することを特徴とする請求項３記載の位置エンコーダの遅延補正方法。
前記位置信号サンプリング・シーケンスを複数回実行し、
前記インターフェース・エレクトロニクスが前記送信されたタイミング信号の測定に基づいて平均時間値を決定し、
前記平均時間値に基づいて前記遅延時間の補正を決定することを特徴とする請求項１乃至４記載の位置エンコーダの遅延補正方法。
前記読取ヘッド内における前記位置信号サンプリング・シーケンスが、前記読取ヘッド内において生成された第１の周期的信号を使用し、かつ前記送信されたタイミング信号が、前記インターフェース・エレクトロニクス内において生成された第２の周期的信号を使用して測定されることを特徴とする請求項１乃至５記載の位置エンコーダの遅延補正方法。
前記第２の周期的信号が、前記第１の周期的信号の、大きくとも５分の１のクロック信号であることを特徴とする請求項６記載の位置エンコーダの遅延補正方法。
前記位置サンプリング遅延時間が、公称位置サンプリング遅延時間に対して相対的に指定されることを特徴とする請求項１乃至７記載の位置エンコーダの遅延補正方法。
位置サンプリング遅延時間の補正をする位置エンコーダ・システムのエンコーダ読取ヘッド装置において、
位置トランスデューサ・エレメントと、
前記位置エンコーダ・システムのエンコーダ・インターフェース回路に接続可能な少なくとも１つの信号入力ラインおよび少なくとも１つの信号出力ラインを有するトランスデューサ・エレクトロニクスと、を備え、
このトランスデューサ・エレクトロニクスが、
前記少なくとも１つの信号入力ラインより信号情報を入力して、前記少なくとも１つの信号出力ラインへ信号情報を出力する論理回路と、
この論理回路と接続されると共に前記位置トランスデューサ・エレメントから少なくとも１つの位置信号を入力する信号処理回路と、
この信号処理回路および前記論理回路のうちの少なくとも１つに接続され、周期的信号を提供する少なくとも１つの局部発振器回路と、を備え
前記論理回路が、前記少なくとも１つの信号入力ラインより信号情報を入力して前記読取ヘッド内において位置信号サンプリング・シーケンスを開始可能であり、前記信号処理回路が、前記位置信号サンプリング・シーケンスの間に、少なくとも１つの位置信号をサンプリングして、前記信号処理回路および前記論理回路のうちの少なくとも１つが、前記位置信号サンプリング・シーケンスの間にタイミング信号を生成して、前記論理回路が、前記少なくとも１つの信号出力ラインより前記タイミング信号を前記インターフェース・エレクトロニクスへ送信して、前記インターフェース・エレクトロニクスが送信されたタイミング信号の測定に基づいて時間値を決定して、この時間値に基づいて遅延時間の補正をすることを特徴とするエンコーダ読取ヘッド装置。
前記位置トランスデューサ・エレメントが、電磁誘導方式位置トランスデューサ・エレメントを備えることを特徴とする請求項９記載のエンコーダ読取ヘッド装置。
前記トランスデューサ・エレクトロニクスが、通常位置決定モードおよび補正モードを含む少なくとも２つのモードで動作可能であり、
この補正モードにおいては、前記論理回路が、前記少なくとも１つの信号入力ライン上の補正要求信号入力に応答して、位置信号サンプリング・シーケンスを含む前記補正モードを開始して、
前記信号処理回路および前記論理回路のうちの少なくとも１つが、前記補正モードに含まれる前記位置信号サンプリング・シーケンスの間に、タイミング信号を生成して、
前記論理回路が、前記タイミング信号を、前記少なくとも１つの信号出力ライン上において前記インターフェース・エレクトロニクスに送信して、それにおいて前記インターフェース・エレクトロニクスが、前記補正モードにおいて、前記送信されたタイミング信号の測定に基づいて時間値を決定して、この時間値に基づいて遅延時間の補正を決定することを特徴とする請求項１０記載のエンコーダ読取ヘッド装置。
前記論理回路が、通常位置決定モードにおいて、タイミング信号以外の信号を搬送する信号ラインへ前記タイミング信号を送信することを特徴とする請求項９または１０記載のエンコーダ読取ヘッド装置。
前記読取ヘッド内における前記位置信号サンプリング・シーケンスが、前記読取ヘッド内において生成された第１の周期的信号を使用し、かつ前記送信されたタイミング信号が、前記インターフェース・エレクトロニクス内において生成される第２の周期的信号を使用して測定されることを特徴とする請求項９乃至１２記載のエンコーダ読取ヘッド装置。
前記第２の周期的信号が、前記第１の周期的信号の、大きくとも５分の１のクロック信号であることを特徴とする請求項１３記載のエンコーダ読取ヘッド装置。
前記位置サンプリング遅延時間が、公称位置サンプリング遅延時間に対して相対的に指定されることを特徴とする請求項９乃至１４記載のエンコーダ読取ヘッド装置。