JP2003329485A

JP2003329485A - 位置エンコーダの遅延補正システムおよび方法

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Publication number: JP2003329485A
Application number: JP2003135310A
Authority: JP
Inventors: Jansson Bjorn; ヤンソンビヨン
Original assignee: Mitutoyo Corp; Mitsutoyo Kiko Co Ltd
Current assignee: Mitutoyo Corp; Mitsutoyo Kiko Co Ltd
Priority date: 2002-05-14
Filing date: 2003-05-14
Publication date: 2003-11-19
Anticipated expiration: 2023-05-14
Also published as: US6639529B1; JP4190348B2

Abstract

(57)【要約】【課題】ホスト・コンピュータからの位置要求タイミ
ングと、位置エンコーダのサンプリング・タイミングの
間におけるサンプリング遅延時間を補正する。【解決手段】位置エンコーダは、トランスデューサな
らびにトランスデューサ・エレクトロニクスを伴う読取
ヘッド、および読取ヘッドならびにホスト・コンピュー
タとの間においてデータおよびコマンドを交換するエン
コーダ・インターフェース・エレクトロニクスを備えて
いる。トランスデューサ・エレクトロニクスは、充分な
一貫性のあるサンプリング遅延時間を提供できるクロッ
クを備えていなくてもよい。一貫性のあるサンプリング
遅延時間を提供するためにインターフェース・エレクト
ロニクスは、補正モードの間に、読取ヘッドからの信号
に基づいて内在するサンプリング遅延時間を測定する。
この内在するサンプリング遅延時間と望ましい遅延時間
の間の差が保存され、位置測定の間にインターフェース
・エレクトロニクスによってそれが挿入されて、その結
果、補正後のサンプリング遅延時間と望ましい遅延時間
の一貫性が得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、概して位置エンコ
ーダに関し、より詳細に述べれば、電磁誘導方式位置エ
ンコーダにおける位置要求と取り込みタイミングの間の
遅延を補正するためのシステムおよび方法に関する。

【０００２】

【従来の技術】今日では、直線運動、回転運動、あるい
は角運動を検出するための各種の位置エンコーダが入手
できる。これらのエンコーダは、一般に、電磁誘導方式
トランスデューサ、静電容量方式トランスデューサ、光
学系、あるいは磁気スケールのいずれかを基礎としてい
る。概して言えば、エンコーダは、読取ヘッドおよびス
ケールを備えるものとすることができる。読取ヘッド
は、トランスデューサ・エレメントおよび何らかのトラ
ンスデューサ・エレクトロニクスを備えるものとするこ
とができる。トランスデューサは、測定軸に沿ったスケ
ールに相対的な読取ヘッドの位置の関数として変化する
信号を出力する。トランスデューサ・エレクトロニクス
は、信号プロセッサに向けて信号を出力するか、その信
号を内部的に処理した後に、スケールと相対的な読取ヘ
ッドの位置を表す修正済みの信号を出力する。さらにエ
ンコーダ・システムに、読取ヘッドとは別にインターフ
ェース・エレクトロニクスを備えることも一般的に行わ
れており、スケールと相対的な読取ヘッドの位置を表す
修正済みの信号を、外部のホストに向けて出力する前
に、インターフェース・エレクトロニクス内においてト
ランスデューサ信号の補間もしくはそのほかの処理が行
われる。

【０００３】位置エンコーダ・システムのいくつかは、
要求および応答プロセスを使用して外部のホストと通信
を行う。このプロセスには、３つのステップを含めるこ
とができる：すなわち、ホスト・コンピュータが位置測
定に関する要求を送信するステップ；エンコーダが位置
トランスデューサの出力をサンプリングするステップ；
および、エンコーダが位置情報を送信することによって
応答するステップである。ホスト・コンピュータが位置
測定に関する要求を送信した時点と、エンコーダが位置
トランスデューサのサンプリングを行った時点の間の遅
延が、サンプリング遅延と呼ばれる。サンプリング遅延
が重要性を有するとき、多くの応用においては、この遅
延が既知であり、一定であることが重要になる。特に遅
延情報を使用して位置コントロール・ループのパフォー
マンスの調整および／または速度情報を使用して位置修
正の評価を行う特定の運動コントロール・システムにお
いては、遅延の量を知ることが重要になる。別のケース
においては、サンプリング遅延が、現存する運動コント
ローラもしくはそのほかのホスト・システムのインター
フェース制約に適合していることが非常に重要になる。

【０００４】遅延の処理を扱ったエンコーダ・ユニット
について述べた従来技術の特許に、特許文献１がある。
特許文献１には、アナログ・ディジタル変換ならびに算
術処理時間によってもたらされたデータの遅延時間を補
償して運動に関係する誤差を除去し、コントロール・パ
フォーマンスの低下を防止するエンコーダが教示されて
いる。このデバイスは、現在のサンプリング・サイクル
および先行するサンプリング・サイクルから獲得された
角度データに従って、遅延時間の間に生じる位置変化を
予測することによって機能する。遅延時間に関係付けさ
れる誤差は、予測された位置変化を現在のサンプリング
・データに加算することによって補償される。しかしな
がら、特許文献１に教示されている比較的複雑なエンコ
ーダ内における処理ならびにエンコーダとホストの間の
データ・インターフェースは、多くの応用にとって望ま
しいものではない。さらに言えば、特許文献１の方法
は、現在のサンプリング・サイクルおよび先行するサン
プリング・サイクルから獲得された角度データを基礎と
して予測された位置変化に関して各エンコーダのサンプ
リング遅延を補償するだけであり、したがって、そのほ
かの問題、すなわちホスト・インターフェースのタイミ
ング制約、信号処理の複雑性等に関係する問題に解決を
与えるものではない。たとえば、特許文献１の方法は、
サンプリング遅延時間をより予測可能にするということ
もなければ、複数の相互交換可能なエンコーダに関して
かなりの程度まで同じになるサンプリング遅延時間を都
合よく、かつ経済的に設定するものでもない。これとは
別に、比較的正確な高速クロックを各エンコーダの読取
ヘッドに備えることによって、サンプリング遅延時間が
より予測可能になり、かつ複数の相互交換可能なエンコ
ーダに関してかなりの程度まで同じになるサンプリング
遅延時間を設定できることが知られている。しかしなが
ら、エンコーダに関する応用には、読取ヘッドのサイズ
ならびに消費電力が事実上の最小値に抑えられなければ
ならないとされるものが多い。その種の応用において
は、重要な読取ヘッドの信号処理および／または正確な
高速クロックをエンコーダ内に備えることが実質的に妨
げられる。

【０００５】

【特許文献１】米国特許第５，７２１，５４６号

【特許文献２】米国特許第６，３０４，８３２号

【特許文献３】米国特許第６，０１１，３８９号

【特許文献４】米国特許第６，００５，３８７号

【０００６】

【発明が解決しようとする課題】本発明は、上記の問題
ならびに欠点を克服する方法および装置の提供に指向さ
れている。より詳細に述べれば、本発明は、位置エンコ
ーダに対する位置要求と、エンコーダの読取ヘッド内に
おけるサンプル取り込みタイミングの間における補正済
み遅延を提供するための方法および装置に指向されてい
る。

【０００７】

【課題を解決するための手段】位置エンコーダ・システ
ムにおける位置要求と取り込みタイミングの間における
遅延時間を補正するためのシステムおよび方法を提供す
る。この位置エンコーダ・システムは、スケール、トラ
ンスデューサならびにトランスデューサ・エレクトロニ
クスを伴った読取ヘッド、および読取ヘッドをコントロ
ールし、かつ読取ヘッドから測定値を獲得するインター
フェース・エレクトロニクスを備えている。インターフ
ェース・エレクトロニクスへは、ホスト・コンピュータ
からのアクセスが可能である。読取ヘッドのトランスデ
ューサは、電磁誘導方式トランスデューサとしてもよ
い。電磁誘導方式トランスデューサが使用される場合に
は、サンプルの取り込みに使用されるクロック周波数
が、トランスデューサ・パターンのインダクタンスと複
数の同調キャパシタの間の共振によって部分的に決定さ
れることもあり、そのため、それがいくぶん遅く、かつ
変動するものとなることがある。インターフェース・エ
レクトロニクス内に含まれているクロックは、読取ヘッ
ドのクロックより正確であり、概してタイミング補正手
続きに使用される。

【０００８】本発明の１つの側面によれば、位置エンコ
ーダ・システムのサンプリング遅延時間が、初期サンプ
リング遅延を測定し、その後それを仕様遅延時間と比較
することによって補正される。初期遅延時間と仕様遅延
時間の差が、遅延時間の補正として指定される。遅延時
間の補正はメモリに保存されてその後の測定プロセスに
含められ、それによって補正済みサンプリング遅延時間
と仕様遅延時間が同一になり、異なる位置エンコーダの
間において一貫性が得られるようになる。

【０００９】本発明の別の側面によれば、位置エンコー
ダのサンプリング遅延時間の多数回にわたる測定が許さ
れ、その結果、位置エンコーダ用のより正確な遅延時間
の補正を決定することが可能になる。一実施態様におい
ては、複数回のサンプリング遅延時間の測定によって、
測定の不確定性を２分の１もしくはそれ以上に縮小する
ことができる。測定の不確定性は、しばしばジッターと
呼ばれている。位置エンコーダ・システムの特定の具体
化においては、ジッターに帰する量をプラスまたはマイ
ナス１００ナノ秒からプラスまたはマイナス５０ナノ秒
までに抑えることができる。

【００１０】本発明のさらに別の側面によれば、一実施
態様の位置エンコーダが対称サンプリングを用いる。こ
の対称サンプリング・プロセスの間においては、２回の
インターバルにわたってアナログのトランスデューサ出
力信号が読み取られ、積分される。サンプリング遅延時
間は、２つの積分の繰り返しの中点であるとして定義す
ることができる。

【００１１】本発明のさらに別の側面によれば、位置エ
ンコーダの読取ヘッドに必要となる通信ラインの数が最
小に維持される。これは、特定の補正プロセスが実行さ
れているときに、読取ヘッドの通常出力において読取ヘ
ッドの内部タイミング信号が使用できるようにすること
によって部分的に達成される。これによって、これを目
的とした追加の通信ラインの必要性が除去される。

【００１２】ここに開示しているサンプリング遅延の補
正に関するシステムおよび方法が、補正済みサンプリン
グ遅延が仕様遅延時間と同一となることを可能にし、異
なる位置エンコーダ・ユニット間における一貫性を得る
という利点を有することを認識されるであろう。このシ
ステムおよび方法は、複雑な回路ならびに正確かつ高速
なクロックを排除する小型の読取ヘッドとの組み合わせ
において特に有用である。

【００１３】以下の詳細な説明を添付図面とともに参照
することによって本発明のよりよい理解が得られ、それ
に従って以上示した本発明の側面ならびに付随する利点
がより容易に認識されることとなろう。

【００１４】

【発明の実施の形態】図１は、位置エンコーダ１０およ
びホスト・コンピュータ３０のブロック図である。ここ
では位置エンコーダおよび位置エンコーダ・システムと
いう用語を、特に示さない限りは概して相互交換可能に
用いる。位置エンコーダ１０は任意タイプのエンコーダ
であってよく、たとえばピック‐アンド‐プレース・マ
シン、流量調整マシンといった応用においてサーボ・コ
ントローラによる使用に意図された直線位置エンコーダ
等とすることができる。位置エンコーダ１０は、スケー
ル１２、読取ヘッド１４、ケーブル１７、およびインタ
ーフェース・エレクトロニクス１８を備えている。ホス
ト・コンピュータ３０は、サーボ・コントローラの形式
とすることができ、ケーブル２０を介して位置エンコー
ダ１０と通信し、位置情報を受信する。

【００１５】動作においては、ホスト・コンピュータ３
０がケーブル２０を介してインターフェース・エレクト
ロニクス１８にコマンドを送信する。インターフェース
・エレクトロニクス１８は、ケーブル１７を介して読取
ヘッド１４と通信を行う。インターフェース・エレクト
ロニクス１８は、読取ヘッド１４における位置取り込み
をトリガする。読取ヘッド１４は、読取ヘッド・トラン
スデューサ・エレメント１５を使用してスケール１２か
ら信号を収集した後、トランスデューサ・エレクトロニ
クス１６を使用して信号をディジタル化し、その信号を
インターフェース・エレクトロニクス１８に、ケーブル
１７を介して送信する。好ましい実施態様においては、
インターフェース・エレクトロニクス１８が、その信号
から位置を演算し、位置情報をホスト・コンピュータ３
０に、ケーブル２０を介して送信する。変形として、各
種の実施態様の例においては、インターフェース・エレ
クトロニクス１８の全部もしくは一部をプラグ‐イン・
カードとして、および／または埋め込みソフトウエア・
ルーチン等としてホスト・コンピュータ３０内に含めて
もよい。その種のケースでは、ケーブル２０を除くこと
ができる。

【００１６】またここで認識されることになろうが、ト
ランスデューサ・エレクトロニクス１６とインターフェ
ース・エレクトロニクス１８の間におけるこのほかのタ
イプの接続についても本発明の範囲内に含まれる。たと
えば、読取ヘッド１４が別の接続（図示せず）から電力
を受け取ることもあり、トランスデューサ・エレクトロ
ニクス１６とインターフェース・エレクトロニクス１８
が、周知の、あるいは今後開発されるいずれかのワイヤ
レス通信方法によって接続されることもある。さらに、
応用が、読取ヘッド１４内およびその周辺において使用
可能な体積を制限しない場合には、読取ヘッド１４内、
もしくはそれに隣接してインターフェース・エレクトロ
ニクス１８を備え、ケーブル１７を取り除くか、別の適
切なタイプの接続に置き換えることもできる。

【００１７】すでに述べたように、位置エンコーダ１０
およびホスト・コンピュータ３０は、要求および応答フ
ォーマットに従って動作する。このプロセスは３つのス
テップを含む。まず、ホスト・コンピュータが位置に関
する要求を送信する。続いてエンコーダ・システムが、
位置トランスデューサのサンプリングを行う。最後にエ
ンコーダ・システムが、位置情報を送信することによっ
て応答する。最初と２番目のステップの間の遅延、すな
わち要求が送信された時点とエンコーダがトランスデュ
ーサのサンプリングを行った時点の間の遅延がサンプリ
ング遅延と呼ばれている。

【００１８】また、これについても前述したが、各種の
応用においては、サンプリング遅延が既知であり、一定
であることが重要になる。特に遅延時間の変動に制約を
課する方法、および／または指定されたサンプリング遅
延を基礎として位置コントロール・ループのパフォーマ
ンスを調整する方法に従って設計された運動コントロー
ラにおいては、遅延の量を知ることが極めて重要にな
る。遅延量における不確定性は、位置決めシステムが動
いているときには、位置、速度、または加速度における
不確定性として現れる。サンプリング遅延は、たとえば
トランスデューサの出力信号が所定時間期間にわたって
積分されることから（信号対雑音比を改善するため）、
および／またはエンコーダが対称サンプリング（ＣＤ
Ｓ）を実装した結果、応答が１サンプルではなく２サン
プルに基づくことから生じる可能性がある。対称サンプ
リングを使用する実施態様の一例が、同一譲受人の特許
文献２に説明されており、その全内容が参照によりこれ
に援用されている。

【００１９】一実施態様においては、位置エンコーダ１
０が積分および対称サンプリングをともに使用する。そ
れに加えて、読取ヘッド１４内に使用されているトラン
スデューサを電磁誘導方式トランスデューサとすること
ができる。本発明とともに使用可能な各種の電磁誘導方
式トランスデューサの例が、同一譲受人の特許文献３お
よび特許文献４に説明さており、その全内容が参照によ
りこれに援用されている。その種のケースでは、読取ヘ
ッド１４内において信号の取り込みのために使用される
読取ヘッドのクロック周波数が、トランスデューサ・パ
ターンのインダクタンスと複数の同調キャパシタの間に
おける共振によって決定されることから、ユニットごと
にある程度変動する可能性がある。つまり、同調コンポ
ーネントの許容誤差は、所望の仕様の外側でサンプリン
グ遅延の変動を許すものとなる。しかしながら、読取ヘ
ッドのクロック周波数は、概して長時間にわたって極め
て一定であり、特に低い温度係数を伴う同調コンポーネ
ントが使用される場合にはより安定する。その種のケー
スにおいては、１つのユニットに関してサンプリング遅
延タイミングが決定された後は、それが特定時間にわた
って比較的一定を維持する。一実施態様においては、位
置サンプリング間、およびエンコーダ・ユニット間の位
置サンプリング・タイミングの変動が、望ましいとされ
るプラスまたはマイナス２５０ナノ秒未満となる。エン
コーダの読取ヘッド内に正確なクロック信号が存在しな
い場合には、相当のレベルにおいてタイミングの整合性
を達成するための補正が重要になる。さらに詳細を以下
に説明するが、本発明のシステムおよび方法は、エンコ
ーダのサンプリング遅延の補正に指向されており、その
結果、エンコーダが比較的不正確な読取ヘッド・クロッ
クを有する場合であってもユニット間における変動が最
小になる。

【００２０】図２は、本発明に従った補正ルーチン１０
０を単純化したフローチャートである。ブロック１１０
において、エンコーダ・システムがトリガされて補正プ
ロセスを開始する。各種の実施態様の例においては、ホ
スト・コンピュータが補正開始コマンドを送信して補正
プロセスをトリガする。別の実施態様の例においては、
ホストからの位置要求もしくはそのほかの信号が、スリ
ープ／ウェイクアップ状態等のエンコーダの内部状態に
基づいてエンコーダによって処理され、この補正プロセ
スをトリガする。さらに別の実施態様においては、エン
コーダの内部状態、たとえばパワー・オン、リセット、
もしくはタイムアウト等がこの補正プロセスをトリガす
る。ブロック１１２においては、エンコーダ回路の読取
ヘッド・インターフェース回路部分が読取ヘッドに対す
るシグナリングを行って、「補正」サンプルの取り込み
を開始し、かつ、以下により詳細を論じる実際のサンプ
リング遅延の決定に使用されることになる比較的正確な
クロック・サイクル・カウンタを開始するか、あるいは
比較的正確な時間値を記録する。続いてオペレーション
が、ブロック１１４に進む。

【００２１】ブロック１１４においては、読取ヘッド
が、読取ヘッドのサンプリング動作の通常シーケンスに
従ってトランスデューサの位置信号のサンプリングを行
う一方、タイミング情報を生成する。生成されたタイミ
ング情報は、読取ヘッド・インターフェース回路に渡さ
れる。一例の実施態様においては、詳細を以下に述べる
ように、トランスデューサ・エレクトロニクス内に通常
に発生する特定の信号を、単純に、読取ヘッド・インタ
ーフェース回路に接続される信号ラインに印加し、クロ
ック・サイクル・カウンタもしくは時間値の記録をコン
トロールしてタイミング信号に関連する時間測定値を生
成することによって読取ヘッドがタイミング情報を生成
する。より一般的に述べれば、エンコーダ・エレクトロ
ニクス、たとえば読取ヘッド・インターフェース・エレ
クトロニクスは、エンコーダ・システムが読取ヘッドに
よって生成されたタイミング信号に対応する正確な時間
測定値を生成することを前提として、周知の、あるいは
今後開発される任意の適切な時間測定方法を使用するこ
とができる。

【００２２】各種の実施態様の例においては、「補正」
サンプルの取り込みならびにタイミング信号の生成を行
うとき、読取ヘッドは、読取ヘッドのサンプリング動作
の通常シーケンスに影響を与えない範囲で、ほかの特定
の「通常モード」の動作を省略することができる。たと
えば、各種の実施態様の例においては、サンプリングさ
れたトランスデューサ位置信号のディジタル変換がサン
プリングの間に行われるか、あるいはサンプリング完了
後に行われるが、その場合には「補正」サンプルの取り
込みならびにタイミング信号の生成の間におけるそれを
省略することができる。つまり各種の実施態様の例にお
いては、読取ヘッドのトランスデューサ・エレクトロニ
クスが、生成されたタイミング情報だけを読取ヘッド・
インターフェース回路に送信し、「通常モード」の動作
の間に送信される位置サンプル情報を省略する。

【００２３】次のブロック１１６においては、ブロック
１１４において生成された時間測定値がエンコーダ・エ
レクトロニクスによって処理され、サンプリング遅延時
間が計算される。サンプリング遅延時間の計算について
は各種の例を以下に説明する。サンプリング遅延時間
は、遅延時間の補正を決定するためにホスト・コンピュ
ータもしくはエンコーダ・エレクトロニクス内にストア
されている仕様遅延時間と比較される。遅延時間の補正
の決定については、さらに詳細な説明を後述する。その
後、ブロック１１８においては遅延時間の補正が、その
後の使用のために、たとえば図６を参照して詳細を後述
するが、エンコーダの通常動作の間における使用のため
にエンコーダ・システムのメモリ内にストアされる。

【００２４】この補正プロセスは、ブロック１１８のオ
ペレーションの後に終了し、一例の実施態様において
は、エンコーダが自動的に通常位置表示モードの動作に
入る。それに代えて、別の例の実施態様においては、少
なくとも図２のブロック１１２〜１１６を参照して説明
した動作が複数回（たとえば、１０、２０、５０、また
は１００回）にわたって繰り返され、ブロック１１６に
おいて繰り返し決定されるサンプリング遅延時間が、エ
ンコーダ・エレクトロニクスによって平均されて平均サ
ンプリング遅延時間が生成され、それが遅延時間の補正
の決定に使用される。より詳細については後述するが、
この平均プロセスによって、サンプリング遅延時間測定
における不確定性を低減することが可能であり、したが
ってより正確な遅延時間の補正を提供することができ
る。

【００２５】図３は、図２に示されているブロック１１
４の動作の読取ヘッド部分に関して読取ヘッドによる使
用が可能な、「補正」サンプルの取り込みルーチン１１
４の実施態様の一例を示したフローチャートである。図
３の補正サンプルの取り込みルーチン１１４は、位置ト
ランスデューサ信号のサンプリングのために信号積分期
間を使用する位置エンコーダに向けられている。しかし
ながらこれは、各種の代替位置トランスデューサを伴う
代替サンプリング方法を使用する各種のほかの実施態様
について実行可能な図２のブロック１１４における各種
オペレーションの一例の実施態様にすぎず、例証を意図
するものであって限定ではないことをここで理解される
必要がある。図３に示されているように、ブロック１２
０においてエンコーダの読取ヘッドは、「補正」サンプ
ル取り込みモードに入る。たとえば、各種の実施態様の
例においては、通常モードの動作の間にディジタル化さ
れた位置サンプル情報を読取ヘッド・インターフェース
回路に搬送するラインが、それに代えて補正サンプル取
り込みモードの間に生成されるタイミング信号を搬送す
るべく構成される。しかしながら、ここで認識される必
要があるが、各種の別の実施態様の例においては、読取
ヘッド・インターフェース回路の構成、読取ヘッドに対
するその接続の数、および／またはそのほか各種のシス
テム設計上の選択肢に応じて、読取ヘッドが、単一の動
作モードのみを有する一方で本発明との互換性を保持す
ることは可能であり、ブロック１２０のオペレーション
を省略することができる。

【００２６】ブロック１２２においては、読取ヘッドが
通常サンプリング・シーケンスに従って位置トランスデ
ューサ信号のサンプリングのための最初の、もしくは次
のサンプリング期間を開始し、そのサンプリング期間に
関連付けされたタイミング信号を生成する。たとえば最
初の位置トランスデューサ信号積分期間が開始され、関
連付けされたタイミング信号が同時に送信されて、読取
ヘッド・インターフェース・エレクトロニクス内におけ
る時間測定の開始もしくはそれに代わる決定を行う。

【００２７】ブロック１２４においては、位置トランス
デューサ信号のサンプリングのための最初の／次のサン
プリング期間が、通常サンプリング・シーケンスに従っ
て終了し、読取ヘッドがそのサンプリング期間に関連付
けされたタイミング信号を生成する。たとえば、最初の
位置トランスデューサ信号積分期間が終了し、使用され
ている時間測定テクニックに応じて、関連付けされたタ
イミング信号が同時に送られて、読取ヘッド・インター
フェース・エレクトロニクス内における時間測定の終了
もしくはそれに代わる決定が行われるようにすることが
できる。

【００２８】次に、たとえばサンプルの平均のため、あ
るいは詳細を後述する対称サンプリング等のサンプリン
グ方法のために、通常サンプリング・シーケンスが複数
のサンプリング期間を含む場合には、ルーチン１１４内
に判断ブロック１２６が含められる。この判断ブロック
１２６は、通常サンプリング・シーケンスにおいて残存
しているサンプリング期間の有無を決定する。通常サン
プリング・シーケンスにおけるサンプリング期間が残存
している場合には、ルーチンがブロック１１２のオペレ
ーションに戻る。すべてのサンプリング期間を終了する
と、このルーチンが終了し、次の包括的な補正ステップ
に戻る。

【００２９】概して言えば、単一の位置トランスデュー
サ信号積分期間を使用するシステムの場合、たとえばそ
の１つを前述したシステムのような場合には、積分時間
期間の中点が、積分後の信号サンプルから結果としても
たらされる位置の値に関連付けされるべきタイミングの
妥当な評価となる。つまり積分時間期間の中点は、図２
に示されているブロック１１６を参照して説明を行った
サンプリング遅延時間を定義し、それをこの種のシステ
ムのための位置サンプル要求に関連付けする必要があ
る。積分時間期間の中点は、上記のルーチンのオペレー
ションに基づいて容易に決定される。当業者であれば認
識されることになろうが、この議論は、積分期間内にわ
たって位置トランスデューサの速度が比較的一定である
ことを前提としており、多くのトランスデューサ・シス
テムにとってはそれが妥当な仮定となる。

【００３０】ほかのサンプリング・シーケンスについて
適切なサンプリング遅延時間を計算する別の計算方法も
当業者にとっては明らかとなろうが、本質的なポイント
は、位置要求タイミングにサンプリング遅延時間を加え
たものが、トランスデューサ信号サンプルから結果とし
てもたらされる位置の値によって示される位置にエンコ
ーダが実際に存在したタイミングを合理的に表すことに
なる、ということである。一例の対称サンプリング方法
および関連するサンプリング遅延時間の決定について
は、さらに詳しい説明を後述する。

【００３１】図４は、図２の補正ルーチンに続けること
ができる、通常動作モードの間に実行される通常動作ル
ーチン１３０のフローチャートを示している。この図４
に示されているように、ブロック１４０においてホスト
・コンピュータが、位置出力の生成のための要求信号を
エンコーダ・システムに対して送信する。ブロック１４
２においては、エンコーダ・システムが、図２のブロッ
ク１１６および１１８に関して計算され、メモリに保存
されている指定された遅延時間の補正にわたって遅延を
行う。ブロック１４６においては、通常サンプリング・
シーケンスに従ってエンコーダが位置トランスデューサ
信号のサンプリングを行い、サンプル（または複数サン
プル）をディジタル値に変換する。ブロック１４８にお
いては、ディジタル・サンプル値がホスト・コンピュー
タに対して出力される。

【００３２】図５および６は、対称サンプリングを使用
し、図２〜４を参照して前述した方法を具体化する、対
称サンプリングを使用する位置エンコーダ１０の実施態
様の一例の動作を示したタイミング・チャートである。
対称サンプリングは、これに援用されている特許文献２
に詳細に説明されているように、複数の位置トランスデ
ューサ信号チャンネルを連続的に収集する方法である。
簡単に対称サンプリングについて述べれば、各信号チャ
ンネルが、２回にわたって、すなわち総合サンプリング
・タイミング前のそれぞれの時間間隔において１回、総
合サンプリング・タイミング後のそれぞれの時間間隔に
おいて１回、サンプリングされる。つまり、各信号チャ
ンネルが、単一の位置に対応する同一の有効総合サンプ
リング・タイミングを有することが可能であり、その結
果、複数の信号サンプルを、その位置の決定に関して適
正に結合することができる。

【００３３】図５および６は、２つの信号ＲＱＳおよび
ＩＮＴのタイミングを示している。信号ＲＱＳは、ホス
ト・コンピュータによって生成された位置要求信号であ
り、信号ＩＮＴは、読取ヘッド・トランスデューサ・エ
レクトロニクスの内側の信号である。図５は、図２およ
び３を参照して説明した補正プロセスの間に観察される
ような「補正未済」のタイミングを示している。図６
は、図４を参照して説明した通常位置決定動作の間に観
察されるような、本発明に従った補正後のタイミングを
示している。図５に示されているように、ホスト・コン
ピュータは、タイミングｔ₀ において、ＲＱＳ信号ライ
ン（アクティブ・ローとして定義されている）上に位置
エンコーダに対する位置要求パルスを送信することによ
ってプロセスを開始する。タイミングｔ_d （タイミング
ｔ₀ から短時間後）においては、信号ＩＮＴがハイにな
ることによって示されているように、読取ヘッド・トラ
ンスデューサ・エレクトロニクスがトランスデューサ信
号のサンプリングを開始する。タイミングｔ₀ とタイミ
ングｔ_d の間の時間遅延には、あらゆる内在的な最小の
信号遅延およびエンコーダ・エレクトロニクスの、読取
ヘッドに対するインターフェースとして機能する部分か
ら中継されたサンプリング要求を受信するために読取ヘ
ッドが必要とするスタートアップ期間をはじめ、トラン
スデューサ・エレクトロニクスが、中継されたサンプリ
ング要求を受信した後にサンプルの取り込みを実際に開
始するために必要なあらゆる時間が含まれる。

【００３４】信号ＩＮＴがハイとなっている積分期間Ｔ
_i1の間は、読取ヘッド・トランスデューサ・エレクトロ
ニクスのフロント‐エンドが、アナログのトランスデュ
ーサ出力信号の読み取りおよび積分を行う。これは、対
称サンプリング・シーケンスの２つのサンプルのうちの
最初になる。タイミングｔ₁ においては、最初のサンプ
ルの積分が終了し、読取ヘッド・トランスデューサ・エ
レクトロニクスが、ディジタル値への変換のためにその
サンプルを保持する。タイミングｔ₂ においては、対称
サンプリング・シーケンスの２番目のサンプルの取り込
みが開始される。２番目のサンプルの積分は、積分期間
Ｔ_i2にわたって続けられる。タイミングｔ₃ において
は、２番目のサンプルの積分が終了し、読取ヘッド・ト
ランスデューサ・エレクトロニクスが、ディジタル値へ
の変換のために２番目のサンプルを保持する。ここで認
識される必要があるが、サンプリングされ、保持された
各信号は、対応するサンプリング期間にわたって実際の
トランスデューサの位置（または複数の位置）を実質的
に取り込む。したがって、サンプリング遅延時間および
遅延時間の補正に関連した関係を有するそれぞれのタイ
ミングおよびトランスデューサ位置が存在する。ディジ
タル値変換プロセスは、トランスデューサ位置に対して
その種の直接的な関係を有していない。したがってここ
では、ディジタル値変換プロセスならびに関連するデー
タ転送の詳細については論じないが、当業者にとって
は、これらのディジタル値変換プロセスならびに関連す
るデータ転送を実行するための各種の方法が明らかであ
ろう。

【００３５】図５に示されているように、最初の積分期
間Ｔ_i1の終了と２番目の積分期間Ｔ _i2の開始の間の中点
がサンプリング遅延時間ｔ_sdとして定義される。ここに
は、詳細な説明を後述する望ましい仕様遅延時間ｔ
_sdSpecについても図示されている。内在する遅延時間ｔ
_sdに関して言えば、タイミングｔ₁ およびｔ₂ を使用
し、次式に従って内在するサンプリング遅延時間ｔ_sdを
計算することができる。ｔ_sd＝（ｔ₁ ＋ｔ₂ ）／２（式１）

【００３６】一実施態様においては、エンコーダのイン
ターフェース・エレクトロニクス内に埋め込まれたプロ
セッサをディジタル信号プロセッサもしくはマイクロコ
ントローラとすることができ、インターフェース・エレ
クトロニクスが、水晶発振子を基礎とする比較的正確な
クロック発振器を使用することができる。その種の発振
器は、高い周波数ならびに精度を有することが知られて
いる。一実施態様においては、インターフェース・エレ
クトロニクスのクロックが１０ナノ秒台の周期を有し、
したがってそれを使用して同程度の高い精度までタイミ
ングｔ₁ およびｔ₂ を測定することができる。ここで注
意する必要があるが、リモート・エレクトロニクスのプ
ロセッサの水晶発振子は、サンプルの取り込みをローカ
ルにドライブするために使用される読取ヘッドの発振器
と同一ではない。すでに述べたように、特に小型の、あ
るいは経済性の高い読取ヘッドにおいては、安定してい
るが低速であり、かつ／または補正されない局部発振器
がしばしば使用される。そのため、インターフェース・
エレクトロニクス内に備えられている比較的精度がより
高く、より高速なクロックが、本発明に従ったタイミン
グ測定ならびに補正手続きに使用される。

【００３７】エンコーダ・システムは、タイミング補正
モードにある間に、読取ヘッドに対して１ないしは複数
の補正要求パルスを送信し、対応するタイミングｔ₁ お
よびｔ₂ を測定することができる。これらの測定に基づ
き、エンコーダ・システムは、式１に従って内在する遅
延時間ｔ_sdの演算を行う。さらに詳細な説明を後述する
ように、演算された内在する遅延時間ｔ_sdは、読取ヘッ
ド内においてサンプリング・タイミングに使用されてい
る比較的遅いクロックに関連して、ある種の不確定性を
含んでいる。この不確定性を低減するために、一実施態
様においては、タイミング補正を、複数の（たとえば１
００個の）サンプルを使用して実行し、より正確な平均
サンプリング遅延を求めることができる。さらに詳細な
説明を後述するように、一実施態様においては、これに
よって不確定性が、読取ヘッドのクロック周期のプラス
またはマイナス１周期から、概略で読取ヘッドのクロッ
ク周期のプラスまたはマイナス１／２周期に達するまで
低減される。一例の１００ナノ秒の読取ヘッドのクロッ
ク周期の場合であれば、この平均によって、不確定性が
プラスまたはマイナス約５０ナノ秒に達するまで低減さ
れる。その後、遅延時間の補正Ｔ_cal を決定するため
に、仕様遅延時間ｔ_sdSpecと内在するサンプリング遅延
時間ｔ_sdが比較される。

【００３８】望ましい仕様遅延時間ｔ_sdSpecは、概して
ＲＱＳ信号のタイミングｔ₀ に対して相対的に定義さ
れ、一般に、特定の位置トランスデューサ設計を用いて
達成可能な特定の内在するサンプリング遅延時間ｔ_sdに
依存する。仕様遅延時間ｔ_sdSp _ecが、製造間に生じる可
能性のある各種コンポーネントのばらつきに起因して特
定の位置トランスデューサ設計ごとに発生する、内在す
るサンプリング遅延時間ｔ_sdにおける変動に適応する充
分な遅延をもって選択されることが望ましい。一例の実
施態様においては、対称サンプリング方法を使用する絶
対電磁誘導方式トランスデューサが、公称値として約６
マイクロ秒の内在するサンプリング遅延時間ｔ_sdを有す
るものとする。その場合においては、望ましい仕様遅延
時間ｔ_sdSp _ecを、たとえば約１０マイクロ秒もしくはそ
れより低くすることができるが、６マイクロ秒に、エン
コーダごとに期待される変動を加えた値よりは大きくす
る。より一般的に言えば、多くの運動コントロール応用
においては、望ましい仕様遅延時間ｔ_sdSpecを、期待さ
れる内在するサンプリング遅延時間によって許容される
限り短くする。

【００３９】エンコーダ・システムは、遅延時間の補正
Ｔ_cal をメモリに保存する。遅延時間の補正Ｔ_cal は、
次式に従って計算することができる。Ｔ_cal ＝ｔ_sdSpec−ｔ_sd （式２）

【００４０】一例の実施態様においては、現場でエンコ
ーダの電源が投入されるごとに、あるいはホスト・シス
テムもしくはユーザから要求があるごとにタイミング補
正を実行することができる。別の例の実施態様において
は、位置エンコーダの製造の最終段階の間に１度だけ実
行されるものとすることができる。しかしながら、現場
においてより頻繁にタイミング補正を実行することによ
って、長期補正ドリフトがサンプル取り込みタイミング
から取り除かれる。

【００４１】図６は、図５のタイミング・チャートに類
似であるが、信号ＩＮＴの開始の近傍において遅延時間
の補正Ｔ_cal が加算されている。遅延時間の補正Ｔ_cal
の加算は、補正済みサンプリング遅延時間ｔ’_sdを、望
ましい仕様遅延時間ｔ_sdSpecに一致させる。図５と同様
にホスト・コンピュータは、タイミングｔ₀ においてプ
ロセスを開始する。しかしながら図６の場合には、エン
コーダ・インターフェース・エレクトロニクスが、サン
プル要求信号をトランスデューサ・エレクトロニクスに
中継する前に、比較的高精度のクロックに基づいて遅延
時間の補正Ｔ_ca _l に等しい時間期間を待機する。これ
は、図６のタイミングｔ_c において信号ＩＮＴがハイに
転ずることによって示されているように、読取ヘッド・
トランスデューサ・エレクトロニクスがトランスデュー
サ信号のサンプリングを開始する前に、実質的に遅延時
間の補正Ｔ_cal を最小の内在するサンプリング遅延時間
ｔ_dに加算する。その後はオペレーションが、タイミン
グｔ’₁ までの最初の積分期間Ｔ_i1、およびタイミング
ｔ’₂ からｔ’₃ までの２番目の積分期間Ｔ_i2を伴っ
て、図５を参照して説明を前述したように続けられる。
これらのオペレーションに基づくと、図６に示されてい
るように、補正済みサンプリング遅延時間ｔ’_sdを可能
な限り望ましい仕様遅延時間ｔ_sdSpecに近づけることが
可能になる。

【００４２】ここで認識される必要があるが、図５およ
び６に示した例については、サンプリング遅延時間ｔ_sd
が、対称サンプリングの間における最初の積分期間Ｔ_i1
および２番目の積分期間Ｔ_i2の間に獲得された位置トラ
ンスデューサのサンプルに基づく位置の値にもっともよ
く対応するものとして示されている。より一般的には、
各種のトランスデューサとともに別のサンプリング・ス
キームを使用することができる。ここでは、その種の場
合のそれぞれにおいて、位置トランスデューサのサンプ
ルに基づく位置の値にもっともよく対応するサンプリン
グ遅延時間が存在すること、および概してサンプリング
遅延時間が本発明に従ったシステムならびに方法を使用
して補正されるべきサンプリング遅延時間となることを
認識する必要がある。

【００４３】図５および６に示した方法を使用する位置
エンコーダに関して言えば、読取ヘッドの動作を左右す
る周期的な信号を提供する読取ヘッドの局部発振器（つ
まり、前述した例の電磁誘導方式エンコーダ内に送信巻
線を含む局部発振器）の開始に使用される方法に関連す
る追加の設計上の考慮事項がある。一実施態様において
は読取ヘッドの発振器が信号ＲＱＳ上のパルスの前に作
動される。この実施態様の利点は、取り込み発振器が信
号ＲＱＳ上のパルスの受信に応答して開始される必要が
なく、それによって発振器のスタートアップ遅延が除去
されることである。この実施態様の欠点は、取り込みク
ロックとプロセッサ・クロックが非同期となることであ
り、その結果、内在する遅延時間ｔ_d に、したがってサ
ンプリング遅延時間ｔ_sdにわずかな不確定性がもたらさ
れることである。この不確定性は、エンコーダ・インタ
ーフェース・エレクトロニクス内のタイミング信号に対
する読取ヘッドのタイミング信号内に「ジッター」とし
て現れる。このジッターは、概して補正によって取り除
くことができない。しかしながら、多数の（たとえば１
００個の）サンプルを測定し、「ジッター」を平均して
サンプリング遅延時間ｔ_sdの平均値を見つけ出すことが
できる。一実施態様においては、読取ヘッドのサンプリ
ング・クロック周期を１００ナノ秒とした場合に、これ
によって不確定性がプラスまたはマイナス１００ナノ秒
から５０ナノ秒に達するまで低減することができる。

【００４４】上記の補正の精度は、いくつかの要因に依
存する。内在するサンプリング遅延時間を決定する値の
測定に使用されるインターフェース・エレクトロニクス
のクロックが導く不確定性が１０ナノ秒もしくはそれ未
満となることから、測定ならびに演算がなされた内在す
るサンプリング遅延時間ｔ_sd内の不確定性は、比較的遅
い読取ヘッドのクロック周期に関連する不確定性によっ
て左右され、前述したようにそれは、５０〜１００ナノ
秒台になることがある。それに加えて、仕様遅延時間ｔ
_sdSpecには不確定性が含まれず、遅延時間の補正Ｔ_cal
は、正確なインターフェース・クロック周期、たとえば
−１０ナノ秒の分解能を用いて決定ならびに具体化を行
うことができる。したがって、上記の補正の精度もしく
は不確定性は、概略で比較的遅い読取ヘッド・クロック
周期に関連する不確定性に、正確なインターフェース・
クロック周期レベルの小さい追加の量を加えたものとす
ることができる。つまり、公称値に対し、本発明に従っ
た各種の例の実施態様においては、位置サンプリング遅
延時間の不確定性を読取ヘッドのクロック発振器の周期
より小さくすることができる。

【００４５】変形実施態様においては、ＲＱＳライン上
の要求パルスの前に読取ヘッドの発振器の発振がなく、
ＲＱＳパルスの到来時にインターフェース・エレクトロ
ニクスによって開始される。この実施態様の利点は、概
してサンプリング・クロックが、より高い程度において
プロセッサ・クロックと同期され、サンプリング遅延時
間ｔ_sdのジッターがより良好に除去されることである。
この実施態様の１つの欠点は、発振器の開始により長い
時間を要することであり、したがってサンプリング開始
前の内在的な遅延がより長くなることである。一実施態
様においては、発振器を開始するための追加の時間が約
１マイクロ秒となるが、その種の遅延時間は、仕様サン
プリング遅延時間ｔ_sdSpecが両立できる。前述した電磁
誘導方式トランスデューサの送信巻線発振器がＲＱＳ信
号パルスの到来時にエンコーダによって開始される一実
施態様においては、読取ヘッド・クロックのスタートア
ップに高い再現性があり、したがって内在するサンプリ
ング遅延時間ｔ_sdを、概略で正確なインターフェース・
クロックの周期、たとえば−１０ナノ秒の不確定性の内
側で決定することができる。その種の場合においては、
公称値に対して、サンプリング遅延時間の補正の精度ま
たは不確定性を読取ヘッド・クロック発振器の周期より
はるかに小さくすることが可能になり、本発明に従った
実施態様の各種例においては、概略で正確なインターフ
ェース・クロックの周期の数倍まで小さくすることがで
きる。

【００４６】インターフェース・エレクトロニクス内の
プロセッサ・クロックがホスト・コンピュータのクロッ
クと同期していない場合には、追加のジッター源を生じ
ることがある。しかしながら、プロセッサ・クロック周
期が小さい場合（たとえば、１０ナノ秒）には、概して
その影響は小さく、したがってここでは論じない。

【００４７】図７〜１０は、一例の読取ヘッド１４の特
定の動作を示しているが、当該読取ヘッドは、説明を後
述するように電磁誘導方式読取ヘッドとすることができ
る。図１に関して言えば、図７〜１０の方法は、インタ
ーフェース・エレクトロニクス１８と読取ヘッド１４を
結合する接続の数、たとえばケーブル１７内のワイヤの
数および関連する接続の数を制限する上で役立つ。一実
施態様においては、ケーブル１７の長さが３〜１０メー
トルとなることがあり、ケーブル内のワイヤの数を減ら
すことは望ましい。ケーブル１７は、３つの信号（電源
およびグラウンドを除く）を搬送するものとし、その１
つは、サンプル要求パルス用、もう１つは読取ヘッドか
らのディジタル化されたデータの送信用、残りの１つは
データ信号とともに使用されるシリアル・クロック用と
することができる。シグナリング・レートが高い（たと
えば、１０メガヘルツ）実施態様においては、クロック
信号が、所望のデータの完全性のレベルを達成する上で
重要となる（つまり、非同期に対立するものとしての同
期シグナリング・スキーム）。

【００４８】図７〜１０の実施態様においては、位置エ
ンコーダ１０が、前述した信号の使用を拡張して、読取
ヘッドに関するそのほかのセットアップ情報に加えて、
時間補正モードを含む。より詳細については後述する
が、図７および８は、読取ヘッドの通常動作ルーチンお
よび補正ルーチンを示したフローチャートであり、図９
および１０は、読取ヘッドの通常動作モードおよび補正
モードを示したタイミング図である。

【００４９】図７は、読取ヘッドの通常動作ルーチン２
００を図示したフローチャートである。通常動作モード
では、ブロック２１０において、ホスト・コンピュータ
が位置出力の生成のための要求信号をエンコーダ・シス
テムに送信する。ブロック２１２においては、インター
フェース・エレクトロニクス内のプロセッサが、読取ヘ
ッド内における通常位置サンプリング動作を開始する信
号を読取ヘッドに送信する。インターフェース・エレク
トロニクスからの信号タイミングは、図６を参照して前
述したような、有効な遅延時間の補正Ｔ_cal を含む。ブ
ロック２１４においては、信号の積分が実行され、（た
とえば、図５および６を参照して前述したような）位置
トランスデューサ信号のサンプリングが行われる。ブロ
ック２１６においては、読取ヘッドのアナログ・ディジ
タル・コンバータが、サンプリングされた信号を変換
し、読取ヘッドがディジタル化されたサンプルをインタ
ーフェース・エレクトロニクスに送信し、このルーチン
が終了する。

【００５０】図８は、読取ヘッド補正ルーチン２３０を
示したフローチャートである。図８に示されている実施
態様では、ブロック２４０において、ホスト・コンピュ
ータが、エンコーダ・インターフェース・エレクトロニ
クスに信号を送信することによって補正モードを開始す
る。ブロック２４２においては、インターフェース・エ
レクトロニクス内のプロセッサが読取ヘッドに信号を送
信し、読取ヘッド内における補正モードを開始する。ブ
ロック２４６においては、読取ヘッドが一般的な位置ト
ランスデューサのサンプリング・シーケンスに従って、
サンプリング・シーケンスの重要な特徴に対応する読取
ヘッドの内部信号が読取ヘッドからインターフェース・
エレクトロニクス内のプロセッサに向けて送信され、測
定および／または処理が行われて、遅延時間の補正が決
定される。より詳細を後述するように、この実施態様に
おいては、通常は読取ヘッドの内側となる積分信号が、
特別に、インターフェース・エレクトロニクス内のプロ
セッサに対しても使用可能となる。ブロック２４８にお
いては、インターフェース・エレクトロニクス内のプロ
セッサが補正モードを終了する信号を読取ヘッドに送信
し、このルーチンが終了する。変形実施態様において
は、期待されたタイミング信号情報の送信シーケンスに
続いて、読取ヘッドからのそれ以上の信号を伴うことな
く、読取ヘッドが自動的に終了する。別の変形実施態様
においては、インターフェース・エレクトロニクス内の
プロセッサおよび読取ヘッドが協働して少なくともブロ
ック２４６に関して説明したオペレーションを繰り返
し、前述したような平均サンプリング遅延に基づく遅延
時間の補正を決定する。

【００５１】図９は、例示の読取ヘッドの通常動作モー
ドに関する関連読取ヘッド信号を示した単純化したタイ
ミング・チャートである。図９に示されているように、
タイミングｔｒにおいては、インターフェース・エレク
トロニクス内のプロセッサによって、通常はホスト・コ
ンピュータによる信号ＲＱＳの遷移に応答してＲＥＱ信
号ライン上に短いパルスが生成され、それが、図５およ
び６を参照して前述したタイミングｔ_c に一致して読取
ヘッドに送信される。図９および１０に例示されている
実施態様においては、信号ＲＥＱパルスが、読取ヘッド
内のそのほかの無視可能な遅延を伴って読取ヘッド内に
おいて信号の取り込みを開始する。読取ヘッド信号ＩＮ
Ｔ、すなわち一実施態様においては概して内部的にのみ
使用可能となる読取ヘッド信号が、積分期間Ｔ_i1にわた
る信号積分の間、すなわちタイミングｔ₁ までハイにな
る。２番目の積分期間Ｔ_i2は、タイミングｔ₂ から開始
してタイミングｔ₃ に終了する。積分期間Ｔ_i1およびＴ
_i2のそれぞれの後には、積分された信号をアナログ・デ
ィジタル変換コンバータが変換し、ディジタル化後の位
置サンプル情報を、図９に差分信号ＳＤとして略図的に
示されているように、インターフェース・エレクトロニ
クスのプロセッサに送信する。シリアル信号ＳＤは、デ
ータ信号ライン上において送信され、対応する同期信号
ＳＣ（図示せず）もまた読取ヘッドによって生成される
が、別のクロック信号ライン上においてインターフェー
ス・エレクトロニクスに対して送信される。周知の、あ
るいは今後開発される各種の代替データ送信テクニック
を使用することができる。図９には、追加の信号ライン
を使用することなく読取ヘッドに対するシグナリングを
行って、セットアップ・モードに入らせるために使用で
きる一例の方法も示されている。信号ＲＥＱに関して言
えば、図示の破線は、最後のディジタル・データの送信
が発生するまで、信号をハイに維持しておく方法を示し
ている。信号ＲＥＱをハイに維持しておくことは、イン
ターフェース・エレクトロニクス内のプロセッサが読取
ヘッドに対するシグナリングを行ってセットアップ・モ
ードに入らせる方法であり、その機能の１つに、サンプ
リング・タイミング補正モードが含まれる。読取ヘッド
は、通常のサンプリング・サイクルの終了時に信号ＲＥ
Ｑがハイであることを検出すると、読取ヘッド・セット
アップモードに入る。このセットアップ・モードでは、
インターフェース・エレクトロニクス内のプロセッサ
が、ＳＤ信号ライン上においてすべての必要なセットア
ップ・データを送信することによってタイミング補正機
能を開始可能であり、続いてそれが、インターフェース
・エレクトロニクスから読取ヘッドに送信される。

【００５２】図１０は、サンプリング補正モードが読取
ヘッドから送信された信号を変更する方法を示してい
る。概して、サンプリング補正モードにおいては、通常
のアナログ・ディジタル・コンバータのデータがＳＤ信
号ライン上において送信されない。それに代えて、信号
ＩＮＴが送信される。言い換えると、図１０に示されて
いるように、ＳＤ信号ライン上の信号が信号ＩＮＴと同
一になる。これによりインターフェース・エレクトロニ
クス内のプロセッサが信号ＩＮＴに対するアクセスを有
することが可能になり、その結果、信号ＩＮＴのタイミ
ング測定が可能になり、図５に関連して前述したような
内在するサンプリング遅延時間が決定される。読取ヘッ
ド内のサンプリング補正モードを終了するためには、こ
こでもインターフェース・エレクトロニクス内のプロセ
ッサが、図１０の破線を用いたＲＥＱ信号によって示さ
れるように、信号ＲＥＱ上において長いパルスを送信す
る。読取ヘッドは、補正サンプリング・サイクルの終了
時にＲＥＱ信号がハイであることを検出すると、通常モ
ードの動作に戻る。変形実施態様においては、信号ＲＥ
Ｑ上の長いパルスに代えて、補正モードを終了するため
に別の補正終了信号が送信される。

【００５３】図１１は、読取ヘッド１４の実施態様の一
例を示したブロック図であり、一例のトランスデューサ
・エレクトロニクス３１６および一例の読取ヘッド・ト
ランスデューサ・エレメント３１５が含まれている。読
取ヘッド・トランスデューサ・エレメント３１５は、こ
れに援用されている特許文献２に説明されているよう
な、３トラック絶対電磁誘導方式位置トランスデューサ
の読取ヘッド部分である。トランスデューサ・エレクト
ロニクス３１６は、送信ドライバ３１０Ａ、３１０Ｂ、
および３１０Ｃを備え、そのそれぞれが、それぞれのド
ライバをイネーブルするディジタル入力信号ＥＮＡ、Ｅ
ＮＢ、ＥＮＣを受け取る。これらのドライバは、読取ヘ
ッド・トランスデューサ・エレメント３１５の各送信巻
線ＴＸＡ、ＴＸＢ、およびＴＸＣに入力される正弦波信
号を生成する。ただし一度にイネーブルされるドライバ
は１つだけであり、それが絶対電磁誘導方式位置トラン
スデューサの１つのトラックに対応する。一実施態様に
おいては、ドライバによって生成される正弦波の周波数
範囲を１０〜１６メガヘルツとすることができ、この正
弦波が、前述したように読取ヘッドの動作を左右する読
取ヘッドの局部発振器としても使用される。この電磁誘
導方式位置トランスデューサのそれぞれのスケール・ト
ラック（図示せず）は、位置の関数として送信信号の振
幅を変調し、読取ヘッド・トランスデューサ・エレメン
ト３１５の受信巻線の各セットが、変調された信号の振
幅を、受信ピンのそれぞれのセットＲＡ、ＲＢ、または
ＲＣに出力する。図１１に示されている実施態様におい
ては、受信ピンの各セットが３つの受信巻線に対応して
おり、そのそれぞれは、絶対電磁誘導方式位置トランス
デューサの１つのトラックに対応している。

【００５４】受信ピンの各セットＲＡ、ＲＢ、およびＲ
Ｃは、特定用途向け集積回路３１７に結合されている。
特定用途向け集積回路３１７は、必要に応じて信号を切
り替えた後、それらの復調を行ってそれぞれの信号の振
幅を決定する。続いて特定用途向け集積回路３１７は、
位相信号の増幅および積分を行った後に特定用途向け集
積回路３１７の出力に向けてそれらの多重化を行う。特
定用途向け集積回路３１７は、その入力ＳＹＮＣ上の送
信信号の減衰されたバージョンを使用してその同期復調
器をドライブする。

【００５５】複合プログラマブル論理デバイス３２２
は、１ないしは複数の信号接続３１９を介して特定用途
向け集積回路３１７と通信を行い、特定用途向け集積回
路３１７に所定のシーケンス内のサンプルの取り込みを
行わせた後、それらのサンプルを１度に１つ、差動アナ
ログ・ディジタル・コンバータ３２０に向けて出力させ
る。差動アナログ・ディジタル・コンバータ３２０は、
アナログ信号をディジタルに変換し、複合プログラマブ
ル論理デバイス３２２に向けてシリアル・ポート上にデ
ータをクロック・アウトする。ここで認識される必要が
あるが、上記に代えて、特定用途向け集積回路３１７な
らびに差動アナログ・ディジタル・コンバータ３２０の
機能を単一の信号処理回路に統合し、位置トランスデュ
ーサ・エレメント３１５からアナログ信号を入力して対
応するディジタル信号を複合プログラマブル論理デバイ
ス３２２に向けて出力することもできる。複合プログラ
マブル論理デバイス３２２は、データをインターフェー
ス・チップ３２４に渡し、それが、ケーブル１７もしく
は前述したような代替の接続を介してインターフェース
・エレクトロニクスに向けて信号を出力する。信号接続
３１９は、特定用途向け集積回路３１７から複合プログ
ラマブル論理デバイス３２２へ向けて、内部タイミング
信号（たとえば図５、６、９、および１０を参照してす
でに説明済みの信号ＩＮＴ）も搬送する。したがって、
読取ヘッド１４の補正動作モードの間は、複合プログラ
マブル論理デバイス３２２が、インターフェース・チッ
プ３２４にタイミング信号を渡し、それが、ケーブル１
７もしくは前述したような代替の接続を介してインター
フェース・エレクトロニクスにその信号を出力すること
ができる。

【００５６】動作においては、インターフェース・エレ
クトロニクスが、ケーブル１７を介してＲＥＱ信号ライ
ン（図示せず）上に読取ヘッド１４に向けたパルスを送
信することによって、サンプリング・シーケンスが開始
される。複合プログラマブル論理デバイス３２２は、こ
のパルスを検出しサンプリング・シーケンスを開始す
る。複合プログラマブル論理デバイス３２２は、送信ド
ライバ３１０Ａ、３１０Ｂ、３１０Ｃ、特定用途向け集
積回路３１７、およびアナログ・ディジタル・コンバー
タ３２０をコントロールして、あらかじめ決定済みのシ
ーケンスに従ってサンプルを生成する。

【００５７】送信ドライバ３１０Ａ、３１０Ｂ、および
３１０Ｃの出力における周期的な送信信号は、読取ヘッ
ドの局部発振器として使用され、それが、前述したよう
に読取ヘッドの動作を左右する。これらの信号は、シュ
ミット・トリガ３１４によって、アナログからディジタ
ル・クロック信号に変換される。複合プログラマブル論
理デバイス３２２は、シュミット・トリガ３１４からこ
のクロック信号を受け取り、いずれのドライバがイネー
ブルされているかに応じて適切なクロック信号ＴＸ０〜
ＴＸ２を選択する。選択されたクロックは、複合プログ
ラマブル論理デバイス３２２内の状態マシンのクロッキ
ングに使用される。この構成は、概して状態マシンが特
定用途向け集積回路３１７と同期するように設計されて
おり、その結果、適切なタイミングが維持される。

【００５８】図１２は、インターフェース・エレクトロ
ニクス１８の実施態様の一例を示したブロック図であ
る。インターフェース・エレクトロニクス１８は、ホス
ト・コンピュータ・コネクタ３５４を介してホスト・コ
ンピュータ・システムに結合されており、このコネクタ
によってエンコーダ・システム用の電源が供給され、ラ
イン・トランシーバ３５２との間における通信信号の送
受が行われる。ライン・トランシーバ３５２は、指定電
圧の論理レベルで通信信号を提供する。一実施態様にお
いては、電源が５ボルトで供給され、指定の電圧論理レ
ベルが３．３ボルトになる。

【００５９】デュアル・リニア電圧レギュレータ３６０
は、ディジタル信号プロセッサ３４２のコアに必要とさ
れる電圧（一実施態様においては１．８ボルト）をはじ
め、ライン・トランシーバ３４０ならびに３５２を含め
たインターフェース・エレクトロニクス内のすべての論
理デバイス用の電源電圧（一実施態様においては３．３
ボルト）を提供する。ホスト・コンピュータ・コネクタ
３５４から電源が与えられるスイッチング電源３６２
は、ケーブル１７もしくは前述したような代替の接続に
対して２つの電圧レベルを提供する。一実施態様におい
ては、スイッチング電源３６２によって提供される２つ
の電圧レベルの一方が１０．５ボルト、他方が５．８ボ
ルトであり、それらはケーブル１７に印加される。ケー
ブル１７は、読取ヘッド１４（図１１参照）に電源を運
び、そこから、かつそこへ信号を運ぶ。ライン・トラン
シーバ３４０は、読取ヘッド・インターフェース・チッ
プ３２４（図１１参照）への信号およびそこからの信号
をケーブル１７を介して指定電圧の論理レベルに変換す
る。一実施態様においては、この指定電圧の論理レベル
が３．３ボルトになる。ここで認識される必要がある
が、インターフェース・エレクトロニクスが読取ヘッド
１４内もしくはその近傍に備えられる各種の代替実施態
様においては、ケーブル１７およびトランシーバ３４０
および／またはインターフェース・チップ３２４（図１
１参照）を省略することができる。

【００６０】ディジタル信号プロセッサ３４２は、ホス
ト・コンピュータ・コネクタ３５４およびライン・トラ
ンシーバ３５２を介してホスト・コンピュータ３０（図
１参照）からコマンドを受け取る。またディジタル信号
プロセッサ３４２は、ライン・トランシーバ３４０およ
びケーブル１７を介して読取ヘッド１４内におけるデー
タ取り込みをトリガする。さらにディジタル信号プロセ
ッサ３４２は、読取ヘッド１４からディジタル化後のデ
ータを受信し、ＡＢＳ位置の演算を行い、データをホス
ト・コンピュータ３０に向けて送信する。

【００６１】フラッシュ・メモリ３４４は、ディジタル
信号プロセッサ３４２のプログラム・コードならびにト
ランスデューサの補正データをストアしている。変形実
施態様においては、さらにフラッシュ・メモリ３４４が
現場プログラム可能ゲート・アレイ３４６用のフューズ
・マップをストアしている。現場プログラム可能ゲート
・アレイ３４６（一部の実施態様には含まれない）は、
読取ヘッドからのシリアル・データをディジタル信号プ
ロセッサ３４２用の適切なフォーマットに変換する。現
場プログラム可能ゲート・アレイ３４６は、万能非同期
受信送信機の部分的な機能をホスト通信に提供すること
ができ、またそれを動的プログラム可能ホスト・インタ
ーフェース・プロトコルの実装に使用することもでき
る。

【００６２】さらにディジタル信号プロセッサ３４２
は、インターフェース・エレクトロニクス１８の高精度
クロック３５０に結合されている。高精度クロック３５
０は、ディジタル信号プロセッサ３４２によって、およ
び／または読取ヘッドのほかのエレメントによって使用
されて正確な時間測定値を生成、すなわち前述したよう
に遅延時間の補正を決定するために読取ヘッドによって
生成され、インターフェース・エレクトロニクス１８に
よって受信されるタイミング信号に対応する測定値を生
成する。ここで認識されることになろうが、図１〜１２
を参照して説明した例示のシステムおよび方法は、エン
コーダ・ユニット内においてサンプリング遅延時間の補
正に備えることから有利である。この補正は、サンプリ
ング遅延をより予測可能なものとし、エンコーダ読取ヘ
ッド内における高精度クロックの使用がサイズもしくは
経済的な制約から妨げられる場合であっても、相互交換
可能な複数のエンコーダに関してかなりの程度で同一と
なるサンプリング遅延時間を設定する。さらに、現場補
正の実施が可能であり、経時的および／または読取ヘッ
ド・コンポーネントに対する温度の影響に起因するタイ
ミングのドリフトを除去することができる。

【００６３】以上、本発明の好ましい実施態様の例証な
らびに説明を行ってきたが、本発明の精神ならびに範囲
から逸脱することなく各種の変更が可能である。

【図面の簡単な説明】

【図１】位置エンコーダ・システムおよびホスト・コン
ピュータを示したブロック図である。

【図２】補正ルーチンを示したフローチャートである。

【図３】対称サンプリングを使用するサンプル取り込み
ルーチンを示したフローチャートである。

【図４】遅延時間の補正が決定された後に使用される通
常動作ルーチンを示したフローチャートである。

【図５】遅延時間の補正が決定される前の位置エンコー
ダの動作を示したタイミング・チャートである。

【図６】遅延時間の補正が決定され、プロセスに加算さ
れた後の位置エンコーダの動作を示したタイミング・チ
ャートである。

【図７】通常読取ヘッド動作ルーチンを示したフローチ
ャートである。

【図８】読取ヘッド補正ルーチンを示したフローチャー
トである。

【図９】通常読取ヘッド動作モードの間における位置エ
ンコーダの動作を示したタイミング・チャートである。

【図１０】読取ヘッド補正モードの間における位置エン
コーダの動作を示したタイミング・チャートである。

【図１１】読取ヘッド回路を示したブロック図である。

【図１２】インターフェース・エレクトロニクスの回路
を示したブロック図である。

Claims

【特許請求の範囲】

【請求項１】位置エンコーダ・システムにおける読取
ヘッドの位置サンプリング遅延時間を補正する方法であ
って、前記読取ヘッドが位置信号サンプリング・シーケンスを
開始する少なくとも１つの信号を受信し、前記読取ヘッドが前記位置信号サンプリング・シーケン
スを実行し、前記位置信号サンプリング・シーケンスの
間に生成されたタイミング信号を前記読取ヘッドから前
記位置エンコーダ・システムのインターフェース・エレ
クトロニクスに送信し、このインターフェース・エレク
トロニクスにおいて前記送信されたタイミング信号の測
定に基づいて時間値を決定し、この時間値に基づいて位
置サンプリング遅延時間の補正を決定することを特徴と
する位置エンコーダの遅延補正方法。
【請求項２】前記読取ヘッドが、電磁誘導方式位置ト
ランスデューサ・エレメントを備えることを特徴とする
請求項１記載の位置エンコーダの遅延補正方法。
【請求項３】前記読取ヘッドが、通常位置決定モード
および補正モードを含む少なくとも２つのモードで動作
可能であり、前記読取ヘッドが補正モード信号を受信し、前記読取ヘッドが前記補正モードの動作において前記位
置信号サンプリング・シーケンスを実行することを特徴
とする請求項１又は２記載の位置エンコーダの遅延補正
方法。
【請求項４】前記通常位置決定モードの動作の間に、
前記タイミング信号以外の信号を搬送する信号ライン上
に前記タイミング信号を送信することを特徴とする請求
項３記載の位置エンコーダの遅延補正方法。
【請求項５】前記位置信号サンプリング・シーケンス
を複数回実行し、前記インターフェース・エレクトロニ
クスが前記送信されたタイミング信号の測定に基づいて
平均時間値を決定し、前記平均時間値に基づいて前記遅
延時間の補正を決定することを特徴とする請求項１乃至
４記載の位置エンコーダの遅延補正方法。
【請求項６】前記読取ヘッド内における前記位置信号
サンプリング・シーケンスが、前記読取ヘッド内におい
て生成された第１の周期的信号を使用し、かつ前記送信
されたタイミング信号が、前記インターフェース・エレ
クトロニクス内において生成された第２の周期的信号を
使用して測定されることを特徴とする請求項１乃至５記
載の位置エンコーダの遅延補正方法。
【請求項７】前記第２の周期的信号が、前記第１の周
期的信号の、大きくとも５分の１のクロック信号である
ことを特徴とする請求項６記載の位置エンコーダの遅延
補正方法。
【請求項８】前記位置サンプリング遅延時間が、公称
位置サンプリング遅延時間に対して相対的に指定される
ことを特徴とする請求項１乃至７記載の位置エンコーダ
の遅延補正方法。
【請求項９】位置サンプリング遅延時間の補正をする
位置エンコーダ・システムのエンコーダ読取ヘッド装置
において、位置トランスデューサ・エレメントと、前記
位置エンコーダ・システムのエンコーダ・インターフェ
ース回路に接続可能な少なくとも１つの信号入力ライン
および少なくとも１つの信号出力ラインを有するトラン
スデューサ・エレクトロニクスと、を備え、このトラン
スデューサ・エレクトロニクスが、前記少なくとも１つ
の信号入力ラインより信号情報を入力して、前記少なく
とも１つの信号出力ラインへ信号情報を出力する論理回
路と、この論理回路と接続されると共に前記位置トランスデュ
ーサ・エレメントから少なくとも１つの位置信号を入力
する信号処理回路と、この信号処理回路および前記論理回路のうちの少なくと
も１つに接続され、周期的信号を提供する少なくとも１
つの局部発振器回路と、を備え前記論理回路が、前記少
なくとも１つの信号入力ラインより信号情報を入力して
前記読取ヘッド内において位置信号サンプリング・シー
ケンスを開始可能であり、前記信号処理回路が、前記位
置信号サンプリング・シーケンスの間に、少なくとも１
つの位置信号をサンプリングして、前記信号処理回路お
よび前記論理回路のうちの少なくとも１つが、前記位置
信号サンプリング・シーケンスの間にタイミング信号を
生成して、前記論理回路が、前記少なくとも１つの信号
出力ラインより前記タイミング信号を前記インターフェ
ース・エレクトロニクスへ送信して、前記インターフェ
ース・エレクトロニクスが送信されたタイミング信号の
測定に基づいて時間値を決定して、この時間値に基づい
て遅延時間の補正をすることを特徴とするエンコーダ読
取ヘッド装置。
【請求項１０】前記位置トランスデューサ・エレメン
トが、電磁誘導方式位置トランスデューサ・エレメント
を備えることを特徴とする請求項９記載のエンコーダ読
取ヘッド装置。
【請求項１１】前記トランスデューサ・エレクトロニ
クスが、通常位置決定モードおよび補正モードを含む少
なくとも２つのモードで動作可能であり、この補正モードにおいては、前記論理回路が、前記少な
くとも１つの信号入力ライン上の補正要求信号入力に応
答して、位置信号サンプリング・シーケンスを含む前記
補正モードを開始して、前記信号処理回路および前記論理回路のうちの少なくと
も１つが、前記補正モードに含まれる前記位置信号サン
プリング・シーケンスの間に、タイミング信号を生成し
て、前記論理回路が、前記タイミング信号を、前記少なくと
も１つの信号出力ライン上において前記インターフェー
ス・エレクトロニクスに送信して、それにおいて前記イ
ンターフェース・エレクトロニクスが、前記補正モード
において、前記送信されたタイミング信号の測定に基づ
いて時間値を決定して、この時間値に基づいて遅延時間
の補正を決定することを特徴とする請求項１０記載のエ
ンコーダ読取ヘッド装置。
【請求項１２】前記論理回路が、通常位置決定モード
において、タイミング信号以外の信号を搬送する信号ラ
インへ前記タイミング信号を送信することを特徴とする
請求項９または１０記載のエンコーダ読取ヘッド装置。
【請求項１３】前記読取ヘッド内における前記位置信
号サンプリング・シーケンスが、前記読取ヘッド内にお
いて生成された第１の周期的信号を使用し、かつ前記送
信されたタイミング信号が、前記インターフェース・エ
レクトロニクス内において生成される第２の周期的信号
を使用して測定されることを特徴とする請求項９乃至１
２記載のエンコーダ読取ヘッド装置。
【請求項１４】前記第２の周期的信号が、前記第１の
周期的信号の、大きくとも５分の１のクロック信号であ
ることを特徴とする請求項１３記載のエンコーダ読取ヘ
ッド装置。
【請求項１５】前記位置サンプリング遅延時間が、公
称位置サンプリング遅延時間に対して相対的に指定され
ることを特徴とする請求項９乃至１４記載のエンコーダ
読取ヘッド装置。