JP4187725B2 - Hybrid integrated circuit device - Google Patents
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Abstract
Description
本発明は、混成集積回路装置に関し、金属細線によるボンディングを減らし、組立工数を減少できる混成集積回路装置に関するものである。 The present invention relates to a hybrid integrated circuit device, and more particularly to a hybrid integrated circuit device that can reduce bonding by metal thin wires and reduce assembly man-hours.
従来、電子機器にセットされる混成集積回路装置は、例えばプリント基板、セラミック基板または金属基板の上に導電パターンが形成され、この上には、LSIまたはディスクリートTR等の能動素子、チップコンデンサ、チップ抵抗またはコイル等の受動素子が実装される。そして、前記導電パターンと前記素子が電気的に接続されて所定の機能の回路が実現されている(特許文献1を参照)。 Conventionally, in a hybrid integrated circuit device set in an electronic device, a conductive pattern is formed on, for example, a printed circuit board, a ceramic substrate, or a metal substrate, on which an active element such as an LSI or a discrete TR, a chip capacitor, a chip Passive elements such as resistors or coils are mounted. A circuit having a predetermined function is realized by electrically connecting the conductive pattern and the element (see Patent Document 1).
回路の一例として、図19を示した。この回路は、オーディオ回路であり、これらに示す素子は、図20の様に実装されている。 FIG. 19 shows an example of the circuit. This circuit is an audio circuit, and the elements shown therein are mounted as shown in FIG.
図20に於いて、一番外側の矩形ラインは、少なくとも表面が絶縁処理された実装基板1である。そしてこの上には、Cuから成る導電パターン2が貼着されている。この導電パターン2は、外部取り出し用電極2A、配線2B、ダイパッド2C、ボンディングパッド2D、受動素子3を固着する電極4等で構成されている。
In FIG. 20, the outermost rectangular line is the
ダイパッド2Cには、TR、ダイオード、複合素子またはLSI等がベアチップ状で、半田を介して固着されている。そしてこの固着されたチップ上の電極と前記ボンディングパッド2Dが金属細線5A、5B、5Cを介して電気的に接続されている。この金属細線は、一般に、小信号と大信号用に分類され、小信号部は約40μmφから成るAu線5AまたはAl線が採用され、大信号部は約100〜300μmφのAu線またはAl線が採用されている。特に大信号は、線径が大きいため、コストの点が考慮され、150μmφのAl線5B、300μmφのAl線5Cが選択されている。
On the die pad 2C, a TR, a diode, a composite element, an LSI, or the like is fixed in a bare chip shape via solder. The electrodes on the fixed chip and the bonding pads 2D are electrically connected through the
また大電流を流すパワーTR6は、チップの温度上昇を防止するために、ダイパッド2C上のヒートシンク7に固着されている。
Further, the power TR6 for flowing a large current is fixed to the
そして前記外部取り出し用電極2A、ダイパッド2C、ボンディングパッド2D、電極4を回路とするため配線2Bが色々な所に延在される。また、チップの位置、配線の延在の仕方の都合で、配線同士が交差をする場合は、ジャンピング線8A、8Bが採用されている。
図20からも明らかなように、チップコンデンサ、チップ抵抗、小信号用TRチップ、大信号用TRチップ、ダイオード更にはLSI等が数多く採用され、それぞれがロウ材等で固着されている。そしてTRチップ等の半導体素子は、金属細線を使って電気的に接続されている。この金属細線は、電流容量により複数種類に分けられ、その金属細線の数も非常に多い。この事からも明らかに様に、チップの固着、金属細線の接続は、組み立て工程を非常に長くし、コストの上昇を招いていた。 As is clear from FIG. 20, a chip capacitor, a chip resistor, a small signal TR chip, a large signal TR chip, a diode, and many LSIs are employed, each of which is fixed with a brazing material or the like. A semiconductor element such as a TR chip is electrically connected using a thin metal wire. The fine metal wires are classified into a plurality of types depending on the current capacity, and the number of fine metal wires is very large. As is clear from this fact, the fixation of the chip and the connection of the fine metal wires greatly lengthened the assembly process and caused an increase in cost.
また最近では、チップのサイズが0.45×0.5mm厚さが0.25mmと非常に小さく、単価の安いものが販売されるようになってきた。しかしこのチップを半田で固着しようとすると、チップの側面に半田がすい上がり、ショートするため、混成集積回路基板に採用することができない問題もあった。 In recent years, chips having a very small chip size of 0.45 × 0.5 mm and a thickness of 0.25 mm and having a low unit price have been sold. However, when this chip is fixed with solder, the solder rises on the side surface of the chip and short-circuits, so that there is a problem that it cannot be used for a hybrid integrated circuit board.
またリードフレームに半導体素子を固着したパッケージを混成集積回路基板に実装すると、このパッケージのサイズが非常に大きいため、混成集積回路基板のサイズが大きくなってしまう問題もあった。 Further, when a package in which a semiconductor element is fixed to a lead frame is mounted on a hybrid integrated circuit board, there is a problem that the size of the hybrid integrated circuit board increases because the size of the package is very large.
以上述べたように、混成集積回路基板を採用しコストを下げようとしても、非常に小さいチップを実装できない点、組立工程が長くなる点等からコストの上昇を招いてしまう問題があった。 As described above, even if it is attempted to reduce the cost by using a hybrid integrated circuit board, there is a problem that the cost increases due to the fact that a very small chip cannot be mounted and the assembly process becomes long.
本発明は、複数の導電パターンから成る配線層を有する実装基板上に、出力段を構成する大信号系の半導体素子のベアチップと、前記大信号系の半導体素子のベアチップを制御する半導体素子が内蔵され、絶縁性樹脂により封止された半導体装置が実装される混成集積回路装置において、前記半導体装置は、少なくともダイパッド、ボンディングパッドおよび前記ダイパッドから一体で延在する配線とから成る導電路を有し、前記ダイパッドに前記制御する半導体素子を電気的に接続すると共に固着することにより、前記制御する半導体素子は、前記配線を使って前記大信号系の半導体素子のベアチップを制御する制御回路が構成されることを特徴とする。
The present invention incorporates a bare chip of a large signal semiconductor element constituting an output stage and a semiconductor element for controlling the bare chip of the large signal semiconductor element on a mounting substrate having a wiring layer composed of a plurality of conductive patterns. is, in the hybrid integrated circuit device in which a semiconductor device sealed by an insulating resin is mounted, the semiconductor device includes at least a die pad, the conductive path consisting of the extending wiring integrally from the bonding pads and the die pad The semiconductor element to be controlled is electrically connected and fixed to the die pad so that the semiconductor element to be controlled constitutes a control circuit for controlling the bare chip of the large signal semiconductor element by using the wiring. It is characterized by that.
以上の説明から明らかなように、本発明では、混成集積回路装置として採用される複数種類の金属細線に於いて、少なくとも1種類の金属細線、およびこれに接続された半導体素子を一体で封止した半導体装置を前もって用意する事により、実装基板の組立工程数を大幅に減らすことができる。 As is apparent from the above description, in the present invention, at least one type of fine metal wire and a semiconductor element connected thereto are integrally sealed in a plurality of types of fine metal wires employed as a hybrid integrated circuit device. By preparing the semiconductor device in advance, the number of assembly steps of the mounting substrate can be greatly reduced.
例えば、40μmのAu線、150μmのAl線および300μmのAl線を採用する混成集積回路装置では、Au線が接続された半導体素子を、Au線も含めて1パッケージにして実装基板に固着しているので、実装基板上での金属細線の接続は、Al線だけをワイヤーボンディングすれば良いことになる。従ってAu線用のワイヤーボンディング装置が、この組み立て工程から省け、このボンディングも省ける。また複数の半導体素子、複数の半導体素子と複数の受動素子で1パッケージと成った半導体装置を容易すけば、半導体素子や受動素子のボンディングも不要となる。 For example, in a hybrid integrated circuit device that employs a 40 μm Au wire, a 150 μm Al wire, and a 300 μm Al wire, the semiconductor element to which the Au wire is connected is fixed to the mounting substrate in one package including the Au wire. Therefore, the connection of the fine metal wire on the mounting substrate is sufficient if only the Al wire is wire-bonded. Therefore, a wire bonding apparatus for Au wire can be omitted from this assembly process, and this bonding can also be omitted. In addition, if a semiconductor device in which a plurality of semiconductor elements, a plurality of semiconductor elements, and a plurality of passive elements form one package is facilitated, bonding of the semiconductor elements and the passive elements is not necessary.
よって組み立て工程が短くなり、タクトも短くなるため、ユーザーへの納期が短くなり、いかも製造コストも安くなる特徴を有する。 Therefore, the assembly process is shortened and the tact time is shortened, so that the delivery time to the user is shortened and the manufacturing cost is reduced.
また本半導体装置の裏面に絶縁性樹脂を被覆したり、裏面の導電路を凹ましたり、更には突出させることで、半導体装置の裏面に実装基板に設けられた配線を延在させることができる。よって、半導体装置の導電路、金属細線および実装基板上の配線で多層構造を実現することができる。よって、実装基板として高価な多層基板を採用することなく、電子回路を構成することができる。また従来では、2、3、4層…の多層基板を採用することもあるが、この半導体装置を採用することにより、層数を減らした実装基板を採用することができる。 Also, by covering the back surface of this semiconductor device with an insulating resin, denting the conductive path on the back surface, and further projecting it, the wiring provided on the mounting substrate can be extended on the back surface of the semiconductor device. . Therefore, a multi-layer structure can be realized by the conductive path, the fine metal wire, and the wiring on the mounting substrate of the semiconductor device. Therefore, an electronic circuit can be configured without using an expensive multilayer substrate as a mounting substrate. Conventionally, a multilayer substrate of 2, 3, 4... May be employed, but by employing this semiconductor device, a mounting substrate with a reduced number of layers can be employed.
また半導体素子、導電路および絶縁性樹脂の必要最小限で構成された薄型・軽量の回路装置を採用し、しかも前記半導体素子裏面が固着された導電路が絶縁性樹脂から露出しているために、実装基板側の導電路と固着できる混成集積回路装置を提供できる。 In addition, a thin and lightweight circuit device composed of a semiconductor element, a conductive path, and an insulating resin is used, and the conductive path to which the back surface of the semiconductor element is fixed is exposed from the insulating resin. A hybrid integrated circuit device that can be fixed to the conductive path on the mounting substrate side can be provided.
そのため、内蔵の回路素子の熱を実装基板側に放熱させることができ、しかも薄くてより軽量の混成集積回路装置を提供できる。 Therefore, the heat of the built-in circuit element can be dissipated to the mounting substrate side, and a thin and lighter hybrid integrated circuit device can be provided.
更には、実装基板として金属基板を採用すれば、実装される回路装置の発熱を抑止でき、より駆動電流を流せる混成集積回路装置を提供できる。 Furthermore, if a metal substrate is employed as the mounting substrate, it is possible to provide a hybrid integrated circuit device that can suppress heat generation of the mounted circuit device and allow a driving current to flow more.
更に、大信号系の半導体素子は出力段回路を構成し、前記半導体装置は少なくとも出力段回路のプリドライバー回路を構成させることで、きわめて実装基板への実装が簡単になる。 Further, the large-signal semiconductor element constitutes an output stage circuit, and the semiconductor device constitutes at least a pre-driver circuit for the output stage circuit, so that the mounting on the mounting substrate becomes extremely simple.
本発明は、組み立て工程を簡略化できる混成集積回路装置に関し、特に金属細線のボンディング、半導体素子のダイボンディングを減らせる混成集積回路装置に関するものである。 The present invention relates to a hybrid integrated circuit device that can simplify the assembly process, and more particularly to a hybrid integrated circuit device that can reduce bonding of metal thin wires and die bonding of semiconductor elements.
一般に、混成集積回路装置は、色々な回路素子により電子回路が構成され、必要により、TRチップ、ICチップまたはLSIチップ等の能動素子、チップコンデンサまたはチップ抵抗等の受動素子が実装されている。そしてこれらの回路素子は、実装基板上に形成された導電パターンと電気的に接続される。また回路として実現するために、導電パターンには、配線が設けられ、また回路素子は、ロウ材、導電ボール、半田ボール、導電ペーストまたは金属細線を介して電気的に接続されている。 Generally, in a hybrid integrated circuit device, an electronic circuit is constituted by various circuit elements, and an active element such as a TR chip, an IC chip or an LSI chip, and a passive element such as a chip capacitor or a chip resistor are mounted as necessary. These circuit elements are electrically connected to a conductive pattern formed on the mounting substrate. In order to realize as a circuit, the conductive pattern is provided with wiring, and the circuit elements are electrically connected via a brazing material, a conductive ball, a solder ball, a conductive paste, or a fine metal wire.
特に金属細線は、金属細線が接続される回路素子、または金属細線が使用される回路ブロックの電流容量により、金属細線の材料および/または金属細線の線径が使い分けられている。 In particular, the metal fine wire has a metal thin wire material and / or a wire diameter of the metal fine wire properly selected depending on a current capacity of a circuit element to which the metal fine wire is connected or a circuit block in which the metal fine wire is used.
第1の例として、40μm、150μmおよび300μmの3種類のAl線で電気的に接続しているものがある。理由は、Alの方が安く手にはいるからである。 As a first example, there is one that is electrically connected by three types of Al wires of 40 μm, 150 μm, and 300 μm. The reason is that Al is cheaper.
また第2の例として、40μmのAu線、150μmおよび300μmのAl線で電気的に接続しているものがある。理由は、Al線よりもAu線の方が、ボンディング時間が短くてすむからである。Al線は、一般にウェッジボンディングを採用し、超音波を所定時間かけ続けなければならないからである。また大径の金属細線は、Auを採用すると線径が太い分高いため、コストの面からAl線が採用される。 In addition, as a second example, there is one in which 40 μm Au wire, 150 μm and 300 μm Al wire are electrically connected. The reason is that the Au wire requires less bonding time than the Al wire. This is because the Al wire generally employs wedge bonding and it is necessary to continue applying ultrasonic waves for a predetermined time. In addition, when Au is used for the large-diameter thin metal wire, the wire diameter is large and high, so Al wire is used from the viewpoint of cost.
またTR、IC、LSI等の半導体素子は、チップ表面のボンディングパッドが小さく、一般にはAu線が採用される。しかし大電流を流すパワートランジスタ、パワーMOS、IGBT、SIT、サイリスタ等は、チップ自身が大きく電流容量も多いのでボンディングパッドのサイズも大きく形成されているため、コストが考慮されてAl線が採用される。 Also, semiconductor elements such as TR, IC, LSI, etc. have small bonding pads on the chip surface, and generally Au wires are adopted. However, power transistors, power MOSs, IGBTs, SITs, thyristors, etc. that flow large currents have a large bonding pad size because the chip itself is large and current capacity is large. The
以上のように、電流容量、コスト、ボンディングに必要な面積、強度またはボンディングされる半導体素子の種類等により金属細線の材料、金属細線の線径が選択されてボンディングされている。 As described above, the material of the fine metal wire and the wire diameter of the fine metal wire are selected and bonded according to the current capacity, cost, area required for bonding, strength, or the kind of semiconductor element to be bonded.
本発明のポイントは、パッケージされた半導体装置を実装基板に固着することによって、実装基板上に接続される金属細線の種類を減らすことにある。 The point of the present invention is to reduce the types of fine metal wires connected to the mounting substrate by fixing the packaged semiconductor device to the mounting substrate.
例えば、第1の例で述べれば、まず40μmのAl線とこの40μmのAl線で接続された半導体素子とが1パッケージとなった半導体装置を別途用意する事に特徴を有する。そしてこの半導体装置をロウ材等で実装することにより、実装基板上での金属細線の接続は、150μmと300μmのAl線だけとなり、40μmのAl線の接続を全て省略することができる。 For example, the first example is characterized in that a semiconductor device in which a 40 μm Al line and a semiconductor element connected by the 40 μm Al line are combined into one package is prepared separately. By mounting this semiconductor device with a brazing material or the like, the connection of the fine metal wires on the mounting substrate is only 150 μm and 300 μm Al wires, and all the connections of the 40 μm Al wires can be omitted.
組立方法によっては、3種類の線径によってそれぞれボンディング装置が異なる場合もある。この場合、混成集積回路装置の組立は、40μm用のボンディング装置へ実装基板を載置する工程、ボンディングする工程が全て省略できるメリットを有する。特にボンディング装置へ実装基板を載置する作業は、タクトがかかり、結構組み立て工程を長くしてしまう。 Depending on the assembly method, the bonding apparatus may differ depending on the three types of wire diameters. In this case, the assembly of the hybrid integrated circuit device has an advantage that all the steps of mounting the mounting substrate on the bonding device for 40 μm and the bonding step can be omitted. In particular, the work of placing the mounting substrate on the bonding apparatus takes a lot of time and lengthens the assembly process.
また第2の例では、40μmのAu線とこの40μmのAu線で接続された半導体素子とが1パッケージとなった半導体装置を別途用意する事にポイントがある。そしてこの半導体装置をロウ材等で実装することにより、実装基板上でAu線の接続は省略でき、150μmと300μmのAl線のボンディング工程が残る。 In the second example, there is a point in separately preparing a semiconductor device in which a 40 μm Au wire and a semiconductor element connected by the 40 μm Au wire are combined into one package. Then, by mounting this semiconductor device with a brazing material or the like, the connection of the Au wire on the mounting substrate can be omitted, and the bonding process of the 150 μm and 300 μm Al wires remains.
Au線のボンディング方法は、Al線のボンディング方法と異なり、ボンディング装置も異なる。よってAu線の接続が必要な部分を全てパッケージすれば、混成集積回路装置の組み立て工程では、Au線のボンディングが全く不要となる。よって混成集積回路装置は、Al線のボンディングのみ必要となり、組立工数を減少できるメリットを有する。 The Au wire bonding method is different from the Al wire bonding method, and the bonding apparatus is also different. Therefore, if all the parts that need to be connected to the Au wire are packaged, the bonding of the Au wire is completely unnecessary in the assembly process of the hybrid integrated circuit device. Therefore, the hybrid integrated circuit device requires only Al wire bonding, and has the advantage of reducing the number of assembly steps.
また特殊の例となるが、全ての金属細線は、半導体装置と一緒にパッケージされれば、混成集積回路装置の組み立て工程に於いて、半導体装置を実装する工程だけで、金属細線のボンディングは全て省略することができる。 Also, as a special example, if all the metal wires are packaged together with the semiconductor device, all the bonding of the metal wires is performed only in the process of mounting the semiconductor device in the assembly process of the hybrid integrated circuit device. Can be omitted.
本発明は、色々な組み合わせが考えられ、それぞれに効果を有するため、以下に簡単に説明する。 Since various combinations of the present invention are conceivable and each has an effect, it will be briefly described below.
第1の組み合わせ:線径の異なる金属細線がN種類で実装基板に採用される場合。 First combination: When N types of fine metal wires having different wire diameters are used for the mounting board.
少なくとも1種類の金属細線と、この金属細線が接続された半導体素子をパッケージすることにより、実装基板上での金属細線の接続は、(N−1)種類の金属細線の接続ですむ。図1に示すように、1パッケージには、少なくとも1つの半導体素子がパッケージされる。また受動素子またはICチップが実装され、ハイブリッド型としてもよい。 By packaging at least one type of fine metal wire and a semiconductor element to which the fine metal wire is connected, the connection of the fine metal wire on the mounting substrate can be (N-1) types of fine metal wires. As shown in FIG. 1, at least one semiconductor element is packaged in one package. Moreover, a passive element or an IC chip is mounted, and a hybrid type may be used.
第2の組み合わせ:金属細線の材料がN種類で実装基板に採用される場合。 Second combination: In the case where N types of metal thin wire materials are used for the mounting substrate.
少なくとも1種類の金属細線と、この金属細線が接続された半導体素子をパッケージすることにより、実装基板上での金属細線の接続は、(N−1)種類の金属細線の接続ですむ。図1に示すように、Au線を採用したパッケージを用意し、実装基板側では、Al線のボンディングだけを行う。これは、Al線を採用したパッケージを用意し、実装基板側で、Au線のボンディングだけを行ってもよい。 By packaging at least one type of fine metal wire and a semiconductor element to which the fine metal wire is connected, the connection of the fine metal wire on the mounting substrate can be (N-1) types of fine metal wires. As shown in FIG. 1, a package employing Au wire is prepared, and only Al wire bonding is performed on the mounting substrate side. For this, a package employing Al wire may be prepared, and only Au wire bonding may be performed on the mounting substrate side.
第3の組み合わせ:金属細線の材料がN種類あり、それぞれの材料の金属細線は、複数の線径が採用されている場合。 Third combination: When there are N types of materials for the fine metal wires, and the fine metal wires of each material have a plurality of wire diameters.
簡単な組み合わせで説明する
材料Al 線径300μm、200μm、150μm
材料Au 線径40μm
この場合、材料と線径を組み合わせると4種類になる。従ってこの4種類の金属細線の内、少なくとも1種類の金属細線に於いて、前述したパッケージを形成することで、実装基板側では、3種類以下の金属細線を採用すればよいことになる。
Explained by simple combination Material Al Wire diameter 300μm, 200μm, 150μm
Material Au Wire diameter 40μm
In this case, there are four types when the material and the wire diameter are combined. Therefore, by forming the above-described package in at least one of the four types of fine metal wires, three or less types of fine metal wires may be employed on the mounting substrate side.
では、図1を参照して、40μmのAu線、150μmのAl線および300μmのAl線を採用した混成集積回路装置について説明する。 A hybrid integrated circuit device employing a 40 μm Au wire, a 150 μm Al wire, and a 300 μm Al wire will now be described with reference to FIG.
この混成集積回路装置13は、実装基板10に載置される導電パターン21、この上に固着されるベアチップ40、41、受動素子23、24、パッケージされた半導体装置30A、31A、32、33A、34A、38、および回路として接続するための金属細線42,43で少なくとも構成されている。
The hybrid
導電パターン21は、例えば、ダイパッド21A、配線21B、ボンディングパッド21C、受動素子用の電極21D、半導体装置30A、31A、32、33A、34A、38を固着する電極21E、これと一体の配線21B(図面の都合上図2に示した)、外部リード等用の外部接続電極21Fから成る。またベアチップ40は、BIP型のパワートランジスタであり、ベアチップ41は、パワーMOSである。受動素子23は、チップ抵抗であり、受動素子24は、チップコンデンサである。更に金属細線42は、大径(300μm)のAl線であり、金属細線43は、小径(150μm)のAl線である。
The
本発明の特徴は、前記半導体装置30A、31A、32、33A、34A、38にある。この半導体装置は、外形を太線で囲んで示してある。ここでは、図19に示す回路を一例として採用し、小信号系の回路を色々な規模でパッケージしている。つまり小信号系に用いる金属細線は、小径で良く、この小径の金属細線および半導体素子が全て1パッケージされて半導体装置として実装されている。よって実装基板上での組立作業は、半導体装置を実装することにより、小径のボンディングが全く要らなくなる。また複数の半導体素子をパッケージしているので、ダイボンディング数も大幅に削減できる特徴を有する。また半導体装置には、受動素子を実装することもできる。仮に受動素子も含めて1パッケージとした場合、受動素子の実装回数も削減できる。
A feature of the present invention resides in the
また組み立て工程に於いて、Auのボンディング装置が不要となり、タクトが比較的かかる実装基板のボンディング装置への実装も不要となる。 In the assembling process, an Au bonding device is not required, and mounting of the mounting substrate, which requires a relatively high tact time, on the bonding device is also unnecessary.
続いて、図2〜図19を参照して、1パッケージされた半導体装置を説明する。ここでは図1の右下に載置した半導体装置38を取り上げて説明する。
Next, a packaged semiconductor device will be described with reference to FIGS. Here, the
尚図2は、半導体装置38の平面図であり、図3は、この薄型半導体装置38の実装構造について、3タイプを説明するものである。更には、図4〜図9は、この半導体装置の製造方法を説明するものであり、図10〜図18は、右側の回路に基づき形成された半導体装置を説明するものであり、図19は、実装基板10に構成された回路を説明するものである。
2 is a plan view of the
半導体装置の説明
図9に於いて、符号53で示されている半導体装置が本発明で採用した半導体装置である。まず第1の半導体装置53Aの具体的な構造を図9Aを参照しながら説明する。この半導体装置53Aは、絶縁性樹脂50に埋め込まれた導電路51A〜51Cを有し、前記導電路51A上には半導体チップ52Aが固着され、また必要によっては導電路51B、51C上に受動素子52Bが固着される。そして、前記絶縁性樹脂50で導電路51A〜51Cを支持して構成されている。
Description of Semiconductor Device In FIG. 9, the semiconductor device denoted by reference numeral 53 is a semiconductor device employed in the present invention. First, a specific structure of the first semiconductor device 53A will be described with reference to FIG. 9A. The semiconductor device 53A has
本構造は、半導体チップ52A、受動素子および/または能動素子から成る回路素子52B、複数の導電路51A、51B、51Cと、この導電路51A、51B、51Cを埋め込む絶縁性樹脂50の3つの材料で構成され、導電路51間には、この絶縁性樹脂50で充填された分離溝54が設けられる。そして絶縁性樹脂50により前記導電路51A〜51Cが支持されている。
This structure has three materials: a
絶縁性樹脂としては、エポキシ樹脂等の熱硬化性樹脂、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂を用いることができる。また絶縁性樹脂は、金型を用いて固める樹脂、ディップ、塗布をして被覆できる樹脂であれば、全ての樹脂が採用できる。また導電路51としては、Cuを主材料とした導電箔、Alを主材料とした導電箔、またはFe−Ni等の合金から成る導電箔、Al−Cuの積層板、またはAl−Cu−Alの積層板等を用いることができる。特にAl−Cu−Alは、反りに対して強い構造である。もちろん、他の導電材料でも可能であり、特にエッチングできる導電材、レーザで蒸発する導電材、または分離溝54をプレスで形成できる比較的軟らかい物質が好ましい。
As the insulating resin, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as a polyimide resin or polyphenylene sulfide can be used. As the insulating resin, any resin can be adopted as long as it is a resin that can be hardened using a mold, a resin that can be coated by dipping or coating. Further, as the
また半導体素子52A、回路素子52Bの接続手段は、金属細線55A、ロウ材から成る導電ボール、扁平する導電ボール、半田等のロウ材55B、Agペースト等の導電ペースト55C、導電被膜または異方性導電性樹脂等である。これら接続手段は、半導体素子や回路素子52の種類、実装形態で選択される。例えば、ベアの半導体チップであれば、表面の電極と導電路51Bとの接続は、金属細線55Aが選択され、CSPであれば半田ボールや半田バンプが選択される。またチップ抵抗、チップコンデンサは、半田55Bが選択される。
The connection means of the
また半導体素子52Aと導電路51Aとの固着は、導電被膜が採用される。ここでこの導電被膜は、少なくとも一層あればよい。
In addition, a conductive coating is used to fix the
この導電被膜として考えられる材料は、Ag、Au、Pt、Pdまたはロウ材等であり、蒸着、スパッタリング、CVD等の低真空、または高真空下の被着、メッキ、焼結または塗布等により被覆される。 Possible materials for this conductive film are Ag, Au, Pt, Pd, brazing material, etc., which are covered by deposition, plating, sintering or coating under low vacuum or high vacuum such as vapor deposition, sputtering, and CVD. Is done.
例えばAgは、Auと接着するし、ロウ材とも接着する。よってチップ裏面にAu被膜が被覆されていれば、そのままAg被膜、Au被膜、半田被膜を導電路51Aに被覆することによって半導体チップを熱圧着でき、また半田等のロウ材を介してチップを固着できる。ここで、前記導電被膜は複数層に積層された導電被膜の最上層に形成されても良い。例えば、Cuの導電路51Aの上には、Ni被膜、Au被膜の二層が順に被着されたもの、Ni被膜、Cu被膜、半田被膜の三層が順に被着されたもの、Ag被膜、Ni被膜の二層が順に被覆されたものが形成できる。尚、これら導電被膜の種類、積層構造は、これ以外にも多数あるが、ここでは省略をする。
For example, Ag adheres to Au and also to a brazing material. Therefore, if the Au film is coated on the back surface of the chip, the semiconductor chip can be thermocompression bonded by directly coating the
本半導体装置53Aは、導電路51を封止樹脂である絶縁性樹脂50で支持しているため、導電路を貼り合わせ支持する支持基板が不要となり、導電路51、素子52および絶縁性樹脂50で構成される。この構成は、本発明の特徴である。従来の回路装置の導電路は、支持基板(プリント基板、セラミック基板またはフレキシブルシート)で支持されて貼り合わされていたり、リードフレームで支持されているため、本来不要である構成が付加されている。しかし、本半導体装置は、必要最小限の要素で構成され、支持基板を不要とでき、その分、薄型で安価となる特徴を有する。
In this semiconductor device 53A, since the
また前記構成の他に、回路素子52を被覆し且つ前記導電路51間の前記分離溝54に充填されて一体に支持する絶縁性樹脂50を有している。
In addition to the above-described configuration, the insulating
この導電路51間は、分離溝54となり、ここに絶縁性樹脂50が充填されることで、お互いの絶縁がはかれるメリットを有する。
The space between the
また、素子52を被覆し且つ導電路51間の分離溝54に充填され導電路51の裏面を露出して一体に支持する絶縁性樹脂50を有している。
Further, the insulating
この導電路の裏面を露出する点は、本発明の特徴の一つである。導電路の裏面が外部との接続に供することができ、支持基板を採用したプリント基板に於いて採用されているスルーホールを不要にできる特徴を有する。 The point that the back surface of the conductive path is exposed is one of the features of the present invention. The back surface of the conductive path can be used for connection with the outside, and the through hole employed in the printed circuit board employing the support substrate can be eliminated.
しかも半導体素子52Aがロウ材、Au、Ag等の導電被膜を介して直接固着されている場合、導電路51の裏面が露出されてため、半導体素子52Aから発生する熱を導電路51Aを介して実装基板に伝えることができる。特に放熱により、駆動電流の上昇等の特性改善が可能となる半導体チップに有効である。これは、本半導体装置53Aのポイントであり、これについては、後述する。
In addition, when the
また本半導体装置53Aは、分離溝54と導電路51の裏面は、実質一致している構造となっている。本構造は、本発明の特徴であり、導電路51の裏面には段差が設けられないため、半導体装置53をそのまま水平に移動できる特徴を有する。
Further, the semiconductor device 53A has a structure in which the separation groove 54 and the back surface of the
また本発明は、実装基板と多層構造を実現するために、半田レジスト等の絶縁被膜RFを塗布している。そして、導電路51の一部を露出させることにより、半導体装置53Aの裏面に実装基板10の配線を延在させている。本半導体装置が、実装基板10に固着されることで、導電路51、金属細線55Aが従来のジャンピングワイヤへとして働き、多層構造を実現する。これについては後述する。
In the present invention, an insulating coating RF such as a solder resist is applied to realize a multilayer structure with the mounting substrate. Then, by exposing a part of the
更に本発明は、図10〜図18に示すように、小径の金属細線が採用される小信号系の半導体素子および/または受動素子がピックアップされ、パッケージされている。小信号系であるため、金属細線は、小径のAlまたはAuが採用される。尚、ここでは40のAu線が採用されている。 Further, in the present invention, as shown in FIGS. 10 to 18, small signal semiconductor elements and / or passive elements that employ small-diameter metal wires are picked up and packaged. Since it is a small signal system, small diameter Al or Au is adopted for the metal thin wire. Here, 40 Au wires are employed.
ではこのAu線の採用の理由を、説明する。 Now, the reason for adopting this Au wire will be described.
理由は、トランスファーモールドにより絶縁性樹脂がモールドされており、注入圧力に対する耐変形性は、Auの方が優れるからである。Al線は、ウェッヂボンディングで接続され、ネックの部分が弱いからである。またボンディング領域がAuよりも広く必要であり、半導体装置のサイズが大きくなるからである。更には、図1や図20を見ると判るように、Al線は、ウェッジボンディング部に対して引き出し方向が決まってしまうからである。Au線は、ボールボンディングであるため、線の引き出し方向が自由にでき、その分、ボンディングされる導電路の位置に制限が加えられず、自由に配置できるからである。よってボンディングパッドとなる導電路の位置を空き領域に配置でき、その分半導体装置のシュリンクが可能となるからである。 The reason is that the insulating resin is molded by transfer molding, and Au has better deformation resistance against the injection pressure. This is because the Al wire is connected by wedge bonding and the neck portion is weak. In addition, the bonding area is required to be wider than Au, and the size of the semiconductor device is increased. Furthermore, as can be seen from FIG. 1 and FIG. 20, the Al wire has its drawing direction determined with respect to the wedge bonding portion. This is because, since the Au wire is ball bonding, the drawing direction of the wire can be made freely, and accordingly, the position of the conductive path to be bonded is not limited and can be arranged freely. This is because the position of the conductive path serving as the bonding pad can be arranged in the empty area, and the semiconductor device can be shrunk accordingly.
半導体装置53Bの説明
図9Bに示す半導体装置53Bは、導電路51の裏面構造が、図9Aに示す半導体装置51Aと異なり、それ以外は、実質同一である。ここでは、この異なる部分を説明する。
Description of Semiconductor Device 53B The semiconductor device 53B shown in FIG. 9B is substantially the same except that the back surface structure of the
図からも判るように、導電路51の裏面は、絶縁性樹脂50の裏面(分離溝54に充填された絶縁性樹脂50の裏面)よりも凹んでいる。この構造にすることにより、多層配線が可能となる。詳細は、後述する。
As can be seen from the figure, the back surface of the
半導体装置53Cの説明
図9Cに示す半導体装置53Cは、導電路51の裏面構造が、図9A、図9Bに示す半導体装置51A、51Bと異なり、それ以外は、実質同一である。ここでは、この異なる部分を説明する。
Description of Semiconductor Device 53C The semiconductor device 53C shown in FIG. 9C differs from the
図からも判るように、導電路51の裏面は、絶縁性樹脂50の裏面(分離溝54に充填された絶縁性樹脂50の裏面)よりも突出している。この構造にすることにより、多層配線が可能となる。詳細は、後述する。
As can be seen from the figure, the back surface of the
半導体装置53A〜53Cの製造方法の説明
次に図4〜図9を使って半導体装置53の製造方法について説明する。
Description of Manufacturing Method of Semiconductor Devices 53A to 53C Next, a manufacturing method of the semiconductor device 53 will be described with reference to FIGS.
まず図4の如く、シート状の導電箔60を用意する。この導電箔60は、ロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択され、材料としては、Cuを主材料とした導電箔、Alを主材料とした導電箔またはFe−Niの合金から成る導電箔、Al−Cuの積層体、Al−Cu−Alの積層体等が採用される。 First, as shown in FIG. 4, a sheet-like conductive foil 60 is prepared. The conductive foil 60 is selected in consideration of the adhesiveness, bonding property, and plating property of the brazing material. As the material, a conductive foil mainly composed of Cu, a conductive foil mainly composed of Al, or Fe is used. A conductive foil made of an alloy of -Ni, an Al-Cu laminate, an Al-Cu-Al laminate, or the like is employed.
導電箔の厚さは、後のエッチングを考慮すると35μm〜300μm程度が好ましく、ここでは70μm(2オンス)の銅箔を採用した。しかし300μm以上でも10μm以下でも基本的には良い。後述するように、導電箔60の厚みよりも浅い分離溝61が形成できればよい。 The thickness of the conductive foil is preferably about 35 μm to 300 μm in consideration of later etching, and here, a copper foil of 70 μm (2 ounces) is employed. However, it is basically good if it is 300 μm or more and 10 μm or less. As will be described later, it is only necessary that the separation groove 61 shallower than the thickness of the conductive foil 60 can be formed.
尚、シート状の導電箔60は、所定の幅でロール状に巻かれて用意され、これが後述する各工程に搬送されても良いし、所定の大きさにカットされた導電箔が用意され、後述する各工程に搬送されても良い。(以上図4を参照) In addition, the sheet-like conductive foil 60 is prepared by being wound in a roll shape with a predetermined width, and this may be conveyed to each step described later, or a conductive foil cut into a predetermined size is prepared, You may convey to each process mentioned later. (See Figure 4 above)
続いて、少なくとも導電路51となる領域を除いた導電箔60を、導電箔60の厚みよりも薄く除去する工程がある。
Subsequently, there is a step of removing the conductive foil 60 excluding at least the region to be the
まず、Cu箔60の上に、ホトレジスト(耐エッチングマスク)PRを形成し、導電路51となる領域を除いた導電箔60が露出するようにホトレジストPRをパターニングする(以上図5を参照)。そして、前記ホトレジストPRを介してエッチングすればよい(以上図6を参照)。
First, a photoresist (etching resistant mask) PR is formed on the Cu foil 60, and the photoresist PR is patterned so that the conductive foil 60 excluding the region to be the
エッチングにより形成された分離溝61の深さは、例えば50μmであり、その側面は、粗面となるため絶縁性樹脂50との接着性が向上される。
The depth of the separation groove 61 formed by etching is, for example, 50 μm, and its side surface is a rough surface, so that the adhesiveness with the insulating
またこの分離溝61の側壁は、模式的にストレートで図示しているが、除去方法により異なる構造となる。この除去工程は、ウェットエッチング、ドライエッチング、レーザによる蒸発、ダイシングが採用できる。またプレスで形成しても良い。ウェットエッチングの場合エッチャントは、塩化第二鉄または塩化第二銅が主に採用され、前記導電箔は、このエッチャントの中にディッピングされるか、このエッチャントでシャワーリングされる。ここでウェットエッチングは、一般に非異方性にエッチングされるため、側面は、図6Bに示すように湾曲構造になる。 The side wall of the separation groove 61 is schematically illustrated as a straight line, but has a different structure depending on the removal method. This removal process can employ wet etching, dry etching, laser evaporation, and dicing. Moreover, you may form with a press. In the case of wet etching, ferric chloride or cupric chloride is mainly used as the etchant, and the conductive foil is dipped in the etchant or showered with the etchant. Here, since wet etching is generally non-anisotropic, the side surface has a curved structure as shown in FIG. 6B.
またドライエッチングの場合は、異方性、非異方性でエッチングが可能である。現在では、Cuを反応性イオンエッチングで取り除くことは不可能といわれているが、スパッタリングで除去できる。またスパッタリングの条件によって異方性、非異方性でエッチングできる。 In the case of dry etching, etching can be performed anisotropically or non-anisotropically. At present, it is said that Cu cannot be removed by reactive ion etching, but it can be removed by sputtering. Etching can be anisotropic or non-anisotropic depending on sputtering conditions.
またレーザでは、直接レーザ光を当てて分離溝を形成でき、この場合は、どちらかといえば分離溝61の側面はストレートに形成される。 Further, in the laser, the separation groove can be formed by direct laser light irradiation. In this case, the side surface of the separation groove 61 is formed to be straight.
またダイシングでは、曲折した複雑なパターンを形成することは不可能であるが、格子状の分離溝を形成することは可能である。 In dicing, it is impossible to form a complicated bent pattern, but it is possible to form a lattice-like separation groove.
尚、図6に於いて、ホトレジストPRの代わりにエッチング液に対して耐食性のある導電被膜を選択的に被覆しても良い。導電路と成る部分に選択的に被着すれば、この導電被膜がエッチング保護膜となり、レジストを採用することなく分離溝をエッチングできる。この導電被膜として考えられる材料は、Ni、Ag、Au、PtまたはPd等である。しかもこれら耐食性の導電被膜は、ダイパッド、ボンディングパッドとしてそのまま活用できる特徴を有する。 In FIG. 6, instead of the photoresist PR, a conductive film resistant to the etching solution may be selectively coated. If the conductive film is selectively deposited on the conductive path, this conductive film becomes an etching protective film, and the separation groove can be etched without employing a resist. Possible materials for this conductive film are Ni, Ag, Au, Pt, Pd, and the like. In addition, these corrosion-resistant conductive films have the feature that they can be used as they are as die pads and bonding pads.
例えばAg被膜は、Auと接着するし、ロウ材とも接着する。よってチップ裏面にAu被膜が被覆されていれば、そのまま導電路51上のAg被膜にチップを熱圧着でき、また半田等のロウ材を介してチップを固着できる。またAgの導電被膜にはAu細線が接着できるため、ワイヤーボンディングも可能となる。従ってこれらの導電被膜をそのままダイパッド、ボンディングパッドとして活用できるメリットを有する。(以上図6わ参照)
For example, the Ag coating adheres to Au and also to the brazing material. Therefore, if the Au coating is coated on the back surface of the chip, the chip can be thermocompression bonded to the Ag coating on the
続いて、図7の如く、分離溝61が形成された導電箔60に回路素子52を電気的に接続して実装する工程がある。
Subsequently, as shown in FIG. 7, there is a step of mounting the
回路素子52としては、トランジスタ、ダイオード、ICチップ等の半導体素子52A、チップコンデンサ、チップ抵抗等の受動素子52Bである。また厚みが厚くはなるが、CSP、BGA等のフェイスダウン型の半導体素子も実装できる。
The
ここでは、ベアの半導体チップとしてトランジスタチップ52Aが導電路51Aにダイボンディングされ、エミッタ電極と導電路51B、ベース電極と導電路51Bが、熱圧着によるボールボンディングで、Au線55Aを使って接続される。
Here, a
尚、超音波によるウェッヂボンディング等で固着されたAl線を採用しても良い。また52Bは、チップコンデンサ等の受動素子および/または能動素子であり、ここではチップコンデンサを採用し、半田等のロウ材または導電ペースト55Bで固着される。(以上図7を参照) In addition, you may employ | adopt the Al wire fixed by wedge bonding etc. by an ultrasonic wave. Reference numeral 52B denotes a passive element and / or an active element such as a chip capacitor. Here, a chip capacitor is adopted and is fixed by a brazing material such as solder or a conductive paste 55B. (See Figure 7 above)
更に、図8に示すように、前記導電箔60および分離溝61に絶縁性樹脂50を付着する工程がある。これは、トランスファーモールド、インジェクションモールド、またはディッピングにより実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
Further, as shown in FIG. 8, there is a step of attaching an insulating
本実施の形態では、導電箔60表面に被覆された絶縁性樹脂の厚さは、回路素子の最頂部から約約100μm程度が被覆されるように調整されている。この厚みは、強度を考慮して厚くすることも、薄くすることも可能である。 In the present embodiment, the thickness of the insulating resin coated on the surface of the conductive foil 60 is adjusted so as to cover about 100 μm from the top of the circuit element. This thickness can be increased or decreased in consideration of strength.
本工程の特徴は、絶縁性樹脂50を被覆するまでは、導電路51となる導電箔60が支持基板となることである。例えばプリント基板やフレキシブルシートを採用したCSPでは、本来必要としない支持基板(プリント基板やフレキシブルシート)を採用して導電路を形成しているが、本発明では、支持基板となる導電箔60は、導電路として必要な材料である。そのため、構成材料を極力省いて作業できるメリットを有し、コストの低下も実現できる。
The feature of this step is that the conductive foil 60 that becomes the
また分離溝61は、導電箔の厚みよりも浅く形成されているため、導電箔60が導電路51として個々に分離されていない。従ってシート状の導電箔60として一体で、回路素子の実装からダイシングまで取り扱え、特に絶縁性樹脂をモールドする際、金型への搬送、金型への実装の作業が非常に楽になる特徴を有する。
Further, since the separation groove 61 is formed shallower than the thickness of the conductive foil, the conductive foil 60 is not individually separated as the
続いて、導電箔60の裏面を化学的および/または物理的に除き、導電路51として分離する工程がある。ここでこの除く工程は、研磨、研削、エッチング、レーザの金属蒸発等により施される。
Subsequently, there is a step of chemically and / or physically removing the back surface of the conductive foil 60 and separating it as the
実験では研磨装置または研削装置により全面を30μm程度削り、分離溝61から絶縁性樹脂50を露出させている。この露出される面を図8では点線で示す。また、実装基板上の配線を延在させるために、半導体素子53Aの裏面に、絶縁被膜RFを形成しているものが図9Aである。その結果、約40μmの厚さの導電路51として分離される。
In the experiment, the entire surface is cut by about 30 μm by a polishing apparatus or a grinding apparatus, and the insulating
また図9Bの様に、絶縁性樹脂50が露出し、導電路51の裏面が絶縁性樹脂50の裏面よりも凹む構造を採用するため、導電箔60を全面エッチングしても良い。
9B, since the insulating
更には、図9Cの様に、導電路の一部が露出するように、耐エッチングマスクを導電路の裏面に形成し、エッチングしても良い。この場合、導電路51は、絶縁性樹脂50の裏面よりも突出される。
Furthermore, as shown in FIG. 9C, an etching resistant mask may be formed on the back surface of the conductive path so that a part of the conductive path is exposed, and etching may be performed. In this case, the
どちらの構造であっても、絶縁性樹脂50から導電路51の裏面が露出する構造となる。そして分離溝61が削られ、分離溝54となる。(以上図9参照)
In either structure, the back surface of the
最後に、必要によって露出した導電路51に半田等の導電材を被着し、更には実装基板の多層構造が考慮されて、必要により半導体装置53の裏面に絶縁性樹脂が被覆され、半導体装置として完成する。
Finally, a conductive material such as solder is applied to the exposed
尚、導電路51の裏面に導電被膜を被着する場合、図4の導電箔の裏面に、前もって導電被膜を形成しても良い。この場合、導電路に対応する部分を選択的に被着すれば良い。被着方法は、例えばメッキである。またこの導電被膜は、エッチングに対して耐性がある材料がよい。またこの導電被膜またはホトレジストを採用した場合、研磨をせずにエッチングだけで導電路51として分離でき、図9Cの構造を実現できる。
When a conductive film is applied to the back surface of the
尚、本製造方法では、導電箔60に半導体チップとチップコンデンサが実装されているだけであるが、これを1単位としてマトリックス状に配置しても良い。 In this manufacturing method, only the semiconductor chip and the chip capacitor are mounted on the conductive foil 60, but these may be arranged in a matrix form as a unit.
また能動素子(半導体チップ)としてトランジスタ、ダイオード、ICまたはLSIを1つ実装しディスクリート型として形成しても良い。(図13〜図14を参照) Alternatively, a single transistor, diode, IC, or LSI may be mounted as an active element (semiconductor chip) to form a discrete type. (See FIGS. 13-14)
また前記能動素子を複数個実装し、複合型の半導体装置としても良い。(図11、図12、図14を参照) A plurality of active elements may be mounted to form a composite semiconductor device. (See FIGS. 11, 12, and 14)
更には、能動素子(半導体チップ)としてトランジスタ、ダイオード、ICまたはLSI、受動素子としてチップ抵抗、チップコンデンサを実装し、導電路として配線も形成することでハイブリッドIC型として構成しても良い。(図10、図12、図16、図17、図18を参照) Furthermore, a hybrid IC type may be configured by mounting a transistor, a diode, an IC or LSI as an active element (semiconductor chip), a chip resistor or a chip capacitor as a passive element, and forming a wiring as a conductive path. (See FIGS. 10, 12, 16, 17, and 18)
そしてマトリックス状に配置した場合、導電路が分離された後に、ダイシング装置で個々に分離される。 And when arrange | positioning at matrix form, after isolate | separating a conductive path, it isolate | separates each with a dicing apparatus.
以上の製造方法によって、絶縁性樹脂50に導電路51が埋め込まれ、絶縁性樹脂50の裏面と導電路51の裏面が実質一致する平坦な半導体装置53が実現できる。
By the above manufacturing method, the flat semiconductor device 53 in which the
本製造方法は、絶縁性樹脂50を支持基板として活用し導電路51の分離作業ができる特徴を有する。絶縁性樹脂50は、導電路51を埋め込む材料として必要な材料であり、不要な支持基板を必要としない。従って、最小限の材料で製造でき、コストの低減が実現できる特徴を有する。
This manufacturing method is characterized in that the insulating
尚、導電路51表面から上に形成される絶縁性樹脂の厚さは、絶縁性樹脂の付着の時に調整できる。従って実装される回路素子により違ってくるが、半導体素子53としての厚さは、厚くも薄くもできる特徴を有する。ここでは、400μm厚の絶縁性樹脂50に40μmの導電路51と半導体素子が埋め込まれた半導体装置になる。
Note that the thickness of the insulating resin formed above the surface of the
実装基板上の実装構造の説明
続いて本発明の混成集積回路装置について図2および図3を参照しながら説明する。図2は混成集積回路装置の平面図であり、図2のA−A線における断面図が図3である。尚、図9Aの半導体装置53A、図9Bの半導体装置53Bおよび図9Cの半導体装置53Cを実装基板10に固着した構造を、図3A、図3Bおよび図3Cに示す。
Description of Mounting Structure on Mounting Board Subsequently, the hybrid integrated circuit device of the present invention will be described with reference to FIGS. 2 is a plan view of the hybrid integrated circuit device, and FIG. 3 is a cross-sectional view taken along line AA of FIG. A structure in which the semiconductor device 53A in FIG. 9A, the semiconductor device 53B in FIG. 9B, and the semiconductor device 53C in FIG. 9C are fixed to the mounting
まず実装基板10について説明する。前述した半導体装置53を実装する実装基板10としては、プリント基板、セラミック基板、フレキシブルシート基板または金属基板が考えられる。この実装基板10は、表面に導電パターン21が形成されるため、電気的絶縁が考慮されて、少なくとも基板の表面が絶縁処理されている。プリント基板、セラミック基板、フレキシブルシート基板は、基板自身が絶縁材料で構成されているため、そのまま表面に導電パターン21を形成すれば良い。しかし金属基板の場合は、少なくとも表面に絶縁材料が被着され、この上に導電パターン21が被着されている。尚、本実施の形態では、実装基板10に形成された導電パターンを導電パターン21とし、半導体装置53の絶縁性樹脂50で支持された導電パターンを導電路51として区別して説明している。
First, the mounting
図1からも判るように、導電パターン21の中には、ダイパッド21A、配線21B、ボンディングパッド21C、チップ抵抗23、チップコンデンサ24を固着する電極21D、本半導体装置53を固着する電極21E(尚図1では判別しにくい為、図2、図3に示す。)、更には必要により設けられる外部接続電極21Fが設けられる。尚、本半導体装置53を固着する電極21E、これと一体の配線21Bは、図2に於いて、太い実線で示した。
As can be seen from FIG. 1, the
一方、半導体装置53に於いて、絶縁性樹脂50で支持される導電路51の中には、半導体チップ52Aを固着した導電路51A、ボンディングパッドと成る導電路51B、導電路51A、51Bと一体で設けられた配線となる導電路51Eがある。
On the other hand, in the semiconductor device 53, the
また図2の楕円形の部分は、半導体装置53の裏面に於いて、実装基板10上の電極21Eと電気的に接続されるコンタクト部24を示すものである。そしてこのコンタクト部24と図3A〜図3Cに示す裏面構造により、半導体装置53裏面に、実装基板10の配線21Bが延在できるように成っている。
2 indicates a
尚、半導体装置53の構造は、既に説明しているので、詳しい説明は省略する。 Since the structure of the semiconductor device 53 has already been described, detailed description thereof is omitted.
図3Aに示す半導体装置53Aの裏面構造
本半導体装置53Aの裏面には、絶縁被膜RFが設けられ、この絶縁被膜RFを介して前記コンタクト部24が露出されているものである。本半導体装置53は、図8、図9からも判るように、本来全ての導電路が裏面から露出する構造であるが、絶縁被膜RFを採用することにより、導電路51をカバーすることができる。
Back surface structure of the semiconductor device 53A shown in FIG. 3A An insulating coating RF is provided on the back surface of the semiconductor device 53A, and the
よって、実装基板10に形成された配線21Bを半導体装置53の裏面に延在させることができる特徴を有する。
Therefore, the
本発明の第1の特徴は、半導体装置53として絶縁性樹脂50に封止され、半導体チップ52Aが固着された導電路51Aが、実装基板10上の導電路21と固着されることにある。
The first feature of the present invention resides in that the
図3の断面図からも明らかなように、半導体チップ52Aに発生した熱は、導電路51Aを介して実装基板10上の導電路21Eに放熱される。導電路21Eは、導電材で熱伝導に優れるために、半導体チップ52Aの熱を実装基板10側に伝えることができる。また金属細線55Aに伝わる熱も直方体の比較的サイズの大きい導電路51Bを介して導電路に伝えることができる。これら導電路21は、配線21Bと一体でなり、熱は配線21Bを介して外部雰囲気に放出される。従って、半導体チップ10の温度上昇を防止することができ、半導体チップの温度上昇を抑制できる分、駆動電流の増大を可能とする。
As is clear from the sectional view of FIG. 3, the heat generated in the
特に実装基板10が金属基板で構成されると、導電路21を介して半導体チップ52Aの熱を金属基板に伝えることができる。この金属基板は、大きなヒートシンクとして、また放熱板として働き、前述した他の実装基板よりも更に半導体チップの温度上昇を防止することができる。
In particular, when the mounting
金属基板の場合、導電路間の短絡が考慮されて表面に絶縁材料が施され、材料としては、無機物、有機物が考えられる。ここでは、エポキシ樹脂、ポリイミド樹脂等が採用される。この材料は、30〜300μmと薄く形成されるため、比較的熱抵抗を小さくできるが、更に、絶縁性樹脂の中にシリカ、アルミナ等のフィラーを混ぜ合わせることで更に熱抵抗を小さくすることができる。 In the case of a metal substrate, an insulating material is applied to the surface in consideration of a short circuit between conductive paths, and the material may be inorganic or organic. Here, an epoxy resin, a polyimide resin, or the like is employed. Since this material is formed as thin as 30 to 300 μm, the thermal resistance can be made relatively small, but furthermore, the thermal resistance can be further reduced by mixing fillers such as silica and alumina in the insulating resin. it can.
第2の特徴は、絶縁被膜RFにある。前述したコンタクト部24が露出するように絶縁被膜RFを被覆することにより、半導体装置53Aの下に配線21Bを延在させることができる。よって半導体装置53Aの導電路51、金属細線55Aも利用することにより、多層配線構造が実現でき、実装基板10上の配線を簡略化できる。図20に示す従来のハイブリッドICと図1に示すハイブリッドICは、その基板サイズが同じで設計されている。それぞれのパターンを比較すると、本発明のハイブリッドICの方が配線パターンの間隔が粗となり、細かなパターンが少なくなっている。これは、半導体装置53側の導電路51が、絶縁被膜RFの開口部を介して実装基板10上の導電パターン21と接続され、それ以外は絶縁被膜RFで覆われているからである。この導電路は、配線としても形成できるため、クロスオーバーが可能となり、金属細線と一緒に多層構造を実現している。よって実装基板に素子を実装する工程に於いて、前もって半導体装置を用意すれば、実装基板上で採用されるクロスオーバー用のボンディング回数も減少できる特徴を有する。更に実装基板上で、交差を回避するための複雑な配線パターンも減らせる特徴を有する。
The second feature is the insulating coating RF. By covering the insulating film RF so that the
更に第3の特徴は、金属細線にあり、ボンディング工程を減らせる特徴を有する。図20のハイブリッドICでは、小信号を扱う半導体素子、大信号を扱う半導体素子に分け、金属細線の線径を使い分けている。つまり小信号を扱う半導体素子用の金属細線は、細い実線で示され、40μmのAu線を採用している。そしてこのAu細線は、ボールボンディングされている。また大信号を扱う半導体素子用の金属細線は、太線で示され、100μm〜300μmのAl線を採用している。ここでは、パワーMOSのゲート電極用、ジャンピング線として150μmのAl線を採用し、パワーMOSのソース電極、パワートランジスタのベース、エミッタ電極およびジャンピング線として300μmのAl線が採用されている。そしてこれらAl線は、スティッチボンドされている。尚、Al線の代わりAu線を採用しても良い。 Furthermore, the third feature is in the metal thin wire, and has a feature that the bonding process can be reduced. In the hybrid IC of FIG. 20, the wire diameter of the metal thin wire is properly used by dividing into a semiconductor element handling a small signal and a semiconductor element handling a large signal. That is, a thin metal wire for a semiconductor element that handles a small signal is indicated by a thin solid line, and a 40 μm Au wire is adopted. The Au thin wire is ball bonded. A thin metal wire for a semiconductor element that handles a large signal is indicated by a thick line, and an Al wire of 100 μm to 300 μm is adopted. Here, a 150 μm Al line is used as a jumping line for the gate electrode of the power MOS, and a 300 μm Al line is used as the source electrode of the power MOS, the base of the power transistor, the emitter electrode, and the jumping line. These Al wires are stitch bonded. In addition, you may employ | adopt Au wire instead of Al wire.
本発明は、Au線が接続された半導体素子、Au線が接続されるボンディングパッド、ボンディングパッドと一体で延在される配線51E、およびダイパッドを絶縁性樹脂50で一体で封止してなる半導体装置に特徴を有する。
The present invention is a semiconductor device in which an Au wire is connected to a semiconductor element, an Au wire is connected to a bonding pad, a
このAuの金属細線を採用した半導体素子は、全て半導体装置53として用意しておくことにより、実装基板10上でのAuのボンディングは不要となり、ボンディング工程を削減することができるメリットを有する。更にはこの半導体素子を含めた回路素子の実装回数も大幅に減らすことができる。また従来では前記3種類の金属細線を採用することにより、3種類のボンダーを用意し、それぞれのボンダーでボンディングする必要があったが、本発明では、Au線のボンダーを省略できるメリットを有する。よって、設備の簡略化も図れ、しかも実装基板は、2種類のボンダーに載せるだけですみ、工程の簡略化が図れる。
By preparing all the semiconductor elements adopting the Au thin metal wires as the semiconductor device 53, bonding of Au on the mounting
特に、半導体装置は、ディスクリート素子としても、複合素子としても、更にはハイブリッドICとしても形成可能であり、理論的には、全ての回路素子を半導体装置として組み込むことができ、実装基板上への素子固着数を大幅に減らすことができる。 In particular, a semiconductor device can be formed as a discrete element, a composite element, or even a hybrid IC. In theory, all circuit elements can be incorporated as a semiconductor device, and can be mounted on a mounting substrate. The number of element sticking can be greatly reduced.
第5の特徴は、0.45×0.5厚み0.25mm等の小さな半導体素子を採用することができ、コストの低減が可能となる。 The fifth feature is that a small semiconductor element such as 0.45 × 0.5 thickness 0.25 mm can be adopted, and the cost can be reduced.
従来例でも説明したように、値段の安い小さいチップを採用しようとしても、従来では、0.45×0.5mm、厚さ0.25mmの様な小さいチップでは、チップの側面に半田が吹上がりショートする問題があった。 As explained in the conventional example, even when trying to adopt a small chip with low price, in the conventional chip, solder is blown up to the side of the chip in a small chip of 0.45 × 0.5mm and thickness 0.25mm. There was a problem of short circuit.
しかし本発明では、半導体チップ52A裏面にAuバンプを被着し、このバンプを介して導電路51と半導体チップ52Aを固着し、半導体装置53として完成してから実装基板10に固着している。従って半田を使用して本半導体装置53を固着しても、半導体チップ52Aの側面は絶縁性樹脂50で被覆されているため、前述したショートの問題が無くなり、サイズの小さい半導体チップを採用できるようになった。
However, in the present invention, Au bumps are deposited on the back surface of the
図3Bに示す半導体装置53Bの裏面構造
本半導体装置53Bは、図3Aの半導体素子53Aと実質同一であり、異なる点は、半導体装置53Bの裏面に露出する導電路51が絶縁性樹脂50よりも凹んでいることである。
The rear surface structure of the semiconductor device 53B shown in FIG. 3B is substantially the same as the semiconductor element 53A in FIG. 3A. The difference is that the
本発明の特徴は、前記導電路51の凹みにある。この凹みのために、半導体装置53Bの導電路51と前記実装基板10側の導電パターン21は、所望の間隔を持つことことができる。従って半導体装置53Aと同様に、半導体装置53Bの下に配線21Bを延在させることができる。よって半導体装置53Bの導電路51、金属細線55Aも利用することにより、多層配線構造が実現でき、実装基板10上の配線を簡略化できる。
The feature of the present invention resides in the recess of the
尚、半導体装置53Aと同様に裏面に絶縁被膜RFを被覆しても良い。 Note that the insulating film RF may be coated on the back surface as in the semiconductor device 53A.
図3Cに示す半導体装置53Cの裏面構造
本半導体装置53Cは、図3A、図3Bの半導体素子53A、53Bと実質同一であり、異なる点は、半導体装置53Bの裏面に露出する導電路51が絶縁性樹脂50よりも突出している点である。
The rear surface structure of the semiconductor device 53C shown in FIG. 3C The semiconductor device 53C is substantially the same as the semiconductor elements 53A and 53B in FIGS. 3A and 3B, except that the
本発明の特徴は、前記導電路51の突出にある。この突出構造は、半導体装置53Cの導電路51と前記実装基板10側の導電パターン21に、所望の間隔を設けることができる。従って半導体装置53A、53Bと同様に、半導体装置53Cの下に配線21Bを延在させることができる。よって半導体装置53Cの導電路51、金属細線55Aも利用することにより、多層配線構造が実現でき、実装基板10上の配線を簡略化できる。
A feature of the present invention resides in the protrusion of the
尚、半導体装置53Aと同様に裏面に絶縁被膜RFを被覆しても良い。 Note that the insulating film RF may be coated on the back surface as in the semiconductor device 53A.
続いて、図19を採用しながら本混成集積回路装置に採用した回路、およびこの回路の中で半導体装置として構成された部分について図10〜図18を参照して説明する。 Next, a circuit employed in the present hybrid integrated circuit device and a portion of the circuit configured as a semiconductor device will be described with reference to FIGS.
図19は、オーディオ回路であり、左からAudio Amp 1ch回路部、Audio Amp 2ch回路部、切り替え電源回路部を太い一点鎖線で囲んで示してある。 FIG. 19 shows an audio circuit. From the left, an Audio Amp 1ch circuit portion, an Audio Amp 2ch circuit portion, and a switching power supply circuit portion are surrounded by a thick alternate long and short dash line.
またそれぞれの回路部には、実線で囲まれた回路が半導体装置として形成されている。まずAudio Amp 1ch回路部では、3種類の半導体装置と、2ch回路部と一体となった2つの半導体装置が用意されている。 In each circuit portion, a circuit surrounded by a solid line is formed as a semiconductor device. First, in the Audio Amp 1ch circuit portion, three types of semiconductor devices and two semiconductor devices integrated with the 2ch circuit portion are prepared.
第1の半導体装置30Aは、図19に示すように、TR1、TR2で成るカレントミラー回路とTR3、TR4から成る差動回路が一体となって構成されている。この半導体装置30Aは、図10に示されている。ここでは、0.55×0.55×0.24mmのトランジスタチップを4つ採用し、Au細線でボンディングしている。尚、半導体装置30Aのサイズは、2.9×2.9×0.5mmである。
As shown in FIG. 19, in the
また点線で示す、コンタクト部は、0.3mmφである。尚図に示す数字は、端子番号であり、B、Eは、ベース、エミッタを示す。これらの記号は、図11以降も同様である。 A contact portion indicated by a dotted line is 0.3 mmφ. The numbers shown in the figure are terminal numbers, and B and E indicate a base and an emitter. These symbols are the same in FIG.
第2の半導体装置31Aは、図19のTR6、D2でプリドライバー回路の一部を構成している。プリドライバー回路は、TR6、D2、R3、R4で構成され、出力段のTR9、TR10を駆動させるものである。この半導体装置31Aは、図11に示され、ダイオードD2は、2つのTRが1チップで構成された半導体チップを採用し、ベース・エミッタ間のPN接合を利用して形成している。ここでD2は、0.75×0.75×0.145mm、TR6は、0.55×0.55×0.24mmのチップサイズであり、半導体装置31Aの外形は、2.1×2.5×0.5mmである。
In the
第3の半導体装置32は、電源電圧の変動に対して、差動回路に安定した電流を流すための差動定電流回路を構成し、図19のTR5、TR15、D1で構成されている。尚、D1は、差動回路およびプリドライバー回路の定電流バイアスダイオードである。この半導体装置32は、図12に示され、TR5、TR15は、0.55×0.55×0.24mm、D1は、0.75×0.75×0.145mmのサイズであり、半導体装置32の外形は、2.1×3.9×0.5mmである。
The
第4の半導体装置33Aは、図19に示す温度補償トランジスタTR8であり、実装基板の温度変動に対して、アイドリング電流を補償するものである。このTR8は、図13に示した1チップ半導体素子(0.75×0.75×0.145)で構成される。これを半導体装置33Aとして形成すると、外形は、2.3×1.6×0.5mmである。
The
第5の半導体装置34は、図19のTR7、R6、R7で構成されるプリドライバー定電流回路のTR7と、Audio Amp 2ch回路部のプリドライバー定電流回路を構成するTR17の2チップが1パッケージになったものである。この半導体装置34Aは、図14に示すように、単品のトランジスタ(0.55×0.55×0.24mm)が2連となったもので、外形は、2.3×3.4×0.5mmである。
In the
尚、2連の半導体装置34Aは、個別に構成されても良い。この場合、図15に示す1チップだけが封止された半導体装置35を採用する。この半導体装置35の外形は2.3×1.6×0.5mmである。
Note that the two series of
また図19に示す30B、31B、33Bは、30A、31A、33Aと同一回路であるため説明は省略する。 Further, 30B, 31B, and 33B shown in FIG. 19 are the same circuits as 30A, 31A, and 33A, and thus description thereof is omitted.
尚TR9、TR10は、出力段パワートランジスタで、R1、C1およびC2は、異常発振防止用の素子である。 TR9 and TR10 are output stage power transistors, and R1, C1 and C2 are elements for preventing abnormal oscillation.
一方、図19の右側に示す切り替え電源回路部は、TR41、TR51、R41、R43、R51、R53で構成される電源電圧切り替え回路、TR43、TR53、R40、R42、R50、R52で構成される電源電圧切り替え用コンパレータ、ダイオードD45、D55、C43、C53で構成される高周波補正回路、ダイオードD42、D43、D52、D53で構成される整流用ダイオード等で構成される。 On the other hand, the switching power supply circuit section shown on the right side of FIG. 19 is a power supply voltage switching circuit composed of TR41, TR51, R41, R43, R51, R53, and a power supply composed of TR43, TR53, R40, R42, R50, R52. A voltage switching comparator, a high-frequency correction circuit composed of diodes D45, D55, C43, and C53, a rectifying diode composed of diodes D42, D43, D52, and D53, and the like.
第6の半導体装置36は、図19の電源回路に於いて、ダイオードD42、D43およびツェナーダイオードD45が1パッケージに成ったものである。半導体装置として実装される半導体チップは、TRチップで構成され、ベース−コレクタ間のPN接合でダイオードD42、D43を構成している。また図16に於いて、点線で囲まれたTRとツェナーダイオードが1チップで実装され、D45は、この素子のツェナーダイオードを利用している。また、ツェナーダイオードの温度上昇による電圧低下を補償するために、一緒に内蔵されたTRのベース−エミッタ間ダイオードを利用している。
The
尚、ツェナー付きのTRの外形は、0.6×0.6×0.24、他のTRの外形は、0.35×0.35×0.24である。そしてこれらが封止されたパッケージの外形は、1.9×4.4×0.5mmである。 The outer shape of the TR with a Zener is 0.6 × 0.6 × 0.24, and the outer shapes of the other TRs are 0.35 × 0.35 × 0.24. And the external shape of the package in which these are sealed is 1.9 × 4.4 × 0.5 mm.
第7の半導体装置37は、図19の電源回路に於いて、ダイオードD52、D53およびツェナーダイオードD55が1パッケージに成ったものである。半導体装置として実装される半導体チップは、図16と実質同様である。
The
図18の第8の半導体装置38は、図16、図17の回路と、TR43、TR53が1パッケージに成ったものである。尚、これらが封止されたパッケージの外形は、4×5.7×0.5mmである。そしてこの半導体装置38が、図1、図2の半導体装置53として実装されている。
The
以上説明したように、本半導体装置は、TRを1つ実装したディスクリート型、またはTRを複数実装して所望の回路を構成したハイブリッドIC型で構成できる。ここでは、TRのみで構成したが、IC、LSI、システムLSI、受動素子も含めて複数の素子が実装されても良い。実験では、5×5.7×0.5mmが最大であるが、実装される回路素子を増やし、これよりも大きい規模にしても良い。 As described above, this semiconductor device can be configured as a discrete type in which one TR is mounted, or a hybrid IC type in which a plurality of TRs are mounted to form a desired circuit. Here, although only TR is configured, a plurality of elements including IC, LSI, system LSI, and passive elements may be mounted. In the experiment, 5 × 5.7 × 0.5 mm is the maximum, but the number of circuit elements to be mounted may be increased and the scale may be larger.
これらの半導体装置を実装基板10に実装したものが、図1に示され、図20の従来型の実装基板から比べても判るように、配線パターが簡略化されている。
The semiconductor device mounted on the mounting
図21は、本発明の半導体装置を採用することにより、どのくらいサイズが小さくなるか説明するものである。図に示す写真は、同倍率であり、左からリードフレームを採用した単品SMD、リードフレームを採用した複合SMD更に本発明の半導体装置を示すものである。単品SMDは、1個のTRが、複合TRは、2つのTRがモールドされている。本発明の半導体装置は、図10に示す回路が構成され、4個のTRが封止されている。図からも明らかなように、複合SMDの二倍の素子が封止されているにもかかわらず、本半導体装置のサイズは、リードフレームも含めた複合SMDよりもやや大きいだけである。尚1個のTRが封止された図15の半導体装置35を一番右側に示した。これからも判るように、本発明によって小型・薄型の半導体装置が実現でき、携帯用の電子機器に最適である。 FIG. 21 illustrates how much the size is reduced by employing the semiconductor device of the present invention. The photograph shown in the figure is the same magnification, and shows a single SMD employing a lead frame from the left, a composite SMD employing a lead frame, and a semiconductor device of the present invention. A single product SMD is molded with one TR, and a composite TR is molded with two TRs. In the semiconductor device of the present invention, the circuit shown in FIG. 10 is configured, and four TRs are sealed. As is apparent from the figure, the size of the semiconductor device is only slightly larger than that of the composite SMD including the lead frame, even though the element twice that of the composite SMD is sealed. The semiconductor device 35 of FIG. 15 in which one TR is sealed is shown on the rightmost side. As will be understood, a small and thin semiconductor device can be realized by the present invention, which is most suitable for a portable electronic device.
10 実装基板
13 混成集積回路装置
21A〜F 導電パターン
21B 配線
30A 半導体装置
31A 半導体装置
32 半導体装置
33A 半導体装置
34A 半導体装置
38または53 半導体装置
42 大径の金属細線
43 小径の金属細線
10 Mounting board
13 Hybrid integrated circuit device
21A-F conductive pattern
21B wiring
30A semiconductor device
31A Semiconductor device
32 Semiconductor device
33A Semiconductor device
34A Semiconductor device
38 or 53 semiconductor device
42 Large diameter metal wire
43 Small diameter metal wire
Claims (3)
前記半導体装置は、少なくともダイパッド、ボンディングパッドおよび前記ダイパッドから一体で延在する配線とから成る導電路を有し、前記ダイパッドに前記制御する半導体素子を電気的に接続すると共に固着することにより、前記制御する半導体素子は、前記配線を使って前記大信号系の半導体素子のベアチップを制御する制御回路が構成されることを特徴とする混成集積回路装置。 On the mounting substrate having a wiring layer composed of a plurality of conductive patterns, a bare chip of a large-signal semiconductor element constituting the output stage and a semiconductor element for controlling the bare chip of the large-signal semiconductor element are built in and insulated. In a hybrid integrated circuit device on which a semiconductor device sealed with resin is mounted,
The semiconductor device includes at least a die pad has a conductive path consisting of a wire that extends integrally from the bonding pads and the die pad, by fixing together to electrically connect the semiconductor device to said control to said die pad, the A hybrid integrated circuit device, wherein the semiconductor element to be controlled includes a control circuit that controls a bare chip of the large-signal semiconductor element using the wiring.
2. The hybrid integrated circuit device according to claim 1, wherein in the semiconductor device, the conductive path and the semiconductor element to be controlled are covered with the insulating resin in a state where the back surface of the conductive path is exposed.
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