JP4187529B2

JP4187529B2 - 自動試験装置における改良試験および較正用回路

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Publication number: JP4187529B2
Application number: JP2002569949A
Authority: JP
Inventors: ホープトマン，スティーヴン
Original assignee: Teradyne Inc
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Filing date: 2002-03-02
Publication date: 2008-11-26
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Description

自動試験装置、すなわちＡＴＥ（automatic test equipment）は、さまざまな製造段階において、半導体またはそれ以外のタイプのデバイスを試験するのに用いられる。ＡＴＥテスタは、信号を発生し、その信号を、被試験デバイス、すなわちＤＵＴ（device under test）の選択されたピンに供給し、これらの信号に対する応答を監視してＤＵＴの適合性を評価する。これらの信号には、ＤＣ信号と、ＡＣ、パルス、またはそれ以外の周期的な信号といった時変信号とが含まれる。

これらの信号を、選択されたピンのそれぞれに正確に供給するために、発振器、パルスジェネレータ（発生器）、正弦波ジェネレータなどの単一の中央（セントラル）リソースが用いられる。このようなセントラルリソースによって供給される信号は、選択されたチャネルに沿って、被試験ピンに切り換えられる。

従来、これは、図１に示すような２分木（２進ツリー）構造で構成されたリレーマトリクスを用いて達成されていた。図１は、２出力の一方に信号を供給することができる２状態のフォームＣ(form-C)リレーを示している。図１の２進ツリー構成では、フォームＣリレーＲ１１が、セントラルリソースに接続された１つの入力と、２つのフォームＣリレーＲ２１およびＲ２２の各入力にそれぞれ接続された２つの出力とを有する。Ｒ２１およびＲ２２も、同様の形式で、レイヤＲ３のリレーＲ３１〜Ｒ３４にそれぞれ接続されている。図１の説明図では、このパターンが、いくつかのレイヤＲ１〜Ｒ７のリレーに対して繰り返されて、１２８個の出力ピンに選択可能な信号チャネルが供給される。

この構成は、いくつかの利点を提供するが、Steven Hauptmanによって１９９９年１０月１９日に出願された「CIRCUIT AND METHOD FOR IMPROVED TEST AND CALIBRATION IN AUTOMATED TEST EQUIPMENT」という発明の名称の米国特許出願第０９／４２０，４９７号において検討されているように、リレーの使用に関連したいくつかの欠点が存在する。この出願の内容は、参照により全文が本明細書に援用される。

重大な欠点は、ポリマーが、リレー接点の表面に堆積し得るということである。接点は、電流または電圧の印加状態においてではなく、ドライ状態で切り換えられるき、ポリマーの堆積を生じ易くなる。このようなポリマーの堆積は、接触抵抗を増加させる。さらに、ポリマーの堆積により生じる抵抗は、接点が閉じるごとに変化する。これは特に、高帯域の用途用に設計されたリレーに当てはまる。このような用途では、リレーは、高周波伝送線路に沿ってより低いキャパシタンスを提供するために小さな接点を有し、また、スプリング力も削減されている。このことは、重合化した接点の抵抗変化を助長する。デバイスを１２５ＭＨｚ〜５００ＭＨｚの範囲またはそれより高い周波数の範囲で試験するために設計されたテスタでは、通常、１オームの数分の１のみの抵抗を有するリレーが、数オームの抵抗になることがある。この結果、リレーが閉じるごとに抵抗値が異なるようになり、これは、測定の精度に影響を与え、その結果、テスタの信頼性に影響を与える。このように、リレーは、テスタのダウンタイム、生産速度の減速、および製品マージンの減少の一因になる。半導体およびそれ以外の電子デバイスの市場で競争するには、製造者は、より信頼性のある試験装置を必要とする。

２進リレーツリー構成の別の欠点は、比較的大きなサイズの多数のリレーが必要なことである。１つのリソースからＮ個の出力ピンに到達するには、Ｎ−１個のリレーが必要となる。１２８ピンでは、７個のリレーが伝送チャネルに存在する。それらのサイズのために、リレーは、回路基板全体にわたって分散しなければならない。その結果、リレーの位置は、端子に近接するのではなく、伝送チャネルに沿うことになる。これは、表皮効果問題を引き起こし、その結果、信号の遷移を不明確にする。このような品質が劣化した信号は、信号の較正中および試験測定中の不正確性を引き起こすことがある。

必要とされることは、マルチチャネルテスタの正確な試験用の信頼できる回路である。

少なくとも一実施形態では、マルチチャネルテスタの回路は、セントラルリソースと、複数の出力と、複数の選択可能なチャネルを介して複数の出力にセントラルリソースを結合するスイッチングマトリクスと、を有する。選択可能なチャネルのそれぞれは、ハーフブリッジ構成で結合されたＰＩＮダイオードを含む。第１のバイアス源、第２のバイアス源、および第３のバイアス源は、ＰＩＮダイオードに順方向バイアスをかけるために設けられる。第１のバイアス源および第２のバイアス源は、それぞれ、ハーフブリッジのセントラルリソース結合端子および出力結合端子に結合される。第３のバイアス源は、共通ノードに結合される。第１のバイアス源および第２のバイアス源は、実質上平衡した出力を提供するように、それによって、第１のバイアス源および第２のバイアス源の出力の和が、第３のバイアス源の出力に対して実質上平衡するように構成される。

一実施形態では、複数の選択可能なチャネルは、同じ第１のバイアス源を備える。さらに、実施形態の中には、複数のチャネルのそれぞれが、異なる第２のバイアス源を備えるものがある。実施形態の中には、ピンエレクトロニクスドライバが、第２のバイアス源として用いられるものがある。さらに別の実施形態では、単一の第３のバイアス源が、複数のスイッチの１つを介して、複数の選択可能なチャネルの共通ノードのそれぞれに結合される。

実施形態の中には、ＰＩＮダイオードを、チャネルのセントラルリソースの端子の近くと、チャネルの出力ピン端子の近くとに配置できるものがあり、これによって、より完全で、より正確な電圧／タイミング測定が可能になる。

図２は、リソース２１０から出力ピン２２０まで延びる単一の直列接続された伝送チャネル２００を示している。ＰＩＮダイオード２３０およびＰＩＮダイオード２４０は、ハーフブリッジ構成で接続され、ダイオード２３０およびダイオード２４０は、この図では、共通ノード２５０に対して順方向で向いている。第１のバイアス源２６０、第２のバイアス源２７０、および第３のバイアス源２８０は、それぞれ、ＰＩＮダイオード２３０およびＰＩＮダイオード２４０にＤＣバイアスをかけるために用いられる。第１のバイアス源２６０および第２のバイアス源２７０は、ハーフブリッジのいずれか一方の端子に接続され、第３のバイアス源２８０は、ハーフブリッジの共通ノード２５０に設けられる。

図２に示す実施形態では、第１のバイアス源、第２のバイアス源、および第３のバイアス源は、電流源である。理想的な状況の下では、第１の電流源２６０および第２の電流源２７０が、それぞれ第３の電流源２８０の２分の１の電流を供給するように、第１の電流源２６０、第２の電流源２７０、および第３の電流源２８０は、それぞれ平衡している。非理想的な状況の下では、整合（マッチ）抵抗（図示せず）を用いて、これらのバイアス源を平衡させることができる。ＰＩＮダイオード２３０およびＰＩＮダイオード２４０に順方向のバイアスをかけることにより、信号をチャネル２００に沿って伝送することができる。一般に、バイアスは、チャネルに沿って伝送される信号が、そのチャネルのダイオードをオフにしないように、十分なものでなければならない。

図３は、セントラルリソース３１０から１２８個の出力ピン３２０のうちの選択されたものへ信号を転送するスイッチングマトリクス３００を示している。この実施形態では、セントラルリソース３１０と出力ピン３２０のうちの選択されたものとの間の選択的な転送を提供するために、ピンダイオードの４つのレベルＤ１〜Ｄ４が設けられる。

Ｄ１レベルでは、４つのＰＩＮダイオードが、セントラルリソース３１０に並列に結合されている。Ｄ２レベルには、並列結合された４つのＰＩＮダイオードからなる４つの群が存在する。複数のＰＩＮダイオードからなるＤ２の群のそれぞれは、Ｄ１レベルのＰＩＮダイオードの異なるものに直列に結合されている。

Ｄ３レベルには、並列結合された４つのＰＩＮダイオードからなる１６個の群（すべてを図示しているわけではない）が存在する。図３では、１６個の群のうちの４つのみが示されている。Ｄ３レベルのＰＩＮダイオードのそれぞれは、Ｄ２レベルのＰＩＮダイオードの異なるものに直列に結合されている。Ｄ４レベルは、並列結合されたダイオードからなる６４個の群（すべてを図示しているわけではない）を有し、これら並列結合されたダイオードは、Ｄ３レベルのＰＩＮダイオードのそれぞれに直列接続されている。図３では、６４個の群のうちの１つのみが示されている。図３に示す実施形態では、Ｄ４レベルの各群に、２つのＰＩＮダイオードが設けられ、１２８個のＰＩＮ出力が供給される。

図３に示す実施形態によると、単一の第１の電流源３６０が、スイッチングマトリクス３００のセントラルリソースの端子の近くに接続される。個々の第２の電流源３７０が、出力ピン３２０のそれぞれの近くに接続される。図３に示す実施形態では、個々の第３の電流源３８０は、Ｄ２レベルのダイオードとＤ３レベルのダイオードとの間において、Ｄ２レベルの各ダイオードに接続される。

信号は、第１の電流源３６０を、適切な第２の電流源３７０および第３の電流源３８０と共に駆動することによって、ピン３２０の１つへ／ピン３２０の１つから伝達することができる。例えば、セントラルリソース３１０から出力ピン３７０ａへのチャネルは、第２の電流源３７０ａおよび第３の電流源３８０ａを駆動することによって形成することができる。

図４は、単一の第３の電流源４８０を用いる実施形態を示している。この第３の電流源４８０は、Ｄ２レベルの各ダイオードとＤ３レベルのダイオードの各群との間において、Ｄ２レベルのダイオードのそれぞれにスイッチ４９０を介して結合されている。スイッチ４９０は、電界効果トランジスタデバイスのようなソリッドステートスイッチであってもよい。第３の電流源４８０は１つであるので、この実施形態では、スイッチングマトリクスを動作させるのに必要な電流源の個数が削減される。図４の実施形態では、スイッチングマトリクス４００のセントラルリソースの端子の近くに結合された単一の第１の電流源４６０が、バイアス源を提供する。一方、マトリクス４００のピン端子では、個々の電流源４７０が、出力ピン４２０のそれぞれの近くに結合されている。

図５を参照すると、テブナンの定理およびノートンの定理によると、直列抵抗を有する電圧ドライバは、バイアス源のいずれにも用いることができる。したがって、直列のバックマッチ抵抗（backmatch resistor）５７１を有するピンエレクトロニクス電圧ドライバ５７０は、慣例的に、出力ピン５２０の近くに配置されて、第２のバイアス源として用いることができる。通常、約５０オームのバックマッチ抵抗が用いられる。

通常、チャネルにバイアスをかけた結果、ＤＣオフセットが現れることになる。一方で、ハーフブリッジが完全に平衡していない場合には、オフセットを、補償用に加えることができる。例えば、信号パルスをチャネルに沿って送信する前に、低電圧レベルおよび高電圧レベルが、較正回路によって、そのチャネルのセントラルリソースの端子および出力ピンの端子で測定される。Steven Hauptmanによる上記米国特許出願第０９／４２０，４９７号に開示されたような較正回路を、この目的で各チャネルに設けることができる。この米国特許出願は、参照により本明細書に援用される。バックマッチ抵抗５７１を有するピンエレクトロニクスドライバ５７０は、ハーフブリッジを平衡させるのに必要とされる適切な補償オフセットを加えるために用いることができる。

望ましい場合には、追加のバイアス源を用いて非伝送チャネルのダイオードに逆バイアスをかけ、伝送チャネルのキャパシタンスを削減することができる。１つまたは２つ以上のバイアス源５６５を用いて、選択された伝送チャネルの一部を形成しないＤ１レベルのダイオードに逆バイアスをかけることができる。同様にして、１つまたは２つ以上のバイアス源５７５を用いて、選択された伝送チャネルの一部を形成しないＤ４レベルのダイオードの群に逆バイアスをかけることができる。

図５に示すように、Ｄ１のそれぞれの逆バイアス源５６５は、Ｄ１レベルのダイオードとＤ２レベルのダイオードの群との間において、スイッチ５６７およびアイソレーション抵抗５６８を介して伝送チャネルに結合されたものとして示されている。Ｄ４のそれぞれの逆バイアス源５７５は、Ｄ３レベルのダイオードとＤ４レベルのダイオードの群との間において、スイッチ５７７およびアイソレーション抵抗５７８を介して伝送チャネルに結合されたものして示されている。Ｄ１およびＤ４のダイオードに逆バイアスをかけるために、例えば約１０Ｖ等の正の電圧を印加された１０ｋオームのアイソレーション抵抗５６８および５７８を用いることができる。

さらに、慣例的に、ピンエレクトロニクスドライバ５７０を、Ｄ４レベルの関連したダイオードの逆バイアス源として用いることができる。例えば、図５の説明図では、ピンエレクトロニクスドライバ５７０のあるものが、逆バイアスを提供し、ピンエレクトロニクスドライバ５７０のそれ以外のものが、上述したように、電流源５６０および電流源５８０と共に、順方向バイアス源として動作することが可能である。

図３から図５に示すマトリクス構成のＰＩＮダイオードを用いることには、いくつかの利点がある。マトリクス構成のＰＩＮダイオードを用いることにより、ダイオードのレベルをより少なくすることができる。１２８個のピンおよび２５６個のピンに対して、それぞれ７つのレイヤのリレーおよび８つのレイヤのリレーが設けられるのとは対照的に、図３から図５のＰＩＮダイオードのマトリクスでは、１２８個の出力ピン、さらには２５６個の出力ピンでさえも、４つのレベルのダイオードで可能となる。これは、ＰＩＮダイオードが、そのオフ状態で、低い集中キャパシタンス有することから可能である。低い集中キャパシタンスにより、複数のＰＩＮダイオードを伝送チャネルと並列にグループ化することが可能となる。ＰＩＮダイオードのオフ状態のキャパシタンスは、それぞれ約０．２ｐｆである。したがって、例えば、３つのオフ状態のＰＩＮダイオードは、伝送チャネル上で、約０．６ｐｆのキャパシタンスを示す。対照的に、複数の開いた並列のリレーは、伝送チャネル上で、非常に大きな集中キャパシタンスを示す。

通常のシリコンＰＮ接合ダイオードおよびホットキャリア、すなわちショットキーＰメタル接合ダイオードのような他のダイオードと比較して、ＰＩＮダイオードは、オープン状態の低い抵抗（高いバイアス下）およびオフ状態の低いキャパシタンスの双方を有する。オフ状態の低いキャパシタンスが、オン状態の低い抵抗と組み合わされることにより、いくつかのダイオードを、伝送チャネルに沿って並列に結合することが可能になる一方、伝送チャネルの高周波帯域に影響を与えない。このように、ＰＩＮダイオードを使用することにより、図３から図５のスイッチングマトリクスは、高周波信号に対してより大きな帯域幅を提供することが可能になる。

さらに別の利点は、ＰＩＮダイオードのサイズが小さいことである。フォームＣリレーの寸法は、約９×１４ｍｍ台であるのに対して、カリフォルニア州パロアルトにあるAgilent社によって製造されたＳＯＴ−２３のようなＰＩＮダイオードは、約２．６×３．１ｍｍ台の寸法を有する。これは、レベルが少ないことと合わせると、ＰＩＮダイオードを２進リレーツリーと同様に伝送チャネルに沿って物理的に散在させるのではなく、ＰＩＮダイオードのいくつかを共通リソース３１０に物理的に近い場所に配置し、ＰＩＮダイオードのいくつかをそれぞれの出力ピン３２０に物理的に近い場所に配置することが可能になる。この方法によるダイオードの配置の結果、順方向バイアス源の一部として、すなわちバックマッチ抵抗の一部として、タイミングの目的で、ダイオード損失が現れる。これは、表皮効果の問題を劇的に減少させ、より完全で、より正確な電圧／タイミング測定を可能にする。これは、較正中、特に重要である。

したがって、いくつかの実施形態では、より完全で、より正確な電圧／タイミング測定を提供するために、スイッチングマトリクスのダイオードの半分が、セントラルリソースの近くに配置される一方、スイッチングマトリクスのダイオードの他の半分が、ピンの近くに配置される。このような実施形態では、スイッチングマトリクスは、テスタ内において、２つの場所に物理的に分割される。

いくつかの実施形態では、望ましい場合には、ＰＩＮダイオードマトリクスを用いて、単一のセントラルリソースから／において、複数の出力ピンへの／からの信号を同時に供給／受信することも可能である。これは、２進リレーツリーでは不可能である。

１２８ピン出力を用いて説明したが、本発明の実施形態の中には、１２８ピンに限定されないものがある。いくつかの実施形態は、セントラルリソースからより多くの個数のピンへの結合を提供できることが意図されている。一実施形態では、等しい数のダイオード電圧降下が、ハーフブリッジの一方の側に設けられることがある。例えば、６つのダイオードが、各チャネルに配置され、３つのダイオードは、各チャネルの共通ノードの一方の側に配置される。したがって、このような実施形態では、ダイオードのより多くのレベルが存在する。

以上、本発明の好ましい実施形態について詳細に説明してきたが、本発明の真の範囲および教示から逸脱することなく、これらの実施形態に対して多くの変更を行うことができる。したがって、本発明は、特許請求の範囲およびその均等物によってのみ限定される。

従来技術の２進ツリーリレーマトリクスを示す。本発明による単一の直列接続された伝送チャネルを示す。本発明の実施形態によるスイッチング回路を示す。本発明の実施形態によるスイッチング回路を示す。本発明の実施形態によるスイッチング回路を示す。

Claims

マルチチャネルテスタのための回路であって、
ａ）セントラルリソースと、
ｂ）複数の出力と、
ｃ）複数の選択可能なチャネルを介して前記複数の出力に前記セントラルリソースを結合するスイッチングマトリクスと、を備え、
前記チャネルの各々は、
（ｉ）セントラルリソース結合端と、出力結合端と、共通ノードとを有するハーフブリッジ構成で結合されたＰＩＮダイオードと、
（ｉｉ）前記ＰＩＮダイオードを順方向バイアスする第１のバイアス源、第２のバイアス源、および第３のバイアス源であって、前記第１および第２のバイアス源は、それぞれ、前記ハーフブリッジの前記セントラルリソース結合端および前記出力結合端に結合され、前記第３のバイアス源は、前記共通ノードに結合され、前記第１および第２のバイアス源は、実質上平衡した出力を提供するように構成され、前記第１および第２のバイアス源の出力の和が、前記第３のバイアス源の出力に対して実質上平衡するように構成される、第１、第２、および第３のバイアス源と、
を備えた回路。
選択可能なチャネルが、
ａ）前記セントラルリソースに近接して該セントラルリソースに結合された、少なくとも２つの直列接続されたＰＩＮダイオードと、
ｂ）前記選択されたチャネルの前記出力結合端に近接して結合された、少なくとも２つの直列接続されたＰＩＮダイオードと、
を備える請求項１に記載の回路。
前記複数のチャネルの各々は、同一の前記第１のバイアス源を備える、請求項１に記載の回路。
複数の第２のバイアス源をさらに備え、前記複数のチャネルの各々は、異なる第２のバイアス源を備える、請求項３に記載の回路。
前記複数の第２のバイアス源は、ピンエレクトロニクスドライバおよびバックマッチ抵抗を備える、請求項４に記載の回路。
前記第２のバイアス源の各々は、選択されていないチャネルのＤ４レベルのダイオードを逆バイアスすることが可能である、請求項４に記載の回路。
複数のスイッチをさらに備え、単一の第３のバイアス源が、前記複数の選択可能なチャネルの前記共通ノードの各々に、前記複数のスイッチの１つを介して結合される、請求項４に記載の回路。
前記共通ノードのいずれかの側に複数のＰＩＮダイオードをさらに備え、各チャネルは、前記第３のバイアス源に結合される、請求項７に記載の回路。
前記共通ノードに接続された各ＰＩＮダイオードは、スイッチを介して前記第３のバイアス源に結合される、請求項８に記載の回路。
前記チャネルの前記セントラルリソース結合端に近接して位置する前記ハーフブリッジのセントラルリソース側に、複数のＰＩＮダイオードを備え、前記チャネルの前記出力結合端に近接して位置する前記ハーフブリッジの出力側に、複数のＰＩＮダイオードを備える、請求項９に記載の回路。
前記スイッチングマトリクスは、
ａ）前記セントラルリソースに並列に結合された、Ｄ１レベルを構成する複数のＰＩＮダイオードと、
ｂ）Ｄ２レベルを構成する複数のＰＩＮダイオードであって、並列結合されたＰＩＮダイオードを備える複数の群を構成するＤ２レベルの複数のＰＩＮダイオードであり、前記複数のＤ１レベルのダイオードの各々が、並列結合されたＰＩＮダイオードからなる群の異なるものに結合される、Ｄ２レベルの複数のＰＩＮダイオードと、
ｃ）Ｄ３レベルを構成する複数のＰＩＮダイオードであって、並列結合されたＰＩＮダイオードを備える複数の群を構成するＤ３レベルの複数のＰＩＮダイオードであり、前記複数のＤ２レベルのダイオードの各々が、Ｄ３レベルの並列結合されたＰＩＮダイオードからなる群の異なるものに結合される、Ｄ３レベルの複数のＰＩＮダイオードと、
ｄ）Ｄ４レベルを構成する複数のＰＩＮダイオードであって、並列結合されたＰＩＮダイオードを備える複数の群を構成するＤ４レベルの複数のＰＩＮダイオードであり、前記複数のＤ３レベルのダイオードの各々が、Ｄ４レベルの並列結合されたＰＩＮダイオードからなる群の異なるものに結合される、Ｄ４レベルの複数のＰＩＮダイオードと、
を備える請求項９に記載の回路。
前記選択可能なチャネルの各々は、
ａ）Ｄ２レベルのＰＩＮダイオードに直列結合されたＤ１レベルのＰＩＮダイオードであって、該直列結合されたＤ１レベルおよびＤ２レベルのＰＩＮダイオードは、前記セントラルリソースに近接して、該セントラルリソースに直列結合される、Ｄ２レベルのＰＩＮダイオードに直列結合されたＤ１レベルのＰＩＮダイオードと、
ｂ）Ｄ４レベルのＰＩＮダイオードに直列結合されたＤ３レベルのＰＩＮダイオードであって、前記直列結合されたＤ１レベルおよびＤ２レベルのＰＩＮダイオードは、前記選択可能なチャネルの出力に近接して、出力ピンに直列結合される、Ｄ４レベルのＰＩＮダイオードに直列結合されたＤ３レベルのＰＩＮダイオードと、
を備える請求項１１に記載の回路。
ａ）前記複数のＤ１レベルのダイオードに結合されて、該複数のＤ１レベルのダイオードの選択的逆バイアスを可能にする少なくとも１つの逆バイアス源と、
ｂ）前記複数のＤ４レベルのダイオードに結合されて、該複数のＤ４レベルのダイオードの選択的逆バイアスを可能にする少なくとも１つの逆バイアス源と、
をさらに備える請求項１１に記載の回路。
前記第２のバイアス源の各々は、ピンエレクトロニクスドライバおよびバックマッチ抵抗を備える請求項１３に記載の回路。
前記第２のバイアス源の各々は、選択されていないチャネルのＤ４レベルのダイオードを逆バイアスすることが可能である請求項１４に記載の回路。
前記スイッチングマトリクスは、
ａ）前記セントラルリソースに並列に結合された、Ｄ１レベルを構成する複数のＰＩＮダイオードと、
ｂ）Ｄ２レベルを構成する複数のＰＩＮダイオードであって、並列結合されたＰＩＮダイオードを備える複数の群を構成するＤ２レベルの複数のＰＩＮダイオードであり、前記複数のＤ１レベルのダイオードの各々が、並列結合されたＰＩＮダイオードからなる群の異なるものに結合される、Ｄ２レベルの複数のＰＩＮダイオードと、
ｃ）Ｄ３レベルを構成する複数のＰＩＮダイオードであって、並列結合されたＰＩＮダイオードを備える複数の群を構成するＤ３レベルの複数のＰＩＮダイオードであり、前記複数のＤ２レベルのダイオードの各々が、Ｄ３レベルの並列結合されたＰＩＮダイオードからなる群の異なるものに結合される、Ｄ３レベルの複数のＰＩＮダイオードと、
ｄ）Ｄ４レベルを構成する複数のＰＩＮダイオードであって、並列結合されたＰＩＮダイオードを備える複数の群を構成するＤ４レベルの複数のＰＩＮダイオードであり、前記複数のＤ３レベルのダイオードの各々が、Ｄ４レベルの並列結合されたＰＩＮダイオードからなる群の異なるものに結合される、Ｄ４レベルの複数のＰＩＮダイオードと、
を備える請求項１に記載の回路。
ａ）前記Ｄ２レベルのＰＩＮダイオードと、前記Ｄ３レベルのダイオードからなるそれぞれの結合された群との間の各ノードにおいて前記第３のバイアス源に切り換え可能な結合を提供する複数のスイッチをさらに含み、
ｂ）前記複数のＤ１レベルのダイオードの各々が同一の前記第１のバイアス源に結合され、前記複数のＤ４レベルのダイオードの各々が異なる第２のバイアス源に結合される、請求項１６に記載の回路。
前記第２のバイアス源は、ピンエレクトロニクスドライバおよびバックマッチ抵抗を備える請求項１７に記載の回路。
前記Ｄ１レベルの複数のダイオードおよび前記Ｄ２レベルの複数のダイオードは、前記第１のバイアス源から前記第３のバイアス源に順方向に接続され、前記Ｄ３レベルの前記複数のダイオードおよび前記Ｄ４レベルの前記複数のダイオードは、前記第２のバイアス源から前記第３のバイアス源に順方向に接続される、請求項１７に記載の回路。
ａ）前記複数のＤ１レベルのダイオードに結合されて、該複数のＤ１レベルのダイオードの選択的逆バイアスを可能にする、少なくとも１つの逆バイアス源と、
ｂ）前記複数のＤ４レベルのダイオードに結合されて、該複数のＤ４レベルのダイオードの選択的逆バイアスを可能にする、少なくとも１つの逆バイアス源と、
をさらに備える請求項１７に記載の回路。
前記第２のバイアス源は、ピンエレクトロニクスドライバおよびバックマッチ抵抗を備える請求項２０に記載の回路。
ａ）前記複数のＤ１レベルのダイオードに結合されて、該複数のＤ１レベルのダイオードの選択的逆バイアスを可能にする、少なくとも１つの逆バイアス源と、
ｂ）前記複数のＤ４レベルのダイオードに結合されて、該複数のＤ４レベルのダイオードの選択的逆バイアスを可能にする、少なくとも１つの逆バイアス源と、
をさらに備える請求項１６に記載の回路。
マルチチャネルテスタのための回路であって、
ａ）セントラルリソースを複数の出力ピンに結合できるように構成されたスイッチングマトリクスを形成するように結合された複数のＰＩＮダイオードであって、前記スイッチングマトリクスは、
（ｉ）前記セントラルリソースに結合可能な第１の複数の並列結合されたＰＩＮダイオードと、
（ｉｉ）並列結合されたＰＩＮダイオードの群を構成する第２の複数のＰＩＮダイオードであって、前記第１の複数の並列結合されたＰＩＮダイオードにおけるＰＩＮダイオードの各々が、前記ダイオードの群の異なるものに直列に結合される、第２の複数のＰＩＮダイオードと、
（ｉｉｉ）並列結合されたＰＩＮダイオードの群を構成する第３の複数のＰＩＮダイオードであって、前記第２の複数のＰＩＮダイオードにおけるＰＩＮダイオードの各々が、前記第３の複数のＰＩＮダイオードの並列結合されたＰＩＮダイオードの群の異なるものに直列に結合される、第３の複数のＰＩＮダイオードと、
（ｉｖ）並列結合されたＰＩＮダイオードの群を構成する第４の複数のＰＩＮダイオードであって、前記第３の複数のＰＩＮダイオードにおけるＰＩＮダイオードの各々が、前記第４の複数のＰＩＮダイオードの並列結合されたＰＩＮダイオードの群の異なるものに直列に結合される、第４の複数のＰＩＮダイオードと、
を備える、複数のＰＩＮダイオードと、
ｂ）前記第１の複数の並列結合されたＰＩＮダイオードに結合された第１のバイアス源と、
ｃ）複数の第２のバイアス源であって、該複数の第２のバイアス源の各々が、前記複数の出力ピンのそれぞれのものに近接して結合される、複数の第２のバイアス源と、
ｄ）複数のソリッドステートスイッチを介して前記スイッチングマトリクスに結合された第３のバイアス源と、を備え、
ｅ）前記スイッチングマトリクスはハーフブリッジ形態で構成され、それによって第１の電流源、前記第２のバイアス源のうちの選択されたもの、および選択されたソリッドステートスイッチを介する前記第３のバイアス源が、選択されたＰＩＮダイオードを順方向バイアスすることが可能となり、前記セントラルリソースから前記複数の出力ピンの各々へチャネルを選択的に形成可能となる、
回路。
前記第１の複数のＰＩＮダイオードおよび前記第２の複数のＰＩＮダイオードは、前記回路において、前記セントラルリソースに近接して配置され、前記第３の複数のＰＩＮダイオードおよび前記第４の複数のＰＩＮダイオードは、前記回路において、前記複数の出力ピンのそれぞれのものに近接して配置される請求項２３に記載の回路。
前記第１のバイアス源は、前記第１の複数の並列結合されたＰＩＮダイオードに結合された第１の電流源を備え、前記複数の第２のバイアス源は、複数のピンエレクトロニクスドライバを備え、該ピンエレクトロニクスドライバの各々は、前記複数の出力ピンのそれぞれのものに近接して結合され、前記第３のバイアス源は、前記複数のソリッドステートスイッチを介して、前記スイッチングマトリクスに結合される第２の電流源を備える、請求項２３に記載の回路。
前記複数のピンエレクトロニクスドライバの各々は、電圧源およびバックマッチ抵抗を備える、請求項２５に記載の回路。
前記第１の複数のＰＩＮダイオードおよび前記第２の複数のＰＩＮダイオードは、前記回路において、前記セントラルリソースに近接して配置され、前記第３の複数のＰＩＮダイオードおよび前記第４の複数のＰＩＮダイオードは、前記回路において、前記複数の出力ピンのそれぞれのものに近接して配置される、請求項２６に記載の回路。
前記スイッチングマトリクスに結合されて、前記第１の複数の並列結合されたＰＩＮダイオードのうちの選択されたものを逆バイアスすることを可能にする、少なくとも１つの第４のバイアス源をさらに備える、請求項２５に記載の回路。
前記スイッチングマトリクスに結合されて、前記第３の複数のＰＩＮダイオードのうちの選択されたものを逆バイアスすることを可能にする、少なくとも１つの第５のバイアス源をさらに備える、請求項２８に記載の回路。
前記少なくとも１つの第５のバイアス源は、前記第３の複数のＰＩＮダイオードの各々と、前記第４の複数のＰＩＮダイオードとの間に結合される、請求項２９に記載の回路。
前記第１の複数のＰＩＮダイオードおよび前記第２の複数のＰＩＮダイオードは、前記回路において、前記セントラルリソースに近接して配置され、前記第３の複数のＰＩＮダイオードおよび前記第４の複数のＰＩＮダイオードは、前記回路において、前記複数の出力ピンのそれぞれのものに近接して配置される、請求項３０に記載の回路。
前記第１の複数のＰＩＮダイオードは、前記第１のバイアス源から前記第２の複数のＰＩＮダイオードに順方向に接続され、前記第２の複数のＰＩＮダイオードは、前記第１の複数のＰＩＮダイオードから前記複数のソリッドステートスイッチに順方向に接続され、前記第４の複数のＰＩＮダイオードは、前記複数の出力ピンから前記第３の複数のＰＩＮダイオードに順方向に接続され、前記第３の複数のＰＩＮダイオードは、前記第４の複数のＰＩＮダイオードから前記複数のソリッドステートスイッチに順方向に接続される、請求項２４に記載の回路。
前記第１の複数のＰＩＮダイオードは、前記第１のバイアス源から前記第２の複数のＰＩＮダイオードに順方向に接続され、前記第２の複数のＰＩＮダイオードは、前記第１の複数のＰＩＮダイオードから前記複数のソリッドステートスイッチに順方向に接続され、前記第４の複数のＰＩＮダイオードは、前記複数の出力ピンから前記第３の複数のＰＩＮダイオードに順方向に接続され、前記第３の複数のＰＩＮダイオードは、前記第４の複数のＰＩＮダイオードから前記複数のソリッドステートスイッチに順方向に接続される、請求項２３に記載の回路。
自動マルチチャネルテスタであって、
ａ）セントラルリソースと、
ｂ）複数の出力と、
ｃ）複数の選択可能なチャネルを介して前記複数の出力に前記セントラルリソースを結合するスイッチングマトリクスと、を備え、
前記チャネルの各々は、
（ｉ）セントラルリソース結合端と、出力結合端と、共通ノードとを有するハーフブリッジ構成で結合されたＰＩＮダイオードと、
（ｉｉ）前記ＰＩＮダイオードを順方向バイアスする第１のバイアス源、第２のバイアス源、および第３のバイアス源であって、前記第１および第２のバイアス源は、それぞれ、前記ハーフブリッジの前記セントラルリソース結合端および前記出力結合端に結合され、前記第３のバイアス源は前記共通ノードに結合され、前記第１および第２のバイアス源は、実質上平衡した出力を提供し、前記第１および第２のバイアス源の出力の和が、前記第３のバイアス源の出力に対して実質上平衡するように構成される、第１、第２、および第３のバイアス源と、
を備えたテスタ。
前記複数の選択可能なチャネルの各々は、
ａ）前記セントラルリソースに近接して該セントラルリソースに結合された、少なくとも２つの直列接続されたＰＩＮダイオードと、
ｂ）前記複数の選択可能なチャネルの各々の前記出力結合端に近接して結合された、少なくとも２つの直列接続されたＰＩＮダイオードと、
を備える請求項３４に記載のテスタ。
前記第１、第２、および第３のバイアス源は、前記スイッチングマトリクスに結合されて、前記ＰＩＮダイオードを順方向バイアスすることを可能にし、前記第１のバイアス源は第１の電流源を備え、前記第２のバイアス源は複数のピンエレクトロニクスドライバを備え、該ピンエレクトロニクスドライバの各々は、複数の出力ピンのそれぞれのものに近接して結合され、前記第３のバイアス源は、複数のソリッドステートスイッチを介して前記スイッチングマトリクスに結合された第２の電流源を備え、前記スイッチングマトリクスは、前記セントラルリソースから前記複数の出力ピンの各々へチャネルを選択的に形成できるように構成される、請求項３４に記載のテスタ。
前記スイッチングマトリクスに結合されて、選択されていないチャネルの選択されたＰＩＮダイオードを逆バイアスすることを可能にする、第４のバイアス源をさらに備える、請求項３６に記載のテスタ。
前記複数の選択可能なチャネルの各々が、
ａ）前記セントラルリソースに近接して該セントラルリソースに結合された、少なくとも２つの直列接続されたＰＩＮダイオードと、
ｂ）前記選択可能なチャネルの各々の前記出力結合端に近接して結合された、少なくとも２つの直列接続されたＰＩＮダイオードと、
を備える、請求項３６に記載のテスタ。