JP4183009B2 - 積層コンデンサ、配線基板、デカップリング回路および高周波回路 - Google Patents

Description

この発明は、積層コンデンサ、配線基板、デカップリング回路および高周波回路に関するもので、特に、高周波回路において有利に適用され得る積層コンデンサ、ならびに、この積層コンデンサを用いて構成される、配線基板、デカップリング回路および高周波回路に関するものである。

この発明にとって興味ある従来の積層コンデンサが、たとえば特開平１１−１４４９９６号公報（特許文献１）に記載されている。図７は、この特許文献１に記載された積層コンデンサ１の外観を示す平面図である。

積層コンデンサ１は、直方体状のコンデンサ本体２を備えている。コンデンサ本体２は、相対向する２つの長方形状の主面３および４を有するとともに、これら主面３および４間を連結するものであって主面３および４の長辺方向に延びる相対向する２つの側面５および６ならびに主面３および４の短辺方向に延びる相対向する２つの端面７および８を有している。

コンデンサ本体２は、主面３および４の方向に延びる複数の誘電体層９を備えるとともに、図示しないが、コンデンサユニットを形成するように特定の誘電体層９を介して互いに対向する少なくとも１対の第１および第２の内部電極を内部に備えている。これら第１および第２の内部電極は、それぞれ、コンデンサ本体２の側面５および６ならびに端面７および８の各々上にまで引き出される第１および第２の引出電極を形成している。

コンデンサ本体２の側面５および６ならびに端面７および８上には、上述した第１の引出電極を介して第１の内部電極に電気的に接続される第１の外部端子電極１０、ならびに第２の引出電極を介して第２の内部電極に電気的に接続される第２の外部端子電極１１がそれぞれ形成されている。なお、これら第１の外部端子電極１０と第２の外部端子電極１１とを図面上において区別しやすくするため、第１の外部端子電極１０は白抜きで図示され、第２の外部端子電極１１は黒塗りで図示されている。

第１の外部端子電極１０は、側面５および６の各々上において２つ形成されるとともに、端面７および８の各々上において１つ形成されている。また、第２の外部端子電極１１は、側面５および６の各々上において第１の外部端子電極１０と交互に配置されながら２つ形成されるとともに、端面７および８の各々上において第１の外部端子電極１０と交互に配置されながら１つ形成されている。

図７に示した積層コンデンサ１では、側面５および６の各々と端面７および８の各々とに跨がって第１の外部端子電極１０と第２の外部端子電極１１とが互いに隣り合っているので、すべての第１の外部端子電極１０とすべての第２の外部端子電極１１とが、２つの側面５および６ならびに２つの端面７および８を通して交互に配置されている。

図７には、また、この積層コンデンサ１において流れる電流の典型的な経路および方向が矢印によって示されている。これら矢印で示されるように、電流は、図示した状態あるいは時点では、第１の外部端子電極１０から第２の外部端子電極１１に向かって流れている。

このように電流が流れたとき、一般に、電流の方向によってその方向が決まる磁束が誘起され、そのため、自己インダクタンス成分が生じる。この場合において、外部端子電極１０および１１の各々の近傍では、電流は、第１の外部端子電極１０の各々から離れ、かつ、第２の外部端子電極１１の各々へ向かうように流れるため、隣り合う外部端子電極１０および１１間で見たとき、電流の向きが互いに逆になるため、磁束が効果的に相殺される。その結果、積層コンデンサ１の等価直列インダクタンス（ＥＳＬ）を低減することができ、したがって、積層コンデンサ１を、高周波回路において有利に適用することが可能になる。

図７に示すように、従来の積層コンデンサ１においては、端面７および８上の第１および第２の外部端子電極１０および１１の隣り合うものの間の間隔を規定する端面側ピッチＰｅは、側面５および６上の第１および第２の外部端子電極１０および１１の隣り合うものの間の間隔を規定する側面側ピッチＰｓと等しくされている。

また、第１および第２の外部端子電極１０および１１の隣り合うものの間での前述した磁束の相殺効果は、ピッチＰｅおよびＰｓの各々の大きさに左右され、これらピッチＰｅおよびＰｓの各々が小さくなるほど、磁束の相殺効果が高められる。したがって、図７に示した積層コンデンサ１のように、端面側ピッチＰｅと側面側ピッチＰｓとが互いに等しい場合には、端面７および８上の第１および第２の外部端子電極１０および１１の隣り合うものの間での磁束の相殺効果と側面５および６上の第１および第２の外部端子電極１０および１１の隣り合うものの間の磁束の相殺効果とは、実質的に等しくなる。

このような状況の下、図７に示した積層コンデンサ１では、端面７および８上の第１および第２の外部端子電極１０および１１の数は、側面５および６上の第１および第２の外部端子電極１０および１１の数より少ないため、端面７および８側では、磁束の相殺効果を働かせ得る場所が少なくなり、それゆえ、端面７および８側での磁束の相殺効果は、側面５および６側の磁束の相殺効果に比較して劣るということが考えられる。したがって、この端面７および８側での磁束の相殺効果をより高めることができれば、積層コンデンサ１のＥＳＬをより低減化できると考えられる。
特開平１１−１４４９９６号公報

そこで、この発明の目的は、上述のようなＥＳＬのさらなる低減化を図り得る、積層コンデンサを提供しようとすることである。

この発明の他の目的は、上述したような積層コンデンサを用いて構成される、配線基板、デカップリング回路および高周波回路を提供しようとすることである。

この発明に係る積層コンデンサは、相対向する２つの長方形状の主面ならびにこれら主面間を連結するものであって主面の長辺方向に延びる相対向する２つの側面および主面の短辺方向に延びる相対向する２つの端面を有する、直方体状のコンデンサ本体を備えている。

コンデンサ本体は、主面の方向に延びる複数の誘電体層、ならびにコンデンサユニットを形成するように特定の誘電体層を介して互いに対向する少なくとも３対の第１および第２の内部電極を備えている。第１の内部電極の各々は、コンデンサ本体の側面および端面のいずれか上にまで引き出される単に１つの第１の引出電極を形成しており、第２の内部電極の各々は、コンデンサ本体の側面および端面のいずれか上にまで引き出される単に１つの第２の引出電極を形成している。

コンデンサ本体の側面および端面上には、第１の引出電極を介して第１の内部電極に電気的に接続される第１の外部端子電極、および第２の引出電極を介して第２の内部電極に電気的に接続される第２の外部端子電極がそれぞれ形成されている。なお、いずれの外部端子電極についても、側面と端面とが交差する稜部分には形成されない。

第１の外部端子電極は、各側面上において少なくとも２つ形成されるとともに、各端面上において１つのみ形成される。

他方、第２の外部端子電極は、各側面上において少なくとも２つ形成されるとともに、各端面上において１つのみ形成される。

そして、すべての第１の外部端子電極とすべての第２の外部端子電極とは、２つの側面および２つの端面を通して交互に配置される。

このような構成を有する積層コンデンサにおいて、この発明では、前述した技術的課題を解決するため、端面上の第１および第２の外部端子電極の間隔を規定する端面側ピッチが、側面上の第１および第２の外部端子電極の隣り合うものの間の間隔を規定する側面側ピッチの０．９倍以下とされることを特徴としている。

この発明の他の局面では、端面上の第１および第２の外部端子電極に電気的に接続される第１および第２の引出電極の間隔を規定する端面側ピッチが、側面上の第１および第２の外部端子電極に電気的に接続される第１および第２の引出電極の隣り合うものの間の間隔を規定する側面側ピッチの０．９倍以下とされる。

なお、上述した２つの局面での特徴を組み合わせてもよい。すなわち、外部端子電極についての端面側ピッチを側面側ピッチの０．９倍以下としながら、引出電極についての端面側ピッチを側面側ピッチの０．９倍以下としてもよい。

上述した側面側ピッチに対する端面側ピッチの比率は、たとえば、０．８倍以下、さらには０．６倍以下というように、より小さい比率とされることが、磁束の相殺効果を高める点で有利である。他方、このような比率を小さくしたときには、第１および第２の外部端子電極の隣り合うものの間の隙間が小さくなり、たとえば電気的短絡等の問題を引き起こす。したがって、この発明に従って低ＥＳＬ化を図ろうとする場合、第１および第２の外部端子電極の隣り合うものの間での電気的短絡が生じ得ない程度に端面側ピッチをより小さくすることが好ましいと言える。

この発明において、端面上の第１および第２の外部端子電極に電気的に接続される第１および第２の引出電極は、互いに平行に配置されていることが好ましい。

この発明に係る積層コンデンサは、マイクロプロセッシングユニットに備えるＭＰＵチップのための電源回路に接続されるデカップリングコンデンサとして有利に用いられる。

この発明は、また、上述したような積層コンデンサが実装された、配線基板にも向けられる。

上述したように、この発明が配線基板に向けられる場合、その具体的な一実施態様では、この配線基板には、マイクロプロセッシングユニットに備えるＭＰＵチップがさらに実装される。

この発明は、さらに、上述したような積層コンデンサを備える、デカップリング回路にも向けられる。

さらに、この発明は、上述したような積層コンデンサを備える、高周波回路にも向けられる。

以上のように、この発明に係る積層コンデンサによれば、コンデンサ本体の端面上の第１および第２の外部端子電極の間隔を規定する端面側ピッチが、側面上の第１および第２の外部端子電極の隣り合うものの間の間隔を規定する側面側ピッチの０．９倍以下とされ、あるいは、端面上の第１および第２の外部端子電極に電気的に接続される第１および第２の引出電極の間隔を規定する端面側ピッチが、側面上の第１および第２の外部端子電極に電気的に接続される第１および第２の引出電極の隣り合うものの間の間隔を規定する側面側ピッチの０．９倍以下とされるので、以下のような効果が奏される。

すなわち、外部端子電極の数のより少ない端面近傍での磁束の相殺効果が高められるとともに、側面に比べて短い端面側において第１および第２の外部端子電極のピッチが小さくされるので、端面と側面とに跨って隣り合う第１および第２の外部端子電極の間で生じる電流経路がそれほど長くなることはなく、それゆえ、積層コンデンサの全体としてのＥＳＬを効果的に低減することができる。

このようなことから、積層コンデンサの共振周波数をより高周波化することができる。このことは、コンデンサとして機能する周波数域が高周波化することを意味し、そのため、この発明に係る積層コンデンサは、電子回路の高周波化に十分対応することができ、たとえば、高周波回路におけるバイパスコンデンサ、デカップリングコンデンサとして有利に用いることができる。

また、ＭＰＵ（マイクロプロセッシングユニット）等に使用されるデカップリングコンデンサにあっては、クイックパワーサプライとしての機能が要求されるが、この発明に係る積層コンデンサは効果的に低ＥＳＬ化されているので、このような用途に向けられたとき、その高速性に十分対応することができる。

また、この発明によれば、すべての第１の外部端子電極とすべての第２の外部端子電極とが、２つの側面および２つの端面を通して交互に配置されているので、磁束の相殺効果をより高めることができるので、ＥＳＬの低減により効果的である。

図１ないし図３は、この発明の特徴的構成の主要部分を備える参考例としての積層コンデンサ２１を説明するためのものである。ここで、図１は、積層コンデンサ２１の外観を示す平面図である。図２は、積層コンデンサ２１の内部構造を特定の断面をもって示す平面図であり、（１）と（２）とは互いに異なる断面をもって示されている。図３は、前述した図７に対応する図である。なお、図２については、この発明の範囲外の構成を示すが、図１および図３については、この発明の範囲内の構成を示している。

積層コンデンサ２１は、前述した積層コンデンサ１の場合と同様、直方体状のコンデンサ本体２２を備えている。コンデンサ本体２２は、相対向する２つの長方形状の主面２３および２４を有するとともに、これら主面２３および２４間を連結するものであって主面２３および２４の長辺方向に延びる相対向する２つの側面２５および２６ならびに主面２３および２４の短辺方向に延びる相対向する２つの端面２７および２８を有している。

コンデンサ本体２２は、主面２３および２４の方向に延びる、たとえば誘電体セラミックからなる複数の誘電体層２９を備えるとともに、コンデンサユニットを形成するように特定の誘電体層２９を介して互いに対向する少なくとも１対の第１および第２の内部電極３０および３１を内部に備えている。

図２（１）に第１の内部電極３０が図示され、図２（２）に第２の内部電極３１が図示されていることからわかるように、図２（１）は、第１の内部電極３０が通る断面を示し、図２（２）は、第２の内部電極３１が通る断面を示している。

第１の内部電極３０の各々は、コンデンサ本体２２の側面２５および２６ならびに端面２７および２８の各々上にまで引き出される複数の第１の引出電極３２を形成している。他方、第２の内部電極３１の各々は、コンデンサ本体２２の側面２５および２６ならびに端面２７および２８の各々上にまで引き出される複数の第２の引出電極３３を形成している。このように、第１の内部電極３０の各々が複数の第１の引出電極３２を形成し、かつ第２の内部電極３１の各々が複数の第２の引出電極３３を形成していることが、この積層コンデンサ２１がこの発明の範囲外のものである所以である。

コンデンサ本体２２の側面２５および２６ならびに端面２７および２８上には、第１の引出電極３２を介して第１の内部電極３０に電気的に接続される第１の外部端子電極３４が形成されるとともに、第２の引出電極３３を介して第２の内部電極３１に電気的に接続される第２の外部端子電極３５が形成されている。ここで、第１の外部端子電極３４と第２の外部端子電極３５とを図面上において区別しやすくするため、第１の外部端子電極３４を白抜きで図示し、第２の外部端子電極３５を黒塗りで図示している。

第１の外部端子電極３４は、側面２５および２６の各々上において少なくとも２つ形成されるとともに、端面２７および２８の各々上において１つのみ形成される。この参考例では、第１の外部端子電極３４は、側面２５および２６の各々上において２つずつ形成されている。

他方、第２の外部端子電極３５は、側面２５および２６の各々上において第１の外部端子電極３４と交互に配置されながら少なくとも２つ形成されるとともに、端面２７および２８の各々上において１つのみ形成される。この参考例では、第２の外部端子電極３５は、側面２５および２６の各々上において２つずつ形成されている。

第１および第２の外部端子電極３４および３５の側面２５および２６上での数および端面２７および２８上での数が上述のように選ばれることにより、側面２５および２６の各々上の第１および第２の外部端子電極３４および３５の数は、合計４つずつであり、端面２７および２８の各々上に第１および第２の外部端子電極３４および３５の数である２つずつに比べて多くされている。

この参考例では、側面２５および２６の各々と端面２７および２８の各々とに跨がって第１の外部端子電極３４と第２の外部端子電極３５とが互いに隣り合っているので、すべての第１の外部端子電極３４とすべての第２の外部端子電極３５とが、２つの側面２５および２６ならびに２つの端面２７および２８を通して交互に配置されていることになる。

また、第１および第２の外部端子電極３４および３５のいずれについても、側面２５および２６と端面２７および２８とが交差する稜部分には形成されない。特に、この参考例では、第１および第２の外部端子電極３４および３５の、側面２５および２６の各々上での配置および端面２７および２８の各々上での配置は、均衡がとれるようにされている。より詳細には、第１および第２の外部端子電極３４および３５は、側面２５および２６の各々の各端において互いに等しい長さ分を残すように配置され、かつ端面２７および２８の各々の各端において互いに等しい長さ分を残すように配置されている。

また、積層コンデンサ２１において、より大きな静電容量を得るため、通常、第１の内部電極３０と第２の内部電極３１との対向する部分の数は複数とされ、複数のコンデンサユニットを形成するようにされる。これら複数のコンデンサユニットは、第１および第２の外部端子電極３４および３５によって並列接続される。

以上のような積層コンデンサ２１において、端面２７および２８上の第１および第２の外部端子電極３４および３５の隣り合うものの間の間隔を規定する端面側ピッチＰｅは、側面２５および２６上の第１および第２の外部端子電極３４および３５の隣り合うものの間の間隔を規定する側面側ピッチＰｓの０．９倍以下とされることを特徴としている。

図３には、この積層コンデンサ２１において流れる電流の典型的な経路および方向が矢印によって示されている。電流は、図３に示した状態および時点では、第１の外部端子電極３４の各々から第２の外部端子電極３５の各々に向かって流れている。

このとき、外部端子電極３４および３５の近傍では、電流は、第１の外部端子電極３４の各々から離れ、かつ、第２の外部端子電極３５の各々へ向かうように流れるため、第１および第２の外部端子電極３４および３５の隣り合うものの間では電流の方向が互いに逆になり、そのため、電流によって誘起される磁束が互いに相殺される。

ここで、端面２７および２８上の第１および第２の外部端子電極３４および３５の配置に注目すると、その端面側ピッチＰｅは、前述したように、側面側ピッチＰｓの０．９倍以下と小さくされているので、端面２７および２８の各々上の第１および第２の外部端子電極３４および３５の隣り合うものの間でもたらされる磁束の相殺効果は、側面２５および２６の各々上の第１および第２の外部端子電極３４および３５の隣り合うものの間でもたらされる磁束の相殺効果より高くなる。その結果、端面２７および２８の各々上の第１および第２の外部端子電極３４および３５の数が少なくても、それを補うに足る磁束の相殺効果を得ることができる。特に、この参考例では、図２（１）および（２）に示すように、端面２７および２８の各々上の第１および第２の外部端子電極３４および３５に電気的に接続される第１および第２の引出電極３２および３３が、互いに平行に配置されているので、上述の磁束の相殺効果がより高められる。

なお、端面側ピッチＰｅを小さくすると、図３において矢印で示した電流経路のうち、側面２５および２６の各々と端面２７および２８の各々とに跨って隣り合う第１および第２の外部端子電極３４および３５の間に生じる電流経路３６については、これがより長くなり、これに起因するインダクタンス成分の増大を考慮しなければならない。

しかしながら、端面２７および２８は、側面２５および２６に比べて短いため、端面側ピッチＰｅを小さくしても、電流経路３６がそれほど長くならず、これによるインダクタンス成分の増大もそれほど問題とはならないことに注目すべきである。このことを、図４をも参照して、より詳細に説明する。

図４は、図３に示した参考例の比較例を示す、図３に対応する図である。図４において、図３に示した要素に相当する要素には同様の参照符号を付している。

図４に示した比較例に係る積層コンデンサ２１ａでは、第１および第２の外部端子電極３４および３５の側面側ピッチＰｓが、端面側ピッチＰｅより小さくされている。このように構成すれば、側面２５および２６の各々の近傍における磁束の相殺効果が、図３に示した場合に比べて高められる。

しかしながら、図４に示した積層コンデンサ２１ａの場合には、側面２５および２６の各々と端面２７および２８の各々とに跨って隣り合う第１および第２の外部端子電極３４および３５の間に生じる電流経路３６については、図３に示した場合に比べて長くなり、この部分でのインダクタンス成分が大きくなってしまう。また、側面２５および２６の各々上に形成される第１および第２の外部端子電極３４および３５の数は比較的多く、それゆえ、磁束の相殺効果を期待できる箇所の数も多く、高い磁束の相殺効果を得ることができる。

したがって、図４に示した比較例のように、わざわざ側面２５および２６側での磁束の相殺効果を高めるため、側面側ピッチＰｓを小さくしてまでも、電流経路３６を長くしてしまうことは、磁束の相殺効果の向上にとって不利であり、それゆえ、図３に示すように、端面側ピッチＰｅを小さくすることが、磁束の相殺効果を高め、ＥＳＬの低減効果を高めるためには有利である。

図５は、この発明の一実施形態による積層コンデンサを示す、図２に対応する図である。図５に示した積層コンデンサは、図２に示したものとは内部電極における引出電極の形成態様が異なっている。図５において、図２に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。なお、図５に示した積層コンデンサは、前述の図１に示した外観を有し、また、図３に示した電流の経路および方向を実現するものである。

図５において、第１の内部電極３０が（１）、（３）、（５）、（７）、（９）および（１１）に示され、第２の内部電極３１が（２）、（４）、（６）、（８）、（１０）および（１２）に示されている。これら第１および第２の内部電極３０および３１は、（１）〜（１２）の順序で積層される。

図５に示すように、第１の内部電極３０の各々は、単に１つの第１の引出電極３２しか形成しておらず、また、第２の内部電極３１の各々は、単に１つの第２の引出電極３３しか形成していない。

図５に示した構造であっても、すべての第１の外部端子電極３４が同じ電位となり、かつ、すべての第２の外部端子電極３５が同じ電位となるように使用されれば、図２に示した積層コンデンサ２１と同様の機能を営ませ、かつ同様の作用効果を発揮させることができる。

次に、この発明の範囲を決定するとともに、この発明による効果を確認するために実施した実験例について説明する。

この実験例では、図１ないし図３を参照して説明した構造を有する積層コンデンサ２１であって、主面２３および２４の各々の長辺の長さが２．５ｍｍであり、短辺の長さが１．５ｍｍのものを試料とした。なお、図１ないし図３に示した積層コンデンサ２１は、この発明の範囲内のものではないが、前述したように、この発明の範囲内の図５に示したものと同様の機能ならびに同様の作用効果を有しているので、図１ないし図３に示した積層コンデンサ２１に基づく実験によっても、この発明の範囲を決定するとともに、この発明による効果を確認することができる。

図１ないし図３に示した積層コンデンサ２１について、表１に示すように、側面側ピッチＰｓおよび端面側ピッチＰｅをそれぞれ種々に変更して、Ｐｅ／Ｐｓを種々に異ならせた試料を作製し、各試料のＥＳＬを測定した。

表１において、試料１は、図７に示したような従来の積層コンデンサ１に相当している。したがって、この試料１において得られたＥＳＬの値である３０ｐＨとの比較で、低ＥＳＬ化が図られているか否かを判定することができる。

まず、試料２および３のように、側面側ピッチＰｓを試料１と同じにしながら、端面側ピッチＰｅを試料１より大きくした場合には、ＥＳＬが試料１より高くなっている。

他方、試料７および８のように、端面側ピッチＰｅを試料１と同じにしながら、側面側ピッチＰｓを試料１より小さくした場合においても、ＥＳＬが試料１に比べてかえって高くなっている。

これらに対して、試料４〜６のように、側面側ピッチＰｓを試料１と同じにしながら、端面側ピッチＰｅを試料１より小さくし、Ｐｅ／Ｐｓを０．９以下とすれば、ＥＳＬを試料１より低くすることができる。このことから、低ＥＳＬ化のためには、端面側ピッチＰｅを側面側ピッチＰｓの０．９倍以下とすればよいことがわかる。

なお、試料４〜６の間で比較すると、Ｐｅ／Ｐｓがより小さくなるほど、ＥＳＬがより低減されている。このことから、Ｐｅ／Ｐｓは、より小さいほど好ましいことがわかる。

上述した実験結果の信頼性を高めるため、図６に示すような積層コンデンサ４１についても同様の実験を行なった。図６は、この発明の範囲外の参考例を示すものであるが、図１に対応する図である。図６において、図１に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。

図６に示した積層コンデンサ４１では、コンデンサ本体２２の側面２５および２６の各々上において、３つの第１の外部端子電極３４および３つの第２の外部端子電極３５が形成され、一方の端面２７上において、１つの第１の外部端子電極３４および２つの第２の外部端子電極３５が形成され、他方の端面２８上において、２つの第２の外部端子電極３４および１つの第２の外部端子電極３５が形成されている。

このような積層コンデンサ４１において、主面２３および２４の長辺の長さを３．５ｍｍとし、短辺の長さを２．０ｍｍとしたものを試料とし、表２に示すように、側面側ピッチＰｓおよび端面側ピッチＰｅをそれぞれ変更し、Ｐｅ／Ｐｓを異ならせたものについて、ＥＳＬを測定した。

表２において、試料９は、表１に示した試料１に相当し、Ｐｅ／Ｐｓが１の場合である。したがって、試料９において得られたＥＳＬの値である１５ｐＨが基準となり、これとの比較で低ＥＳＬ化が図られたか否かが判定される。

まず、試料１１では、端面側ピッチＰｅが試料９と同じであり、側面側ピッチＰｓが試料９より小さくされている。その結果、試料１１のＥＳＬは、試料９に比べて高くなっている。

これに対して、試料１０では、側面側ピッチＰｓが試料９と同じであるが、端面側ピッチＰｅが試料９より小さく、Ｐｅ／Ｐｓが０．９である。その結果、試料１０によれば、ＥＳＬが試料９より低く、低ＥＳＬ化が図られていることがわかる。

以上、この発明に係る積層コンデンサを図示した参考例および実施形態に関連して説明したが、この発明の範囲内において、その他、種々の変形例が可能である。

たとえば、側面上での外部端子電極の数を変更したりすることは任意である。

また、上述した説明では、端面側ピッチＰｅおよび側面側ピッチＰｓは、第１および第２の外部端子電極３４および３５についてのものであったが、これらピッチＰｅおよびＰｓは、第１および第２の引出電極３２および３３についてのものであっても、端面側ピッチＰｅを側面側ピッチＰｓの０．９倍以下とすることにより、同様の低ＥＳＬ化を図ることができる。

次に、この発明に係る積層コンデンサを用いて構成される、配線基板、デカップリング回路および高周波回路について説明する。

この発明に係る積層コンデンサは、たとえば、図８に示したマイクロプロセッシングユニット（ＭＰＵ）５１に備えるデカップリングコンデンサ５２として有利に用いることができる。図８は、ワークステーションやパーソナルコンピュータ等のＭＰＵ５２のＭＰＵチップ５３およびこれに電源を供給する電源部５４に関する接続構成の一例を図解的に示すブロック図である。

図８を参照して、ＭＰＵ５１は、ＭＰＵチップ（ベアチップ）５３およびメモリ５５を備える。電源部５４は、ＭＰＵチップ５３に電源を供給するためのもので、電源部５４からＭＰＵチップ５３に至る電源回路には、デカップリングコンデンサ５２が接続されている。また、ＭＰＵチップ５３からメモリ５５側には、信号回路が構成されている。

上述したようなＭＰＵ５１に関連して用いられるデカップリングコンデンサ５２の場合、通常のデカップリングコンデンサと同様、ノイズ吸収や電源の変動に対する平滑化のために用いられるが、さらに、最近では、ＭＰＵチップ５３において、その動作周波数が５００ＭＨｚを超えて１ＧＨｚにまで達するものが計画されており、このようなＭＰＵチップ５３に関連して高速動作が要求される用途にあっては、クイックパワーサプライとしての機能（立ち上がり時等の電力が急に必要な時に、コンデンサに充電された電気量から数ナノ秒の間に電力を供給する機能）が必要である。

このため、ＭＰＵ５１におけるデカップリングコンデンサ５２にあっては、インダクタンス成分ができるだけ低いことが必要となってきている。したがって、この発明に係る積層コンデンサは、このようなデカップリングコンデンサ５２として有利に用いられる。

上述のように、この発明に係る積層コンデンサをデカップリングコンデンサとして用いているＭＰＵの構造の第１の例について、図９ないし図１１を参照して以下に説明する。

図９は、ＭＰＵ６１を概略的断面で示す正面図であり、図１０は、ＭＰＵ６１の平面図である。図９および図１０に示すように、ＭＰＵ６１は、たとえば多層構造を有する配線基板６２を備え、配線基板６２の上面には、ＭＰＵチップ（ベアチップ）６３がたとえばバンプ接続により実装されている。

また、配線基板６２上であって、ＭＰＵチップ６３の近傍には、デカップリングコンデンサとして機能する積層コンデンサ６４が表面実装されている。この積層コンデンサ６４としては、低ＥＳＬ化が図られた前述の図５に示した積層コンデンサを用いることができる。

また、図１０に示すように、たとえば８個の積層コンデンサ６４が配線基板６２上に実装されている。これら８個の積層コンデンサ６４は、互いに並列に接続されることによって、一層の低ＥＳＬ化を図るようにされる。これら積層コンデンサ６４は、図示しないが、上述した互いの間の接続およびＭＰＵチップ６３との接続を達成するため、配線基板６２内に設けられたビアホール導体が用いられる。

また、積層コンデンサ６４とＭＰＵチップ６３との間での配線に伴うインダクタンス成分をも低減できるようにするため、図示したように、積層コンデンサ６４は、ＭＰＵチップ６３のすぐ横に配置されるのが好ましい。

図１１には、図１０に示した積層コンデンサ６４のうち、互いに隣り合うものが平面図で示されている。なお、図９および図１０では、積層コンデンサ６４に備える外部端子電極の図示が省略されたが、図１１では、外部端子電極６５および６６が図示されている。また、図１１では、互いに極性の異なる第１および第２の外部端子電極６５および６６を互いに区別するため、前述した図１等の場合と同様の方法により、第１の外部端子電極６５を白抜きで図示し、第２の外部端子電極６６を黒塗りで図示している。

図１１に示すように、積層コンデンサ６４が互いに隣り合うとき、一方の積層コンデンサ６４の第１の外部端子電極６５と他方の積層コンデンサ６４の第２の外部端子電極６６とが互いに対向しかつ近接して配置すれば、これら第１および第２の外部端子電極６５および６６間においても磁束の相殺効果を期待でき、さらなる低ＥＳＬ化を図ることができる。

この発明に係る積層コンデンサをデカップリングコンデンサとして用いているＭＰＵの構造の第２の例について、図１２および図１３を参照して以下に説明する。

図１２は、ＭＰＵ７１を概略的断面で示す正面図であり、図１３は、ＭＰＵ７１の底面図である。図９および図１０に示した例の場合と同様、ＭＰＵ７１は、たとえば多層構造を有する配線基板７２を備え、配線基板７２の上面には、ＭＰＵチップ７３がたとえばバンプ接続により実装されている。

また、配線基板７２の下面側には、デカップリングコンデンサとして機能する積層コンデンサ７４が表面実装されている。この積層コンデンサ７４としては、図９および図１０に示した例の場合と同様、低ＥＳＬ化が図られた前述の図５に示した積層コンデンサを用いることができる。

また、図１３に示すように、たとえば１２個の積層コンデンサ７４が配線基板７２の下面上に実装されている。これら１２個の積層コンデンサ７４は、互いに並列に接続されることによって、一層の低ＥＳＬ化を図るようにされる。これら積層コンデンサ７４についても、図９および図１０に示した例の場合と同様、図示しないが、上述した互いの間の接続およびＭＰＵチップ７３との接続を達成するため、配線基板７２内に設けられたビアホール導体が用いられる。

また、積層コンデンサ７４とＭＰＵチップ７３との間での配線に伴うインダクタンス成分をも低減できるようにするため、図示したように、積層コンデンサ７４は、ＭＰＵチップ７３が実装された位置に対して配線基板７２を介して対向する位置に配置されるのが好ましい。

また、これら積層コンデンサ７４についても、特に図示しないが、前述の図１１に示すような外部端子電極の配置を実現するように実装されることが好ましい。

なお、図１２および図１３に示したＭＰＵ７１において、配線基板７２の下面側にキャビティを設け、このキャビティ内に積層コンデンサ７４を収容するようにしてもよい。

この発明に係る積層コンデンサは、また、上述したようなＭＰＵのためのデカップリング回路に限らず、高周波回路においても、バイパスコンデンサまたはデカップリングコンデンサとして有利に用いることができる。

この発明の特徴的構成の主要部分を備える参考例としての積層コンデンサ２１の外観を示す平面図である。 図１に示した積層コンデンサ２１の内部構造を示すもので、（１）は第１の内部電極３０が通る断面をもって示す平面図であり、（２）は第２の内部電極３１が通る断面をもって示す平面図である。 図１に示した積層コンデンサ２１に流れる電流の経路および方向を図解的に示す矢印を図１に加えて図示した、積層コンデンサ２１の外観を示す平面図である。 図１に示した積層コンデンサ２１の比較例としての積層コンデンサ２１ａの外観を示す平面図である。 この発明の一実施形態による積層コンデンサを説明するための図２に相当する図である。 図１に対応する図であって、この発明の範囲外の参考例としての積層コンデンサ４１の外観を示す平面図である。 この発明にとって興味ある従来の積層コンデンサ１の外観を示す平面図であり、図３に対応する図である。 この発明に係る積層コンデンサをデカップリングコンデンサ５２として用いた場合のＭＰＵ５２のＭＰＵチップ５３およびこれに電源を供給する電源部５４に関する接続構成の一例を図解的に示すブロック図である。 この発明に係る積層コンデンサ６４をデカップリングコンデンサとして用いているＭＰＵ６１の構造の第１の例を説明するためのもので、ＭＰＵ６１を概略的断面で示す正面図である。 図９に示したＭＰＵ６１の平面図である。 図１０に示した積層コンデンサ６４のうち、互いに隣り合うものを示す平面図である。 この発明に係る積層コンデンサ７４をデカップリングコンデンサとして用いているＭＰＵ７１の構造の第２の例を説明するためのもので、ＭＰＵ７１を概略的断面で示す正面図である。 図１２に示したＭＰＵ７１の底面図である。

符号の説明

２１，４１，６４，７４ 積層コンデンサ
２２ コンデンサ本体
２３，２４ 主面
２５，２６ 側面
２７，２８ 端面
２９ 誘電体層
３０ 第１の内部電極
３１ 第２の内部電極
３２ 第１の引出電極
３３ 第２の引出電極
３４，６５ 第１の外部端子電極
３５，６６ 第２の外部端子電極
５１，６１，７１ ＭＰＵ
５２ デカップリングコンデンサ
５３，６３，７３ ＭＰＵチップ
５４ 電源部
６２，７２ 配線基板

Claims (9)

1. 相対向する２つの長方形状の主面ならびにこれら主面間を連結するものであって前記主面の長辺方向に延びる相対向する２つの側面および前記主面の短辺方向に延びる相対向する２つの端面を有する、直方体状のコンデンサ本体を備え、
   前記コンデンサ本体は、前記主面の方向に延びる複数の誘電体層、ならびにコンデンサユニットを形成するように特定の前記誘電体層を介して互いに対向する少なくとも３対の第１および第２の内部電極を備え、
   前記第１の内部電極の各々は、前記コンデンサ本体の前記側面および前記端面のいずれか上にまで引き出される単に１つの第１の引出電極を形成しており、
   前記第２の内部電極の各々は、前記コンデンサ本体の前記側面および前記端面のいずれか上にまで引き出される単に１つの第２の引出電極を形成しており、
   前記コンデンサ本体の前記側面および前記端面上には、前記第１の引出電極を介して前記第１の内部電極に電気的に接続される第１の外部端子電極、および前記第２の引出電極を介して前記第２の内部電極に電気的に接続される第２の外部端子電極がそれぞれ形成され、いずれの前記外部端子電極も、前記側面と前記端面とが交差する稜部分には形成されず、
   前記第１の外部端子電極は、各前記側面上において少なくとも２つ形成されるとともに、各前記端面上において１つのみ形成され、
   前記第２の外部端子電極は、各前記側面上において少なくとも２つ形成されるとともに、各前記端面上において１つのみ形成され、
   すべての前記第１の外部端子電極とすべての前記第２の外部端子電極とは、２つの前記側面および２つの前記端面を通して交互に配置され、
   前記端面上の前記第１および第２の外部端子電極の間隔を規定する端面側ピッチは、前記側面上の前記第１および第２の外部端子電極の隣り合うものの間の間隔を規定する側面側ピッチの０．９倍以下とされている、積層コンデンサ。
2. 前記端面上の前記第１および第２の外部端子電極に電気的に接続される前記第１および第２の引出電極の間隔を規定する端面側ピッチは、前記側面上の前記第１および第２の外部端子電極に電気的に接続される前記第１および第２の引出電極の隣り合うものの間の間隔を規定する側面側ピッチの０．９倍以下とされている、請求項１に記載の積層コンデンサ。
3. 相対向する２つの長方形状の主面ならびにこれら主面間を連結するものであって前記主面の長辺方向に延びる相対向する２つの側面および前記主面の短辺方向に延びる相対向する２つの端面を有する、直方体状のコンデンサ本体を備え、
   前記コンデンサ本体は、前記主面の方向に延びる複数の誘電体層、ならびにコンデンサユニットを形成するように特定の前記誘電体層を介して互いに対向する少なくとも３対の第１および第２の内部電極を備え、
   前記第１の内部電極の各々は、前記コンデンサ本体の前記側面および前記端面のいずれか上にまで引き出される単に１つの第１の引出電極を形成しており、
   前記第２の内部電極の各々は、前記コンデンサ本体の前記側面および前記端面のいずれか上にまで引き出される単に１つの第２の引出電極を形成しており、
   前記コンデンサ本体の前記側面および前記端面上には、前記第１の引出電極を介して前記第１の内部電極に電気的に接続される第１の外部端子電極、および前記第２の引出電極を介して前記第２の内部電極に電気的に接続される第２の外部端子電極がそれぞれ形成され、いずれの前記外部端子電極も、前記側面と前記端面とが交差する稜部分には形成されず、
   前記第１の外部端子電極は、各前記側面上において少なくとも２つ形成されるとともに、各前記端面上において１つのみ形成され、
   前記第２の外部端子電極は、各前記側面上において少なくとも２つ形成されるとともに、各前記端面上において１つのみ形成され、
   すべての前記第１の外部端子電極とすべての前記第２の外部端子電極とは、２つの前記側面および２つの前記端面を通して交互に配置され、
   前記端面上の前記第１および第２の外部端子電極に電気的に接続される前記第１および第２の引出電極の間隔を規定する端面側ピッチは、前記側面上の前記第１および第２の外部端子電極に電気的に接続される前記第１および第２の引出電極の隣り合うものの間の間隔を規定する側面側ピッチの０．９倍以下とされている、積層コンデンサ。
4. 前記端面上の前記第１および第２の外部端子電極に電気的に接続される前記第１および第２の引出電極は、互いに平行に配置されている、請求項１ないし３のいずれかに記載の積層コンデンサ。
5. マイクロプロセッシングユニットに備えるＭＰＵチップのための電源回路に接続されるデカップリングコンデンサとして使用される、請求項１ないし４のいずれかに記載の積層コンデンサ。
6. 請求項１ないし５のいずれかに記載の積層コンデンサが実装された、配線基板。
7. マイクロプロセッシングユニットに備えるＭＰＵチップがさらに実装されている、請求項６に記載の配線基板。
8. 請求項１ないし５のいずれかに記載の積層コンデンサを備える、デカップリング回路。
9. 請求項１ないし５のいずれかに記載の積層コンデンサを備える、高周波回路。

Images