JP4160942B2 - 縦形トランジスタを形成する方法、縦型トランジスタを有するdramを形成する方法、縦型トランジスタを備える集積回路構造、および縦型トランジスタを有する少なくとも1つのdramセルを含む集積回路 - Google Patents
縦形トランジスタを形成する方法、縦型トランジスタを有するdramを形成する方法、縦型トランジスタを備える集積回路構造、および縦型トランジスタを有する少なくとも1つのdramセルを含む集積回路 Download PDFInfo
- Publication number
- JP4160942B2 JP4160942B2 JP2004266297A JP2004266297A JP4160942B2 JP 4160942 B2 JP4160942 B2 JP 4160942B2 JP 2004266297 A JP2004266297 A JP 2004266297A JP 2004266297 A JP2004266297 A JP 2004266297A JP 4160942 B2 JP4160942 B2 JP 4160942B2
- Authority
- JP
- Japan
- Prior art keywords
- contact
- trench
- gate electrode
- silicon body
- vertical
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
1層を被着させ、ビット線接点用の接触開口を開け、この開口にタングステンまたはポリシリコンなどの導電材料を充填して接点185を形成した後のセルを示す。
12 誘電体
20 緩衝層
30 デバイス層
42 パッド酸化物
45 パッド窒化物
100 コンデンサ
105 中央電極
106 埋込みストラップ
106’延長埋込みストラップ
107 分離カラー
110 トレンチ
111 トレンチ
112 元のトレンチ幅
113 開口
122 オーバハング
132 絶縁体層
134 垂直なシリコン本体層
154 導電材料
155 中央ゲート電極
156 開口
157 上部接点を含むドレインまたはソース
162 アレイ上部絶縁材料
172 延長部
174 ゲート接点側壁
175 ワード線構造
176 ゲート接点キャップ
177 ワード線構造
182 間隔、層間誘電体
185 ビット線接点
186 従来技術のビット線接点幅
190 セル上部領域
Claims (20)
- 縦形トランジスタを形成する方法であって、
バルク半導体基板の上にSiGeデバイス層を有するウェハを提供するステップと、
前記SiGeデバイス層を貫通して前記バルク半導体基板中にトレンチをエッチングするステップと、
前記トレンチ内に分離カラーを形成するステップと、
前記分離カラーの上に前記縦形トランジスタ用の下部接点を形成するステップであって、前記下部接点が前記分離カラーの上で前記SiGeデバイス層の一部に接触するステップと、
前記トレンチ内に前記下部接点と垂直に重なり合う分離層を形成するステップと、
前記トレンチ内の前記SiGeデバイス層の垂直な露出表面上に、前記分離層の上面から上方に延びる垂直なシリコン本体層を形成して、前記垂直なシリコン本体層に歪を生じさせるステップと、
前記トレンチ内の前記垂直なシリコン本体層の垂直な露出表面上にゲート誘電体を形成して、前記トレンチ内部から前記垂直なシリコン本体層を分離するステップと、
前記トレンチ内に、前記ゲート誘電体によって前記垂直なシリコン本体層から分離したゲート電極を形成するステップと、
前記垂直なシリコン本体層に接触する前記縦形トランジスタ用の上部接点を形成して、前記下部接点から前記垂直なシリコン本体層を通って前記上部接点に至る導電キャリア用の経路を設けるステップとを含む、方法。 - 前記SiGeデバイス層が、SiGe緩衝層によって前記バルク半導体基板から分離される、請求項1に記載の方法。
- 前記垂直なシリコン本体層が、前記SiGeデバイス層上のパッド誘電体のオーバハングの下に、前記トレンチの内部に向かって前記パッド誘電体の開口幅で規定される元のトレンチ幅まで延びるように形成され、
前記ウェハ表面まで延びる前記ゲート電極の一部をエッチングして、前記元のトレンチ幅未満の幅の中央ゲート電極を残すステップであって、前記中央ゲート電極が、前記中央ゲート電極に隣接し、かつ前記元のトレンチ幅まで外向きに延び、前記上部接点と接触する垂直なシリコン本体層まで延びる少なくとも1つの開口を有するステップと、前記開口に誘電体を充填して前記中央ゲート電極を前記上部接点に接触する垂直なシリコン本体層から分離するステップとをさらに含む、請求項1に記載の方法。 - 前記中央ゲート電極上に、ゲート接点キャップで覆われ、かつゲート接点側壁で全体を覆われたゲート接点を形成するステップと、
前記ゲート接点側壁の1つに隣接する上部接点用の開口を形成するステップとをさらに含み、前記開口が、前記垂直なシリコン本体層および前記上部接点と接触するように前記中央ゲート電極に対して横方向に配置される、請求項3に記載の方法。 - 前記垂直なシリコン本体層が、前記SiGeデバイス層上のパッド誘電体のオーバハングの下に、前記トレンチの内部に向かって前記パッド誘電体の開口幅で規定される元のトレンチ幅まで延びるように形成され、
前記ウェハ表面まで延びる前記ゲート電極の一部をエッチングして、前記元のトレンチ幅未満の幅の中央ゲート電極を残すステップであって、前記中央ゲート電極が、前記中央ゲート電極に隣接し、かつ前記元のトレンチ幅まで外向きに延び、前記上部接点と接触する垂直なシリコン本体層まで延びる少なくとも1つの開口を有するステップと
前記開口に誘電体を充填して前記中央ゲート電極を前記上部接点に接触する垂直なシリコン本体層から分離するステップとをさらに含む、請求項2に記載の方法。 - 前記中央ゲート電極上に、ゲート接点キャップで覆われ、かつゲート接点側壁で全体を覆われたゲート接点を形成するステップと、
前記ゲート接点側壁の1つに隣接する上部接点用の開口を形成するステップとをさらに含み、前記開口が、前記垂直なシリコン本体層および前記上部接点と接触するように前記中央ゲート電極に対して横方向に配置される、請求項5に記載の方法。 - 縦形トランジスタを有するDRAMセルを形成する方法であって、
バルク半導体基板の上にSiGeデバイス層を有するウェハを提供するステップと、
前記SiGeデバイス層を貫通して前記バルク半導体基板中に、元のトレンチ幅を有するトレンチをエッチングするステップと、
前記トレンチの下側部分にコンデンサを形成するステップと、
前記コンデンサの上の前記トレンチ内に分離カラーを形成するステップと、
前記分離カラーの上に前記縦形トランジスタ用の下部接点を形成するステップであって、前記下部接点が前記分離カラーの上で前記SiGeデバイス層の一部に接触するステップと、
前記トレンチ内に前記下部接点と垂直に重なり合う分離層を形成して、前記トレンチの上側部分から前記コンデンサを分離するステップと、
前記トレンチ内の前記SiGeデバイス層の垂直な露出表面上に、前記分離層の上面から上方に延びる垂直なシリコン本体層をエピタキシャル成長させて、前記垂直なシリコン本体層に歪を生じさせるステップと、
前記トレンチ内の前記垂直なシリコン本体層の垂直な露出表面上にゲート誘電体を形成して、前記トレンチ内部から前記垂直なシリコン本体層を分離するステップと
前記トレンチ内に、前記ゲート誘電体層によって前記垂直なシリコン本体層から分離したゲート電極を形成するステップと、
前記垂直なシリコン本体層に接触する縦形トランジスタ用上部接点を形成して、前記下部接点から前記垂直なシリコン本体層を通って前記上部接点に至る電子用の経路を設けるステップとを含む、方法。 - 前記SiGeデバイス層が、SiGe緩衝層によって前記バルク半導体基板から分離れる、請求項7に記載の方法。
- 前記垂直なシリコン本体層が、前記SiGeデバイス層上のパッド誘電体のオーバハングの下に、前記トレンチの内部に向かって前記元のトレンチ幅まで延びるように形成され、 前記ウェハ表面まで延びる前記ゲート電極の一部をエッチングして、前記元のトレンチ幅未満の幅の中央ゲート電極を残すステップをさらに含み、前記中央ゲート電極が、前記中央ゲート電極に隣接し、かつ前記元のトレンチ幅まで外向きに延び、前記上部接点と接触する垂直なシリコン本体層まで延びる少なくとも1つの開口を有する、請求項7に記載の方法。
- 前記少なくとも1つの開口が、前記中央ゲート電極から前記垂直なシリコン本体層まで外向きに延びる幅を有し、それによって、前記開口の外側を延びるビット線接点の境界が画定され、
前記少なくとも1つの開口に、前記中央ゲート電極の上面まで延びるアレイ上部誘電体層を充填し、
前記中央ゲート電極の前記上面が、ゲート接点内で前記上面の上に延長され、
前記ゲート接点上にゲート接点側壁を形成し、
ビット線接点開口を、前記ゲート接点上の前記ゲート接点側壁の外側を延びるようにエッチングする、請求項9に記載の方法。 - 前記垂直なシリコン本体層が、前記SiGeデバイス層上のパッド誘電体のオーバハングの下に、前記トレンチの内部に向かって前記元のトレンチ幅まで延びるように形成され、 前記ウェハ表面まで延びる前記ゲート電極の一部をエッチングして、前記元のトレンチ幅未満の幅の中央ゲート電極を残すステップをさらに含み、前記中央ゲート電極が、前記中央ゲート電極に隣接し、かつ前記元のトレンチ幅まで外向きに延び、前記上部接点と接触する垂直なシリコン本体層まで延びる少なくとも1つの開口を有する、請求項8に記載の方法。
- 前記少なくとも1つの開口が、前記中央ゲート電極から前記垂直本体層まで外向きに延びる幅を有し、それによって、前記開口の外側を延びるビット線接点の境界が画定され、 前記少なくとも1つの開口に、前記中央ゲート電極の上面まで延びるアレイ上部誘電体層を充填し、
前記中央ゲート電極の前記上面が、ゲート接点中で前記上面の上に延長され、
前記ゲート接点上にゲート接点側壁を形成し、
ビット線接点開口を、前記ゲート接点上の前記ゲート接点側壁の外側を延びるようにエッチングする、請求項11に記載の方法。 - 縦形トランジスタを備える集積回路構造であって、前記縦形トランジスタが、
バルク半導体基板の上にSiGeデバイス層を有し、前記SiGeデバイス層を貫通して前記バルク基板中にエッチングされたトレンチを有する半導体ウェハと、
前記トレンチ内に形成された分離カラーと、
前記分離カラーの上に形成され、前記分離カラーの上で前記SiGeデバイス層の一部に接触する前記縦形トランジスタ用下部接点と、
前記トレンチ内の前記SiGeデバイス層の垂直な露出表面上に、前記下部接点の上面から上方に延びるように形成され、歪を受けた垂直なシリコン本体層と、
前記トレンチ内の前記垂直なシリコン本体層の垂直な露出表面上に形成され、それによって前記垂直なシリコン本体層が前記トレンチ内部から分離されるゲート誘電体層と、
前記トレンチ内に形成され、前記ゲート誘電体層によって前記垂直なシリコン本体層から分離されたゲート電極と、
前記垂直なシリコン本体層に接触するように形成された上部接点であって、それによって、前記下部接点から前記垂直なシリコン本体層を通って前記上部接点に至る導電キャリア用の経路が設けられる前記トランジスタの上部接点とを備える、構造。 - 前記SiGeデバイス層が、SiGe緩衝層によって前記バルク半導体基板から分離される、請求項13に記載の構造。
- 前記垂直なシリコン本体層が、前記SiGeデバイス層上のパッド誘電体のオーバハングの下に、前記トレンチの内部に向かって前記パッド誘電体の開口幅で規定される元のトレンチ幅まで延びるように形成され、
前記ウェハ表面まで延び、前記元のトレンチ幅未満の幅の中央ゲート電極が残る前記ゲート電極の一部であって、前記中央ゲート電極が、前記中央ゲート電極に隣接し、かつ前記元のトレンチ幅まで外向きに延び、前記上部接点と接触する垂直なシリコン本体層まで延びる少なくとも1つの開口を有する、前記ゲート電極の一部と、前記中央ゲート電極を前記上部接点と接触する垂直なシリコン本体層から分離するために前記中央ゲート電極に隣接する前記開口に充填される誘電体とをさらに備える、請求項13に記載の構造。 - 前記中央ゲート電極上に形成されたゲート接点であって、ゲート接点キャップで覆われ、かつゲート接点側壁で全体を覆われたゲート接点と、
前記ゲート接点側壁の1つに隣接して形成された上部接点用の開口とをさらに備え、前記開口が、前記垂直なシリコン本体層および前記上部接点と接触するように前記中央ゲート電極に対して横方向に配置される、請求項15に記載の構造。 - 前記垂直なシリコン本体層が、前記SiGeデバイス層上のパッド誘電体のオーバハングの下に、前記トレンチの内部に向かって前記パッド誘電体の開口幅で規定される元のトレンチ幅まで延びるように形成され、
前記ウェハ表面まで延び、前記元のトレンチ幅未満の幅の中央ゲート電極が残る前記ゲート電極の一部であって、前記中央ゲート電極が、前記中央ゲート電極に隣接し、かつ前記元のトレンチ幅まで外向きに延び、前記上部接点と接触する垂直なシリコン本体層まで延びる少なくとも1つの開口を有する、前記ゲート電極の一部と、前記中央ゲート電極を前記上部接点に接触する垂直なシリコン本体層から分離するために前記中央ゲート電極に隣接する前記開口に充填される誘電体とをさらに備える、請求項14に記載の構造。 - 前記中央ゲート電極上に形成されたゲート接点であって、ゲート接点キャップで覆われ、かつゲート接点側壁で全体を覆われたゲート接点と、
前記ゲート接点側壁の1つに隣接して形成された上部接点用の開口とをさらに備え、前記開口が、前記垂直なシリコン本体層および前記上部接点と接触するように前記中央ゲート電極に対して横方向に配置される、請求項17に記載の構造。 - 縦形トランジスタを有する少なくとも1つのDRAMセルを含む集積回路であって、前記縦形トランジスタが、
バルク半導体基板の上にSiGeデバイス層を有するウェハと、
前記SiGeデバイス層を貫通して前記バルク半導体基板中に延びる元のトレンチ幅を有するトレンチと、
前記トレンチの下側部分に形成されたコンデンサと、
前記コンデンサの上の前記トレンチ内に形成された分離カラーと、
前記分離カラーの上に形成され、前記分離カラーの上で前記SiGeデバイス層の一部に接触する前記縦形トランジスタ用下部接点と、
前記トレンチ内に前記下部接点と垂直に重なり合うように形成され、それによって、前記コンデンサが前記トレンチの上側部分から分離される分離層と、
前記トレンチ内の前記SiGeデバイス層の垂直な露出表面上に、前記分離層の上面から上方に延びるように配設され、歪を受けた垂直なシリコン本体層と、
前記トレンチ内の前記垂直なシリコン本体層の垂直な露出表面上に形成され、それによって、前記垂直なシリコン本体層が前記トレンチ内部から分離されるゲート誘電体と、
前記トレンチ内に形成され、前記ゲート誘電体層によって前記垂直なシリコン本体層から分離されたゲート電極と、
前記垂直なシリコン本体層に接触するように形成された上部接点であって、それによって、前記下部接点から前記垂直なシリコン本体層を通って前記上部接点に至る電子用の経路が設けられる縦形トランジスタの上部接点とを含む、集積回路。 - 前記SiGeデバイス層が、SiGe緩衝層によって前記バルク半導体基板から分離される、請求項19に記載の構造。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/605,227 US7170126B2 (en) | 2003-09-16 | 2003-09-16 | Structure of vertical strained silicon devices |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005094005A JP2005094005A (ja) | 2005-04-07 |
JP4160942B2 true JP4160942B2 (ja) | 2008-10-08 |
Family
ID=34273185
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004266297A Expired - Fee Related JP4160942B2 (ja) | 2003-09-16 | 2004-09-14 | 縦形トランジスタを形成する方法、縦型トランジスタを有するdramを形成する方法、縦型トランジスタを備える集積回路構造、および縦型トランジスタを有する少なくとも1つのdramセルを含む集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7170126B2 (ja) |
JP (1) | JP4160942B2 (ja) |
Families Citing this family (47)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6891209B2 (en) * | 2001-08-13 | 2005-05-10 | Amberwave Systems Corporation | Dynamic random access memory trench capacitors |
US6909151B2 (en) | 2003-06-27 | 2005-06-21 | Intel Corporation | Nonplanar device with stress incorporation layer and method of fabrication |
US7456476B2 (en) | 2003-06-27 | 2008-11-25 | Intel Corporation | Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication |
US7268058B2 (en) * | 2004-01-16 | 2007-09-11 | Intel Corporation | Tri-gate transistors and methods to fabricate same |
US7154118B2 (en) * | 2004-03-31 | 2006-12-26 | Intel Corporation | Bulk non-planar transistor having strained enhanced mobility and methods of fabrication |
US20050285175A1 (en) * | 2004-06-23 | 2005-12-29 | International Business Machines Corporation | Vertical SOI Device |
US7042009B2 (en) | 2004-06-30 | 2006-05-09 | Intel Corporation | High mobility tri-gate devices and methods of fabrication |
US7348284B2 (en) | 2004-08-10 | 2008-03-25 | Intel Corporation | Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow |
US7422946B2 (en) | 2004-09-29 | 2008-09-09 | Intel Corporation | Independently accessed double-gate and tri-gate transistors in same process flow |
US7332439B2 (en) * | 2004-09-29 | 2008-02-19 | Intel Corporation | Metal gate transistors with epitaxial source and drain regions |
US7361958B2 (en) * | 2004-09-30 | 2008-04-22 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
US20060086977A1 (en) | 2004-10-25 | 2006-04-27 | Uday Shah | Nonplanar device with thinned lower body portion and method of fabrication |
US7518196B2 (en) | 2005-02-23 | 2009-04-14 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
US20060202266A1 (en) * | 2005-03-14 | 2006-09-14 | Marko Radosavljevic | Field effect transistor with metal source/drain regions |
US7858481B2 (en) | 2005-06-15 | 2010-12-28 | Intel Corporation | Method for fabricating transistor with thinned channel |
US7547637B2 (en) | 2005-06-21 | 2009-06-16 | Intel Corporation | Methods for patterning a semiconductor film |
US7279375B2 (en) * | 2005-06-30 | 2007-10-09 | Intel Corporation | Block contact architectures for nanoscale channel transistors |
US7402875B2 (en) * | 2005-08-17 | 2008-07-22 | Intel Corporation | Lateral undercut of metal gate in SOI device |
US20070090416A1 (en) | 2005-09-28 | 2007-04-26 | Doyle Brian S | CMOS devices with a single work function gate electrode and method of fabrication |
US7479421B2 (en) * | 2005-09-28 | 2009-01-20 | Intel Corporation | Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby |
US20070090408A1 (en) * | 2005-09-29 | 2007-04-26 | Amlan Majumdar | Narrow-body multiple-gate FET with dominant body transistor for high performance |
US7485503B2 (en) | 2005-11-30 | 2009-02-03 | Intel Corporation | Dielectric interface for group III-V semiconductor device |
US20070152266A1 (en) * | 2005-12-29 | 2007-07-05 | Intel Corporation | Method and structure for reducing the external resistance of a three-dimensional transistor through use of epitaxial layers |
US7473593B2 (en) | 2006-01-11 | 2009-01-06 | International Business Machines Corporation | Semiconductor transistors with expanded top portions of gates |
US7795661B2 (en) * | 2006-03-07 | 2010-09-14 | International Business Machines Corporation | Vertical SOI transistor memory cell |
US7439135B2 (en) * | 2006-04-04 | 2008-10-21 | International Business Machines Corporation | Self-aligned body contact for a semiconductor-on-insulator trench device and method of fabricating same |
US8143646B2 (en) | 2006-08-02 | 2012-03-27 | Intel Corporation | Stacking fault and twin blocking barrier for integrating III-V on Si |
US7563670B2 (en) * | 2006-11-13 | 2009-07-21 | International Business Machines Corporation | Method for etching single-crystal semiconductor selective to amorphous/polycrystalline semiconductor and structure formed by same |
US20080157225A1 (en) * | 2006-12-29 | 2008-07-03 | Suman Datta | SRAM and logic transistors with variable height multi-gate transistor architecture |
TW200913159A (en) * | 2007-09-12 | 2009-03-16 | Nanya Technology Corp | Semiconductor devices and fabrication methods thereof |
KR101320518B1 (ko) * | 2007-10-24 | 2013-12-19 | 삼성전자주식회사 | 적층 레벨의 트랜지스터들을 갖는 집적 회로 반도체 소자및 그 제조방법 |
EP2070533B1 (en) * | 2007-12-11 | 2014-05-07 | Apoteknos Para La Piel, s.l. | Use of a compound derived from P-hydroxyphenyl propionic acid for the treatment of psoriasis |
US7888723B2 (en) * | 2008-01-18 | 2011-02-15 | International Business Machines Corporation | Deep trench capacitor in a SOI substrate having a laterally protruding buried strap |
US8362566B2 (en) | 2008-06-23 | 2013-01-29 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
US8492817B2 (en) * | 2009-02-13 | 2013-07-23 | International Business Machines Corporation | Highly scalable trench capacitor |
TWI478341B (zh) * | 2011-10-31 | 2015-03-21 | 茂達電子股份有限公司 | 功率電晶體元件及其製作方法 |
TWI462295B (zh) * | 2011-11-15 | 2014-11-21 | Anpec Electronics Corp | 溝渠型功率電晶體元件及其製作方法 |
KR102512718B1 (ko) * | 2016-03-17 | 2023-03-23 | 삼성디스플레이 주식회사 | 박막트랜지스터 기판 및 이를 구비한 유기 발광 표시 장치, 박막트랜지스터 기판의 제조방법 |
KR102563924B1 (ko) | 2016-08-05 | 2023-08-04 | 삼성전자 주식회사 | 수직형 메모리 소자 |
KR102620596B1 (ko) | 2016-08-22 | 2024-01-04 | 삼성전자주식회사 | 반도체 장치 |
US9647112B1 (en) * | 2016-09-22 | 2017-05-09 | International Business Machines Corporation | Fabrication of strained vertical P-type field effect transistors by bottom condensation |
KR102395987B1 (ko) * | 2017-04-05 | 2022-05-10 | 삼성전자주식회사 | 수직 적층 메모리 소자 |
KR102421766B1 (ko) | 2017-07-07 | 2022-07-18 | 삼성전자주식회사 | 3차원 반도체 장치 및 그 제조 방법 |
US10916582B2 (en) * | 2017-12-30 | 2021-02-09 | Spin Memory, Inc. | Vertically-strained silicon device for use with a perpendicular magnetic tunnel junction (PMTJ) |
US10395988B1 (en) | 2018-04-10 | 2019-08-27 | International Business Machines Corporation | Vertical FET transistor with reduced source/drain contact resistance |
US11164816B2 (en) * | 2019-09-05 | 2021-11-02 | Nanya Technology Corporation | Semiconductor device and method for fabricating the same |
CN114256153B (zh) * | 2020-09-23 | 2024-06-07 | 长鑫存储技术有限公司 | 半导体结构形成方法以及半导体结构 |
Family Cites Families (80)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3602841A (en) | 1970-06-18 | 1971-08-31 | Ibm | High frequency bulk semiconductor amplifiers and oscillators |
US4853076A (en) | 1983-12-29 | 1989-08-01 | Massachusetts Institute Of Technology | Semiconductor thin films |
US4665415A (en) | 1985-04-24 | 1987-05-12 | International Business Machines Corporation | Semiconductor device with hole conduction via strained lattice |
EP0219641B1 (de) | 1985-09-13 | 1991-01-09 | Siemens Aktiengesellschaft | Integrierte Bipolar- und komplementäre MOS-Transistoren auf einem gemeinsamen Substrat enthaltende Schaltung und Verfahren zu ihrer Herstellung |
US4958213A (en) | 1987-12-07 | 1990-09-18 | Texas Instruments Incorporated | Method for forming a transistor base region under thick oxide |
US5354695A (en) | 1992-04-08 | 1994-10-11 | Leedy Glenn J | Membrane dielectric isolation IC fabrication |
US5459346A (en) | 1988-06-28 | 1995-10-17 | Ricoh Co., Ltd. | Semiconductor substrate with electrical contact in groove |
US5006913A (en) | 1988-11-05 | 1991-04-09 | Mitsubishi Denki Kabushiki Kaisha | Stacked type semiconductor device |
US5256550A (en) | 1988-11-29 | 1993-10-26 | Hewlett-Packard Company | Fabricating a semiconductor device with strained Si1-x Gex layer |
US5108843A (en) | 1988-11-30 | 1992-04-28 | Ricoh Company, Ltd. | Thin film semiconductor and process for producing the same |
US4952524A (en) | 1989-05-05 | 1990-08-28 | At&T Bell Laboratories | Semiconductor device manufacture including trench formation |
US5310446A (en) | 1990-01-10 | 1994-05-10 | Ricoh Company, Ltd. | Method for producing semiconductor film |
US5060030A (en) | 1990-07-18 | 1991-10-22 | Raytheon Company | Pseudomorphic HEMT having strained compensation layer |
US5081513A (en) | 1991-02-28 | 1992-01-14 | Xerox Corporation | Electronic device with recovery layer proximate to active layer |
US5371399A (en) | 1991-06-14 | 1994-12-06 | International Business Machines Corporation | Compound semiconductor having metallic inclusions and devices fabricated therefrom |
US5134085A (en) | 1991-11-21 | 1992-07-28 | Micron Technology, Inc. | Reduced-mask, split-polysilicon CMOS process, incorporating stacked-capacitor cells, for fabricating multi-megabit dynamic random access memories |
US5391510A (en) | 1992-02-28 | 1995-02-21 | International Business Machines Corporation | Formation of self-aligned metal gate FETs using a benignant removable gate material during high temperature steps |
US6008126A (en) | 1992-04-08 | 1999-12-28 | Elm Technology Corporation | Membrane dielectric isolation IC fabrication |
US5461243A (en) | 1993-10-29 | 1995-10-24 | International Business Machines Corporation | Substrate for tensilely strained semiconductor |
US5561302A (en) | 1994-09-26 | 1996-10-01 | Motorola, Inc. | Enhanced mobility MOSFET device and method |
US5679965A (en) | 1995-03-29 | 1997-10-21 | North Carolina State University | Integrated heterostructures of Group III-V nitride semiconductor materials including epitaxial ohmic contact, non-nitride buffer layer and methods of fabricating same |
US5670798A (en) | 1995-03-29 | 1997-09-23 | North Carolina State University | Integrated heterostructures of Group III-V nitride semiconductor materials including epitaxial ohmic contact non-nitride buffer layer and methods of fabricating same |
US5557122A (en) | 1995-05-12 | 1996-09-17 | Alliance Semiconductors Corporation | Semiconductor electrode having improved grain structure and oxide growth properties |
KR100213196B1 (ko) | 1996-03-15 | 1999-08-02 | 윤종용 | 트렌치 소자분리 |
US6403975B1 (en) | 1996-04-09 | 2002-06-11 | Max-Planck Gesellschaft Zur Forderung Der Wissenschafteneev | Semiconductor components, in particular photodetectors, light emitting diodes, optical modulators and waveguides with multilayer structures grown on silicon substrates |
US5880040A (en) | 1996-04-15 | 1999-03-09 | Macronix International Co., Ltd. | Gate dielectric based on oxynitride grown in N2 O and annealed in NO |
US5847419A (en) * | 1996-09-17 | 1998-12-08 | Kabushiki Kaisha Toshiba | Si-SiGe semiconductor device and method of fabricating the same |
US5861651A (en) | 1997-02-28 | 1999-01-19 | Lucent Technologies Inc. | Field effect devices and capacitors with improved thin film dielectrics and method for making same |
US5940736A (en) | 1997-03-11 | 1999-08-17 | Lucent Technologies Inc. | Method for forming a high quality ultrathin gate oxide layer |
US6309975B1 (en) | 1997-03-14 | 2001-10-30 | Micron Technology, Inc. | Methods of making implanted structures |
US6025280A (en) | 1997-04-28 | 2000-02-15 | Lucent Technologies Inc. | Use of SiD4 for deposition of ultra thin and controllable oxides |
US5960297A (en) | 1997-07-02 | 1999-09-28 | Kabushiki Kaisha Toshiba | Shallow trench isolation structure and method of forming the same |
JP3139426B2 (ja) | 1997-10-15 | 2001-02-26 | 日本電気株式会社 | 半導体装置 |
US6066545A (en) | 1997-12-09 | 2000-05-23 | Texas Instruments Incorporated | Birdsbeak encroachment using combination of wet and dry etch for isolation nitride |
US6274421B1 (en) | 1998-01-09 | 2001-08-14 | Sharp Laboratories Of America, Inc. | Method of making metal gate sub-micron MOS transistor |
KR100275908B1 (ko) | 1998-03-02 | 2000-12-15 | 윤종용 | 집적 회로에 트렌치 아이솔레이션을 형성하는방법 |
US6165383A (en) | 1998-04-10 | 2000-12-26 | Organic Display Technology | Useful precursors for organic electroluminescent materials and devices made from such materials |
US6361885B1 (en) | 1998-04-10 | 2002-03-26 | Organic Display Technology | Organic electroluminescent materials and device made from such materials |
US5989978A (en) | 1998-07-16 | 1999-11-23 | Chartered Semiconductor Manufacturing, Ltd. | Shallow trench isolation of MOSFETS with reduced corner parasitic currents |
JP4592837B2 (ja) | 1998-07-31 | 2010-12-08 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US6319794B1 (en) | 1998-10-14 | 2001-11-20 | International Business Machines Corporation | Structure and method for producing low leakage isolation devices |
US6235598B1 (en) | 1998-11-13 | 2001-05-22 | Intel Corporation | Method of using thick first spacers to improve salicide resistance on polysilicon gates |
US6144054A (en) * | 1998-12-04 | 2000-11-07 | International Business Machines Corporation | DRAM cell having an annular signal transfer region |
US6117722A (en) | 1999-02-18 | 2000-09-12 | Taiwan Semiconductor Manufacturing Company | SRAM layout for relaxing mechanical stress in shallow trench isolation technology and method of manufacture thereof |
US6255169B1 (en) | 1999-02-22 | 2001-07-03 | Advanced Micro Devices, Inc. | Process for fabricating a high-endurance non-volatile memory device |
US6284626B1 (en) | 1999-04-06 | 2001-09-04 | Vantis Corporation | Angled nitrogen ion implantation for minimizing mechanical stress on side walls of an isolation trench |
US6281532B1 (en) | 1999-06-28 | 2001-08-28 | Intel Corporation | Technique to obtain increased channel mobilities in NMOS transistors by gate electrode engineering |
US6656822B2 (en) | 1999-06-28 | 2003-12-02 | Intel Corporation | Method for reduced capacitance interconnect system using gaseous implants into the ILD |
US6362082B1 (en) | 1999-06-28 | 2002-03-26 | Intel Corporation | Methodology for control of short channel effects in MOS transistors |
US6228694B1 (en) | 1999-06-28 | 2001-05-08 | Intel Corporation | Method of increasing the mobility of MOS transistors by use of localized stress regions |
KR100332108B1 (ko) | 1999-06-29 | 2002-04-10 | 박종섭 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
TW426940B (en) | 1999-07-30 | 2001-03-21 | United Microelectronics Corp | Manufacturing method of MOS field effect transistor |
US6483171B1 (en) | 1999-08-13 | 2002-11-19 | Micron Technology, Inc. | Vertical sub-micron CMOS transistors on (110), (111), (311), (511), and higher order surfaces of bulk, SOI and thin film structures and method of forming same |
US6284623B1 (en) | 1999-10-25 | 2001-09-04 | Peng-Fei Zhang | Method of fabricating semiconductor devices using shallow trench isolation with reduced narrow channel effect |
US6476462B2 (en) | 1999-12-28 | 2002-11-05 | Texas Instruments Incorporated | MOS-type semiconductor device and method for making same |
US6221735B1 (en) | 2000-02-15 | 2001-04-24 | Philips Semiconductors, Inc. | Method for eliminating stress induced dislocations in CMOS devices |
US6531369B1 (en) | 2000-03-01 | 2003-03-11 | Applied Micro Circuits Corporation | Heterojunction bipolar transistor (HBT) fabrication using a selectively deposited silicon germanium (SiGe) |
US6368931B1 (en) | 2000-03-27 | 2002-04-09 | Intel Corporation | Thin tensile layers in shallow trench isolation and method of making same |
US6313486B1 (en) | 2000-06-15 | 2001-11-06 | Board Of Regents, The University Of Texas System | Floating gate transistor having buried strained silicon germanium channel layer |
US6429061B1 (en) | 2000-07-26 | 2002-08-06 | International Business Machines Corporation | Method to fabricate a strained Si CMOS structure using selective epitaxial deposition of Si after device isolation formation |
US6493497B1 (en) | 2000-09-26 | 2002-12-10 | Motorola, Inc. | Electro-optic structure and process for fabricating same |
US6524935B1 (en) | 2000-09-29 | 2003-02-25 | International Business Machines Corporation | Preparation of strained Si/SiGe on insulator by hydrogen induced layer transfer technique |
US6501121B1 (en) | 2000-11-15 | 2002-12-31 | Motorola, Inc. | Semiconductor structure |
US6503833B1 (en) | 2000-11-15 | 2003-01-07 | International Business Machines Corporation | Self-aligned silicide (salicide) process for strained silicon MOSFET ON SiGe and structure formed thereby |
US7312485B2 (en) | 2000-11-29 | 2007-12-25 | Intel Corporation | CMOS fabrication process utilizing special transistor orientation |
US6563152B2 (en) | 2000-12-29 | 2003-05-13 | Intel Corporation | Technique to obtain high mobility channels in MOS transistors by forming a strain layer on an underside of a channel |
US20020086497A1 (en) | 2000-12-30 | 2002-07-04 | Kwok Siang Ping | Beaker shape trench with nitride pull-back for STI |
US6265317B1 (en) | 2001-01-09 | 2001-07-24 | Taiwan Semiconductor Manufacturing Company | Top corner rounding for shallow trench isolation |
US6403486B1 (en) | 2001-04-30 | 2002-06-11 | Taiwan Semiconductor Manufacturing Company | Method for forming a shallow trench isolation |
US6531740B2 (en) | 2001-07-17 | 2003-03-11 | Motorola, Inc. | Integrated impedance matching and stability network |
US6498358B1 (en) | 2001-07-20 | 2002-12-24 | Motorola, Inc. | Structure and method for fabricating an electro-optic system having an electrochromic diffraction grating |
US6908810B2 (en) | 2001-08-08 | 2005-06-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of preventing threshold voltage of MOS transistor from being decreased by shallow trench isolation formation |
JP2003060076A (ja) | 2001-08-21 | 2003-02-28 | Nec Corp | 半導体装置及びその製造方法 |
US20030057184A1 (en) | 2001-09-22 | 2003-03-27 | Shiuh-Sheng Yu | Method for pull back SiN to increase rounding effect in a shallow trench isolation process |
US6656798B2 (en) | 2001-09-28 | 2003-12-02 | Infineon Technologies, Ag | Gate processing method with reduced gate oxide corner and edge thinning |
EP1302982A1 (de) * | 2001-10-12 | 2003-04-16 | Infineon Technologies AG | Verfahren zum Ausbilden einer vertikalen Feldeffekttransistoreinrichtung |
US6635506B2 (en) | 2001-11-07 | 2003-10-21 | International Business Machines Corporation | Method of fabricating micro-electromechanical switches on CMOS compatible substrates |
US6461936B1 (en) | 2002-01-04 | 2002-10-08 | Infineon Technologies Ag | Double pullback method of filling an isolation trench |
US6586300B1 (en) * | 2002-04-18 | 2003-07-01 | Infineon Technologies Ag | Spacer assisted trench top isolation for vertical DRAM's |
US6621392B1 (en) | 2002-04-25 | 2003-09-16 | International Business Machines Corporation | Micro electromechanical switch having self-aligned spacers |
-
2003
- 2003-09-16 US US10/605,227 patent/US7170126B2/en not_active Expired - Fee Related
-
2004
- 2004-09-14 JP JP2004266297A patent/JP4160942B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7170126B2 (en) | 2007-01-30 |
JP2005094005A (ja) | 2005-04-07 |
US20050059214A1 (en) | 2005-03-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4160942B2 (ja) | 縦形トランジスタを形成する方法、縦型トランジスタを有するdramを形成する方法、縦型トランジスタを備える集積回路構造、および縦型トランジスタを有する少なくとも1つのdramセルを含む集積回路 | |
US10332803B1 (en) | Hybrid gate-all-around (GAA) field effect transistor (FET) structure and method of forming | |
US10566331B1 (en) | Semiconductor devices | |
US6780732B2 (en) | DRAM access transistor | |
US8053823B2 (en) | Simplified buried plate structure and process for semiconductor-on-insulator chip | |
US20080169493A1 (en) | Semiconductor devices and dynamic random access memories having a retrograde region and methods of forming the same | |
JP3878019B2 (ja) | トレンチコンデンサと選択トランジスタとを有するメモリおよびその製造方法 | |
US7795661B2 (en) | Vertical SOI transistor memory cell | |
US10734525B2 (en) | Gate-all-around transistor with spacer support and methods of forming same | |
US6153478A (en) | STI process for eliminating kink effect | |
US20120187523A1 (en) | Method and structure for shallow trench isolation to mitigate active shorts | |
JP2000323684A (ja) | ダイナミックランダムアクセスメモリの製造方法 | |
US20060292789A1 (en) | Structure and method for collar self-aligned to buried plate | |
JP2009231772A (ja) | 半導体装置の製造方法および半導体装置 | |
US9666679B2 (en) | Transistor with a low-k sidewall spacer and method of making same | |
US6319772B1 (en) | Method for making low-leakage DRAM structures using selective silicon epitaxial growth (SEG) on an insulating layer | |
US6762443B2 (en) | Vertical transistor and transistor fabrication method | |
US6380589B1 (en) | Semiconductor-on-insulator (SOI) tunneling junction transistor SRAM cell | |
US6229173B1 (en) | Hybrid 5F2 cell layout for buried surface strap aligned to vertical transistor | |
US20070284612A1 (en) | Semiconductor devices with one-sided buried straps | |
US20070117307A1 (en) | Trench memory cells with buried isolation collars, and methods of fabricating same | |
CN110164970B (zh) | 半导体装置及其制造方法 | |
US20080237681A1 (en) | Semiconductor device and manufacturing method thereof | |
US6911740B2 (en) | Semiconductor device having increased gaps between gates | |
US20220130840A1 (en) | Semiconductor structure and semiconductor structure manufacturing method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061226 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071211 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080225 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080408 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080605 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080715 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080718 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110725 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |