JP4152854B2 - 周波数時間デインターリーブ回路、該周波数時間デインターリーブ回路を備えた復調装置、ならびに周波数時間デインターリーブ方法 - Google Patents
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Description
本発明は、地上波デジタル放送等で用いられるＯＦＤＭ方式で変調された信号を受信して復調するための多重変調信号復調装置の構成に関する。
近年、映像信号または音声信号を伝送するシステムのために、高品質な伝送や周波数利用効率の向上に優れた変調方式として、ＯＦＤＭ（直交周波数分割多重、Orthogonal Frequency Division Multiplexing）方式が実用化されている。
ＯＦＤＭ方式は、１チャンネルの帯域内に多数のサブキャリアを立てる変調方式である。ゴーストに強く、かつ、誤り訂正のためのデータ構成に工夫を加えることで周波数選択性フェージングにも耐性をもたせることができるため、地上波デジタルテレビジョン放送等において有効な変調方式である。
なお、ゴーストとは、電波が建物や地形などの障害によって反射・回折し、複数の経路から同じ電波を受信してしまうことによって、画面上の映像が重なり合って表示される現象である。また、周波数選択性フェージングとは、反射波等によって、同一の周波数に対して時間遅れのある同じ信号が重なると、周波数軸上で、一定周波数周期の突出ができる現象である。
なお、ゴーストとは、電波が建物や地形などの障害によって反射・回折し、複数の経路から同じ電波を受信してしまうことによって、画面上の映像が重なり合って表示される現象である。また、周波数選択性フェージングとは、反射波等によって、同一の周波数に対して時間遅れのある同じ信号が重なると、周波数軸上で、一定周波数周期の突出ができる現象である。
ＯＦＤＭ方式の送信では以下の処理を行う。まず、例えばテレビジョン信号等のアナログ信号をデジタル信号に変換し、ＭＰＥＧ（Moving Picture Experts Group）方式で圧縮する。続いて、このデータ信号に、ノイズ等の伝送路におけるエラーの発生原因を分散させるために、バイトインターリーブおよびビットインターリーブの処理を施し、ＱＰＳＫ（Quadrature Phase Shift Keying）または１６ＱＡＭ（Quadrature Amplitude Modulation）または６４ＱＡＭ等の変調方式に応じたマッピングを行う。さらに、フェージング（送信者と受信者との距離や時間の変化によって、電波の強度が変化する現象）や信号の欠落等の伝送路におけるエラー発生原因を分散させて高品質の伝送を確保するために、時間インターリーブおよび周波数インターリーブの処理を施し、ＩＦＦＴ（逆高速フーリエ変換）を行って、直交変調後、ＲＦ（Radio Frequency）周波数（無線周波数）に周波数変換して送出する。
なお、インターリーブとは、エラーの発生原因が分散するようにデータの配置を並べ替えることである。
なお、インターリーブとは、エラーの発生原因が分散するようにデータの配置を並べ替えることである。
ＯＦＤＭ方式の受信では、ＯＦＤＭ方式で変調されて送信されたデータ信号が、送信と全く逆の手順の処理で復調される。
例えば、特許文献１には、図９に示すような、ＯＦＤＭ方式を用いた復調装置（受信装置）が開示されている。この図に示すように、特許文献１の復調装置は、チューナ１１１、アナログ／デジタル変換回路１１２、ＦＦＴ回路１１３、プレデマッピング回路１１６ａ、周波数デインターリーブ回路１１４ａ、時間デインターリーブ回路１１５ａ、ビット変換回路１１６ｂ、ビットデインターリーブ回路１１７、ビタビ復号回路１１８、バイトデインターリーブ回路１１９、ＲＳ復号回路１２０、ＭＰＥＧデコード回路１２１、およびデジタル／アナログ変換回路１２２からなる。
例えば、特許文献１には、図９に示すような、ＯＦＤＭ方式を用いた復調装置（受信装置）が開示されている。この図に示すように、特許文献１の復調装置は、チューナ１１１、アナログ／デジタル変換回路１１２、ＦＦＴ回路１１３、プレデマッピング回路１１６ａ、周波数デインターリーブ回路１１４ａ、時間デインターリーブ回路１１５ａ、ビット変換回路１１６ｂ、ビットデインターリーブ回路１１７、ビタビ復号回路１１８、バイトデインターリーブ回路１１９、ＲＳ復号回路１２０、ＭＰＥＧデコード回路１２１、およびデジタル／アナログ変換回路１２２からなる。
チューナ１１１は、アンテナ（図示せず）で捉えられたＲＦ信号（radio frequency、無線周波数信号）を与えられ、ＲＦ信号から指定されたチャネルの周波数をダウンコンバートして、ベースバンド信号とし、アナログ／デジタル変換回路１１２に出力する。
アナログ／デジタル変換回路１１２は、ＡＤ変換器とＩＱ検波器とから構成されている。そして、チューナ１１から入力されたアナログ信号を、ＡＤ変換器で離散時間デジタル信号に変換する。さらに、ＩＱ検波器で、ヒルベルト変換等を用いて、Ｉ軸（Ｉｎ−ｐｈａｓｅ軸、実軸）データとＱ軸（Ｑｕａｄｒａｔｕｒｅ軸、虚軸）データを生成し、ＦＦＴ回路１１３に出力する。
ＦＦＴ（高速フーリエ変換）回路１１３は、Ｉ軸データおよびＱ軸データのそれぞれに高速フーリエ変換を行って、時間軸データから周波数軸データとし、プレデマッピング回路１１６ａに出力する。
プレデマッピング回路１１６ａは、ＦＦＴ回路１１３によりフーリエ変換されたデータを、Ｉ軸およびＱ軸データからデマッピングして、値を直接表すデータに変換し、周波数デインターリーブ回路１１４ａに出力する。
周波数デインターリーブ回路１１４ａは、プレデマッピング回路１１６ａから送られたデータに対して周波数インターリーブの逆処理を行い、時間デインターリーブ回路１１５ａに出力する。
時間デインターリーブ回路１１５ａは、周波数デインターリーブ回路１１４ａから送られたデータに対して時間インターリーブの逆処理を行い、ビット変換回路１１６ｂに出力する。
ビット変換回路１１６ｂは、時間デインターリーブされたデータを、変調方式に応じて２ビット、４ビットまたは６ビットのデータとする。
ビットデインターリーブ回路１１７は、ビット変換回路１１６ｂから送られたデータに対してビットインターリーブの逆処理を行い、ビタビ復号回路１１８に出力する。
ビタビ復号回路１１８は、ビットデインターリーブ回路１１７から送られたデータに対して、変調装置におけるバイトインターリーブとビットインターリーブの間に行われた畳込みの逆処理を行いつつ、誤りを訂正し、バイトデインターリーブ回路１１９に出力する。
バイトデインターリーブ回路１１９は、ビタビ復号回路１１８から送られたデータに対してバイトインターリーブの逆処理を行い、ＲＳ復号回路１２０に出力する。
ＲＳ（リードソロモン）復号回路１２０は、バイトデインターリーブ回路１１９から送られたデータに対して、変調装置におけるバイトインターリーブの前に行われたＲＳ符号化の逆処理を行いつつ誤りを訂正し、ＭＰＥＧデコード回路１２１に出力する。
ＭＰＥＧデコード回路１２１は、ＲＳ（Reed Solomon、リードソロモン）復号回路１２０から送られたデータに対して、ＭＰＥＧ方式による圧縮の逆処理を行ってデータを伸長し、デジタル／アナログ変換回路１２２に出力する。
デジタル／アナログ変換回路１２２は、ＭＰＥＧデコード回路１２１から送られたデータを、デジタル信号からアナログ信号に変換する。
こうして、ＯＦＤＭ方式で変調される前の映像信号および音声信号が、復調装置によって再生（復調）され、映像や音声を再現するために表示装置や音響装置等に出力される。
また、特許文献２には、時間デインターリーブを行う前に、Ｉ軸データとＱ軸データの２種類のデータを、１種類のビットデータに変換するプレデマッピングを行い、時間デインターリーブに必要なメモリ容量を削減する技術が開示されている。
特開２００１−３２０３４５号公報（公開日２００１年１１月１６日）
特開２００２−２１７８６１号公報（公開日２００２年８月２日）
しかしながら、特許文献１に開示されている従来のＯＦＤＭ方式の復調装置では、周波数デインターリーブおよび時間デインターリーブのために、大容量のメモリが必要であり、また、メモリへのアクセス回数が多いという問題がある。
特許文献１の復調装置の構成では、デインターリーブにおいて、データを一時的に記憶しておく必要がある。そのため、周波数デインターリーブ回路１１４ａ、時間デインターリーブ回路１１５ａ、ビットデインターリーブ回路１１７およびバイトデインターリーブ回路１１９が、それぞれメモリを備えている。
ところが、４種のインターリーブ（周波数インターリーブ、時間インターリーブ、ビットインターリーブ、バイトインターリーブ）のうち周波数インターリーブおよび時間インターリーブが対象とするデータの量は極めて大きい。
例えば、我が国の地上デジタル放送のための電波産業会の標準規格「ＡＲＩＢ ＳＴＤ−Ｂ３１ （１．０版）（地上デジタルテレビジョン放送の伝送方式）」によると、時間デインターリーブは、１３のセグメントを一まとまりとしてセグメントの順番を変えることにより、また、各セグメント内およびセグメント間でのキャリアの順番を変えることにより行われる。このため、時間デインターリーブを行う際には、１３のセグメントのデータを一時的に記憶する必要があり、時間デインターリーブ回路１１５ａに大容量のメモリを備えなければならない。また、周波数デインターリーブを行う際にも大量のデータを扱う必要があり、周波数デインターリーブにも大容量のメモリが必要である。そして、大容量のメモリを搭載する必要があるため、復調装置の小型化および低コスト化が困難となっている。
また、周波数デインターリーブおよび時間デインターリーブのために必要なデータ量が大きいことは、復調装置のメモリ回路を大規模化するだけでなく、メモリアクセス回数を増大させる結果となり、信頼性の低下、消費電力の増大を招く。
したがって、地上波デジタル放送等のようにＯＦＤＭ方式を用いて伝送される信号を受信するためのデジタル信号受信装置において、信頼性の向上、消費電力の低減を図るためには、このようなデインターリーブ処理に必要とされるデータをメモリに書き込む、あるいは読み出すためのメモリアクセス回数を削減することが必要である。特に、小型・軽量・低消費電力であることを要求される携帯機器においては、デインターリーブ処理に必要とされるデータのメモリアクセス回数を削減することがなおさら重要である。
ところで、上記の電波産業会の標準規格（ARIB STD-B31(1.0版)）によると、放送波の１部分だけを受信する部分受信が可能である。特に、携帯機器においては消費電力の観点から、部分受信専用復調装置を備えることが望ましいが、図９に示した特許文献１の方法では、周波数デインターリーブ用メモリおよび時間デインターリーブ用メモリへのメモリアクセス回数については何ら改善されていない。
また、特許文献２の技術は、時間デインターリーブに必要なメモリ容量を削減するためのものであるが、この技術によって削減できるメモリ容量は、まだまだ十分とは言えない。また、特許文献２の技術では、周波数デインターリーブ用メモリおよび時間デインターリーブ用メモリへのメモリアクセス回数については何ら改善することができない。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、直交周波数分割多重方式で伝送された部分受信信号の復調時における周波数デインターリーブ処理および時間デインターリーブ処理に必要なメモリの容量およびメモリアクセス回数を削減することにある。
本発明の周波数時間デインターリーブ回路は、上記の課題を解決するために、直交周波数分割多重方式で伝送された部分受信信号に対して、周波数デインターリーブおよび時間デインターリーブを行う周波数時間デインターリーブ回路であって、入力されるデータに対して各キャリア毎に時間デインターリーブのための遅延時間を挿入して出力する遅延手段を備え、上記各キャリアのデータを、周波数デインターリーブ前のキャリア順序ごとに上記遅延手段に入力し、上記遅延手段に入力された上記各キャリアのデータを、周波数デインターリーブ後のキャリア順序ごとに出力することを特徴としている。
また、本発明の周波数時間デインターリーブ回路は、上記遅延手段が、上記部分受信信号の１セグメント内においてデータとして用いられるキャリアの数と同数のシンボルバッファメモリからなり、上記各シンボルバッファメモリが、上記１セグメント内においてデータとして用いられるキャリアのうち、異なるキャリアのデータをそれぞれ時間デインターリーブするための遅延時間を挿入するものであって、上記各キャリアのデータを、周波数デインターリーブ前のキャリア順序ごとに、上記各キャリアのデータを時間デインターリーブするための遅延時間を挿入する上記シンボルバッファメモリにそれぞれ入力し、上記各シンボルバッファメモリに入力された上記各キャリアのデータを、周波数デインターリーブ後のキャリア順序ごとに出力する構成としてもよい。
また、本発明の周波数時間デインターリーブ回路は、上記周波数時間デインターリーブ回路に入力されるデータに同期して、０からｎｃ−１までの整数値からなるカウンタ値を０から昇順に出力するアドレスカウンタと、周波数デインターリーブ前のキャリア順序ごとに、上記各キャリアを入力する上記遅延手段を特定するための第１変換アドレスと、上記各キャリアのデータを出力する上記遅延手段を特定するための第２変換アドレスとを生成する変換アドレス生成手段とを備え、上記第１変換アドレスが、周波数デインターリーブ前のキャリア順序がｉ１＋１番目のキャリアをキャリア番号ｉ１とすると、周波数デインターリーブ前のキャリア番号を上記カウンタ値とした場合の値であり、上記第２変換アドレスが、周波数デインターリーブ後のキャリア順序がｉ２＋１番目のキャリアをキャリア番号ｉ２とすると、周波数デインターリーブ後のキャリア番号を上記カウンタ値とした場合の値であることを特徴としている。
また、本発明の周波数時間デインターリーブ回路は、周波数デインターリーブ前にキャリア番号ｉ１のキャリアが周波数デインターリーブ後にキャリア番号Ｆ１（ｉ１）に変換されるとすると、上記第１変換アドレスが（ｎｃ−１−Ｆ１（ｉ１））×５を９６で除算した余りの値であり、上記部分受信信号の１セグメント内においてデータとして用いるキャリアの総数をｎｃとすると、上記第２変換アドレスが、（ｎｃ−１−ｉ２）×５を９６で除算した余りの値であることを特徴としている。
また、本発明の復調装置は、上記の課題を解決するために、上記した周波数時間デインターリーブ回路を備えていることを特徴としている。
また、本発明の復調装置は、直交周波数分割方式の信号から抽出した直交座標値を、前記直交座標値に対応するビット情報に変換するデマッピング手段と、上記ビット情報に対して軟判定ビタビ復号を行うビタビ復号手段とを備えており、上記直交座標値に対応するビット情報への変換が、上記周波数時間デインターリーブ処理よりも前に行われ、上記デマッピング手段が、上記直交座標値の合計ビット長を、上記軟判定ビタビ復号のために必要なビット長とする構成としてもよい。
また、本発明の周波数時間デインターリーブ方法は、上記の課題を解決するために、直交周波数分割多重方式で伝送された部分受信信号に対して、周波数デインターリーブおよび時間デインターリーブを行う周波数時間デインターリーブ方法であって、上記部分受信信号に含まれる各キャリアのデータを、周波数デインターリーブ前のキャリア順序ごとに、上記各キャリアを時間デインターリーブするための遅延時間を挿入する遅延手段にそれぞれ入力し、上記遅延手段に入力された上記各キャリアのデータを、周波数デインターリーブ後のキャリア順序ごとに出力することを特徴としている。
本発明の周波数時間デインターリーブ回路は、以上のように、入力されるデータに対して各キャリア毎に時間デインターリーブのための遅延時間を挿入して出力する遅延手段を備え、上記各キャリアのデータを、周波数デインターリーブ前のキャリア順序ごとに上記遅延手段に入力し、上記遅延手段に入力された上記各キャリアのデータを、周波数デインターリーブ後のキャリア順序ごとに出力する。
上記の構成によれば、デランダマイズ前のキャリア順序ごとに上記遅延手段に入力されたデータが、時間デインターリーブされた上で、デランダマイズ後のキャリア順序で出力される。これにより、本発明の周波数デインターリーブ回路では、周波数デインターリーブと、時間デインターリーブとを、一括処理することが可能となる。
そして、周波数デインターリーブ（デランダマイズ）と時間デインターリーブとを一括処理することにより、周波数デインターリーブおよび時間デインターリーブを別々に行う場合に比べて、メモリへのアクセス回数を半分に削減することが可能となる。また、デインターリーブ用のメモリへのアクセス回数を削減することにより、低消費電力化を達成することができる。
また、上記遅延手段は、上記部分受信信号の１セグメント内においてデータとして用いられるキャリアの数と同数のシンボルバッファメモリからなり、上記各シンボルバッファメモリが、上記１セグメント内においてデータとして用いられるキャリアのうち、異なるキャリアのデータをそれぞれ時間デインターリーブするための遅延時間を挿入するものであってもよい。
この場合、上記各キャリアのデータを、周波数デインターリーブ前のキャリア順序ごとに、上記各キャリアのデータを時間デインターリーブするための遅延時間を挿入する上記シンボルバッファメモリにそれぞれ入力し、上記各シンボルバッファメモリに入力された上記各キャリアのデータを、周波数デインターリーブ後のキャリア順序ごとに出力することになる。
上記の構成によれば、上記各キャリアのデータを、上記各キャリアのデータを時間デインターリーブするための遅延時間を挿入する上記シンボルバッファメモリにそれぞれ入力ことにより、時間デインターリーブを確実に行うことができる。
そして、上記各キャリアのデータを、周波数デインターリーブ前のキャリア順序ごとに、上記シンボルバッファメモリに入力し、上記各シンボルバッファメモリに入力された上記各キャリアのデータを、周波数デインターリーブ後のキャリア順序ごとに出力することにより、周波数デインターリーブと時間デインターリーブとを一括処理することができる。
また、本発明の周波数時間デインターリーブ回路は、アドレスカウンタと、変換アドレス生成手段とを備える構成としてもよい。
この場合、上記アドレスカウンタは、上記周波数時間デインターリーブ回路に入力されるデータに同期して、０からｎｃ−１までの整数値からなるカウンタ値を０から昇順に出力する。そして、上記変換アドレス生成手段は、周波数デインターリーブ前のキャリア順序ごとに、上記各キャリアを入力する上記遅延手段を特定するための第１変換アドレスと、上記各キャリアのデータを出力する上記遅延手段を特定するための第２変換アドレスとを生成する。
なお、上記第１変換アドレスは、周波数デインターリーブ前のキャリア順序がｉ１＋１番目のキャリアをキャリア番号ｉ１とすると、周波数デインターリーブ前のキャリア番号を上記カウンタ値とした場合の値であり、上記第２変換アドレスは、周波数デインターリーブ後のキャリア順序がｉ２＋１番目のキャリアをキャリア番号ｉ２とすると、周波数デインターリーブ後のキャリア番号を上記カウンタ値とした場合の値である。
上記第１変換アドレスによれば、周波数デインターリーブ前のキャリア順序のデータに対して時間デインターリーブのために各キャリアのデータに挿入すべき遅延時間および当該遅延時間を挿入するための遅延手段を特定することができる。
また、上記第２変換アドレスによれば、時間デインターリーブ後の各キャリアのデータに対して挿入されているべき遅延時間および当該遅延時間を挿入するための遅延手段を特定することができる。
また、上記第２変換アドレスによれば、時間デインターリーブ後の各キャリアのデータに対して挿入されているべき遅延時間および当該遅延時間を挿入するための遅延手段を特定することができる。
したがって、上記第１変換アドレスおよび第２変換アドレスを用いて、各キャリアのデータを入力および出力する遅延手段を特定することにより、周波数デインターリーブおよび時間デインターリーブを適切に一括処理することが可能となる。
また、上記カウンタ値に対応する上記第１変換アドレスおよび上記第２変換アドレスを用いて、データを入力する遅延手段およびデータを出力する遅延手段を特定することにより、上記周波数時間デインターリーブ回路に入力されるデータに同期して、周波数デインターリーブおよび時間デインターリーブの一括処理を行うことが可能となる。
また、上記第１変換アドレスを（ｎｃ−１−Ｆ１（ｉ１））×５を９６で除算した余りの値とし、上記第２変換アドレスを、（ｎｃ−１−ｉ２）×５を９６で除算した余りの値としてもよい。
ここで、Ｆ１（ｉ１）は、周波数デインターリーブ前にキャリア番号ｉ１のキャリアが周波数デインターリーブ後にキャリア番号Ｆ１（ｉ１）に変換されることを表している。また、ｎｃは、上記部分受信信号の１セグメント内においてデータとして用いるキャリアの総数である。
ここで、Ｆ１（ｉ１）は、周波数デインターリーブ前にキャリア番号ｉ１のキャリアが周波数デインターリーブ後にキャリア番号Ｆ１（ｉ１）に変換されることを表している。また、ｎｃは、上記部分受信信号の１セグメント内においてデータとして用いるキャリアの総数である。
上記の構成によれば、上記第１変換アドレスによって、我が国の地上デジタル放送のための電波産業界の標準規格「ＡＲＩＢ ＳＴＤ−Ｂ３１（１．０版）」に従って変調された部分受信信号における、周波数デインターリーブ前のキャリア番号に係るキャリアのデータに対して時間デインターリーブのために挿入すべき遅延時間を特定することができる。また、上記第２変換アドレスによって、上記電波産業界の標準規格に従って変調された部分受信信号における、周波数デインターリーブ後のキャリア番号に係るキャリアのデータに対して時間デインターリーブのために挿入すべき遅延時間を特定することができる。
したがって、上記の構成によれば、上記電波産業界の標準規格に従って変調された部分受信信号に対して、周波数デインターリーブおよび時間デインターリーブを適切に施すことができる。
また、本発明の復調装置は、以上のように、上記した周波数時間デインターリーブ回路を備えている。
上記構成の復調装置によれば、周波数デインターリーブと時間デインタ−リーブとを一括処理することができ、周波数デインターリーブおよび時間デインターリーブに必要とされるメモリアクセス回数を削減した復調装置を提供することができる。
また、本発明の復調装置は、デマッピング手段と、ビタビ復号手段とを備える構成としてもよい。そして、この場合には、上記直交座標値に対応するビット情報への変換が、上記周波数時間デインターリーブ処理よりも前に行われ、上記デマッピング手段が、上記直交座標値の合計ビット長を、上記軟判定ビタビ復号のために必要なビット長とすることが好ましい。
上記の構成によれば、デマッピング手段において変換されるビット情報のビット長を、上記軟判定ビタビ復号のために必要なビット長、すなわちＱＰＳＫの場合に２ｎビット、１６ＱＡＭの場合に４ｎビット、６４ＱＡＭの場合に６ｎビット、とすることができる(ｎは任意の自然数)。したがって、上記直交座標値の合計ビット長をＮとすると、ＱＰＳＫの場合にＮ＞２ｎ、１６ＱＡＭの場合にＮ＞４ｎ、６４ＱＡＭの場合にＮ＞６ｎであれば、ビット情報のデータ量を削減することができる。
また、上記の構成では、このようなデマッピングが、周波数時間デインターリーブよりも前に行われるので、周波数時間デインターリーブを行うデータの総ビット数を減少させることができる。したがって、周波数時間デインターリーブのために用いられるメモリの容量をさらに削減することができる。
また、上記の構成では、このようなデマッピングが、周波数時間デインターリーブよりも前に行われるので、周波数時間デインターリーブを行うデータの総ビット数を減少させることができる。したがって、周波数時間デインターリーブのために用いられるメモリの容量をさらに削減することができる。
また、本発明の周波数時間デインターリーブ方法は、上記の課題を解決するために、上記各キャリアのデータを、周波数デインターリーブ前のキャリア順序ごとに、上記各キャリアを時間デインターリーブするための遅延時間を挿入する遅延手段にそれぞれ入力し、上記遅延手段に入力された上記各キャリアのデータを、周波数デインターリーブ後のキャリア順序ごとに出力する。
上記の構成によれば、デランダマイズ前のキャリア順序ごとに上記遅延手段に入力されたデータが、時間デインターリーブされた上でデランダマイズ後のキャリア順序で出力される。これにより、本発明の周波数デインターリーブ方法では、周波数デインターリーブと、時間デインターリーブとを、一括処理することが可能となる。
そして、周波数デインターリーブ（デランダマイズ）と時間デインターリーブとを一括処理することにより、周波数デインターリーブおよび時間デインターリーブを別々に行う場合に比べて、メモリへのアクセス回数を半分に削減することが可能となる。また、デインターリーブ用のメモリへのアクセス回数を削減することにより、低消費電力化を達成することができる。
本発明の一実施の形態について、図面を用いて詳細に説明する。
本実施の形態にかかる多重変調信号復調装置（本復調装置）は、ＯＦＤＭ方式を用いてデータの伝送を行う地上波デジタル放送を復調するためのものであり、アンテナや、表示装置、スピーカ（音響装置）といった他の装置とともに、地上波デジタル放送受信機に備えられるものである。
また、本復調装置は、放送波の１部分（部分受信信号）を受信するための地上波デジタル放送受信機に備えられる部分受信専用復調装置である。
本実施の形態にかかる多重変調信号復調装置（本復調装置）は、ＯＦＤＭ方式を用いてデータの伝送を行う地上波デジタル放送を復調するためのものであり、アンテナや、表示装置、スピーカ（音響装置）といった他の装置とともに、地上波デジタル放送受信機に備えられるものである。
また、本復調装置は、放送波の１部分（部分受信信号）を受信するための地上波デジタル放送受信機に備えられる部分受信専用復調装置である。
（本復調装置の構成）
図２は、本復調装置の構成を示す概略ブロック図である。
この図に示すように、本復調装置は、制御回路（制御手段）１０、チューナ１１、アナログ／デジタル変換回路１２、ＦＦＴ回路１３、デマッピング回路１６、周波数時間デインターリーブ回路１５、ビットデインターリーブ回路１７、ビタビ復号回路１８、バイトデインターリーブ回路１９、ＲＳ復号回路２０、ＭＰＥＧデコード回路２１、およびデジタル／アナログ変換回路２２からなる。
図２は、本復調装置の構成を示す概略ブロック図である。
この図に示すように、本復調装置は、制御回路（制御手段）１０、チューナ１１、アナログ／デジタル変換回路１２、ＦＦＴ回路１３、デマッピング回路１６、周波数時間デインターリーブ回路１５、ビットデインターリーブ回路１７、ビタビ復号回路１８、バイトデインターリーブ回路１９、ＲＳ復号回路２０、ＭＰＥＧデコード回路２１、およびデジタル／アナログ変換回路２２からなる。
制御回路１０は、本復調装置の全動作を制御する、本復調装置の中枢部である。すなわち、制御回路１０は、本復調装置に備えられる各構成要素を制御し、入力された信号を復調させるものである。
チューナ１１は、入力されたＲＦ信号から指定されたチャネルの周波数をダウンコンバートして、連続時間アナログ信号（アナログＩＦ(Intermediate Frequency，中間周波数）信号あるいはアナログベースバンド信号）とするものである。
アナログ／デジタル変換回路１２は、ＡＤ変換部とＩＱ検波部とから構成されている（ともに図示せず）。そして、ＡＤ変換部で、チューナ１１から入力される連続時間アナログ信号を離散時間デジタル信号に変換し、さらに、ＩＱ検波部で、ヒルベルト変換等を用いて、Ｉ軸（Ｉｎ−ｐｈａｓｅ軸、実軸）データとＱ軸（Ｑｕａｄｒａｔｕｒｅ軸、虚軸）データを生成する。
ＦＦＴ（高速フーリエ変換）回路１３は、アナログ／デジタル変換回路１２から入力されるデータに対して、Ｉ軸データとＱ軸データのそれぞれに高速フーリエ変換を行って、時間領域データを周波数領域データとするものである。
デマッピング回路１６は、Ｉ軸データおよびＱ軸データ（直交座標値）からデマッピングを行い、値を直接表すデータ（直交座標値に対応するビット情報）に変換するものである。
周波数時間デインターリーブ回路１５は、ＦＦＴ（高速フーリエ変換）回路１３から入力されるデータに対して、地上波デジタル放送の送信時に変調装置において行われる周波数インターリーブの逆処理と時間インターリーブの逆処理を一括して行うものである。
ビットデインターリーブ回路１７は、周波数時間デインターリーブ回路１５から入力されるデータに対して、変調装置において行なわれるビットインターリーブの逆処理を行うものである。
ビタビ復号回路１８は、ビットデインターリーブ回路１７から入力されるデータに対して、変調装置においてバイトインターリーブとビットインターリーブの間に行われる、畳込みの逆処理を行いつつ、誤りを訂正するものである。
バイトデインターリーブ回路１９は、ビタビ復号回路１８から入力されるデータに対して、変調装置において行なわれるバイトインターリーブの逆処理を行うものである。
ＲＳ（リードソロモン）復号回路２０は、バイトデインターリーブ回路１９から入力されるデータに対して、変調装置において行なわれるＲＳ符号化の逆処理を行いつつ、誤りを訂正するものである。
ＭＰＥＧデコード回路２１は、ＲＳ復号回路２０から入力されるデータに対して、変調装置において行なわれるＭＰＥＧ方式による圧縮の逆処理を行って、データを伸長するものである。
デジタル／アナログ変換回路２２は、ＭＰＥＧデコード回路２１から入力されるデータを、デジタル信号からアナログ信号に変換するものである。
デジタル／アナログ変換回路２２は、ＭＰＥＧデコード回路２１から入力されるデータを、デジタル信号からアナログ信号に変換するものである。
（本復調装置の動作）
図３は、本復調装置における復調処理の流れを示すフロー図である。この図に基づいて、本復調装置における復調処理の流れを説明する。
図３は、本復調装置における復調処理の流れを示すフロー図である。この図に基づいて、本復調装置における復調処理の流れを説明する。
まず、チューナ１１にＲＦ信号が入力されることにより、本復調装置における復調処理が開始される。なお、このＲＦ信号は、本復調装置とともに地上波デジタル放送受信機に備えられるアンテナによって捉えられたものである。
チューナ１１にＲＦ信号（部分受信信号）が入力されると、制御回路１０は、チューナ１１に、指定されたチャネルの周波数をＲＦ信号からダウンコンバートさせ、連続時間アナログ信号（アナログＩＦ信号あるいはアナログベースバンド信号）を生成させる（Ｓ１）。そして、この連続時間アナログ信号を、チューナ１１からアナログ／デジタル変換回路１２に出力させる。
なお、チャネルの指定は、図示しない操作入力部に対してユーザが行うようになっている。
なお、チャネルの指定は、図示しない操作入力部に対してユーザが行うようになっている。
次に、制御回路１０は、アナログ／デジタル変換回路１２を制御し、チューナ１１から入力された連続時間アナログ信号であるアナログＩＦ信号あるいはアナログベースバンド信号を、ＡＤ変換部で離散時間デジタル信号に変換させる（Ｓ２）。さらに、ＩＱ検波部で、ヒルベルト変換等を用いて、ＡＤ変換部で変換された離散時間デジタル信号に対して直交分離を行い、Ｉ軸（Ｉｎ−ｐｈａｓｅ軸、実軸）データとＱ軸（Ｑｕａｄｒａｔｕｒｅ軸、虚軸）データ（直交座標値）を生成させる（Ｓ３）。そして、このように生成したＩ軸データおよびＱ軸データを、アナログ／デジタル変換回路１２からＦＦＴ回路１３へ出力させる。
次に、制御回路１０は、ＦＦＴ（高速フーリエ変換）回路１３に、時間軸データ（時間領域におけるＩ軸データ（Ｉ１）およびＱ軸データ（Ｑ１））のそれぞれに対する高速フーリエ変換を実行させ、周波数軸データ（周波数領域におけるＩ軸データ（Ｉ２）およびＱ軸データ（Ｑ２））に変換させる（Ｓ４）。そして、この周波数領域データＩ２およびＱ２をＦＦＴ回路１３からデマッピング回路１６に出力させる。
次に、制御回路１０は、デマッピング回路１６を制御して、高速フーリエ変換後のデータをＩ軸データ（Ｉ２）およびＱ軸データ（Ｑ２）からデマッピングさせ、値を直接表すデータ（ビット情報）に変換させる（Ｓ５）。すなわち、制御回路１０は、デマッピング回路１６に直交座標値に対応するビット情報を生成させる。そして、制御回路１０は、変換したデータをデマッピング回路１６から周波数時間デインターリーブ回路１５に出力させる。
ここで、デマッピング回路１６に入力されたＩ軸データ（Ｉ２）とＱ軸データ（Ｑ２）は、変調装置においてマッピングされた際の変調方式に応じて、２ビット（ＱＰＳＫ）、４ビット（１６ＱＡＭ）または６ビット（６４ＱＡＭ）のデータに変換される。
したがって、周波数時間デインターリーブ回路１５に出力されるデータのワード長は２ビット（ＱＰＳＫ）、４ビット（１６ＱＡＭ）または６ビット（６４ＱＡＭ）のデータとなる。ただし、図２では、デマッピング回路１６において、Ｉ軸データ（Ｉ２）とＱ軸データ（Ｑ２）が、４ビットに変換される場合を図示している。なお、部分受信放送では６ビット（６４ＱＡＭ変調）は運用されないので、部分受信の場合には最大でも４ビット（１６ＱＡＭ変調）をデマッピングできればよい。
したがって、周波数時間デインターリーブ回路１５に出力されるデータのワード長は２ビット（ＱＰＳＫ）、４ビット（１６ＱＡＭ）または６ビット（６４ＱＡＭ）のデータとなる。ただし、図２では、デマッピング回路１６において、Ｉ軸データ（Ｉ２）とＱ軸データ（Ｑ２）が、４ビットに変換される場合を図示している。なお、部分受信放送では６ビット（６４ＱＡＭ変調）は運用されないので、部分受信の場合には最大でも４ビット（１６ＱＡＭ変調）をデマッピングできればよい。
すなわち、デマッピング回路１６は，入力された複素平面上の座標データ（キャリアシンボル）を、キャリアシンボルに割り当てられたビットデータに変換する。例えば、変調方式がＱＰＳＫ変調の場合には第１象限は「００」、第２象限は「１０」、第３象限は「１１」、第４象限は「０１」と定められている。ここで，各座標の値が０から１までの値に制限されているものとし、入力データとして実部（Ｉ軸座標値）＝０.８７５、虚部(Ｑ軸座標値)=０．７５３が与えられた場合、このデータは第１象限にあるので２ビットの出力値「００」が出力される。なお、１６ＱＡＭ変調の場合には各象限をさらに４つの領域に分割し、どの領域のデータが入力されたかを判定するので，４ビットの値が出力されることになる。
次に、制御回路１０は、周波数時間デインターリーブ回路１５を制御し、デマッピング後のデータに対して、変調装置において行なわれた周波数インターリーブの逆処理と時間インターリーブの逆処理と一まとめに処理する一括処理（周波数時間デインターリーブ）を行わせる（Ｓ６）。そして、周波数時間デインターリーブされたデータを、周波数時間デインターリーブ回路１５からビットデインターリーブ回路１７に出力させる。
本復調装置では、この周波数時間デインターリーブ回路１５において、周波数デインターリーブと時間デインターリーブを一括処理することにより、周波数デインターリーブおよび時間デインターリーブに必要なメモリの容量を大幅に削減することが可能となっている。なお、周波数時間デインターリーブ回路１５および周波数時間デインターリーブ回路１５における処理の詳細については、後で詳しく説明する。
次に、制御回路１０は、ビットデインターリーブ回路１７を制御し、周波数時間デインターリーブ後のデータに対して、変調装置において行なわれたビットインターリーブの逆処理（ビットデインターリーブ）を行わせる（Ｓ７）。そして、この処理によって得られたデータを、ビットデインターリーブ回路１７からビタビ復号回路１８に出力させる。
次に、制御回路１０は、ビタビ復号回路１８を制御し、ビットデインターリーブ回路１７から入力されたデータに対して、変調装置においてバイトインターリーブとビットインターリーブの間に行われた畳込みの逆処理を行わせつつ、誤りを訂正させる（ビタビ復号させる）（Ｓ８）。そして、この処理によって得られたデータをビタビ復号回路１８からバイトデインターリーブ回路１９に出力させる。
次に、制御回路１０は、バイトデインターリーブ回路１９を制御し、ビタビ復号回路１８から入力されたデータに対して、変調装置において行なわれたバイトインターリーブの逆処理（バイトデインターリーブ）を行わせる（Ｓ９）。そして、この処理によって得られたデータをバイトデインターリーブ回路１９からＲＳ復号回路２０に出力させる。
その後、制御回路１０は、ＲＳ復号回路２０を制御し、バイトデインターリーブ回路１９から入力されたデータに対して、変調装置においてバイトインターリーブの前に行われたＲＳ符号化の逆処理を行わせつつ、誤りを訂正させる（ＲＳ復号させる）（Ｓ１０）。そして、この処理によって得られたデータを、ＲＳ復号回路２０からＭＰＥＧデコード回路２１に出力させる。
次に、制御回路１０は、ＭＰＥＧデコード回路２１を制御し、ＲＳ復号回路２０から入力されたデータに対して、変調装置において行われたＭＰＥＧ方式による圧縮の逆処理（ＭＰＥＧデコード）を行って、データを伸長させる（Ｓ１１）。そして、この処理によって得られたデータをＭＰＥＧデコード回路２１からデジタル／アナログ変換回路２２に出力させる。
そして、制御回路１０は、デジタル／アナログ変換回路２２を制御し、ＭＰＥＧデコード回路２１から入力されたデータを、デジタル信号からアナログ信号に変換させる（Ｓ１２）。さらに、制御回路１０は、このように作成したアナログ信号を、デジタル／アナログ変換回路２２から図示しない映像・音声等の出力装置に出力させる。
こうして、ＯＦＤＭ方式で変調される前の映像信号および音声信号が、本復調装置によって再生（復調）され、映像や音声を再現するために表示装置および音響装置に出力される。
こうして、ＯＦＤＭ方式で変調される前の映像信号および音声信号が、本復調装置によって再生（復調）され、映像や音声を再現するために表示装置および音響装置に出力される。
（周波数時間デインターリーブ回路１５）
ここで、本復調装置の周波数時間デインターリーブ回路１５における周波数時間デインターリーブ処理について説明する。前述のように、周波数時間デインターリーブは、地上波デジタル放送の送信局側の変調装置において施された周波数インターリーブおよび時間インターリーブの逆変換を、一括処理するものである。
ここで、本復調装置の周波数時間デインターリーブ回路１５における周波数時間デインターリーブ処理について説明する。前述のように、周波数時間デインターリーブは、地上波デジタル放送の送信局側の変調装置において施された周波数インターリーブおよび時間インターリーブの逆変換を、一括処理するものである。
（周波数インターリーブおよび周波数デインターリーブ）
まず、地上波デジタル放送の送信局側の変調装置における周波数インターリーブについて説明する。図４は、変調装置に備えられる周波数インターリーブ回路の構成例を示している。
まず、地上波デジタル放送の送信局側の変調装置における周波数インターリーブについて説明する。図４は、変調装置に備えられる周波数インターリーブ回路の構成例を示している。
この図に示した周波数インターリーブ回路は、前述の標準規格(ARIB STD-B31 (1.0版))に則って周波数インターリーブを行うものである。したがって、本復調装置においては、この周波数インターリーブ回路における周波数インターリーブ処理の逆処理を行うことになる。
この周波数インターリーブ回路は、セグメント分割回路３０２、部分受信部３０６、差動変調部３０７、同調変調部３０８からなる。
そして、部分受信部３０６は、セグメント内キャリアローテーション回路３０３ａ、セグメント内キャリアランダマイズ回路３０４ａからなる。
また、差動変調部３０７は、セグメント間インターリーブ回路３０９ｂ、セグメント内キャリアローテーション回路３０３ｂ、セグメント内キャリアランダマイズ回路３０４ｂからなる。
そして、差動変調部３０７は、セグメント間インターリーブ回路３０９ｃ、セグメント内キャリアローテーション回路３０３ｃ、セグメント内キャリアランダマイズ回路３０４ｃからなる。
そして、部分受信部３０６は、セグメント内キャリアローテーション回路３０３ａ、セグメント内キャリアランダマイズ回路３０４ａからなる。
また、差動変調部３０７は、セグメント間インターリーブ回路３０９ｂ、セグメント内キャリアローテーション回路３０３ｂ、セグメント内キャリアランダマイズ回路３０４ｂからなる。
そして、差動変調部３０７は、セグメント間インターリーブ回路３０９ｃ、セグメント内キャリアローテーション回路３０３ｃ、セグメント内キャリアランダマイズ回路３０４ｃからなる。
この周波数インターリーブ回路における、処理の流れを説明する。
まず、入力データ３０１が、セグメント分割回路３０２にキャリア毎に入力されると、セグメント分割回路３０２が入力データ３０１を、セグメント毎に分割し、部分受信部３０６、差動変調部３０７、同期変調部３０８のいずれかに送る。
ここで、セグメントとは、周波数スペクトルに割り当てられたデータの単位である。アナログテレビジョン放送では、１つのチャンネルに周波数スペクトル上で６ＭＨｚの帯域幅を使用している。これに対して、デジタル地上波放送では、同じ６ＭＨｚの帯域幅を１４等分して１４個のセグメントとし、このうち１３個のセグメントを使用する。なお、残りの１つのセグメントは、隣接する周波数帯域との隙間を空けるために用いる。また、部分受信では、この１３個のセグメントのうち、１つのセグメントのみが用いられる。
また、各セグメントは、周波数スペクトルに割り当てられたデータの最小単位であるキャリアに分割される。各セグメントを構成するキャリアの数は、前述の標準規格（ARIB STD-B31 (1.0版)）に規定されている、Ｍｏｄｅ１からＭｏｄｅ３までの３種類のモードに応じて定められている。例えば、Ｍｏｄｅ１では１セグメントを１０８個のキャリアに分割し、このうち９６個のキャリアをデータとして用いる。
なお、１セグメント内に含まれる、データとして用いられるキャリアの数をキャリア総数ｎｃという。このキャリア総数ｎｃは、前述の標準規格（ARIB STD-B31 (1.0版)）では、Ｍｏｄｅ１では上記したように９６であり、Ｍｏｄｅ２では１９２、Ｍｏｄｅ３では３８４と規定されている。
なお、１セグメント内に含まれる、データとして用いられるキャリアの数をキャリア総数ｎｃという。このキャリア総数ｎｃは、前述の標準規格（ARIB STD-B31 (1.0版)）では、Ｍｏｄｅ１では上記したように９６であり、Ｍｏｄｅ２では１９２、Ｍｏｄｅ３では３８４と規定されている。
差動変調部３０７は、セグメント分割回路３０２からの入力データに対して、セグメント間インターリーブ回路３０９ｂでセグメント間インターリーブを施した後、セグメント内キャリアローテーション回路３０３ｂでセグメント内キャリアローテーションを施し、セグメント内キャリアランダマイズ回路３０４ｂでセグメント内キャリアランダマイズを施したデータを、出力データ３０５ｂとして出力する。
同様に、同期変調部３０８は、セグメント分割回路３０２からの入力データに対して、セグメント間インターリーブ回路３０９ｃでセグメント間インターリーブを施した後、セグメント内キャリアローテーション回路３０３ｃでセグメント内キャリアローテーションを施し、セグメント内キャリアランダマイズ回路３０４ｃでセグメント内キャリアランダマイズを施したデータを、出力データ３０５ｂとして出力する。
一方、部分受信の場合には１つのセグメントだけを扱うので、部分受信部３０６においては、セグメント分割回路３０２からの入力データに対するセグメント間インターリーブは施されない。したがって、部分受信部３０６は、セグメント内キャリアローテーション回路３０３ａおよびセグメント内キャリアランダマイズ回路３０４ａで、セグメント分割回路３０２からの入力データに対して、セグメント内キャリアローテーションおよびセグメント内キャリアランダマイズを施し、出力データ（部分受信信号）３０５ａとして出力すればよいことになる。
ところが、部分受信の場合、以下に説明するように、セグメント内キャリアローテーションの前後でキャリア位置が変化しない。このため、部分受信部３０６では、実際には、セグメント内キャリアランダマイズのみが行われる。
ところが、部分受信の場合、以下に説明するように、セグメント内キャリアローテーションの前後でキャリア位置が変化しない。このため、部分受信部３０６では、実際には、セグメント内キャリアランダマイズのみが行われる。
ここで、セグメント内キャリアローテーション回路３０３ａ〜３０３ｃで施される、セグメント内キャリアローテーションについて説明する。図５（ａ）および（ｂ）は、セグメント内キャリアローテーションの例を示す模式図である。
上記したように、前述の標準規格（ARIB STD-B31 (1.0版)）では、Ｍｏｄｅ１からＭｏｄｅ３までの３種類のモードが定められており、図５（ａ）および（ｂ）はＭｏｄｅ１の場合の例である。なお、Ｍｏｄｅ１では１セグメント内でデータとして用いられるキャリア数は９６キャリアで、この９６個の各キャリアにはキャリア番号０から９５が割り振られる。
上記したように、前述の標準規格（ARIB STD-B31 (1.0版)）では、Ｍｏｄｅ１からＭｏｄｅ３までの３種類のモードが定められており、図５（ａ）および（ｂ）はＭｏｄｅ１の場合の例である。なお、Ｍｏｄｅ１では１セグメント内でデータとして用いられるキャリア数は９６キャリアで、この９６個の各キャリアにはキャリア番号０から９５が割り振られる。
図５（ａ）および（ｂ）において、「Ｓ'ｉ，ｊ，ｋ」は、ｊ＋１番目のシンボル（シンボル番号ｊ）におけるｋ＋１番目のセグメント（セグメント番号ｋ）のｉ＋１番目のキャリア（キャリア番号ｉ）を表している。
ここで、シンボルとは、時間軸方向に対する最小単位である。すなわち、各キャリアは、時間軸方向に対して、このシンボル単位でデータが変化する。なお、本復調装置では、個々のキャリアを１つずつ処理するのではなく、全てのキャリアをまとめたデータをシンボル期間ごとに処理するようになっている。
ここで、シンボルとは、時間軸方向に対する最小単位である。すなわち、各キャリアは、時間軸方向に対して、このシンボル単位でデータが変化する。なお、本復調装置では、個々のキャリアを１つずつ処理するのではなく、全てのキャリアをまとめたデータをシンボル期間ごとに処理するようになっている。
図５（ａ）は、セグメント内キャリアローテーション前後の各キャリアの位置をそれぞれ示している。すなわち、図５（ａ）の上部は、セグメント内キャリアローテーション前の、各キャリアの位置を表しており、図５（ａ）の下部は、セグメント内キャリアローテーション後の、各キャリアの位置を表している。この図に示したように、セグメント内キャリアローテーション前のキャリア「Ｓ'ｉ，ｊ，ｋ」の順序は、「Ｓ’（ｋ ｍｏｄ ９６），ｊ，ｋ」、「Ｓ’（ｋ＋１ ｍｏｄ ９６），ｊ，ｋ」、「Ｓ’（ｋ＋２ ｍｏｄ ９６），ｊ，ｋ」、・・・・、「Ｓ’（ｋ＋９５ ｍｏｄ ９６）」の順に並び替えられる（変換される）。ここで、ｋ ｍｏｄ ９６はｋを９６で割った時の余りを求める演算である。
図５（ｂ）は、ｋ＝３の場合のセグメント内キャリアローテーション前後における各キャリアの順序を示している。すなわち、図５（ａ）の上部は、ｋ＝３の場合の、セグメント内キャリアローテーション前の各キャリアの位置を表しており、図５（ａ）の下部は、ｋ＝３の場合の、セグメント内キャリアローテーション後の各キャリアの位置を表している。
この図に示したように、セグメント番号３のセグメントでは、セグメント内キャリアローテーションによって、キャリア番号を３個だけ巡回的にずらされる。すなわち、ｋ＝３の場合、１番目〜３番目のキャリアが、それぞれ９４番目〜９６番目とされ、４番目〜９６番目のキャリアが、それぞれ１番目〜９３番目となるように、各キャリアの順序が巡回的にずらされる。
なお、モード（Ｍｏｄｅ）が異なると１セグメント内に含まれるキャリア総数が異なるが基本的な処理は図５（ａ）および（ｂ）に示したＭｏｄｅ１の場合と同じである。すなわち、セグメント番号ｋのセグメントではキャリア番号をｋ個だけ巡回的にずらす処理が行われる。
ここで、部分受信の場合は、上記したように、１つのセグメント（セグメント番号ｋ＝０）のみを使用するので、キャリアローテーション後もキャリア位置は変化しない。この結果、部分受信部３０６では、セグメント内キャリアランダマイズのみが行われることになる。すなわち、本復調装置は部分受信専用復調装置であるため、本復調装置における周波数デインターリーブはセグメント内キャリアデランダマイズのみを行うことになる。
図６は、本復調装置における周波数時間デインターリーブの概念を示す説明図である。この図に示すように、本復調装置における周波数時間デインターリーブは、周波数時間デインターリーブとしてのセグメント内キャリアデランダマイズと、時間デインターリーブとを行うことになる。
次に、セグメント内キャリアデランダマイズ（以下、デランダマイズという）について説明する。デランダマイズは図４に示した周波数インターリーブ回路に備えられているセグメント内キャリアランダマイズ回路３０４ａ〜３０４ｃで行われる、セグメント内キャリアランダマイズ（以下、ランダマイズという）の逆変換である。
前記規格（ARIB STD-B31(1.0版)）で規定されている、Ｍｏｄｅ１についてのランダマイズの変換表（ランダマイズ変換表）、および、その逆変換であるデランダマイズの変換表（デランダマイズ変換表）をそれぞれ表１と表２に示す。
なお、表中のｉ２は、ランダマイズ前のキャリア番号を表し、ｉ１はランダマイズ後のキャリア番号を表す。デランダマイズでは、キャリア毎にデータを処理する。このため、キャリア番号は入出力の順序をも表している。例えば、表１では、１番目にランダマイズ手段（図示せず）に入力されたキャリア番号０のキャリアが、ランダマイズ後にはキャリア番号８０に変換され、上記ランダマイズ手段から８１番目に出力される。
また、デランダマイズとは、送信局側の変調装置において表１に示したランダマイズ変換表に基づいて出力の順序を入れ替えられたデータを、表２に示したデランダマイズ表に基づいて元の順序に戻す処理である。なお、表３と表４に、前記規格（ARIB STD-B31(1.0版)）で規定されている、Ｍｏｄｅ２およびＭｏｄｅ３のデランダマイズ表をそれぞれ示す。
前記規格（ARIB STD-B31(1.0版)）では、これらのデランダマイズ表に従って、デランダマイズ前にキャリア番号ｉ１であったデータはキャリア番号ｉ２に変換しなければならない。そして、ｉ１からｉ２への変換は１対１の写像であるから、この写像を記号Ｆ１で表すと、下式（１）が成り立つ。
デランダマイズ：
ｉ２＝Ｆ１（ｉ１） ・・・（１）
（時間インターリーブおよび時間デインターリーブ）
次に、時間インターリーブについて説明する。
時間インターリーブでは、ランダマイズで順序を並べ替えられたキャリアを、各セグメント内においてシンボルバッファに一旦記憶した上で、時間をずらして出力する処理が行われる。すなわち、各キャリアのデータは、各キャリアを時間デインターリーブするための遅延シンボル数（遅延時間、遅延バッファ）が挿入されて出力される。
デランダマイズ：
ｉ２＝Ｆ１（ｉ１） ・・・（１）
（時間インターリーブおよび時間デインターリーブ）
次に、時間インターリーブについて説明する。
時間インターリーブでは、ランダマイズで順序を並べ替えられたキャリアを、各セグメント内においてシンボルバッファに一旦記憶した上で、時間をずらして出力する処理が行われる。すなわち、各キャリアのデータは、各キャリアを時間デインターリーブするための遅延シンボル数（遅延時間、遅延バッファ）が挿入されて出力される。
上記のように、本復調装置におけるデランダマイズ前後のキャリア番号をそれぞれｉ１,ｉ２で表す場合、変調装置におけるランダマイズは時間インターリーブよりも後に行われるので、時間インターリーブ時のキャリア番号はｉ２で表される。すなわち、変調装置からは、時間インターリーブ後に、ランダマイズによってキャリア番号がｉ２からｉ１に変換されたデータが送信される。
変調装置における時間インターリーブでは、キャリア番号ｉ２のデータには、下式（２）のように定義したｍ１（ｉ２）を用いて、下式（３）で表されるＤ１（ｉ２）の長さの遅延量（遅延シンボル数）が挿入されている。
ｍ１（ｉ２）＝（ｉ２×５） ｍｏｄ ９６ ・・・（２）
Ｄ１（ｉ２）＝Ｉ×ｍ１（ｉ２） ・・・（３）
ここで、Ｉはインターリーブ長と呼ばれる、変調装置において外部から与えられる変数であり、０、２、４、８、１６のいずれかの値をとる。デジタル地上放送の場合、放送局がこのインターリーブ長Ｉの値を設定し、設定した値を放送電波に乗せて送信する。したがって、受信側では、受信した放送電波から読み取ったインターリーブ長Ｉに基づいて、時間インターリーブを行うことになる。
Ｄ１（ｉ２）＝Ｉ×ｍ１（ｉ２） ・・・（３）
ここで、Ｉはインターリーブ長と呼ばれる、変調装置において外部から与えられる変数であり、０、２、４、８、１６のいずれかの値をとる。デジタル地上放送の場合、放送局がこのインターリーブ長Ｉの値を設定し、設定した値を放送電波に乗せて送信する。したがって、受信側では、受信した放送電波から読み取ったインターリーブ長Ｉに基づいて、時間インターリーブを行うことになる。
表５は、Ｍｏｄｅ２、Ｉ＝２の場合の、時間インターリーブの一例を示している。
表５における一行目（１番上の行）は、各キャリアに挿入される遅延シンボル数を示し、２行目は、キャリア番号を示している。また、３行目以下の１列目（１番左の列）は、時間インターリーブ後のシンボル番号、２列目以降は、時間インターリーブ前のシンボル番号を示している。
すなわち、表５は、時間インターリーブ回路（図示せず）に入力されたデータのキャリア番号と、各キャリアに挿入される遅延シンボル数との関係、および各キャリアにおける時間インターリーブ前後のシンボル番号の関係を示している。なお、各キャリアに挿入される遅延シンボル数は、上式（２）および（３）から求められる。
表５における一行目（１番上の行）は、各キャリアに挿入される遅延シンボル数を示し、２行目は、キャリア番号を示している。また、３行目以下の１列目（１番左の列）は、時間インターリーブ後のシンボル番号、２列目以降は、時間インターリーブ前のシンボル番号を示している。
すなわち、表５は、時間インターリーブ回路（図示せず）に入力されたデータのキャリア番号と、各キャリアに挿入される遅延シンボル数との関係、および各キャリアにおける時間インターリーブ前後のシンボル番号の関係を示している。なお、各キャリアに挿入される遅延シンボル数は、上式（２）および（３）から求められる。
例えば、キャリア番号１では、入力時にシンボル番号０に含まれていたデータが、出力時には遅延シンボル数１０だけ遅延されてシンボル番号１０のシンボルに含まれて出力される。同様に、キャリア番号１において、入力時にシンボル番号７に含まれていたデータは、出力時には遅延シンボル数１０だけ遅延されてシンボル番号１７のシンボルに含まれて出力される。
また、例えば、キャリア番号２０では、入力時にシンボル番号０に含まれていたデータが、出力時には８シンボル遅延されてシンボル番号８のシンボルに含まれて出力され、入力時にシンボル番号１に含まれていたデータは、出力時には８シンボル遅延されてシンボル番号９のシンボルに含まれて出力される。
また、例えば、キャリア番号２０では、入力時にシンボル番号０に含まれていたデータが、出力時には８シンボル遅延されてシンボル番号８のシンボルに含まれて出力され、入力時にシンボル番号１に含まれていたデータは、出力時には８シンボル遅延されてシンボル番号９のシンボルに含まれて出力される。
次に、通常の復調装置で行われる時間デインターリーブについて説明する。時間デインターリーブは、時間インターリーブの逆処理を行う。すなわち、送信装置における時間インターリーブによってシンボル番号が入れ替えられたデータを、元のシンボル番号順に並べ替える処理を行う。このために、デランダマイズで順序を並べ替えた（ランダマイズ前の順序に戻した）キャリアを、各セグメント内においてシンボルバッファに一旦記憶した上で、時間をずらして出力する処理が行われる。
具体的には、デランダマイズ後のキャリア番号ｉ２のデータに、下式（６）によって表される遅延量Ｄ２（ｉ２）の遅延シンボル数を挿入して（遅延シンボル数Ｄ２（ｉ２）に相当する遅延時間だけずらして）出力する。
ここで、下式（６）におけるｍ２（ｉ２）は、下式（５）によって定義される値である。なお、以下の説明では、遅延シンボル数を特徴付けている値ｍ２（ｉ２）をシンボルバッファ係数と呼ぶ。また、下式（５）におけるＦ２（ｉ２）は、下式（４）のように定義される写像Ｆ２によって変換された値である。
ここで、下式（６）におけるｍ２（ｉ２）は、下式（５）によって定義される値である。なお、以下の説明では、遅延シンボル数を特徴付けている値ｍ２（ｉ２）をシンボルバッファ係数と呼ぶ。また、下式（５）におけるＦ２（ｉ２）は、下式（４）のように定義される写像Ｆ２によって変換された値である。
Ｆ２（ｉ２）＝（ｎｃ−１−ｉ２） ・・・（４）
ｍ２（ｉ２）＝（Ｆ２（ｉ２）×５） ｍｏｄ ９６・・・（５）
Ｄ２（ｉ２）＝Ｉ×ｍ２（ｉ２） ・・・（６）
ここで、ｎｃは１セグメント内においてデータとして用いられるキャリアの総数であり、Ｍｏｄｅによって値が決まる。ｎｃはＭｏｄｅ１では９６、Ｍｏｄｅ２では１９２、Ｍｏｄｅ３では３８４である。
ｍ２（ｉ２）＝（Ｆ２（ｉ２）×５） ｍｏｄ ９６・・・（５）
Ｄ２（ｉ２）＝Ｉ×ｍ２（ｉ２） ・・・（６）
ここで、ｎｃは１セグメント内においてデータとして用いられるキャリアの総数であり、Ｍｏｄｅによって値が決まる。ｎｃはＭｏｄｅ１では９６、Ｍｏｄｅ２では１９２、Ｍｏｄｅ３では３８４である。
例えば、表５に示したような時間インターリーブが施されたデータに対して時間デインターリーブを行う場合、時間デインターリーブ前のキャリア番号０における各シンボル番号のデータに挿入する遅延シンボル数は、上式（４）〜（６）にｎｃ＝１９２およびｉ２＝０を代入することにより１８２シンボルとなる。同様に、キャリア番号１における各シンボル番号のデータに挿入する遅延シンボル数は、１７２となる。
ここで、時間デインターリーブにおいて、キャリア番号１のデータに挿入する遅延シンボル数は、キャリア番号０のデータに挿入する遅延シンボル数よりも１０（＝１７２−１８２）シンボル少ない。一方、変調装置における時間インターリーブで、キャリア番号１のデータに対して挿入した遅延シンボル数「１０」は、キャリア番号０のデータに対して挿入した遅延シンボル数「０」よりも１０シンボル多い。
したがって、各キャリアに含まれるデータについて、上記のような時間デインターリーブを行うことにより、時間インターリーブ前のシンボル番号（シンボル順序）に変換することができる。
ここで、時間デインターリーブにおいて、キャリア番号１のデータに挿入する遅延シンボル数は、キャリア番号０のデータに挿入する遅延シンボル数よりも１０（＝１７２−１８２）シンボル少ない。一方、変調装置における時間インターリーブで、キャリア番号１のデータに対して挿入した遅延シンボル数「１０」は、キャリア番号０のデータに対して挿入した遅延シンボル数「０」よりも１０シンボル多い。
したがって、各キャリアに含まれるデータについて、上記のような時間デインターリーブを行うことにより、時間インターリーブ前のシンボル番号（シンボル順序）に変換することができる。
図７は、前記規格書（ARIB STD-B31(1.0版)）に定められたセグメント内時間デインターリーブ回路の概略構成を示している。この図に示すように、セグメント内時間デインターリーブ回路には、入力されるキャリア総数に応じた数のシンボルバッファメモリが備えられている。そして、これらのシンボルバッファメモリは、入力されたデータに対して、それぞれ異なる遅延シンボル数を挿入して出力するようになっている。
上記したように、デランダマイズ前のキャリア番号ｉ１のデータはデランダマイズ後にはキャリア番号ｉ２に変換されるので、図７のセグメント内時間デインターリーブ回路に入力されるデータの番号（０,・・・,ｎｃ−３,ｎｃ−２,ｎｃ−１）はデランダマイズ後のキャリア番号ｉ２である。
また、図７に記載した各シンボルバッファメモリおけるＩ×ｍｎｃ−１,・・・,Ｉ×ｍ２,Ｉ×ｍ１,Ｉ×ｍ０は、各シンボルバッファメモリが、入力されたデータに対して挿入する遅延シンボル数を表している。すなわち、図７では、シンボルバッファ係数ｍ２（ｉ２）をｍｎｃ−１−ｉ２で表すことにより遅延シンボル数Ｄ２（ｉ２）を、Ｉ×ｍｎｃ−１,・・・,Ｉ×ｍ２,Ｉ×ｍ１,Ｉ×ｍ０として表している。
また、図７に記載した各シンボルバッファメモリおけるＩ×ｍｎｃ−１,・・・,Ｉ×ｍ２,Ｉ×ｍ１,Ｉ×ｍ０は、各シンボルバッファメモリが、入力されたデータに対して挿入する遅延シンボル数を表している。すなわち、図７では、シンボルバッファ係数ｍ２（ｉ２）をｍｎｃ−１−ｉ２で表すことにより遅延シンボル数Ｄ２（ｉ２）を、Ｉ×ｍｎｃ−１,・・・,Ｉ×ｍ２,Ｉ×ｍ１,Ｉ×ｍ０として表している。
これにより、例えば、表５に示したような時間インターリーブが施されたデータに対して時間デインターリーブを行う場合、時間デインターリーブ前にキャリア番号０のデータは、Ｉ×ｍｎｃ−１シンボルバッファメモリに入力され、１８２（＝Ｄ２（０））シンボルの遅延シンボル数が挿入されて出力される。
同様に、時間デインターリーブ前にキャリア番号１のデータは、Ｉ×ｍｎｃ−２シンボルバッファメモリに入力され、１７２（＝Ｄ２（１））シンボルの遅延シンボル数が挿入されて出力される。
同様に、時間デインターリーブ前にキャリア番号１のデータは、Ｉ×ｍｎｃ−２シンボルバッファメモリに入力され、１７２（＝Ｄ２（１））シンボルの遅延シンボル数が挿入されて出力される。
なお、各キャリアにおけるシンボル番号は、時間デインターリーブによって遅延シンボル数に相当する時間だけ巡回的にずらされるが、各シンボルの入力順序と出力順序は変わらない。つまり、各キャリアにおいて、最初にシンボルバッファメモリに入力されたデータが、最初に出力される。例えば、表５の例におけるキャリア番号１に含まれる各シンボル番号のデータは、入力されたデータを１０シンボルに相当する時間だけ遅延させて出力するＩ×ｍｎｃ−２シンボルバッファメモリに蓄えられ、入力された順序と同じ順序で出力される。したがって、時間デインターリーブ回路に備えられるシンボルバッファメモリは、入力されたデータを、入力された順序と同じ順序で出力するＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ−Ｆｉｒｓｔ−Ｏｕｔ、先入れ先出し）メモリとなる。
図７に示したセグメント内時間デインターリーブ回路では、このように、入力されたデータに対して、それぞれ異なるシンボルバッファを挿入して出力する、入力されるキャリア総数に応じた数のシンボルバッファメモリを備えている。そして、各キャリアのデータを、キャリア番号毎に、適切なシンボルバッファメモリに入力することにより、時間デインターリーブを行うことが可能となっている。
（周波数時間デインターリーブ回路１５の構成）
次に、本復調装置の周波数時間デインターリーブ回路１５ついて説明する。
本復調装置における周波数時間デインターリーブ回路１５は、上述したデランダマイズと時間デインターリーブとを一括処理するものである。
次に、本復調装置の周波数時間デインターリーブ回路１５ついて説明する。
本復調装置における周波数時間デインターリーブ回路１５は、上述したデランダマイズと時間デインターリーブとを一括処理するものである。
図１に、本復調装置における周波数時間デインターリーブ回路１５の概略構成例を示す。
この図に示すように、本復調装置の周波数時間デインターリーブ回路１５は、アドレスカウンタ１００２、アドレスバス１００３、ルックアップテーブル（変換アドレス生成手段）１００４、アドレスバス１００５、アドレスバス１００６、セレクタ１００７、デコーダ１００８、メモリ（遅延手段）１０１３、データバス１００９、セレクタ１０１０で構成されている。そして、セレクタ１０１０には、入力データ線１００１および出力データ線１０１１が接続されている。なお、この周波数デインターリーブ回路１５における各構成要素は、本復調装置に備えられている制御回路１０によって、制御されるようになっている。
この図に示すように、本復調装置の周波数時間デインターリーブ回路１５は、アドレスカウンタ１００２、アドレスバス１００３、ルックアップテーブル（変換アドレス生成手段）１００４、アドレスバス１００５、アドレスバス１００６、セレクタ１００７、デコーダ１００８、メモリ（遅延手段）１０１３、データバス１００９、セレクタ１０１０で構成されている。そして、セレクタ１０１０には、入力データ線１００１および出力データ線１０１１が接続されている。なお、この周波数デインターリーブ回路１５における各構成要素は、本復調装置に備えられている制御回路１０によって、制御されるようになっている。
アドレスカウンタ１００２は、制御回路１０からの指示に応じ、入力データに同期して０からｎｃ−１までの整数値からなるカウンタ値を生成し、アドレスバス１００３に出力するものである。
アドレスバス１００３は、アドレスカウンタ１００２からの出力をルックアップテーブル１００４に伝達する伝送路である。
アドレスバス１００３は、アドレスカウンタ１００２からの出力をルックアップテーブル１００４に伝達する伝送路である。
ルックアップテーブル１００４は、アドレスカウンタ１００２からアドレスバス１００３を介して入力されたカウンタ値に応じて、後述する２つのシンボルバッファ係数を、アドレスバス１００５および１００６にそれぞれ出力するものである。
アドレスバス１００５およびアドレスバス１００６は、ルックアップテーブル１００４からの出力をセレクタ１００７に伝達する伝送路である。
アドレスバス１００５およびアドレスバス１００６は、ルックアップテーブル１００４からの出力をセレクタ１００７に伝達する伝送路である。
セレクタ１００７は、制御回路１０の指示に応じて、アドレスバス１００５またはアドレスバス１００６から伝達されるルックアップテーブル１００４からの出力のいずれかを、アドレスバス１０１２に出力するものである。
アドレスバス１０１２は、セレクタ１００７からの出力をデコーダ１００８に伝達する伝送路である。
アドレスバス１０１２は、セレクタ１００７からの出力をデコーダ１００８に伝達する伝送路である。
デコーダ１００８は、制御回路１０から指定される各モード（Ｍｏｄｅ１〜３）毎に、メモリ１０１３に備えられた複数のシンボルバッファメモリの中から、書き込みおよび読み出しを行うシンボルバッファメモリを適切に選択できるようになっている。
メモリ１０１３は、入力されるデータのキャリア総数ｎｃに応じた内部構造を有しており、キャリア総数ｎｃと同数のシンボルバッファメモリ（遅延手段）Ｍ０〜Ｍｎｃ−１を備えている。
なお、シンボルバッファメモリＭ０〜Ｍｎｃ−１は、書き込まれたデータに対して、それぞれ異なる遅延シンボル数を挿入して出力するものである。すなわち、シンボルバッファメモリがＭ０〜Ｍｎｃ−１は、異なるキャリアのデータをそれぞれ時間デインターリーブするために、入力された各キャリアのデータに対して遅延シンボル数を挿入して出力するものである。
なお、シンボルバッファメモリＭ０〜Ｍｎｃ−１は、書き込まれたデータに対して、それぞれ異なる遅延シンボル数を挿入して出力するものである。すなわち、シンボルバッファメモリがＭ０〜Ｍｎｃ−１は、異なるキャリアのデータをそれぞれ時間デインターリーブするために、入力された各キャリアのデータに対して遅延シンボル数を挿入して出力するものである。
また、シンボルバッファメモリＭ０〜Ｍｎｃ−１には、デランダマイズ後のキャリア番号ｉ２＝０〜ｎｃ−１のデータがそれぞれ書き込まれる。そして、各シンボルバッファメモリＭ０〜Ｍｎｃ−１において書き込まれたデータに挿入される遅延シンボル数は、制御回路１０によって指定されるインターリーブ長Ｉに基づいて、上式（４）〜（６）によって決定される。
また、各シンボルバッファメモリは、（Ｉ×ｍ２（ｉ２）＋２）ワードのメモリ容量（記憶容量）を有している。すなわち、シンボルバッファメモリＭ０〜Ｍｎｃ−１のメモリ容量は、それぞれ（Ｉ×ｍ２（０）＋２）〜（Ｉ×ｍ２（ｎｃ−１）＋２）である。
また、シンボルバッファメモリＭ０〜Ｍｎｃ−１は、入力されたデータにおける各シンボルの順序を、入力された順序と同じ順序で出力するＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ−Ｆｉｒｓｔ−Ｏｕｔ、先入れ先出し）メモリである。
また、シンボルバッファメモリＭ０〜Ｍｎｃ−１は、入力されたデータにおける各シンボルの順序を、入力された順序と同じ順序で出力するＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ−Ｆｉｒｓｔ−Ｏｕｔ、先入れ先出し）メモリである。
データバス１００９は、セレクタ１０１０とメモリ１０１３とを接続する伝送路である。
セレクタ１０１０は、制御回路１０の指示に応じて、入力データ線１００１または出力データ線１０１１のいずれかを、データバス１００９に接続するものである。すなわち、メモリ１０１３への書き込み時には、入力データ線１００１から入力されるデータ（書き込みデータＳｉ１）を、データバス１００９を介してメモリ１０１３に入力し、メモリ１０１３からの読み出し時には、データバス１００９から伝送されるメモリ１０１３から読み出されたデータ（読み出しデータＳｉ２）を、出力データ線１００２に出力するものである。
入力データ線１００１は、デマッピング回路１６から出力されたデータ（書き込みデータＳｉ１）をセレクタ１０１０に伝達するための伝送路である。
出力データ線１００２は、メモリ１０１３から読み出されたデータ（読み出しデータＳｉ２）をセレクタ１０１０からビットインターリーブ回路１７に伝達するための伝送路である。
出力データ線１００２は、メモリ１０１３から読み出されたデータ（読み出しデータＳｉ２）をセレクタ１０１０からビットインターリーブ回路１７に伝達するための伝送路である。
（周波数時間デインターリーブ回路１５の動作）
ここで、本復調装置の周波数デインターリーブ回路１５における処理の流れについて図８に基づいて説明する。
ここで、本復調装置の周波数デインターリーブ回路１５における処理の流れについて図８に基づいて説明する。
まず、本復調回路の制御回路１０が、アドレスカウンタ１００２に、カウンタ値ｂを、アドレスバス１００３を介してルックアップテーブル１００４へ出力させる（Ｓ２０）。ここで、アドレスカウンタ１００２におけるカウンタ値ｂは、本復調装置が動作を開始した初期状態では０に設定されている。
次に、制御回路１０は、ルックアップテーブル１００４に格納されているデータのうち、カウンタ値ｂに対する２つのシンボルバッファ係数ｍ２（Ｆ１（ｂ））（第１変換アドレス）およびｍ２（ｂ）（第２変換アドレス）を出力させる（Ｓ２１）。すなわち、制御回路１０は、シンボルバッファ係数ｍ２（Ｆ１（ｂ））を、ルックアップテーブル１００４からアドレスバス１００５を介してセレクタ１００７に出力させるとともに、ｍ２（ｂ）を、ルックアップテーブル１００４からアドレスバス１００６を介してセレクタ１００７に出力させる。
なお、本復調装置における周波数時間デインターリーブ回路では、以降で説明するように、データを書き込むシンボルバッファメモリを特定するためにシンボルバッファ係数ｍ２（Ｆ１（ｂ））を用い、データを読み出すシンボルバッファメモリを特定するためにシンボルバッファ係数ｍ２（ｂ）を用いるようになっている。また、ルックアップテーブル１００４には、出力するシンボルバッファ係数のキャリア番号を表すカウンタ値ｂと、シンボルバッファ係数ｍ２（Ｆ１（ｂ））およびｍ２（ｂ）を関連付けた表が格納されている。これにより、ルックアップテーブル１００４は、与えられたカウンタ値ｂに対応する２つのシンボルバッファ係数ｍ２（Ｆ１（ｂ））およびｍ２（ｂ）を、自身に格納されている表から選択して出力することができるようになっている。
なお、本復調装置における周波数時間デインターリーブ回路では、以降で説明するように、データを書き込むシンボルバッファメモリを特定するためにシンボルバッファ係数ｍ２（Ｆ１（ｂ））を用い、データを読み出すシンボルバッファメモリを特定するためにシンボルバッファ係数ｍ２（ｂ）を用いるようになっている。また、ルックアップテーブル１００４には、出力するシンボルバッファ係数のキャリア番号を表すカウンタ値ｂと、シンボルバッファ係数ｍ２（Ｆ１（ｂ））およびｍ２（ｂ）を関連付けた表が格納されている。これにより、ルックアップテーブル１００４は、与えられたカウンタ値ｂに対応する２つのシンボルバッファ係数ｍ２（Ｆ１（ｂ））およびｍ２（ｂ）を、自身に格納されている表から選択して出力することができるようになっている。
ここで、ルックアップテーブル１００４から出力される２つのシンボルバッファ係数ｍ２（Ｆ１（ｂ））およびｍ２（ｂ）について説明する。
デランダマイズ処理の前後におけるキャリア番号ｉ１およびｉ２は、式（１）に示したように、１対１に対応している。このため、デランダマイズ前のキャリア番号ｉ１は、デランダマイズ後のキャリア番号ｉ２に対応するシンボルバッファ係数ｍ２（ｉ２）とも１対１に対応している。
すなわち、デランダマイズ前のキャリア番号ｉ１に対応するシンボルバッファ係数ｍ２（ｉ２）は、式（１）、式（４）、式（５）より、下式（７）のように求めることができる。
すなわち、デランダマイズ前のキャリア番号ｉ１に対応するシンボルバッファ係数ｍ２（ｉ２）は、式（１）、式（４）、式（５）より、下式（７）のように求めることができる。
ｍ２（ｉ２）＝ｍ２（Ｆ１（ｉ１））
＝（ｎｃ−１−Ｆ１（ｉ１））×５ ｍｏｄ ９６・・（７）
したがって、デランダマイズ前のキャリア番号ｉ１に対応するシンボルバッファ係数は、ｍ２（Ｆ１（ｉ１））であり、デランダマイズ前に、事前に計算しておくことができる。すなわち、ｍ２（Ｆ１（ｂ））は、デランダマイズ前のキャリア番号がｂのキャリアに対して、時間インターリーブのために挿入すべき遅延シンボル数を特定するためのシンボルバッファ係数を表している。また、ｍ２（ｂ）は、デランダマイズ後のキャリア番号がｂのキャリアに対して、時間インターリーブのために挿入すべき遅延シンボル数を特定するためのシンボルバッファ係数を表している。
＝（ｎｃ−１−Ｆ１（ｉ１））×５ ｍｏｄ ９６・・（７）
したがって、デランダマイズ前のキャリア番号ｉ１に対応するシンボルバッファ係数は、ｍ２（Ｆ１（ｉ１））であり、デランダマイズ前に、事前に計算しておくことができる。すなわち、ｍ２（Ｆ１（ｂ））は、デランダマイズ前のキャリア番号がｂのキャリアに対して、時間インターリーブのために挿入すべき遅延シンボル数を特定するためのシンボルバッファ係数を表している。また、ｍ２（ｂ）は、デランダマイズ後のキャリア番号がｂのキャリアに対して、時間インターリーブのために挿入すべき遅延シンボル数を特定するためのシンボルバッファ係数を表している。
表６に、式（７）によって求めた、Ｍｏｄｅ１の場合の、デランダマイズ前のキャリア番号ｉ１と、そのキャリアに対して時間デインターリーブのために挿入すべき遅延シンボル数を特定するためのシンボルバッファ係数ｍ２（Ｆ１（ｉ１））との対応関係を示す。
また、Ｍｏｄｅ１の場合の、デランダマイズ後のキャリア番号ｉ２と、そのキャリアに対して時間デインターリーブのために挿入すべき遅延シンボル数を特定するためのシンボルバッファ係数ｍ２（ｉ２）との対応関係を、表７に示す。
次に、制御回路１０は、セレクタ１００７を制御し、ルックアップテーブル１００４からアドレスバス１００５を介して入力されるシンボルバッファ係数ｍ２（Ｆ１（ｂ））を、アドレスバス１０１２を介してデコーダ１００８に入力させる（Ｓ２２）。
また、制御回路１０は、セレクタ１０１０を制御し、入力データ線１００１を回してデマッピング回路１６から出力されたデータ（書き込みデータＳｉ１）を、データバス１００９を介してメモリ１０１３に入力させる（Ｓ２３）。
この書き込みデータＳｉ１は、デランダマイズ前のキャリア番号ｉ１の昇順で、キャリア番号毎に、入力データ線１００１から入力されてくる。
この書き込みデータＳｉ１は、デランダマイズ前のキャリア番号ｉ１の昇順で、キャリア番号毎に、入力データ線１００１から入力されてくる。
次に、制御回路１０は、デコーダ１００８を制御し、書き込みデータＳｉ１に含まれる各キャリアのデータを、それぞれ適切な遅延シンボル数を挿入するためのシンボルバッファメモリに、書き込ませる（Ｓ２４）。
この際、制御回路１０は、デコーダ１００８に、書き込みデータＳｉ１に含まれる各キャリアのデータを書き込むシンボルバッファメモリを、表６に示したデランダマイズ前のキャリア番号ｉ１とシンボルバッファ係数ｍ２（Ｆ１（ｉ１））との対応関係に基づいて決定させる。すなわち、キャリア番号ｉ１＝ｂのキャリアのデータ（ｂ番目に書き込まれるキャリアのデータ）は、シンボルバッファ係数ｍ２（Ｆ１（ｂ））で特定される遅延シンボル数を挿入するためのシンボルバッファメモリＭｍ２（Ｆ１（ｂ））に書き込まれる。
ここで、アドレスカウンタ１００２からは０〜ｎｃ−１までの値が昇順に与えられるので、書き込み時にはデランダマイズ前のキャリア番号ｉ１の順序（昇順）ごとに、時間デインターリーブのために挿入すべき遅延シンボル数に応じたシンボルバッファメモリが選択されることになる。
この際、制御回路１０は、デコーダ１００８に、書き込みデータＳｉ１に含まれる各キャリアのデータを書き込むシンボルバッファメモリを、表６に示したデランダマイズ前のキャリア番号ｉ１とシンボルバッファ係数ｍ２（Ｆ１（ｉ１））との対応関係に基づいて決定させる。すなわち、キャリア番号ｉ１＝ｂのキャリアのデータ（ｂ番目に書き込まれるキャリアのデータ）は、シンボルバッファ係数ｍ２（Ｆ１（ｂ））で特定される遅延シンボル数を挿入するためのシンボルバッファメモリＭｍ２（Ｆ１（ｂ））に書き込まれる。
ここで、アドレスカウンタ１００２からは０〜ｎｃ−１までの値が昇順に与えられるので、書き込み時にはデランダマイズ前のキャリア番号ｉ１の順序（昇順）ごとに、時間デインターリーブのために挿入すべき遅延シンボル数に応じたシンボルバッファメモリが選択されることになる。
次に、制御回路１０は、セレクタ１００７を制御し、ルックアップテーブル１００４からアドレスバス１００６を介して入力されるシンボルバッファ係数ｍ２（ｂ）を、アドレスバス１０１２を介してデコーダ１００８に入力させる（Ｓ２５）。
次に、制御回路１０は、デコーダ１００８を制御し、デランダマイズ後のキャリア番号ｉ２＝ｂのキャリアが書き込まれているシンボルバッファメモリから、データを読み出させ、データバス１００９に出力させる（Ｓ２６）。
この際、制御回路１０は、デコーダ１００８に、データを読み出すシンボルバッファメモリを、表７に示したデランダマイズ後のキャリア番号ｉ２とシンボルバッファ係数ｍ２（ｉ２）との対応関係に基づいて決定させる。
すなわち、キャリア番号ｉ２＝ｂのキャリア（ｂ番目に読み出されるキャリア）が、シンボルバッファ係数ｍ２（ｂ）によって特定される遅延シンボル数を挿入するためのシンボルバッファメモリＭｍ２（ｂ）から読み出される。
ここで、アドレスカウンタ１００２からは０〜ｎｃ−１までの値が昇順に与えられるので、読み出し時にはデランダマイズ後のキャリア番号ｉ２の昇順ごとに、読み出しを行うシンボルバッファメモリが選択され、時間デインターリーブを施された読み出しデータＳｉ２が読み出されることになる。
この際、制御回路１０は、デコーダ１００８に、データを読み出すシンボルバッファメモリを、表７に示したデランダマイズ後のキャリア番号ｉ２とシンボルバッファ係数ｍ２（ｉ２）との対応関係に基づいて決定させる。
すなわち、キャリア番号ｉ２＝ｂのキャリア（ｂ番目に読み出されるキャリア）が、シンボルバッファ係数ｍ２（ｂ）によって特定される遅延シンボル数を挿入するためのシンボルバッファメモリＭｍ２（ｂ）から読み出される。
ここで、アドレスカウンタ１００２からは０〜ｎｃ−１までの値が昇順に与えられるので、読み出し時にはデランダマイズ後のキャリア番号ｉ２の昇順ごとに、読み出しを行うシンボルバッファメモリが選択され、時間デインターリーブを施された読み出しデータＳｉ２が読み出されることになる。
表８は、カウンタ値ｂと、２つのシンボルバッファ係数ｍ２（Ｆ１（ｂ））およびｍ２（ｂ）の関係を示したものである。すなわち、表８は、表６および表７を合わせたものであり、カウンタ値ｂおよびシンボルバッファ係数を介して、ランダマイズ前のキャリア番号ｉ１とデランダマイズ後のキャリア番号ｉ２とを関連付けたものである。
Ｍｏｄｅ１の場合、ルックアップテーブル１００４に格納されているデータのうち、この表８に対応するデータを用いることになる。この表に示すように、Ｍｏｄｅ１では、例えば、アドレスカウンタ１００２から出力されるカウンタ値ｂが０のときには、書き込みデータＳｉ１の書き込みアドレスとしてシンボルバッファ係数２７（＝ｍ２（Ｆ１（０）））に対応するシンボルバッファメモリＭ２７が選択され、読み出しデータＳｉ２の読み出しアドレスとしてシンボルバッファ係数９１（＝ｍ２（０））に対応するシンボルバッファメモリＭ９１が選択される。
このため、シンボルバッファメモリＭ９１には、アドレスカウンタ１００２から出力されるカウンタ値が８０の時に書き込みが行われ、アドレスカウンタ１００２から出力されるカウンタ値が０の時に読み出しが行われることになる。すなわち、シンボルバッファメモリＭ９１には、デランダマイズ前のキャリア番号ｉ１＝８０のキャリアのデータが書き込まれており、このデータが、デランダマイズ後のキャリア番号ｉ２＝０のキャリアのデータとして読み出される。
また、上記したように、各シンボルバッファメモリでは、シンボルバッファ係数によって特定される遅延シンボル数が挿入されて出力されるようになっている。したがって、シンボルバッファメモリから読み出されるデータは、デランダマイズおよび時間デインターリーブが施されたデータとなる。
次に、制御回路１０は、セレクタ１０１０を制御し、データバス１００９から入力されたデータを、読み出しデータＳｉ２として出力データ線１０１１を介してビットデインターリーブ回路１７に出力させる（Ｓ２７）。このように、制御回路１０は、書き込みと読み出しを交互に行うように、セレクタ１０１０を制御する。
次に、制御回路１０は、アドレスカウンタ１００２のカウンタ値が、ｎｃ−１であるか否かを判断する（Ｓ２８）。すなわち、キャリア総数ｎｃのキャリアを、全て周波数時間デインターリーブしたか否かを判断する。
そして、アドレスカウンタ１００２のカウンタ値がｎｃ−１ではない場合、アドレスカウンタ１００２のカウンタ値を１つ増加（カウントアップ）させる（Ｓ２９）。すなわち、制御回路１０は、書き込み／読み出しの１サイクル毎に、アドレスカウンタ１００２のカウンタ値を０からｎｃ−１まで１つずつ増加させる。そして、再びＳ２０からの処理を開始する。
一方、アドレスカウンタ１００２のカウンタ値がｎｃ−１の場合、アドレスカウンタ１００２のカウンタ値を０にリセットさせる（Ｓ３０）。その後、制御回路１０は、次に入力されるセグメントについても周波数時間デインターリーブ処理を継続するか否かを判断する（Ｓ３１）。なお、本復調装置では、操作部（図示せず）に対するユーザからの中断指示がない場合には、処理を継続するようになっている。
そして、処理を継続する場合には、Ｓ２０からの処理を再び開始する。また、処理を継続しない場合には、周波数時間デインターリーブ回路１５における動作を終了する。
そして、処理を継続する場合には、Ｓ２０からの処理を再び開始する。また、処理を継続しない場合には、周波数時間デインターリーブ回路１５における動作を終了する。
以上のように、本復調装置における周波数時間デインターリーブ回路１５では、アドレスカウンタ１００２が０からｎｃ−１までカウントアップするときに、書き込み時にはデランダマイズ前のキャリア番号ｉ１の昇順に対応したシンボルバッファメモリを選択し、読み出し時にはデランダマイズ後のキャリア番号ｉ２の昇順に対応したシンボルバッファメモリを選択する。
例えば、Ｍｏｄｅ１の場合には表７に従ったランダム順序でシンボルバッファメモリに書き込みアクセスし、表８に従ったランダム順序でシンボルバッファメモリに読み出しアクセスする。
例えば、Ｍｏｄｅ１の場合には表７に従ったランダム順序でシンボルバッファメモリに書き込みアクセスし、表８に従ったランダム順序でシンボルバッファメモリに読み出しアクセスする。
これにより、デランダマイズ前のキャリア番号順に入力されたデータが、時間デインターリーブされた上でデランダマイズ後のキャリア番号順で出力される。すなわち、本復調装置では、周波数デインターリーブ（デランダマイズ）と、時間デインターリーブとを、一括処理することが可能となっている。
このように、周波数デインターリーブ（デランダマイズ）と時間デインターリーブとを一括処理することにより、周波数デインターリーブおよび時間デインターリーブを別々に行う場合に比べて、メモリへのアクセス回数を半分に削減することが可能となる。また、デインターリーブ用のメモリへのアクセス回数を削減することにより、低消費電力化を達成することができる。
また、本復調装置では、周波数デインターリーブおよび時間デインターリーブのために、メモリ１０１３を共通に用いている。これにより、周波数デインターリーブのためのメモリを別途備える必要がなく、装置構成を簡略化することができる。
なお、本復調装置は、アンテナや、表示装置、スピーカ（音響装置）といった他の装置とともに、地上波デジタル放送受信機に備えられるものであるとしているが、これに限るものではない。例えば、外部機器である表示装置やスピーカ等に接続されることにより、受信システムを構築するものであってもよい。
また、本実施の形態では、電波産業会の標準規格「ＡＲＩＢ ＳＴＤ−Ｂ３１ （１．０版）」によって規定された変調方式の信号を復調する場合について述べたが、これに限るものではない。例えば、セグメント内ランダマイズの変換表（表１〜表４）は、復調する信号の変調方式に応じたものを用いればよい。同様に、時間デインターリーブ処理において挿入する遅延バッファの長さ（遅延シンボル数）は、復調する信号の変調方式に応じて設定することができる。
また、本復調装置では、自身に備えられた制御回路１０が各構成要素の動作を制御するようになっているが、これに限るものではない。例えば、本復調装置に接続される外部機器に備えられた制御回路によって、各構成要素の動作が制御されるものであってもよい。
また、本復調装置は、カウンタ値ｂと、シンボルバッファ係数ｍ２（Ｆ１（ｂ））およびｍ２（ｂ）とを関連付けた表が予め格納されているルックアップテーブル１００４を備えているが、これに限るものではない。例えば、ルックアップテーブル１００４に代えて、与えられたカウンタ値ｂに対するシンボルバッファ係数ｍ２（Ｆ１（ｂ））およびｍ２（ｂ）を演算して出力する演算回路（変換アドレス生成手段）を備える構成としてもよい。この場合、上記演算回路は、復調する信号の変調方式に応じて定められる方法で、シンボルバッファ係数ｍ２（Ｆ１（ｂ））およびｍ２（ｂ）を演算すればよい。
また、本復調装置では、ビタビ復号回路１８での処理において軟判定ビタビ復号を行うようにしてもよい。この場合、デマッピング回路１６では、ｎを任意の自然数として、ワード長がＱＰＳＫ変調の場合にはｎビット、１６ＱＡＭ変調の場合には４ｎビット、６４ＱＡＭ変調の場合には６ｎビットのデータに変換すればよい。
ここで、ビタビ復号回路１８におけるビタビ復号処理について説明する。上記したように、デマッピング回路１６は、入力された座標データをデジタルのビット列に変換する。例えば、ＱＰＳＫ変調の場合、デマッピング回路１６は、実部（Ｉ２）＝０．００１、虚部（Ｑ２）＝０．８１１のデータが入力されると、第１象限のデータ「００」を出力する。しかしながら、この場合、デマッピング回路１６に入力されたデータは、第１象限と第２象限との境界付近にあり、実際には第２象限のデータ「１０」の方が正しい可能性がある。
このような場合に、誤ったデータを出力することを防ぐために、ビタビ復号では軟判定が行うことができる。軟判定ではデマッピングの出力の１ビットをｎビットで表現する。例えば、上記のようなＱＰＳＫ変調の場合、デマッピング回路１６からの出力の第１ビットは第１象限の場合は０，第２象限の場合は１となるが、これを３ビット（ｎ＝３）で表現する。すなわち、第１象限と第２象限との境界付近で、出力の第１ビットを「０００」から「１１１」まで８段階に変化させて表現する。この場合、「０００」なら、この出力データはほぼ間違いなく０（第１象限）であり，１１１なら、この出力データはほぼ間違いなく１（第２象限）であることがわかる。実部（Ｉ２）＝０．００１ならデマッピング出力は「００１」または「１００」を出力するように定めておく。また、虚部についても同じことをするので、この場合には２×３ビットで合計６ビットのデータをデマッピング回路１６が出力することになる。
なお、軟判定のためにデマッピング回路１６からの出力の第１ビットを３（ｎ＝３）とする場合の例を説明したが、これに限るものではなく、ｎは任意の自然数とすることができる。デマッピング回路１６からの出力の第１ビットをｎビットで表現する場合、デマッピング回路１６からは、ＱＰＳＫ変調の場合には２ｎビット、１６ＱＡＭ変調の場合には４ｎビット、６４ＱＡＭ変調の場合には６ｎビットのデータが出力されることになる。
したがって、ビタビ復号回路１８での処理において軟判定ビタビ復号を行う場合、デマッピング回路１６に入力される直交座標値（Ｉ軸データ（Ｉ２）とＱ軸データ（Ｑ２））の合計ビット長をＮとすると、ＱＰＳＫ変調データの場合にはＮ＞２ｎ、１６ＱＡＭ変調データの場合にはＮ＞４ｎ、６４ＱＡＭ変調データの場合にはＮ＞６ｎ、であればデマッピング回路１６においてデータの総ビット数を減らすことができる。すなわち、本復調装置では、ビタビ復号回路１８での処理において軟判定ビタビ復号を行う場合に、デマッピング回路１６において、ＱＰＳＫ変調データの場合にはＮ−２ｎ、１６ＱＡＭ変調データの場合にはＮ−４ｎ、６４ＱＡＭ変調データの場合にはＮ−６ｎだけデータの総ビット数を減らすことができる。すなわち、本復調装置におけるデマッピング回路（デマッピング処理手段）１６は、受信信号から抽出した直交座標値に対応するビット情報が、前記直交座標値の合計ビット長Ｎを越えない範囲のビット長を有する軟判定データを生成することができる。
これにより、本復調装置では、各デインターリーブ（周波数時間デインターリーブ、ビットインターリーブ、バイトインターリーブ）用メモリのメモリ容量を削減することが可能である。
また、本復調装置は、メモリ（遅延手段）１０１３が、キャリア総数ｎｃと同数のシンボルバッファメモリからなり、各シンボルバッファメモリが、異なるキャリアのデータをそれぞれ時間デインターリーブするための遅延シンボル数を挿入するものであるとしている。しかしながら、本復調装置に備えられる遅延手段は、このような構成にこれに限るものではなく、入力された各キャリアのデータに対して、時間デインターリーブのための適切な遅延シンボル数を挿入できればよい。
また、本復調装置は、直交周波数分割多重方式で伝送された信号を復調する多重変調信号復調装置であって、受信信号から抽出した直交座標値に基づいて、位相図上の前記直交座標値に対応するビット情報に変換するデマッピング処理手段と、デマッピング処理手段の出力に基づいて、周波数インターリーブ処理の逆変換である周波数デインターリーブ処理と、時間インターリーブ処理の逆変換である時間デインターリーブ処理とを行う周波数時間デインターリーブ処理手段とを備えた構成、と表現することができる。
また、本復調装置に備えられる周波数時間デインターリーブ回路１５は、少なくとも１つのアドレスカウンタと、前記アドレスカウンタの出力に基づいて２種類の変換アドレスを出力するルックアップテーブルと、前記ルックアップテーブルの２種類の出力を選択するセレクタ１と、前記セレクタ１の出力に基づいてメモリ番号を選択するデコーダと、書き込みデータ線と読み出しデータ線を選択するセレクタ２とを備えた構成である、と表現することができる。ここで、２種類の変換アドレスとは、前記アドレスカウンタの出力値ｂに対して、（（ｎｃ−１−ｂ）×５）ｍｏｄ９６と、（（ｎｃ−１−Ｆ１（ｂ））×５）ｍｏｄ９６とである。
また、本復調装置は、部分受信においては、周波数インターリーブは同一セグメント内で実行されるので、伝送パラメータが変化しない限り、同一キャリア番号のデータは同一シンボル数だけ時間インターリーブされているという、部分受信特有性質に着目し、周波数デインターリーブ処理および時間デインターリーブ処理を一括処理するものであると表現することができる。
地上波デジタル放送等で用いられるＯＦＤＭ方式（直交周波数分割多重方式）で変調された信号を受信して復調するための多重変調信号復調装置に用いることができる。
１１ チューナ
１２ アナログ／デジタル変換器回路
１３ ＦＦＴ回路
１５ 周波数時間デインターリーブ回路
１６ デマッピング回路（デマッピング手段）
１７ ビットデインターリーブ回路
１８ ビタビ復号回路（ビタビ復号手段）
１９ バイトデインターリーブ回路
２０ ＲＳ復号回路
２１ ＭＰＥＧデコード回路
２２ デジタル／アナログ変換回路
１００１ 入力データ線
１００２ アドレスカウンタ
１００３、１００５、１００６、１０１２ アドレスバス
１００４ ルックアップテーブル（ＬＵＴ、変換アドレス生成手段）
１００７ セレクタ
１００８ デコーダ
１００９ データバス
１０１０ セレクタ
１０１１ 出力データ線
１０１３ メモリ（遅延手段）
Ｍ０〜Ｍｎｃ−１ シンボルバッファメモリ
ｂ カウンタ値
ｉ１ 周波数デインターリーブ（デランダマイズ）前のキャリア番号
ｉ２ 周波数デインターリーブ（デランダマイズ）後のキャリア番号
ｍ２（Ｆ１（ｉ１）） シンボルバッファ係数（第１変換アドレス）
ｍ２（ｉ２） シンボルバッファ係数（第２変換アドレス）
１２ アナログ／デジタル変換器回路
１３ ＦＦＴ回路
１５ 周波数時間デインターリーブ回路
１６ デマッピング回路（デマッピング手段）
１７ ビットデインターリーブ回路
１８ ビタビ復号回路（ビタビ復号手段）
１９ バイトデインターリーブ回路
２０ ＲＳ復号回路
２１ ＭＰＥＧデコード回路
２２ デジタル／アナログ変換回路
１００１ 入力データ線
１００２ アドレスカウンタ
１００３、１００５、１００６、１０１２ アドレスバス
１００４ ルックアップテーブル（ＬＵＴ、変換アドレス生成手段）
１００７ セレクタ
１００８ デコーダ
１００９ データバス
１０１０ セレクタ
１０１１ 出力データ線
１０１３ メモリ（遅延手段）
Ｍ０〜Ｍｎｃ−１ シンボルバッファメモリ
ｂ カウンタ値
ｉ１ 周波数デインターリーブ（デランダマイズ）前のキャリア番号
ｉ２ 周波数デインターリーブ（デランダマイズ）後のキャリア番号
ｍ２（Ｆ１（ｉ１）） シンボルバッファ係数（第１変換アドレス）
ｍ２（ｉ２） シンボルバッファ係数（第２変換アドレス）
Claims (7)
- 直交周波数分割多重方式で伝送された部分受信信号に対して、周波数デインターリーブおよび時間デインターリーブを行う周波数時間デインターリーブ回路であって、
入力されるデータに対してキャリア毎に時間デインターリーブのための遅延時間を挿入して出力する遅延手段を備え、
上記各キャリアのデータを、周波数デインターリーブ前のキャリア順序ごとに上記遅延手段に入力し、
上記遅延手段に入力された上記各キャリアのデータを、周波数デインターリーブ後のキャリア順序ごとに出力するようになっており、
上記遅延手段は、上記部分受信信号の１セグメント内においてデータとして用いられるキャリアの数と同数のシンボルバッファメモリからなり、
上記各シンボルバッファメモリは、当該シンボルバッファメモリにおいて挿入する上記遅延時間に相当する遅延シンボル数に２を加えた数のキャリアを記憶可能な記憶容量を有していることを特徴とする周波数時間デインターリーブ回路。 - 上記各シンボルバッファメモリが、上記１セグメント内においてデータとして用いられるキャリアのうち、異なるキャリアのデータをそれぞれ時間デインターリーブするための遅延時間を挿入するものであって、
上記各キャリアのデータを、周波数デインターリーブ前のキャリア順序ごとに、上記各キャリアのデータを時間デインターリーブするための遅延時間を挿入する上記シンボルバッファメモリにそれぞれ入力し、上記各シンボルバッファメモリに入力された上記各キャリアのデータを、周波数デインターリーブ後のキャリア順序ごとに出力することを特徴とする請求項１に記載の周波数時間デインターリーブ回路。 - 上記周波数時間デインターリーブ回路に入力されるデータに同期して、０からｎｃ−１までの整数値からなるカウンタ値を０から昇順に出力するアドレスカウンタと、
周波数デインターリーブ前のキャリア順序ごとに、上記各キャリアを入力する上記遅延手段を特定するための第１変換アドレスと、上記各キャリアのデータを出力する上記遅延手段を特定するための第２変換アドレスとを生成する変換アドレス生成手段とを備え、
上記第１変換アドレスが、周波数デインターリーブ前のキャリア順序がｉ１＋１番目のキャリアをキャリア番号ｉ１とすると、周波数デインターリーブ前のキャリア番号を上記カウンタ値とした場合の値であり、
上記第２変換アドレスが、周波数デインターリーブ後のキャリア順序がｉ２＋１番目のキャリアをキャリア番号ｉ２とすると、周波数デインターリーブ後のキャリア番号を上記カウンタ値とした場合の値であることを特徴とする請求項１または２に記載の周波数時間デインターリーブ回路。 - 周波数デインターリーブ前にキャリア番号ｉ１のキャリアが周波数デインターリーブ後にキャリア番号Ｆ１（ｉ１）に変換されるとすると、上記第１変換アドレスが（ｎｃ−１−Ｆ１（ｉ１））×５を９６で除算した余りの値であり、
上記部分受信信号の１セグメント内においてデータとして用いるキャリアの総数をｎｃとすると、上記第２変換アドレスが、（ｎｃ−１−ｉ２）×５を９６で除算した余りの値であることを特徴とする請求項３に記載の周波数時間デインターリーブ回路。 - 請求項１〜４のいずれか１項に記載の周波数時間デインターリーブ回路を備えていることを特徴とする復調装置。
- 直交周波数分割方式の信号から抽出した直交座標値を、前記直交座標値に対応するビット情報に変換するデマッピング手段と、上記ビット情報に対して軟判定ビタビ復号を行うビタビ復号手段とを備えており、
上記直交座標値に対応するビット情報への変換が、上記周波数時間デインターリーブ処理よりも前に行われ、
上記デマッピング手段が、上記直交座標値の合計ビット長を、上記軟判定ビタビ復号のために必要なビット長とすることを特徴とする請求項５に記載の復調装置。 - 直交周波数分割多重方式で伝送された部分受信信号に対して、周波数デインターリーブおよび時間デインターリーブを行う周波数時間デインターリーブ方法であって、
上記部分受信信号に含まれる各キャリアのデータを、周波数デインターリーブ前のキャリア順序ごとに、上記各キャリアを時間デインターリーブするための遅延時間を挿入する遅延手段にそれぞれ入力する工程と、
上記遅延手段に入力された上記各キャリアのデータを、周波数デインターリーブ後のキャリア順序ごとに出力する工程とを有し、
上記遅延手段として、上記部分受信信号の１セグメント内においてデータとして用いられるキャリアの数と同数のシンボルバッファメモリからなり、上記各シンボルバッファメモリが当該シンボルバッファメモリにおいて挿入する上記遅延時間に相当する遅延シンボル数に２を加えた数のキャリアを記憶可能な記憶容量を有している遅延手段を用いることを特徴とする周波数時間デインターリーブ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005109952A JP2005109952A (ja) | 2005-04-21 |
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| JP (1) | JP4152854B2 (ja) |
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|---|---|---|---|---|
| US7702968B2 (en) * | 2004-02-27 | 2010-04-20 | Qualcomm Incorporated | Efficient multi-symbol deinterleaver |
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