JP4145890B2

JP4145890B2 - スイッチング電源回路

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Publication number: JP4145890B2
Application number: JP2005107933A
Authority: JP
Inventors: 英樹城越; 洋藤中
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2004-04-28
Filing date: 2005-04-04
Publication date: 2008-09-03
Anticipated expiration: 2025-04-04
Also published as: JP2005341787A

Description

本発明は、スイッチング電源回路に関する。

近年、電子機器の小型化に伴い、その電子機器の電力供給源として、２次電池や乾電池が一般に使用されてきている。２次電池や乾電池の電圧は、その放電時間（使用時間）によって変化するため、通常は電子機器に電源回路を内蔵し、電圧を安定化する必要がある。また、長時間動作を達成するために、より低い２次電池又は乾電池の電圧での動作が、近年ますます強く要望されている。

このような要望を満たす従来例１のスイッチング電源回路が、特許第３１３８２１８号公報に開示されている。この従来例１のスイッチング電源回路を図３を用いて説明する。図３の入力電源１０２は、２次電池または乾電池である。図３において、入力電源１０２以外の構成要素は、従来例１のスイッチング電源回路を構成する。従来例１のスイッチング電源回路の各構成要素の接続について説明する。

従来例１のスイッチング電源回路の入力端子１１１は、電池であるところの入力電源１０２の一端に接続されて、入力電圧Ｖｉｎを印加される。入力電源１０２の他端は接地点に接続されている。入力端子１１１と接地点との間には、チョークコイル１０７とＮＰＮトランジスタ３１１（スイッチングＮＰＮパワートランジスタ）が直列に接続されている。

チョークコイル１０７とＮＰＮトランジスタ３１１との接続点Ｊ_３１には、ダイオード３１２のアノードが接続される。ダイオード３１２のカソードは、出力端子１１２に接続されている。

入力平滑キャパシタ１０３は、一端を入力端子１１１とチョークコイル１０７との間の接続点Ｊ_３２に接続され、他端を接地点に接続される。出力キャパシタ１０６は、一端をダイオード３１２と出力端子１１２との間の接続点Ｊ_３３に接続され、他端を接地点に接続されている。

ダイオード３１４のアノードは、ダイオード３１２のカソードと出力端子１１２との間の接続点Ｊ_３４に接続される。ダイオード３１４のカソードは、抵抗３１６の一端に接続される。抵抗３１６の他端は、接地点に接続される。

ＰＮＰトランジスタ３１５は、エミッタを前記入力端子１１１に接続され、ベースをダイオード３１４と抵抗３１６との接続点Ｊ_３５に接続され、コレクタを電源制御回路１０１の電源端子Ｖｃｃに接続される。ＰＮＰトランジスタ３１５は、入力端子１１１から電源制御回路１０１の電源端子Ｖｃｃに電力を供給する経路となる。

ダイオード３１３は、アノードを出力端子１１２に接続され、カソードを電源制御回路１０１の電源端子Ｖｃｃに接続される。ダイオード３１３は、出力端子１１２から電源制御回路１０１の電源端子Ｖｃｃに電力を供給する経路となる。

電源制御回路１０１の電源端子Ｖｃｃには、ダイオード３１３のカソードとＰＮＰトランジスタ３１５のコレクタがともに接続されて、電力が供給される。電源制御回路１０１の制御端子ＶＢには、ＮＰＮトランジスタ３１１のベースが接続され、ＮＰＮトランジスタ３１１のスイッチング動作を制御する。
出力端子１１２は、出力電圧Ｖｏｕｔを出力する。この出力電圧Ｖｏｕｔは、電源制御回路１０１の負帰還端子（ＦＢ端子）にフィードバックされる。

上記のような構成の従来例１のスイッチング電源回路の動作を説明する。まず、昇圧動作開始時（スイッチング動作開始時）について説明する。入力電源１０２から入力端子１１１に入力電圧Ｖｉｎが印加されると、ＰＮＰトランジスタ３１５はオンとなり、入力電圧ＶｉｎはＰＮＰトランジスタ３１５を通って、電源制御回路１０１の電源端子Ｖｃｃに印加される。

ＰＮＰトランジスタ３１５のオン状態のコレクタ・エミッタ間電圧は、非常に小さな値のため、入力電圧Ｖｉｎとほぼ等しい値の電圧が電源端子Ｖｃｃに印加される。例えば、電源制御回路１０１の動作開始下限電圧Ｖ０が３．０Ｖ、ＰＮＰトランジスタ３１５のコレクタ・エミッタ間の飽和電圧Ｖｃｅが５０ｍＶとすると、入力電源１０２が３．０５Ｖの入力電圧Ｖｉｎを出力すれば、電源制御回路１０１は動作を開始する。

電源制御回路１０１が動作を開始すると、電源制御回路１０１の制御端子ＶＢからの駆動信号により、ＮＰＮトランジスタ３１１はスイッチング動作する。ＮＰＮトランジスタ３１１がオンすることによりＮＰＮトランジスタ３１１は、チョークコイル１０７に供給電流を与えてエネルギーを蓄積する。整流用のダイオード３１２は、その蓄積されたエネルギーに基づいて、その電流がカットオフされるときに接続点Ｊ_３１に発生する逆起電力を整流する。その逆起電力によって発生する電流は、整流ダイオード３１２を通って出力キャパシタ１０６に流入する。出力キャパシタ１０６はこれを充電するので、出力端子１１２における出力電圧Ｖｏｕｔは昇圧する。

出力電圧Ｖｏｕｔは、電源制御回路１０１のＦＢ端子にフィードバックされる。電源制御回路１０１は、ＦＢ端子に入力された出力電圧Ｖｏｕｔに基づいて、出力電圧Ｖｏｕｔが一定電圧となるようにＮＰＮトランジスタ３１１のスイッチング動作を制御する。このように、出力電圧Ｖｏｕｔは、負帰還制御されて一定電圧となる。

図３に示す昇圧型のスイッチング電源回路において、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎよりも高い電圧値となる。ダイオード３１４は、出力端子１１２の電位が入力端子１１１の電位より高くなった時に導通し、ＰＮＰトランジスタ３１５のベース電位（接続点Ｊ_３５の電位）を上昇させて、ＰＮＰトランジスタ３１５を遮断する。こうして出力電圧Ｖｏｕｔが入力電圧Ｖｉｎよりも高くなるとＰＮＰトランジスタ３１５はオフになり、電源制御回路１０１の電源端子Ｖｃｃには、出力電圧Ｖｏｕｔがダイオード３１３の順方向ダイオード電圧を介して供給される。

次に昇圧動作停止時（スタンバイ時）について説明する。昇圧動作停止時、電源制御回路１０１は制御端子ＶＢから駆動信号を出力し、その駆動信号によりＮＰＮトランジスタ３１１はスイッチング動作を停止し、オフ状態を保持する。

出力電圧Ｖｏｕｔは、電源制御回路１０１の消費電流により放電され低下していく。昇圧動作停止から十分な時間が経過すると、出力電圧Ｖｏｕｔは下記式（１）となる。ここで、Ｖｆ_３１２は整流ダイオード３１２の順方向ダイオード電圧である。
Ｖｏｕｔ＝Ｖｉｎ−Ｖｆ_３１２・・・（１）

もしこの状態でダイオード３１４、ＰＮＰトランジスタ３１５、抵抗３１６の３つの素子が存在しなければ、電源制御回路１０１の電源端子Ｖｃｃに印加される電圧Ｖ_１０１は下記式（２）となる。ここで、Ｖｆ_３１３はダイオード３１３の順方向ダイオード電圧である。
Ｖ_１０１＝Ｖｉｎ−Ｖｆ_３１２−Ｖｆ_３１３・・・（２）

入力電源１０２から見た動作開始下限電圧Ｖｓは、電源制御回路１０１の動作開始下限電圧をＶ０とすると、下記式（３）になる。
Ｖｓ＝Ｖ０＋Ｖｆ_３１２＋Ｖｆ_３１３・・・（３）

入力電源１０２から見た動作開始下限電圧Ｖｓは、電源制御回路１０１の実際の動作開始下限電圧Ｖ０より約１．２Ｖ〜１．４Ｖ（ダイオード３１２及びダイオード３１３の順方向ダイオード電圧Ｖｆ_３１２及びＶｆ_３１３の電圧値）も高い電圧になってしまう。

従来例１のスイッチング電源回路は、ダイオード３１４、ＰＮＰトランジスタ３１５、抵抗３１６の素子を有することによって、より低い動作開始下限電圧Ｖｓで電源制御回路の動作を可能にしている。これについて詳細に説明する。

昇圧動作停止時、式（１）のように、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎより低い。ＰＮＰトランジスタ３１５のエミッタからベース、抵抗３１６を通って電流が流れる。ＰＮＰトランジスタ３１５のベース電圧Ｖｂ_３１５は下記式（４）となる。式（４）のＶｂｅ_３１５は、ＰＮＰトランジスタ３１５のベース・エミッタ間電圧である。
Ｖｂ_３１５＝Ｖｉｎ−Ｖｂｅ_３１５・・・（４）

式（１）の出力電圧Ｖｏｕｔよりも、式（４）のＰＮＰトランジスタ３１５のベース電圧（接続点Ｊ_３５の電圧）のほうが高いため、ダイオード３１４は遮断状態である。ＰＮＰトランジスタ３１５はフルオンし、飽和状態となる。ＰＮＰトランジスタ３１５が飽和することによって、電源制御回路１０１の電源端子Ｖｃｃに印加される電圧Ｖ_１０１は、下記式（５）となる。式（５）のＶｃｅ_３１５は、ＰＮＰトランジスタ３１５のコレクタ・エミッタ間の飽和電圧である。
Ｖ_１０１＝Ｖｉｎ−Ｖｃｅ_３１５・・・（５）

ＰＮＰトランジスタ３１５のコレクタ・エミッタ間の飽和電圧Ｖｃｅ_３１５は、ダイオード３１２及び３１３の順方向ダイオード電圧Ｖｆ_３１２及びＶｆ_３１３よりもはるかに小さい。式（５）の電圧Ｖ_１０１は、式（２）の電圧Ｖ_１０１と比較して、約２Ｖｆ＝１．２Ｖ〜１．４Ｖ大きい。

入力電源１０２から見た動作開始下限電圧Ｖｓは、電源制御回路１０１の動作開始下限電圧をＶ０とすると、下記式（６）になる。
Ｖｓ＝Ｖ０＋Ｖｃｅ_３１５・・・（６）

飽和電圧Ｖｃｅ_３１５は小さいため、入力電源１０２から見た動作開始下限電圧Ｖｓは、電源制御回路１０１の実際の動作開始下限電圧Ｖ０とほぼ同じ値又はそれより少し大きい値である。式（３）と式（６）の電圧の差は２次電池または乾電池で動作する電子機器の場合、非常に大きな差となる。

このように、従来例１のスイッチング電源回路は、動作開始下限電圧を下げることができ、入力電源１０２が出力する入力電圧Ｖｉｎを低い値にすることができる。例えば、電源制御回路１０１の動作開始下限電圧Ｖ０が３Ｖの場合、３．３Ｖの出力電圧を有する直列に接続された２本の乾電池を入力電源として、従来例１のスイッチング電源回路は起動できる。

入力電源１０２が乾電池の場合、出力キャパシタ１０６から入力電源１０２へ流れる逆流電流は、乾電池を劣化させ、寿命を短縮してしまうため、逆流電流は極力避ける必要がある。

従来例１のスイッチング電源回路は、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより高い場合に、電源制御回路１０１への電源供給経路を形成するＰＮＰトランジスタ３１５を動作させる。従来例１のスイッチング電源回路は、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎより高い場合に、電源制御回路１０１への電源供給経路を形成するダイオード３１３を動作させる。従来例１のスイッチング電源回路は、ＰＮＰトランジスタ３１５とダイオード３１３とを相補的にオンオフ動作するため、出力キャパシタ１０６から入力電源１０２へ向かって流れる逆流電流は発生しない。

近年、携帯電話、ＤＳＣ（Digital Still Camera）等の電子機器の低消費電力化はますます進み、スイッチング電源回路の電力変換効率は非常に重要なファクターとなっている。
日本国特許第３１３８２１８号公報に開示されている従来例１のスイッチング電源回路は、ＮＰＮトランジスタ３１１のスイッチング時のベース電流（スイッチング素子駆動電流）の消費と、整流ダイオード３１２の順方向ダイオード電圧Ｖｆ_３１２による電力損失（整流時の電力損失）とが存在するため、電力変換効率の面で不利である。

そのため、現在では、ＮＰＮトランジスタ３１１と整流ダイオード３１２とに代えて、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor）スイッチング素子とＭＯＳＦＥＴ同期整流とを用いた構成の従来例２のスイッチング電源回路が主流となってきている。

図４を用いて、従来例２のスイッチング電源回路を説明する。図４は、従来例２のスイッチング電源回路の構成を示す図である。従来例２のスイッチング電源回路は、電池であるところの入力電源１０２の一端に接続された入力端子１１１、入力端子１１１とチョークコイル１０７との間に一端を接続され、他端を接地点に接続された入力平滑キャパシタ１０３、入力端子１１１と接地点との間に直列に接続されたチョークコイル１０７とＮチャネルＭＯＳＦＥＴ１０４、ドレインをチョークコイル１０７とＮチャネルＭＯＳＦＥＴ１０４との接続点Ｊ_４１に接続されたＰチャネルＭＯＳＦＥＴ１０５、ＰチャネルＭＯＳＦＥＴ１０５のソースに接続された出力端子１１２、電源端子Ｖｃｃを出力端子１１２に接続され、制御端子ＶＧ１をＮチャネルＭＯＳＦＥＴ１０４に接続され、制御端子ＶＧ２をＰチャネルＭＯＳＦＥＴ１０５に接続された電源制御回路１０１、ＰチャネルＭＯＳＦＥＴ１０５と出力端子１１２との間の接続点Ｊ_４３に一端を接続され、他端を接地点に接続された出力キャパシタ１０６を有する。図４において、図３と同一の構成要素には、同一番号を付している。

従来例２のスイッチング電源回路には、同期整流用のＰチャネルＭＯＳＦＥＴ１０５での［オン抵抗×電流］で決定される電圧降下に起因する電力損失（整流時の電力損失）が存在する。

ＰチャネルＭＯＳＦＥＴ１０５での降下電圧は、図３の整流ダイオード３１２の順方向ダイオード電圧と較べてはるかに低い。ＰチャネルＭＯＳＦＥＴ１０５の整流動作による電力損失は、整流ダイオード３１２による電力損失よりも小さい。従って、従来例２のスイッチング電源回路は、従来例１のスイッチング電源回路よりも電力変換効率が改善される。

次に従来例２のスイッチング電源回路の昇圧動作開始時（スイッチング動作開始時）について説明する。入力電源１０２から入力端子１１１に入力電圧Ｖｉｎが印加されると、ＰチャネルＭＯＳＦＥＴ１０５の寄生ダイオードを通って電流が流れる。この時の出力電圧Ｖｏｕｔは、下記の式で表される。下記の式において、ＶｄはＰチャネルＭＯＳＦＥＴ１０５の寄生ダイオードの順方向ダイオード電圧である。Ｖｄは約０．７Ｖである。
Ｖｏｕｔ＝Ｖｉｎ−Ｖｄ

出力電圧Ｖｏｕｔが、電源制御回路１０１の動作開始下限電圧Ｖ０に達すると（Ｖ０＝Ｖｉｎ−Ｖｄ）、電源制御回路１０１が駆動信号を発生することにより、ＮチャネルＭＯＳＦＥＴ１０４及びＰチャネルＭＯＳＦＥＴ１０５はスイッチング動作する。すると、出力電圧Ｖｏｕｔが所定の電圧に昇圧される。ＰチャネルＭＯＳＦＥＴ１０５の寄生ダイオードは、昇圧された出力電圧Ｖｏｕｔによって逆バイアスされるため、スイッチング電源回路が昇圧動作を開始すると遮断状態になる。

従来例２のスイッチング電源回路は、入力電圧Ｖｉｎが電源制御回路１０１の動作開始下限電圧Ｖ０より寄生ダイオードの順方向ダイオード電圧Ｖｄ（約０．７Ｖ）以上高くないと、動作しなかった（Ｖｉｎ＝Ｖ０＋Ｖｄ）。例えば電源制御回路１０１の動作開始下限電圧Ｖ０が３Ｖの場合、３．３Ｖの出力電圧を有する直列に接続された２本の乾電池では、従来例２のスイッチング電源回路は起動しなかった。
特許第３１３８２１８号公報

従来例１のスイッチング電源回路は、動作開始下限電圧を低くすることはできるが、高電力変換効率を実現することができない。従来例２のスイッチング電源回路は、高電力変換効率を実現できるが、動作開始下限電圧を低くすることができない。

そこで、高電力変換効率を実現する従来例２のスイッチング電源回路に、動作開始下限電圧を低くすることができる従来例１の回路素子（ダイオード３１３、ダイオード３１４、ＰＮＰトランジスタ３１５、及び抵抗３１６）を組み込むことが考えられる。しかし、従来例２のスイッチング電源回路に従来例１の回路素子（ダイオード３１３、ダイオード３１４、ＰＮＰトランジスタ３１５、及び抵抗３１６）を組み込むと、下記に説明するように回路は正常に動作しない。

従来例２のスイッチング電源回路において、出力端子１１２から電源制御回路１０１の電源端子Ｖｃｃに至る経路にダイオード３１３を挿入したとする。昇圧された出力電圧Ｖｏｕｔが入力電圧Ｖｉｎより高くなると、電源制御回路１０１の電源端子Ｖｃｃに供給される電圧は、［出力電圧Ｖｏｕｔ−ダイオード３１３の降下電圧Ｖｆ_３１３］となる。

電源制御回路１０１が出力する同期整流ＭＯＳＦＥＴ１０５のＨｉｇｈレベルのゲート電圧は、ＭＯＳＦＥＴ１０５のソース電圧よりＶｆ_３１３（約０．７Ｖ）低くなり、ＰチャネルＭＯＳＦＥＴ１０５はＯＦＦにならない。電源制御回路１０１はＰチャネルＭＯＳＦＥＴ１０５を正常に駆動できず、ＰチャネルＭＯＳＦＥＴ１０５はオンしたままになる。

従来例２のスイッチング電源回路に従来例１の回路素子のうち、ダイオード３１４、ＰＮＰトランジスタ３１５、抵抗３１６のみを組み込むと（ダイオード３１３を短絡した回路）、下記に説明するように回路は正常に動作しない。

昇圧された出力電圧Ｖｏｕｔが入力電圧Ｖｉｎより高くなると、ＰＮＰトランジスタ３１５のコレクタ電圧はＶｏｕｔとなり、ＰＮＰトランジスタ３１５のベース電圧は、［出力電圧Ｖｏｕｔ−ダイオード３１４の降下電圧Ｖｆ_３１４］となる。すると、ＰＮＰトランジスタ３１５のベース・コレクタ電圧Ｖｂｃは、約０．７Ｖとなり、ＰＮＰトランジスタ３１５は常にＯＮ状態となる。ＰＮＰトランジスタ３１５のコレクタからエミッタに向かって不要な電流が、入力電源１０２へ向かって逆流する。特に入力電源１０２が乾電池等の１次電池である場合、１次電池１０２へ逆流する現象は１次電池１０２の寿命を急速に縮めることになる。

従って、高電力変換効率を実現する従来例２のスイッチング電源回路に、動作開始下限電圧を低くすることができる従来例１の回路素子（ダイオード３１３、ダイオード３１４、ＰＮＰトランジスタ３１５、及び抵抗３１６）を組み込んで、高い電力変換効率と低い動作開始下限電圧の両方を実現することはできなかった。従来、高い電力変換効率と低い動作開始下限電圧の両方を実現するスイッチング電源回路は存在しなかった。

本発明は、高電力変換効率を達成し、且つ低い動作開始下限電圧を実現するスイッチング電源回路を提供することを目的とする。
本発明は、電源制御回路に駆動電圧を供給するための手段において生じる電圧降下を低減するスイッチング電源回路を提供することを目的とする。
本発明は、乾電池の劣化原因となる逆流電流を防ぐスイッチング電源回路を提供することを目的とする。

上記課題を解決するため、本発明は下記の構成を有する。
本発明の１つの観点によるスイッチング電源回路は、入力電圧を入力する入力端子と、出力電圧を出力する出力端子と、前記入力端子と前記出力端子との間に直列に接続し、前記入力電圧を入力して前記出力電圧を出力するチョークコイルと整流用Ｐチャネル型ＭＯＳＦＥＴと、前記チョークコイルと前記整流用Ｐチャネル型ＭＯＳＦＥＴとの間に一端を接続し、接地点に他端を接続する昇圧用スイッチング素子と、前記出力電圧を電源供給源として動作し、前記昇圧用スイッチング素子と前記整流用Ｐチャネル型ＭＯＳＦＥＴとを制御する電源制御回路と、前記チョークコイル及び前記整流用Ｐチャネル型ＭＯＳＦＥＴと並列に、前記入力端子と前記出力端子との間に接続されたトランジスタと、前記入力電圧又は前記入力電圧から導出した電圧である第１の電圧を反転入力端子に入力し、前記出力電圧又は前記出力電圧から導出した電圧である第２の電圧に所定のオフセット電圧を加算した電圧を非反転入力端子に入力し、前記第１の電圧が前記第２の電圧に前記所定のオフセット電圧を加算した電圧より高い場合は前記トランジスタを導通させ、前記第１の電圧が前記第２の電圧に前記所定のオフセット電圧を加算した電圧より低い場合は前記トランジスタを遮断する差動増幅器と、を有し、前記整流用Ｐチャネル型ＭＯＳＦＥＴは、ゲートを前記電源制御回路に、ドレインを前記チョークコイルに、ソースを前記出力端子に接続する。

この発明によれば、高電力変換効率を達成し、且つ動作開始下限電圧を低くすることができるスイッチング電源回路を実現できる。
この発明によれば、電源制御回路に駆動電圧を供給するための手段において生じる電圧降下を低減するスイッチング電源回路を実現できる。
この発明によれば、乾電池の劣化原因となる逆流電流を防ぐスイッチング電源回路を実現できる。

本発明の他の観点による上記のスイッチング電源回路において更に、前記トランジスタはＰチャネル型ＭＯＳＦＥＴ又はＰＮＰトランジスタであって、前記差動増幅器の出力電圧は前記Ｐチャネル型ＭＯＳＦＥＴのゲート又は前記ＰＮＰトランジスタのベースに印加される。

この発明によれば、高電力変換効率を達成し、且つ動作開始下限電圧を低くすることができるスイッチング電源回路を実現できる。

好ましくは、所定のオフセット電圧は、差動増幅器の入力オフセット電圧の最大値より大きく、且つできるだけ低く設定する。少なくともダイオードのＯＮ電圧（約０．７Ｖ）より低く設定する。

この発明のスイッチング電源回路によれば、同期整流用のＰチャネルＭＯＳＦＥＴでの電圧降下に起因する電力損失（整流時の電力損失）を非常に小さくすることが出来る。これにより、高電力変換効率を達成し、且つ動作開始下限電圧を低くすることができるスイッチング電源回路を実現できる。

発明の新規な特徴は添付の請求の範囲に特に記載したものに他ならないが、構成及び内容の双方に関して本発明は、他の目的や特徴と共に、図面と共同して理解されるところの以下の詳細な説明から、より良く理解され評価されるであろう。

本発明によれば、高電力変換効率を達成し、且つ動作開始下限電圧を低くすることができるスイッチング電源回路を実現できるという有利な効果が得られる。
本発明によれば、電源制御回路に駆動電圧を供給するための手段において生じる電圧降下を低減するスイッチング電源回路を実現できるという有利な効果が得られる。
本発明によれば、乾電池の劣化原因となる逆流電流を防ぐスイッチング電源回路を実現できるという有利な効果が得られる。

以下本発明の実施をするための最良の形態を具体的に示した実施の形態について、図面とともに記載する。

《実施の形態》
図１及び図２を用いて、本発明の実施の形態のスイッチング電源回路について説明する。図１は、本発明の実施の形態のスイッチング電源回路の構成を示す回路図である。図１において、入力電源１０２は、２次電池又は１次電池（例えば乾電池）等の電源である。入力電源１０２の一端は接地点に接続され、他端は本発明の実施の形態のスイッチング電源回路の入力端子１１１に接続されている。

本発明の実施の形態のスイッチング電源回路は、電池であるところの入力電源１０２と接続される入力端子１１１、入力端子１１１とＰチャネルＭＯＳＦＥＴ１０８との間の接続点Ｊ_１１に一端を接続され、他端を接地点に接続される入力平滑キャパシタ１０３、入力端子１１１とＰチャネルＭＯＳＦＥＴ１０８との間の接続点Ｊ_１２に一端を接続されたチョークコイル１０７、チョークコイル１０７の他端と接地点との間に接続されたＮチャネルＭＯＳＦＥＴ１０４、ドレインをチョークコイル１０７とＮチャネルＭＯＳＦＥＴ１０４との接続点Ｊ_１３に接続されたＰチャネルＭＯＳＦＥＴ１０５、ＰチャネルＭＯＳＦＥＴ１０５のソースに接続された出力端子１１２、チョークコイル１０７とＰチャネルＭＯＳＦＥＴ１０５との直列接続と並列になるように、入力端子１１１と出力端子１１２との間に接続されるＰチャネルＭＯＳＦＥＴ１０８、を含む出力電圧制御回路１１７、ＰチャネルＭＯＳＦＥＴ１０８と出力端子１１２との間の接続点Ｊ_１４に電源端子Ｖｃｃを接続され、ＮチャネルＭＯＳＦＥＴ１０４のゲートに制御端子ＶＧ１を接続され、ＰチャネルＭＯＳＦＥＴ１０５のゲートに制御端子ＶＧ２を接続される電源制御回路１０１、ＰチャネルＭＯＳＦＥＴ１０５と出力端子１１２との間の接続点Ｊ_１５に一端を接続され、他端を接地点に接続される出力キャパシタ１０６、を有する。

出力電圧制御回路１１７は、入力端子１１１と接地点との間に接続された分圧回路１１４、出力端子１１２と接地点との間に接続された分圧回路１１３、分圧回路１１３の２つの抵抗の中間接続点に一端を接続されたオフセット電圧源１１０、オフセット電圧源１１０の他端を非反転入力端子に接続され、分圧回路１１４の２つの抵抗の中間接続点を反転入力端子に接続される差動増幅器１０９、ゲートを差動増幅器１０９の出力端子に接続され、ドレインを入力端子１１１に接続され、ソースを出力端子１１２に接続されたＰチャネルＭＯＳＦＥＴ１０８、を有する。図１（実施の形態）において、図３（従来例１）及び図４（従来例２）と対応する構成要素には、同一番号を付している。

本発明の実施の形態のスイッチング電源回路を構成する各構成要素について説明する。入力端子１１１は、入力電源１０２が出力する入力電圧Ｖｉｎを入力する。入力電圧Ｖｉｎは、入力平滑キャパシタ１０３によって平滑され、チョークコイル１０７とＰチャネルＭＯＳＦＥＴ１０８とに印加される。

実施の形態において、入力電源１０２から入力端子１１１に入力され、入力平滑キャパシタ１０３によって平滑され、チョークコイル１０７及びＰチャネルＭＯＳＦＥＴ１０８のドレインに印加される電圧を「入力電圧Ｖｉｎ」と呼ぶ。ＰチャネルＭＯＳＦＥＴ１０５のソース及びＰチャネルＭＯＳＦＥＴ１０８のソースから出力され、出力キャパシタ１０６によって平滑され、出力端子１１２から出力する電圧を「出力電圧Ｖｏｕｔ」と呼ぶ。

電源制御回路１０１は、電源端子Ｖｃｃに出力電圧Ｖｏｕｔを印加されて駆動し、制御端子ＶＧ１及び制御端子ＶＧ２から駆動信号を出力して、ＮチャネルＭＯＳＦＥＴ１０４とＰチャネルＭＯＳＦＥＴ１０５のスイッチング動作を制御する。

ＮチャネルＭＯＳＦＥＴ１０４は、ゲートを電源制御回路１０１の制御端子ＶＧ１に接続され、ソースをチョークコイル１０７とＰチャネルＭＯＳＦＥＴ１０５との間の接続点Ｊ_１３に接続され、ドレインを接地点に接続される。ＮチャネルＭＯＳＦＥＴ１０４は、電源制御回路１０１の制御端子ＶＧ１から出力される駆動信号に基づいて、チョークコイル１０７への通電をオンオフするスイッチング動作を行う。

入力端子１１１に接続されたチョークコイル１０７は、ＮチャネルＭＯＳＦＥＴ１０４のスイッチング動作により、入力電圧Ｖｉｎを入力してエネルギーを蓄積する動作と、蓄積したエネルギーを放出する動作を繰り返し行う。

ＰチャネルＭＯＳＦＥＴ１０５は、ゲートを電源制御回路１０１の制御端子ＶＧ２に接続され、ソースを出力キャパシタ１０６及び出力端子１１２の接続点Ｊ_１５に接続され、ドレインをチョークコイル１０７との接続点Ｊ_１３に接続される。ＰチャネルＭＯＳＦＥＴ１０５は、チョークコイル１０７に蓄積されたエネルギーに基づいてその電流がカットオフされるときに接続点Ｊ_１３に発生する逆起電力を整流して、出力キャパシタ１０６に伝達する。

出力キャパシタ１０６には、チョークコイル１０７に蓄積されたエネルギーによる電圧（逆起電力）と入力電圧Ｖｉｎとが伝達される。出力キャパシタ１０６は、その伝達された電圧を平滑して、出力端子１１２に出力する。出力端子１１２は入力電圧Ｖｉｎよりも昇圧された出力電圧Ｖｏｕｔを出力する。電源制御回路１０１の負帰還端子（ＦＢ端子）は、出力端子１１２に接続されて出力電圧Ｖｏｕｔを入力し、出力電圧Ｖｏｕｔが一定電圧となるように負帰還制御する。

出力電圧制御回路１１７を構成する各構成要素について説明する。分圧回路１１４は、２つの抵抗によって入力電圧Ｖｉｎを分圧する。分圧された電圧は、差動増幅器１０９の反転入力端子に入力される。
分圧回路１１３は、２つの抵抗によって出力電圧Ｖｏｕｔを分圧する。

オフセット電圧源１１０は、所定のオフセット電圧（上昇電圧）Ｖｏｆｆを生じる回路である（図１においては、等価回路で表示している。）。オフセット電圧源１１０は、分圧回路１１３によって分圧された電圧を所定のオフセット電圧Ｖｏｆｆだけ高くして、差動増幅器１０９の非反転入力端子に入力する。オフセット電圧Ｖｏｆｆは、差動増幅器１０９の入力オフセット電圧バラツキよりも大きい値であって、且つその条件を満たす範囲で、できるだけ小さく設定する。オフセット電圧Ｖｏｆｆは、少なくともダイオードのＯＮ電圧（約０．７Ｖ）より低くする。詳細は後述する。

差動増幅器１０９は、電源端子に出力電圧Ｖｏｕｔを印加されて、動作する。差動増幅器１０９は、電源制御回路１０１と比較して内部構成がはるかに簡単である故に、通常、差動増幅器１０９の動作開始下限電圧は、電源制御回路１０１の動作開始下限電圧よりもＰチャネルＭＯＳＦＥＴ１０８に付随する寄生のボディダイオードの順方向ダイオード電圧Ｖｆ_１０８以上低い。実施の形態において、差動増幅器１０９の動作開始下限電圧は、電源制御回路１０１の動作開始下限電圧（例えば３Ｖ）よりも、ＰチャネルＭＯＳＦＥＴ１０８のボディダイオードの順方向ダイオード電圧Ｖｆ_１０８（約０．７Ｖ）以上低い。

差動増幅器１０９は、非反転入力端子に出力電圧Ｖｏｕｔとオフセット電圧Ｖｏｆｆとを加算した電圧値を入力され、反転入力端子に入力電圧Ｖｉｎを入力され、その差を増幅した電圧値を出力する。

差動増幅器１０９の出力端子は、ＰチャネルＭＯＳＦＥＴ１０８のゲートに接続されている。差動増幅器１０９は、［出力電圧Ｖｏｕｔ］＜［入力電圧Ｖｉｎ−オフセット電圧Ｖｏｆｆ］の場合のみ、ＰチャネルＭＯＳＦＥＴ１０８を導通させる。ＰチャネルＭＯＳＦＥＴ１０８はオンの時、差動増幅器１０９の出力電圧により［入力電圧Ｖｉｎ−オフセット電圧Ｖｏｆｆ］を出力する。

オフセット電圧Ｖｏｆｆは、差動増幅器１０９の入力オフセット電圧バラツキよりも大きい値である故に、ＰチャネルＭＯＳＦＥＴ１０８が導通する時、必ず入力端子１１１から出力端子１１２に向かって電流が流れる。ＰチャネルＭＯＳＦＥＴ１０８を通って、出力端子１１２から乾電池等の入力電源１０２に電流が逆流するおそれはない。

［図１のスイッチング電源回路の昇圧時の動作］
上記のように構成されたスイッチング電源回路の昇圧時の動作を説明する。実施の形態のスイッチング電源回路は、入力電源１０２から出力された入力電圧Ｖｉｎが入力端子１１１から入力される。入力電圧Ｖｉｎを入力した当初は、差動増幅器１０９が動作していないため、ＰチャネルＭＯＳＦＥＴ１０８のスイッチはオフしている。ＰチャネルＭＯＳＦＥＴ１０８はボディダイオードを通して、［入力電圧Ｖｉｎ−ボディダイオードの順方向ダイオード電圧Ｖｆ_１０８］を出力する。その電圧が、差動増幅器１０９の電源端子に印加され、差動増幅器１０９は動作を直ぐに開始する。

差動増幅器１０９は、［出力電圧Ｖｏｕｔ（＝入力電圧Ｖｉｎ−ボディダイオードの順方向ダイオード電圧Ｖｆ_１０８）］が［入力電圧Ｖｉｎ−オフセット電圧Ｖｏｆｆ］よりも小さいため、ＰチャネルＭＯＳＦＥＴ１０８を導通させる。差動増幅器１０９の出力電圧により、ＰチャネルＭＯＳＦＥＴ１０８はオンし、［入力電圧Ｖｉｎ−オフセット電圧Ｖｏｆｆ］を出力電圧Ｖｏｕｔとして出力する。その出力電圧Ｖｏｕｔが電源制御回路１０１の電源端子Ｖｃｃに印加され、電源制御回路１０１は動作を開始する。

昇圧動作時、電源制御回路１０１は、ＮチャネルＭＯＳＦＥＴ１０４とＰチャネルＭＯＳＦＥＴ１０５のオンオフのスイッチング動作を制御端子ＶＧ１と制御端子ＶＧ２を通して交互に繰り返す。

ＮチャネルＭＯＳＦＥＴ１０４がオンの時、チョークコイル１０７はエネルギーを蓄積する。この時のＮチャネルＭＯＳＦＥＴ１０４のゲート・ソース間電圧Ｖｇｓは、電源制御回路１０１の電源電圧、つまりスイッチング電源回路の出力電圧Ｖｏｕｔまで到達する。例えば、出力電圧Ｖｏｕｔが３．３Ｖであれば、ＮチャネルＭＯＳＦＥＴ１０４のゲート・ソース間電圧Ｖｇｓは３．３Ｖとなる。

現在、携帯電話、ＤＳＣ等に搭載されている一般的なＭＯＳＦＥＴで十分低いオン抵抗を達成するためには、ゲート・ソース間電圧を３Ｖ以上で使用しなければならない。出力電圧Ｖｏｕｔが３．３Ｖであれば、ゲート・ソース間電圧が３Ｖ以上になるため、ＮチャネルＭＯＳＦＥＴ１０４は十分低いオン抵抗を達成できる。ＮチャネルＭＯＳＦＥＴ１０４での［（オン抵抗）×（電流の２乗）］で発生する電力損失を低減することができる。

ＮチャネルＭＯＳＦＥＴ１０４がオンの時、同期整流用ＰチャネルＭＯＳＦＥＴ１０５は、電源制御回路１０１の制御端子ＶＧ２により、ゲート電圧が出力電圧Ｖｏｕｔと同一の電圧値になるように制御されているので、オフしている。

ＮチャネルＭＯＳＦＥＴ１０４がオフの時、電源制御回路１０１は、ＰチャネルＭＯＳＦＥＴ１０５をオンにして、チョークコイル１０７に蓄積されたエネルギーと入力電圧Ｖｉｎとを出力キャパシタ１０６に伝達する。この時、出力キャパシタ１０６からＰチャネルＭＯＳＦＥＴ１０５を通ってＮチャネルＭＯＳＦＥＴ１０４の向きに貫通電流が流れるのを防止するために、ＮチャネルＭＯＳＦＥＴ１０４のオフから、ＰチャネルＭＯＳＦＥＴ１０５のオンまでの間、両者がオフになるデッドタイムを設けるのが一般的である。

ＮチャネルＭＯＳＦＥＴ１０４及びＰチャネルＭＯＳＦＥＴ１０５がオフであるデッドタイムの間、チョークコイル１０７に蓄積されたエネルギーは、ＰチャネルＭＯＳＦＥＴ１０５のボディダイオードを通って、出力キャパシタ１０６に伝達される。この時、ＰチャネルＭＯＳＦＥＴ１０５に順方向ダイオード電圧Ｖｆ_１０５が発生するので、電力損失は大きい。従って、デッドタイムは、短く設定される。

デッドタイム後、ＰチャネルＭＯＳＦＥＴ１０５は、ゲート電圧が０Ｖとなり（出力電圧Ｖｏｕｔ＝３．３Ｖの場合、ゲート・ソース間電圧Ｖｇｓ_１０５＝−３．３Ｖとなり）、オンする。ＰチャネルＭＯＳＦＥＴ１０５での電力損失を低減した上で、チョークコイル１０７に蓄積されたエネルギーを出力キャパシタ１０６に伝達できる。

このように実施の形態のスイッチング電源回路は、ＮチャネルＭＯＳＦＥＴ１０４とＰチャネルＭＯＳＦＥＴ１０５とをデッドタイムを経由して交互にオンオフさせることによって、チョークコイル１０７に蓄積されていたエネルギーを効率よく出力キャパシタ１０６に伝達する。

チョークコイル１０７に蓄積されていたエネルギーにより発生する電圧（逆起電力）は入力電圧Ｖｉｎに重畳されて、出力キャパシタ１０６に伝達される。出力キャパシタ１０６は、その伝達されたエネルギーを充電する。その結果、出力端子１１２における出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎより高い所定の値まで上昇する。

出力電圧Ｖｏｕｔが［入力電圧Ｖｉｎ−オフセット電圧Ｖｏｆｆ］よりも大きくなった時点で、差動増幅器１０９の出力により、ＰチャネルＭＯＳＦＥＴ１０８はオフになる。出力電圧Ｖｏｕｔが入力電圧Ｖｉｎより高くなった場合には、ＰチャネルＭＯＳＦＥＴ１０８は必ずオフなので、出力端子１１２から入力端子１１１への逆流電流は流れない。

［図１のスイッチング電源回路の昇圧動作停止時の動作］
次に昇圧動作停止時の動作について説明する。昇圧動作停止時、ＮチャネルＭＯＳＦＥＴ１０４及びＰチャネルＭＯＳＦＥＴ１０５は、電源制御回路１０１の制御端子ＶＧ１及び制御端子ＶＧ２からの制御によってオフ状態に固定される。

スイッチング電源回路が昇圧動作を停止している間、出力キャパシタ１０６の出力電圧Ｖｏｕｔは、電源制御回路１０１の消費電流によって放電されていく。昇圧動作停止時からの出力電圧Ｖｏｕｔの時間変化を図２に示す。

昇圧動作の停止直後、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎよりも大きい。図２のＡ区間において、電源制御回路１０１の消費電流によって出力キャパシタ１０６の出力電圧Ｖｏｕｔは低下していき、昇圧動作を停止してから時間が経過すると、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎよりも小さくなる。

出力電圧Ｖｏｕｔが［入力電圧Ｖｉｎ−オフセット電圧Ｖｏｆｆ］よりも高いＡ区間の間、差動増幅器１０９の出力は出力電圧Ｖｏｕｔと同一になり（Ｈｉｇｈレベル）、ＰチャネルＭＯＳＦＥＴ１０８はオフ状態を保持する。出力キャパシタ１０６から入力電源１０２に向かって、入力電源１０２の劣化の原因となる逆流電流は流れない。

出力電圧Ｖｏｕｔが更に低下して、［入力電圧Ｖｉｎ−オフセット電圧Ｖｏｆｆ］に達すると、出力電圧制御回路１１７は、出力電圧Ｖｏｕｔ（＝電源制御回路１０１の電源電圧Ｖ_１０１）がそれ以上低下しないように動作する。具体的には、出力電圧Ｖｏｕｔが［入力電圧Ｖｉｎ−オフセット電圧Ｖｏｆｆ］と等しくなった時点で、差動増幅器１０９がＬｏｗレベルを出力する。

差動増幅器１０９の出力電圧（＝ＰチャネルＭＯＳＦＥＴ１０８のゲート電圧）は、［入力電圧Ｖｉｎ−オフセット電圧Ｖｏｆｆ］になるようにリニアに負帰還制御される。ＰチャネルＭＯＳＦＥＴ１０８のゲート電圧が差動増幅器１０９によりリニアに負帰還制御される故に、電源制御回路１０１の放電電流により、出力電圧Ｖｏｕｔは［入力電源１０２の電圧Ｖｉｎ−オフセット電圧Ｖｏｆｆ］の設定電圧を保持する（Ｂ区間）。

このように昇圧動作停止時には、出力電圧制御回路１１７の負帰還制御により、出力電圧Ｖｏｕｔ（＝電源制御回路１０１の電源電圧Ｖ_１０１）が下記式（７）の値に保持される。
Ｖｏｕｔ＝Ｖｉｎ−Ｖｏｆｆ・・・（７）

入力電源１０２側から見た動作開始下限電圧Ｖｓは、下記式（８）となる。下記式（８）のＶ０は、電源制御回路１０１の動作開始下限電圧である。
Ｖｓ＝Ｖ０＋Ｖｏｆｆ・・・（８）

オフセット電圧Ｖｏｆｆは、差動増幅器１０９の入力オフセット電圧のバラツキ幅よりも大きい値である。差動増幅器１０９の入力オフセット電圧のバラツキがあったとしても、必ず入力電源１０２の電圧Ｖｉｎを出力電圧Ｖｏｕｔより大きくして逆流電流を防ぐためである。

上記条件を満たす範囲で、オフセット電圧Ｖｏｆｆをできるだけ小さく設定すれば、入力電源１０２側から見た動作開始下限電圧Ｖｓを低くすることができる。一般に、差動増幅器の入力オフセット電圧は６〜７ｍＶ程度である。例えばオフセット電圧Ｖｏｆｆを０．１Ｖ以下に設定する。

以上説明したように、本発明のスイッチング電源回路は、高電力変換効率を実現でき、且つスイッチング電源回路の起動が可能な最低入力電圧を低くすることができる。

実施の形態のオフセット電圧源１１０に代えて、下記の構成であっても良い。入力電圧Ｖｉｎと出力電圧Ｖｏｕｔをそれぞれ分圧回路１１４，１１３で分圧して直接差動増幅器１０９に入力する。
入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとが同一電圧である場合、出力電圧Ｖｏｕｔを分圧して差動増幅器１０９の非反転入力端子に入力した電圧が、入力電圧Ｖｉｎを分圧して差動増幅器１０９の反転入力端子に入力した電圧より所定の電圧だけ又は所定の割合で高くなるように、分圧回路１１３，１１４の分圧比を定める。又は、入力端子１１１から差動増幅器１０９の反転入力端子に至る経路に、所定の降下電圧（オフセット電圧）Ｖｏｆｆを生じる回路を挿入する。

ＰチャネルＭＯＳＦＥＴ１０８に代えて、ＰＮＰトランジスタを用いても良い。
この場合、差動増幅器１０９の出力電圧がＰＮＰトランジスタのベースに印加されて、ＰＮＰトランジスタは導通又は遮断する。

同期整流用のＰチャネルＭＯＳＦＥＴ１０５に代えて、アノードをチョークコイル１０７と接続し、カソードを出力端子１１２と接続するダイオードを整流用デバイスとして用いても良い。

発明をある程度の詳細さをもって好適な形態について説明したが、この好適形態の現開示内容は構成の細部において変化してしかるべきものであり、各要素の組合せや順序の変化は請求された発明の範囲及び思想を逸脱することなく実現し得るものである。

本発明は、スイッチング電源回路に有用である。

本発明の実施の形態のスイッチング電源回路の構成を示す回路図本発明のスイッチング電源回路における昇圧動作停止時の出力電圧の時間変化を示す図従来例１のスイッチング電源回路の構成を示す回路図従来例２のスイッチング電源回路の構成を示す回路図

符号の説明

１０１電源制御回路
１０２入力電源
１０３入力平滑キャパシタ
１０４ＮチャネルＭＯＳＦＥＴ
１０５ＰチャネルＭＯＳＦＥＴ
１０６出力キャパシタ
１０７チョークコイル
１０８ＰチャネルＭＯＳＦＥＴ
１０９差動増幅器
１１０オフセット電圧源
１１１入力端子
１１２出力端子
１１７出力電圧制御回路
３１１ＮＰＮトランジスタ
３１２整流ダイオード
３１３、３１４ダイオード
３１５ＰＮＰトランジスタ
３１６抵抗

Claims

入力電圧を入力する入力端子と、
出力電圧を出力する出力端子と、
前記入力端子と前記出力端子との間に直列に接続し、前記入力電圧を入力して前記出力電圧を出力するチョークコイルと整流用Ｐチャネル型ＭＯＳＦＥＴと、
前記チョークコイルと前記整流用Ｐチャネル型ＭＯＳＦＥＴとの間に一端を接続し、接地点に他端を接続する昇圧用スイッチング素子と、
前記出力電圧を電源供給源として動作し、前記昇圧用スイッチング素子と前記整流用Ｐチャネル型ＭＯＳＦＥＴとを制御する電源制御回路と、
前記チョークコイル及び前記整流用Ｐチャネル型ＭＯＳＦＥＴと並列に、前記入力端子と前記出力端子との間に接続されたトランジスタと、
前記入力電圧又は前記入力電圧から導出した電圧である第１の電圧を反転入力端子に入力し、前記出力電圧又は前記出力電圧から導出した電圧である第２の電圧に所定のオフセット電圧を加算した電圧を非反転入力端子に入力し、前記第１の電圧が前記第２の電圧に前記所定のオフセット電圧を加算した電圧より高い場合は前記トランジスタを導通させ、前記第１の電圧が前記第２の電圧に前記所定のオフセット電圧を加算した電圧より低い場合は前記トランジスタを遮断する差動増幅器と、を有し、
前記整流用Ｐチャネル型ＭＯＳＦＥＴは、ゲートを前記電源制御回路に、ドレインを前記チョークコイルに、ソースを前記出力端子に接続することを特徴とするスイッチング電源回路。
前記トランジスタがＰチャネル型ＭＯＳＦＥＴ又はＰＮＰトランジスタであって、
前記差動増幅器の出力電圧が前記Ｐチャネル型ＭＯＳＦＥＴのゲート又は前記ＰＮＰトランジスタのベースに印加されることを特徴とする請求項１に記載のスイッチング電源回路。