JPH1132477A - 同期整流型スイッチング電源装置及び同期整流型スイッチング電源装置用半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 環流用ＦＥＴ及びこの環流用ＦＥＴのゲート
電圧を印加するためのバッファに起因する電力損失を軽
減する。 【解決手段】 環流用ダイオード７と並列に接続された
環流用ＦＥＴ６のゲート電圧は、バッファ５により供給
されるようになっており、このバッファ５の電源電圧供
給のための配線イは、入力端子２に印加される入力用直
流電源１による入力電圧よりも低い電圧が出力される出
力端子１２側に接続されており、確実な電力損失が図ら
れるようになっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、いわゆるスイッチ
ング電源装置に係り、特に、環流ダイオードと並列に接
続され、かつ、スイッチングトランジスタと同期して動
作するよう設けられた環流トランジスタを具備してなる
いわゆる同期整流型スイッチング電源装置における環流
トランジスタに起因する電力損失の低減を図ったものに
関する。

【０００２】

【従来の技術】従来、この種の同期整流型スイッチング
電源装置においては、電力効率を如何に向上させるか
が、装置の評価を行う上で重要な問題であり、そのた
め、電流の通路となるスイッチング動作を行ういわゆる
パワー素子による直列損失を如何に押さえるかが電力効
率向上を図る上での鍵として種々検討されてきた。一
方、入力端子と出力端子との間に直列にパワー素子を直
列接続し、出力の変動に応じて、その導通抵抗を変える
よう構成されたいわゆる直列型電源装置においては、入
出力間電圧差は、パワー素子での損失となり効率低下を
招くことから、入力電圧は、出力特性を維持でき得る最
小の電圧とするのがこれまでの方策であった。

【０００３】これに対して、スイッチング電源装置にお
いては、入出力間電圧差が大きいほうが、一回あたりの
スイッチングで伝達される電力が大きくなり、また、ス
イッチング素子の飽和電圧による損失の割合が小さくな
るため、効率の向上につながるという効果をもたらす。

【０００４】この点は、同期整流スイッチング電源装置
においても同様であり、特に、降圧型のものにおいて
は、環流用ＦＥＴのゲート電圧が高いほど、そのいわゆ
るオン抵抗が低くなる等の利点があるため、通常のスイ
ッチング電源装置に比して入力電圧を高く設定する傾向
にあった。

【０００５】

【発明が解決しようとする課題】ところで、環流用に用
いられるＦＥＴのゲート電圧は、素子特性や温度特性な
どにも依存するが、概ね５乃至１０ｖ程度あれば実用上
十分であり、それ以上の電圧を印加してもＦＥＴの動作
を向上させることにはならず、むしろ無駄な電力消費を
増大させるだけとなる。特に、入出力間電位差の高いい
わゆるＤＣ／ＤＣコンバータではこのような影響がより
顕著となる傾向にある。また、スイッチング電源装置で
は、上述のようなスイチングトランジスタや環流用ＦＥ
Ｔの直流抵抗分の他に、これら電力用素子のベースまた
はゲートを駆動するために必要とされる電力が電力損失
として案外無視できない。

【０００６】ＦＥＴをスイッチング駆動する場合、その
ゲート容量を充放電することとなるために、電力損失は
電圧の２乗に比例して増加すると共に、スイッチング電
源装置の動作周波数に比例することが知られている。一
方、近年、スイッチング電源装置の動作周波数が、効率
向上等の観点から上昇する傾向にあるが、そのため、上
述のようなことと相俟って、スイッチング用のＦＥＴに
おける電力損失がより増加し、電源装置全体の電力損失
に占める割合が増える傾向にあり、このようなＦＥＴで
の電力損失を抑圧することがこれまで以上に必要とされ
ている。

【０００７】ところが、先に述べたような降圧型スイッ
チング電源装置においては、従来、環流用ＦＥＴを駆動
するバッファの電源を、電源装置の入力側から供給する
ような構成となっているため、環流用ＦＥＴのゲートに
印加される電圧が、先に述べた実用上充分とされる電圧
を越える比較的高いものとなり、既に述べたように無駄
な電力損失を放置した状態となっていた。加えて、この
ような必要以上の電圧の印加に起因する発熱に対処する
ために、比較的大きな放熱板が必要とされ、装置の高価
格化を招く原因ともなっていた。

【０００８】本発明は、上記実状に鑑みてなされたもの
で、環流用ＦＥＴ及びこの環流用ＦＥＴのゲート電圧を
印加するためのバッファによる電力損失を軽減した同期
整流型スイッチング電源装置を提供するものである。本
発明の他の目的は、半導体集積回路化された同期整流型
スイッチング電源装置において、使用者の選択によって
電力損失軽減のための配線が可能な構成を有する同期整
流型スイッチング電源用半導体集積回路を提供すること
にある。

【０００９】

【課題を解決するための手段】請求項１記載の発明に係
る同期整流型スイッチング電源装置は、出力段に設けら
れた平滑リアクトルからの電磁エネルギー放出のための
環流用ダイードと、前記環流用ダイオードと並列接続さ
れ、当該環流用ダイオードへ流れ込む電流の一部を負担
する環流用ＦＥＴと、当該環流用ＦＥＴのゲート電圧を
供給するバッファとを具備してなる同期整流型スイッチ
ング電源装置において、前記バッファの電源電圧が出力
側から供給されるように構成されてなるものである。

【００１０】かかる構成においては、出力電圧として、
入力に印加がされた直流電源電圧よりも低い電圧が出力
される降圧型の同期整流型スイッチング電源装置におい
て、バッファの電源電圧は、従来と異なり、入力電圧よ
りも低いこのスイッチング電源装置の出力電圧であるた
めに、入力電圧よりも低い分だけ、従来と比して確実に
環流用ＦＥＴのゲート駆動に起因する電力損失が低減さ
れることとなるものである。

【００１１】請求項２記載の発明に係る同期整流型スイ
ッチング電源装置用半導体集積回路は、出力段に設けら
れた平滑リアクトルからの電磁エネルギー放出のための
環流用ダイオードと、前記環流用ダイオードと並列接続
され、当該環流用ダイオードへ流れ込む電流の一部を負
担する環流用ＦＥＴと、当該環流用ＦＥＴのゲート電圧
を供給するバッファとを具備してなり、かつ、半導体集
積回路化された同期整流型スイッチング電源装置用半導
体集積回路において、前記バッファの電源電圧が印加さ
れる電源端子を、外部配線可能に設けてなるものであ
る。

【００１２】かかる構成においては、特に、環流用ＦＥ
Ｔのゲート電圧を出力するバッファの電源電圧供給のた
めの配線を、外部において可能としたことで、例えば、
同期整流型スイッチング電源装置としての出力電圧を印
加するように配線すれば、出力電圧よりも高い入力電圧
を供給するように構成されていた従来と異なり、確実に
電力損失を軽減することができ、しかも、そのような構
成とすることが使用者によって任意に選択可能となって
おり、融通性のある同期整流型スイッチング電源装置用
半導体集積回路が提供されるものである。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１及び図２を参照しつつ説明する。なお、以下に
説明する部材、配置等は本発明を限定するものではな
く、本発明の趣旨の範囲内で種々改変することができる
ものである。最初に、図１を参照しつつ第１の回路構成
例について説明する。この第１の回路構成例における同
期整流型スイッチング電源装置は、後述するバッファの
部分を除いては、基本的にこの種の公知・周知の同期整
流型スイッチング電源装置と同様な回路構成を有してな
るものである。まず、回路構成について説明すれば、入
力用直流電源１が接続される入力端子２と、負荷（図１
においては「Ｚ」と表記）１３が接続される出力端子１
２との間には、入力端子２側からＦＥＴ(Field Effect
Transistor)を用いてなる出力スイッチングトランジス
タ３、平滑リアクトル８が順に直列接続されている。

【００１４】出力端子１２側の平滑リアクトル８の端部
には、アースとの間に平滑用コンデンサ９が接続される
と共に、出力電圧検出のために、検出用抵抗器１０，１
１がアースとの間に直列接続されている。また、この検
出用抵抗器１０，１１の相互の接続点は、電圧比較器１
４の反転入力端子に接続され、この電圧比較器１４の他
方の非反転入力端子には、基準電源１５からの基準電圧
Ｖｓが印加されるようになっている。そして、この電圧
比較器１４からは、出力端子１２における出力電圧が基
準電圧Ｖｓを下回ると、所定の信号、例えば、論理値Ｈ
ｉｇｈに対応する信号が中央制御回路１６へ出力される
ようになっている。

【００１５】中央制御回路１６は、電圧比較器１４から
の入力信号に応じて、出力スイッチングトランジスタ３
及び後述する環流用ＦＥＴ６のスイッチングを制御する
ための制御信号を出力するようになっているもので、そ
の出力段には、ゲート制御回路４及びバッファ５のそれ
ぞれの入力段が接続されている。出力スイッチングトラ
ンジスタ３のゲートには、中央制御回路１６からの制御
信号に応じてゲート電圧を出力するゲート制御回路４が
接続されている。なお、このゲート制御回路４の電源電
圧は、入力端子２に印加される入力用直流電源１の電圧
が印加されるようになっている。

【００１６】また、出力スイッチングトランジスタ３側
の平滑リアクトル８の端部とアースとの間には、環流用
ダイオード７が、そのアノード側がアースされるように
して接続されると共に、この環流用ダイオード７と並列
に環流用ＦＥＴ６が接続されている。そして、この環流
用ＦＥＴ６のゲートには、先の中央制御回路１６からの
制御信号に応じて、ゲート電圧を出力するバッファ５の
出力段が接続されている。また、このバッファ５の電源
電圧は、出力端子１２側から印加されるようになってい
る。図１においては、符号イで示された部分がバッファ
５の電源供給のための配線である。

【００１７】次に、上記構成における動作について説明
する。図示されない電源スイッチが押下されると、出力
スイッチングトランジスタ３が所定のスイッチング周波
数でゲート制御回路４を介して中央制御回路１６によっ
てスイッチングされ、出力端子１２には、所定の直流電
圧がえら得ることとなる。一方、環流用ＦＥＴ６もバッ
ファ５を介して中央制御回路１６によってスイッチング
されるが、そのスイッチングのタイミングは、先の出力
スイッチングトランジスタ３とは、丁度半周期ずれてお
り、出力スイッチングトランジスタ３が非導通状態の際
に、導通状態となるように中央制御回路１６によって制
御されるようになっている。

【００１８】この環流用ＦＥＴ６の導通によって、出力
スイッチングトランジスタ３が導通の際に、平滑リアク
トル８に貯えられた電磁エネルギーが、環流用ダイオー
ド７と環流用ＦＥＴ６とに分流されて流れることとな
り、環流用ダイオード７の電力負担が軽減されるように
なっている。

【００１９】なお、上述した動作は概括的なものであ
り、厳密には、電源が投入されて、出力電圧が充分な、
すなわち、環流用ＦＥＴ６のバッファ５の動作に充分な
電圧値に立ち上がるまでの間は、同期型電源装置として
ではなく、いわゆる一般的な降圧型電源装置として動作
するが、その間は、一般的なスイッチング電源としての
動作は可能な状態となっており、かつ、電源が投入され
てから立ち上がりまでの時間は非常に短いため、同期型
電源装置として動作しないことによる電力損失の増加は
殆ど無視できるものである。

【００２０】ここで、バッファ５及び環流用ＦＥＴ６に
よる電力損失について考察すると次のようになる。環流
用ＦＥＴ６のスイッチングによって、ゲート容量を充放
電することになり、これによる電力損失は、よく知られ
ているように電圧の２乗に比例して増加し、電力損失Ｐ
は、次式によって求められる。

【００２１】 Ｐ＝Ｃg・Ｖo²・ｔ_on・ｆosc／２・・・（式１）

【００２２】ここで、Ｃgは、環流用ＦＥＴ６のゲート
容量、Ｖoは、バッファ５に印加される電源電圧であ
り、上述した回路構成例においては、出力端子１２にお
ける出力電圧である。また、ｔ_onは、環流用ＦＥＴ６の
導通時間、ｆoscは、スイッチング周波数である。な
お、ここで、Ｖoは、本来環流用ＦＥＴ６のゲート電圧
であるが、バッファ５の出力段の回路構成からその出力
電圧がバッファ５の略電源電圧、すなわち出力端子１２
における略出力電圧となることから上述のように定義さ
れるものである。

【００２３】一方、従来の同期整流型スイッチング電源
装置においては、バッファ５の電源電圧が入力側から取
られていた。すなわち、ゲート制御回路４のように入力
端子２側に電源を印加するための配線が接続されていた
ため、その電力損失Ｐ′は、Ｐ′＝Ｃg・Ｖ_I ²・ｔ_on・ｆos
c／２と求められる大きさであった。ここで、Ｖ_Iは、入
力電圧であり、降圧型の電源装置であることからＶ_I＜
Ｖoの関係にある。したがって、上述した発明の実施の
形態における回路構成例においては、電力損失Ｐは、従
来に比べ、出力電圧が入力電圧よりも低い分、確実に低
減されるものである。例えば、仮に、出力電圧が入力電
圧の１／２であるとすると、従来に比して、電力損失
は、１／４に軽減されることとなり、電力損失の大きな
低減が図られることとなるものである。特に、入出力間
電位差が大きい場合には、その割合は顕著なものとな
る。

【００２４】次に、第２の回路構成例について、図２を
参照しつつ説明する。なお、図１に示された第１の回路
構成例と同一の構成要素については、同一の符号を付す
こととし、その詳細な説明は省略し、以下、異なる点を
中心に説明することとする。この第２の回路構成例は、
図１で示された第１の回路構成例における同期整流型ス
イッチング電源装置を半導体集積回路（ＩＣ）として製
造するに適した構成としたものであり、基本的な回路構
成は、第１の回路構成例と略同一のものである。

【００２５】すなわち、図２において、二点鎖線で囲ま
れた回路部分Ａは、半導体集積回路として製造される部
分であり、バッファ５の電源端子１７が設けられてお
り、この半導体集積回路の外部で必要な配線を行うよう
な構成となっている。また、環流用ＦＥＴ６のソース、
ドレインが、半導体集積回路の外部へ取り出されるよう
になっていると共に、検出用抵抗器１０の一端が外部へ
取り出されようになっており、外部において、環流用ダ
イオード７及び平滑リアクトル８が接続され、検出用抵
抗器１０の一端と平滑リアクトル８の一端との接続点が
出力端子１２に接続されるようになっている。

【００２６】したがって、電源端子１７を図１に示され
た第１の回路構成例と同様に出力端子１２へ接続すれ
ば、基本的に第１の回路構成例と同様な動作を有する同
期整流型スイッチング電源装置であって降圧型のＤＣ／
ＤＣコンバータが得られることとなる。なお、動作の詳
細については、図１に示された回路構成例と同様である
のでここでの詳細な説明は省略することとする。

【００２７】また、この第２の例の場合、電源端子１７
の接続は、いわゆるユーザが外部で行うようになってい
るため、入力端子２へ接続することも可能であり、その
場合には、従来の昇圧型のＤＣ／ＤＣコンバータとして
動作可能である。なお、この場合には、降圧型に比して
電力損失が大きくなるのは当然である。

【００２８】

【発明の効果】以上、述べたように、請求項１記載の発
明によれば、環流用ＦＥＴ及びこの環流用ＦＥＴのゲー
ト電圧を供給するバッファに起因する電力損失を軽減で
きるような構成とすることにより、バッファの電源電圧
が従来と比して、確実に低いものとなるため、その分、
環流用ＦＥＴ及びバッファに起因する電力損失が確実に
低減され、ひいては、装置全体の電力効率の向上に寄与
することができるものである。また、従来に比して、環
流用ＦＥＴにおける電力損失が軽減されるため、放熱板
を従来に比して小さくするか、または、場合によっては
不要とすることができるので、装置のコストダウンを図
ることができる。

【００２９】請求項２記載の発明においては、環流用Ｆ
ＥＴのゲート電圧を出力するバッファの電源電圧供給の
ための配線を、外部において可能としたことで、例え
ば、同期整流型スイッチング電源装置としての出力電圧
を印加するように配線すれば、出力電圧よりも高い入力
電圧を供給するように構成されていた従来と異なり、確
実に電力損失を軽減することができ、装置全体の電力効
率の向上を図ることができる。また、使用者が上述のよ
うな構成とするか否かを選択できるようになっているた
め、融通性の高い同期整流型スイッチング電源装置用半
導体集積回路を提供することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態における第１の回路構成例
を示す回路図である。

【図２】本発明の実施の形態における第２の回路構成例
を示す回路図である。

【符号の説明】

２…入力端子 ３…出力スイッチングトランジスタ ５…バッファ ６…環流用ＦＥＴ ７…環流用ダイオード ８…平滑リアクトル １２…出力端子 １６…中央制御回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 出力段に設けられた平滑リアクトルから
   の電磁エネルギー放出のための環流用ダイードと、前記
   環流用ダイオードと並列接続され、当該環流用ダイオー
   ドへ流れ込む電流の一部を負担する環流用ＦＥＴと、当
   該環流用ＦＥＴのゲート電圧を供給するバッファとを具
   備してなる同期整流型スイッチング電源装置において、 前記バッファの電源電圧が出力側から供給されるように
   構成されてなることを特徴とする同期整流型スイッチン
   グ電源装置。
2. 【請求項２】 出力段に設けられた平滑リアクトルから
   の電磁エネルギー放出のための環流用ダイオードと、前
   記環流用ダイオードと並列接続され、当該環流用ダイオ
   ードへ流れ込む電流の一部を負担する環流用ＦＥＴと、
   当該環流用ＦＥＴのゲート電圧を供給するバッファとを
   具備してなり、かつ、半導体集積回路化された同期整流
   型スイッチング電源装置用半導体集積回路において、 前記バッファの電源電圧が印加される電源端子を、外部
   配線可能に設けたことを特徴とする同期整流型スイッチ
   ング電源装置用半導体集積回路。