JP4133350B2 - 半導体装置とその製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
特許文献１には、図１５に示すように、ｎ⁻型ドリフト領域９２８とｐ型ボディ領域９３０の間にｎ型領域９２９が形成された絶縁ゲート型バイポーラトランジスタ（以下「ＩＧＢＴ」という）が示されている。このｎ型領域９２９は、ｎ⁻型ドリフト領域９２８よりも不純物濃度が高い。
【０００３】
上記ＩＧＢＴがオンすると、ｐ^＋型コレクタ領域９２４からｎ^＋型バッファ領域９２６を経由して、ｎ⁻型ドリフト領域９２８にホールが流入する。このホールは、上記ｎ型領域９２９によってｐ型ボディ領域９３０への移動が抑制される。この結果、ｎ⁻型ドリフト領域９２８と上記ｎ型領域９２９の境界近傍のｎ⁻型ドリフト領域９２８にホールが蓄積される。これにより、ｎ⁻型ドリフト領域９２８のキャリア分布がｎ^＋型エミッタ領域９３２に近い側で少なくならず、従来のＩＧＢＴに比較してオン電圧を低減できる旨が特許文献１に記載されている。
【０００４】
【特許文献１】
特開平８−３１６４７９号公報（その公報の図１６参照）
【０００５】
【発明が解決しようとする課題】
本発明は、半導体装置のオン電圧を低減できる新規な技術を提供することを課題とする。
【０００６】
【課題を解決するための手段及び作用と効果】
本発明の１つの態様のバイポーラで動作する縦型の半導体装置は、表面にトレンチが形成された半導体部と、トレンチの壁面に沿って形成されたゲート絶縁膜と、トレンチ内に形成されたゲート電極を備えている。半導体部は、第１導電型の第１半導体領域と、第２導電型の第２半導体領域と、第１導電型の第３半導体領域と、第２導電型の第４半導体領域を備えている。第１半導体領域は、半導体部の裏面に形成されているとともに、一方の主電極に電気的に接続する。第２半導体領域は、第１半導体領域上に形成されている。第３半導体領域は、第２半導体領域上に形成されており、トレンチの側面に接しているとともに他方の主電極に電気的に接続する。第４半導体領域は、第３半導体領域上に形成されており、トレンチの側面に接しているとともに他方の主電極に電気的に接続する。半導体部はさらに、トレンチの底面の一部が半導体部の表面側に窪んでいる窪み内に位置する領域（以下では「窪み内領域」という）を備えている。
この態様のように、半導体部が上記窪み内領域を有する場合、オン時にはその窪み内領域にキャリアを溜めることができる。よって、オン時に半導体部に存在するキャリアを増加させることができる。このため、半導体装置のオン電圧を低減できる。
【０００７】
【発明の実施の形態】
本発明の好ましい態様や、他の態様等を以下に示す。
本発明は、オン時に第１導電型キャリアと第２導電型キャリアが流れるバイポーラ型半導体装置に適用することが好ましい。この態様によると、オン電圧を効果的に低減できる。この中でも、半導体部が、第１導電型の第１半導体領域と、第２導電型の第２半導体領域と、第１導電型の第３半導体領域と、第２導電型の第４半導体領域を有することが好ましい。第３半導体領域は、トレンチに隣合っていることが好ましい。別の表現をすると、第３半導体領域は、ゲート絶縁膜を介してゲート電極に隣合っていることが好ましい。そして、オン時には、第１導電型キャリアが第１半導体領域、第２半導体領域、第３半導体領域の順に流れることが好ましい。また、オン時には、第２導電型キャリアが第４半導体領域、第３半導体領域、第２半導体領域、第１半導体領域の順に流れることが好ましい。上記構造のバイポーラ型半導体装置としては、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）や、ＭＯＳゲート型サイリスタ等が挙げられる。
【０００８】
上記構造の場合は、窪み内領域に第１導電型キャリアを溜めることができる。上記構造の場合、窪み内領域は第２導電型領域を有することが好ましい。このように、窪み内領域は、溜められるキャリアと逆導電型の領域を有することが好ましい。この第２導電型領域の不純物濃度は、上記した第２導電型の第２半導体領域の不純物濃度よりも高いことが好ましい。窪み内領域の不純物濃度は、１×１０^１４〜１×１０^１６ｃｍ^−３であることが好ましい。これらの態様によると、窪み内領域にキャリアをより溜め易くすることができる。
【０００９】
トレンチ底面は、トレンチ側に孔状に窪んでいることが好ましい。あるいは、トレンチ底面は、トレンチ側に段差状に窪んでいてもよい。
窪み内領域は、トレンチ下方に位置する半導体部からトレンチ側に（１）盛り上がっていてもよいし、（２）突出していてもよい。窪み内領域は、凸状に形成されていてもよい。窪み内領域は、直方体状や曲面体状等に形成されていてもよい。
【００１０】
窪み内領域は、１つのトレンチに対して複数形成されていることが好ましい。この態様によると、窪み内領域にキャリアをより溜め易くすることができる。複数の窪み内領域の形状や大きさは等しくてもよいし、異なっていてもよい。
窪み内領域の高さは、トレンチの深さの１／１０以上であることが好ましく、トレンチの深さの１／５以上であることがより好ましい。窪み内領域の高さは、トレンチの深さの３／４以下であることが好ましい。この態様によると、窪み内領域にキャリアがより溜まり易い。
【００１１】
他の態様の半導体装置は、「トレンチの底面に沿ったゲート絶縁膜」がトレンチ側に窪んでおり、半導体部は、前記窪み内に位置する領域を有する。他の態様の半導体装置は、「トレンチ下方に位置する半導体部」がトレンチ側に（１）盛り上がっている、又は（２）突出している。他の態様の半導体装置は、「トレンチの底部」又は「トレンチ底面に隣接する半導体部」が凹凸形状となっている。好ましくは、奥行方向に沿って凹凸形状となっていることがよい。奥行方向に沿っていると、凹凸形状を形成し易い。
【００１２】
他の態様の半導体装置の製造方法は、半導体部のトレンチ形成予定領域上に犠牲層を形成する工程と、犠牲層と半導体部をエッチングして半導体部にトレンチを形成する工程を有する。さらに、トレンチの壁面に沿ってゲート絶縁膜を形成する工程や、トレンチ内にゲート電極を形成する工程を有していてもよい。前記犠牲層を形成する工程は、半導体部のトレンチ形成予定領域の一部上に犠牲層を形成する工程であることが好ましい。この場合、トレンチを形成する工程では、犠牲層と、犠牲層が形成されていないトレンチ形成予定領域の半導体部をエッチングし、犠牲層が除去された後にもトレンチ形成予定領域の半導体部をさらにエッチングする。あるいは、前記犠牲層を形成する工程は、半導体部のトレンチ形成予定領域上に所定のエッチャント（エッチング液、エッチングガスの両方を含む）に対するエッチング速度が異なる複数種の犠牲層を形成する工程であることが好ましい。この場合、トレンチを形成する工程では、犠牲層をエッチングし、犠牲層が除去された後にもトレンチ形成予定領域の半導体部をさらにエッチングして半導体部にトレンチを形成する。これらの態様によると、底面が窪んだトレンチを１回のエッチングで形成できる。
【００１３】
他の態様の半導体装置の製造方法は、半導体部の一部上に第１マスクを形成する工程と、第１マスクで覆われた半導体部を第１エッチングする工程と、第１エッチングにより露出した半導体部の一部上に第２マスクを形成する工程と、第１マスクと第２マスクで覆われた半導体部を第２エッチングする工程を有する。この態様によっても、底面が窪んだトレンチを形成できる。
【００１４】
【実施例】
図１は、第１実施例の半導体装置の平面図の一部を示す。図２は、図１のＡ−Ａ線断面図を示す。図３は、図１のＢ−Ｂ線断面図を示す。図４は、図１のＣ−Ｃ線断面図を示す。図４を参照するとわかるように、図３はトレンチ３４の底が深い部分での断面図である。図４はトレンチ３４の底が浅い部分での断面図である。なお、本明細書では、図１の縦方向を「幅方向」、横方向を「奥行方向」、紙面垂直方向を「深さ方向」という。
【００１５】
図１に示すように、この半導体装置は、奥行方向に沿ってストライプ状に伸びるトレンチ３４が幅方向に複数形成されている。図１のＡ−Ａ線断面図である図２に示すように、この半導体装置は、半導体部２２を備えている。半導体部２２は、半導体装置を絶縁ゲート型バイポーラトランジスタ（以下「ＩＧＢＴ」という）として機能させるための構造を有する。具体的には、半導体部２２は、ｐ^＋型コレクタ領域２４と、これに接するｎ^＋型バッファ領域２６と、これに接するｎ⁻型ドリフト領域２８と、これに接するｐ型ボディ領域３０と、これに接するｎ^＋型エミッタ領域３２等を有する。半導体部２２には、上記各領域２４，２６，２８，３０，３２が奥行方向に連続して形成されている。
【００１６】
なお、トレンチ３４のパターンは図１に示すような各トレンチ３４が別個に区切られたストライプ状に限定されず、様々なパターンを採用できる。例えば、各トレンチ３４がつながっているパターン（トレンチ３４がチェック状や網の目状のパターン等）であってもよい。
【００１７】
図２に示すように、トレンチ３４は、半導体部２２に形成されている。トレンチ３４の壁面に沿ってゲート絶縁膜３６が形成されている。トレンチ３４内にはゲート電極３８が形成されている。図１のＣ−Ｃ線断面図である図４に示すように、ゲート電極３８は、トレンチ３４外に位置するゲート引出し部３９につながっている（連続的に形成されている）。ゲート電極３８やゲート引出し部３９はポリシリコンや、金属等の導電体によって形成すればよい。図４に示すように、ゲート電極３８上には、層間絶縁膜４２が形成されている。層間絶縁膜４２には、コンタクトホール４３が形成されている。層間絶縁膜４２上には、ゲート配線層４４が形成されている。ゲート配線層４４は、アルミニウムや銅等の金属等の導電体によって形成すればよい。ゲート配線層４４の一部はコンタクトホール４３に入り込んでいる。コンタクトホール４３内のゲート配線層４４の底面はゲート引出し部３９に接している。これにより、ゲート配線層４４と、ゲート引出し部３９及びゲート電極３８は電気的に接続されている。
【００１８】
図２に示すように、ｐ^＋型コレクタ領域２４の底面には、コレクタ電極２０が接している。ｎ^＋型エミッタ領域３２とｐ型ボディ領域３０（詳細にはボディコンタクト領域）の頂面には、エミッタ電極４０が接している。
【００１９】
図４に示すように、トレンチ３４の底面は、トレンチ３４側に孔状に窪んでいる。トレンチ３４の底面には、この窪みが複数形成されている。半導体部２２は、その窪み内に位置する領域（窪み内領域）４６を有する。窪み内領域４６は、複数形成されている。各窪み内領域４６はｎ型領域となっている。各窪み内領域４６は、ｎ⁻型ドリフト領域２８の不純物濃度よりも高い。本実施例では、窪み内領域４６の不純物濃度は、約１×１０^１５ｃｍ^−３である。本実施例では、窪み内領域４６の高さは、トレンチ３４の深さの約１／４〜１／３となっている。各窪み内領域４６は、トレンチ３４の幅方向（図４の紙面垂直方向）に沿って伸びている。各窪み内領域４６は、トレンチ３４の奥行方向に沿って間欠的に形成されている。各窪み内領域４６の頂面と２つの側面は、ゲート絶縁膜３６によって覆われている。これら２つの側面は、トレンチ３４の幅方向に伸びている。
【００２０】
第１実施例の半導体装置の動作を説明する。図２に示すように、エミッタ電極４０を接地した状態でゲート電極３８とコレクタ電極２０に正電圧を印加する。これにより、ＩＧＢＴをオンさせる。すると、ゲート電極３８にゲート絶縁膜３６を介して隣合うｐ型ボディ領域３０にｎ型チャネルが形成される。この結果、エレクトロンがｎ^＋型エミッタ領域３２から、ｎ型チャネル、ｎ⁻型ドリフト領域２８、ｎ^＋型バッファ領域２６を通ってｐ^＋型コレクタ領域２４に流入する。また、ホールがｐ^＋型コレクタ領域２４から、ｎ^＋型バッファ領域２６、ｎ⁻型ドリフト領域２８を通って、ｐ型ボディ領域３０（ｐ型ボディコンタクト領域）に流入する。
【００２１】
第１実施例の半導体装置では、図４に示すように、トレンチ３４の底面がトレンチ３４側に窪んでいる。半導体部２２は、その窪み内に位置する領域（窪み内領域）４６を有する。この窪み内領域４６の側面と頂面はゲート絶縁膜３６によって覆われている。よって、この窪み内領域４６に流れ込んだホールは、ゲート絶縁膜３６の壁によってこの窪み内領域４６外への移動が抑制される。このため、半導体部２２を流れるホールは、この窪み内領域４６に溜められる。この窪み内領域４６に溜められたホールの存在が、図２に示すｎ^＋型エミッタ領域３２からのエレクトロンの流入を促進する働きをする。この結果、ｎ⁻型ドリフト領域２８でのホールとエレクトロンによる伝導度変調現象を活発化させることができる。このため、オン電圧を低減できる。
【００２２】
図１５に示す従来の半導体装置では、ｐ型ボディ領域９３０の底面とｎ⁻型ドリフト領域９２８の頂面の間全体にｎ型領域９２９を介在させている。この構造の場合、ｎ⁻型ドリフト領域９２８とｎ型領域９２９の境界付近にホールが蓄積されると、ｐ^＋型コレクタ領域９２４、ｎ型領域群９２６，９２８，９２９、ｐ型ボディ領域９３０、ｎ^＋型エミッタ領域９３２で構成されるｐｎｐｎ構造の寄生サイリスタがオンし易い（ラッチアップし易い）という問題があった。
これに対し、第１実施例の半導体装置では、図２に示すように、ｐ型ボディ領域３０の底面とｎ⁻型ドリフト領域２８の頂面の間にはｎ型領域が設けられていない。第１実施例の半導体装置は、図４に示すトレンチ３４の底面の窪み内に位置する窪み内領域４６にホールを溜めるものである。よって、図１５に示す従来の半導体装置とは異なり、寄生サイリスタがオンしにくい。
【００２３】
第１実施例の半導体装置の構造は、チップの中でもチップ周辺部に設けることが好ましい。チップ周辺部は熱が溜まりにくいので、寄生サイリスタがよりオンしにくくなる。但し、チップ中央部を含むチップ全体に設けても勿論よい
【００２４】
また、図１５に示す従来の半導体装置では、ｐ型ボディ領域９３０の底面とｎ⁻型ドリフト領域９２８の頂面の間全体にｎ型領域９２９を介在させている。即ち、ｐ型ボディ領域９３０とｎ型領域９２９が直接に接している。このｎ型領域９２９はｎ⁻型ドリフト領域９２８よりも不純物濃度が高い。よって、このようなｎ型領域９２９が存在せず、ｐ型ボディ領域３０の底面とｎ⁻型ドリフト領域２８の頂面が直接に接している構造に比べて空乏層が伸びにくい。このため、耐圧が低下するという問題があった。
これに対し、第１実施例の半導体装置では、図２に示すように、ｐ型ボディ領域３０の底面とｎ⁻型ドリフト領域２８の頂面が直接に接している。よって、ｎ⁻型ドリフト領域２８側に空乏層が伸びやすい。このため、高耐圧を保持できる。
【００２５】
また、図３に示すようにトレンチ３４の底が浅い部分では、トレンチ３４の底面は、ｐ型ボディ領域３０の底面よりも浅い位置にある。この構造によると、トレンチ３４の底面がｐ型ボディ領域３０の底面よりも深い位置にある場合に比べて、ゲート絶縁膜３６へのコレクタ電圧の影響を小さくできる。特に、相対的に絶縁破壊が生じ易いトレンチ３４の下側コーナー部に位置するゲート絶縁膜３６ａ（図３参照）へのコレクタ電圧の影響を小さくできる。よって、ゲート絶縁膜３６の絶縁破壊を生じにくくすることができる。このため、耐圧を上昇させることができる。
また、第１実施例の半導体装置によると、図３に示すｎ型の窪み内領域４６とｐ型ボディ領域３０の接合部からも空乏層を伸ばすことができる。よって、耐圧をより上昇させることができる。
【００２６】
次に、第１実施例の半導体装置の第１製造方法について説明する。まず、図５に示すような半導体部２２を形成する。半導体部２２の形成方法としては種々の方法があり、公知の方法を採用できる。例えば、ｐ型半導体基板２４上に、ｎ＋型エピタキシャル層２６、ｎ−型エピタキシャル層２８を順に成長させ、ｐ型領域３０をイオン注入によって作製する方法が挙げられる。次に、半導体部２２のうち、トレンチ３４を形成しない領域上にマスク５０を形成する。また、半導体部２２のうち、浅いトレンチを形成する領域上に厚さＬ１〔μｍ〕の犠牲層５１を形成する。
【００２７】
所定のエッチャントは、半導体部２２（例えばシリコン）をエッチング可能である。このエッチャントは、マスク５０はほとんとエッチングしない。このエッチャントは、犠牲層５１をエッチング可能である。本実施例では、所定のエッチャントによる半導体部２２のエッチング速度Ｖ２と犠牲層５１のエッチング速度Ｖ１の比（エッチング選択比）Ｖ２／Ｖ１がＬ２／Ｌ１となるように各材料（エッチャント、半導体部２２、犠牲層５１）が選択されている。この場合、犠牲層５１が例えばＬ１〔μｍ〕エッチングされると、半導体部２２がＬ２〔μｍ〕エッチングされる。
【００２８】
エッチャントとして例えば、ＨＢｒとＮＦ_３とＯ_２を所定の混合比で混合したエッチングガスを用いると、シリコンとシリコン酸化膜のエッチング選択比をＬ２／Ｌ１に調整できる。エッチャントとして、ＳＦ_６とＯ_２を所定の混合比で混合したエッチングガスを用いる場合も同様である。また、これらのエッチングガスは、窒化膜（ＳｉＮ）はほとんどエッチングしない。よって、これらのエッチングガスを用いる場合、半導体部２２をシリコンで形成し、マスク５０を窒化膜で形成し、犠牲層５１をシリコン酸化膜で形成するとよい。なお、マスク５０は酸窒化膜で形成してもよい。エッチャント、マスク５０、犠牲層５１として他の材料を用いることができるのは勿論である。また、半導体部２２のうち、深いトレンチを形成する領域上には何も形成しない。即ち、半導体部２２のうち、深いトレンチを形成する領域は露出させておく。
【００２９】
次に、ＲＩＥ（Reactive Ion Etching）等によってエッチングを行う。すると、図６に示すように、厚さＬ１〔μｍ〕の犠牲層５１がエッチングされる間に、半導体部２２はＬ２〔μｍ〕エッチングされる。この状態では、犠牲層５１が除去されるため、半導体部２２のうち犠牲層５１の下方に位置する領域が露出する。この状態から、さらにエッチングを継続する。すると、マスク５０で覆われていない部分の半導体部２２がさらに除去される。
これにより、半導体部２２には、図７に示すように、底面が窪んだトレンチ３４が形成される。本実施例の場合、底の深い部分と浅い部分を有するトレンチ３４が形成される。トレンチ３４の下方に位置する半導体部２２は、その窪み内に位置する領域（窪み内領域）４６を有する。この窪み内領域４６のうち上部と中間部はｐ型領域となっている。窪み内領域４６のうち下部はｎ型領域となっている。
【００３０】
次に、この窪み内領域４６に、ｎ型不純物をイオン注入する。すると、図８に示すように、この窪み内領域４６の上部と中間部もｎ型領域となる。即ち、窪み内領域４６全体がｎ型領域となる。
【００３１】
次に、半導体部（シリコン）２２の表面を例えば熱酸化法によって酸化する。これにより、図４に示すように、半導体部２２の表面に沿って絶縁膜（シリコン酸化膜）３６が形成される。次に、表面に絶縁膜３６が形成された半導体部２２上に、電極層３８，３９を積層する。次に、この電極層３８，３９をエッチングによって所定の形状にパターニングする。これにより、ゲート電極３８とゲート引出し部３９が形成される。次に、ゲート電極３８とゲート引出し部３９上に層間絶縁膜４２を形成する。次に、ゲート引出し部３９上の層間絶縁膜４２にコンタクトホール４３を形成する。次に、層間絶縁膜４２上にゲート配線層４４を積層する。次に、このゲート配線層４４をエッチングによって所定の形状にパターニングする。次に、熱処理（アニール処理）を行う。これにより、ゲート配線層４４とゲート引出し部３９のコンタクト性を向上できる。また、半導体部２２にイオン注入した不純物を活性化できる。
以上の工程を経て、第１実施例の半導体装置が製造される。
【００３２】
図１５に示す従来の半導体装置では、ｐ型ボディ領域９３０よりも深い位置にｎ型領域９２９を形成する必要があった。このようなｎ型領域９２９を形成するためには、半導体部の頂面から深い位置へのイオン注入等を行う必要があった。このため、ｎ型領域９２９を形成するのに手間がかかるという問題があった。
これに対し、第１実施例の半導体装置の場合、トレンチ３４を形成した後、そのトレンチ３４の底面から浅い位置にイオン注入することで、ｎ型の窪み内領域４６を形成できる（図８参照）。このため、ｎ型の窪み内領域４６を形成するのは、図１５のｎ型領域９２９を形成するのに比べて少ない手間で済む。
【００３３】
また、第１実施例では、窪み内領域４６にｎ型不純物をイオン注入している。しかし、窪み内領域４６には、ｎ型不純物をイオン注入しない態様も可能である。即ち、窪み内領域４６がｐ型であっても、窪み内領域４６にホールを溜める効果が得られる。この場合、窪み内領域４６にｎ型不純物をイオン注入する手間が省ける。よって、図１５のｎ型領域９２９を形成する場合に比べて、より製造工程を簡単化できる。
【００３４】
次に、第１実施例の半導体装置の第２製造方法について説明する。なお、第１製造方法と共通する部分については説明を省略する。
第２製造方法では、図９に示すように、半導体部２２のうち、トレンチを形成しない領域上に第１マスク５２を形成する。次に、図１０に示すように、第１マスク５２で覆われていない半導体部２２をＲＩＥ等によって所定深さまでエッチングする。これにより、浅いトレンチをまず形成する。次に、その浅いトレンチ底面に隣接する半導体部２２のうち、深いトレンチを形成しない領域上に第２マスク５３を形成する。次に、図１１に示すように、第１マスク５２と第２マスク５３で覆われていない半導体部２２をＲＩＥ等によって所定深さまでエッチングする。なお、第１マスク５２と第２マスク５３は、エッチングの際に使用するエッチャントに対してほとんどエッチングされない材料を用いることが好ましい。これにより、半導体部２２には、第１製造方法の場合と同様に、底面が窪んだトレンチ３４が形成される。
【００３５】
図１２は、第２実施例の半導体装置について図１のＣ−Ｃ線断面図に対応する図を示す。第２実施例においても、トレンチ３４の底面は、トレンチ３４側に窪んでいる。第２実施例の場合、トレンチ３４の底面は段差状に窪んでいる。半導体部２２は、その窪み内に位置する領域（窪み内領域）５６を有する。窪み内領域５６の頂面と１つの側面は、ゲート絶縁膜３６によって覆われている。この側面は、トレンチ３４の幅方向に伸びている。
【００３６】
第２実施例によっても、オン時にはこの窪み内領域５６にホールを溜めることができる。よって、オン電圧を低減できる。
【００３７】
図１３は、第３実施例の半導体装置について図１のＡ−Ａ線断面図に対応する図を示す。第３実施例においても、トレンチ３４の底面は、トレンチ３４側に窪んでいる。半導体部２２は、その窪み内に位置する領域（窪み内領域）５８を有する。この窪み内領域５８は、トレンチ３４の奥行方向（図１３の紙面垂直方向）に沿って伸びている。この窪み内領域５８の頂面と２つの側面は、ゲート絶縁膜３６によって覆われている。これら２つの側面は、トレンチ３４の奥行方向に伸びている
【００３８】
第３実施例によっても、オン時にはこの窪み内領域５８にホールを溜めることができる。よって、オン電圧を低減できる。
【００３９】
図１４は、第４実施例の半導体装置のトレンチ３４付近の模式図を示す。第４実施例においても、トレンチ３４の底面は、トレンチ３４側に窪んでいる。半導体部２２は、その窪み内に位置する領域（窪み内領域）６０を複数有する。各窪み内領域６０は、頂面と全ての側面（４つの側面）がゲート絶縁膜３６で覆われている。なお、図１４では、ゲート絶縁膜３６を模式的に斜線によって示している。
【００４０】
第４実施例では、窪み内領域６０は、頂面と全ての側面がゲート絶縁膜３６で覆われている。よって、オン時には窪み内領域６０にホールをより溜め易くすることができる。このため、オン抵抗をより低減し得る。
【００４１】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【図１】第１実施例の半導体装置の平面図の一部を示す。
【図２】図１のＡ−Ａ線断面図を示す。
【図３】図１のＢ−Ｂ線断面図を示す。
【図４】図１のＣ−Ｃ線断面図を示す。
【図５】第１実施例の半導体装置の第１製造方法の説明図を示す（１）。
【図６】第１実施例の半導体装置の第１製造方法の説明図を示す（２）。
【図７】第１実施例の半導体装置の第１製造方法の説明図を示す（３）。
【図８】第１実施例の半導体装置の第１製造方法の説明図を示す（４）。
【図９】第１実施例の半導体装置の第２製造方法の説明図を示す（１）。
【図１０】第１実施例の半導体装置の第２製造方法の説明図を示す（２）。
【図１１】第１実施例の半導体装置の第２製造方法の説明図を示す（３）。
【図１２】第２実施例の半導体装置について図１のＣ−Ｃ線断面図に対応する図を示す。
【図１３】第３実施例の半導体装置について図１のＡ−Ａ線断面図に対応する図を示す。
【図１４】第４実施例の半導体装置のトレンチ付近の模式図を示す。
【図１５】従来の半導体装置の断面図を示す。
【符号の説明】
２０：コレクタ電極
２２：半導体部
２４：ｐ^＋型コレクタ領域
２６：ｎ^＋型バッファ領域
２８：ｎ⁻型ドリフト領域
３０：ｐ型ボディ領域
３２：ｎ^＋型エミッタ領域
３４：トレンチ
３６：ゲート絶縁膜
３８：ゲート電極
３９：ゲート引出し部
４０：エミッタ電極
４２：層間絶縁膜
４４：ゲート配線層
４６：窪み内領域

Claims (5)

1. バイポーラで動作する縦型の半導体装置であって、
   表面にトレンチが形成された半導体部と、トレンチの壁面に沿って形成されたゲート絶縁膜と、トレンチ内に形成されたゲート電極を備え、
   前記半導体部は、
   裏面に形成されているとともに、一方の主電極に電気的に接続する第１導電型の第１半導体領域と、
   その第１半導体領域上に形成されている第２導電型の第２半導体領域と、
   その第２半導体領域上に形成されており、前記トレンチの側面に接しているとともに他方の主電極に電気的に接続する第１導電型の第３半導体領域と、
   その第３半導体領域上に形成されており、前記トレンチの側面に接しているとともに前記他方の主電極に電気的に接続する第２導電型の第４半導体領域と、
   前記トレンチの底面の一部が前記半導体部の表面側に窪んでおり、その窪み内に位置する領域と、を有する半導体装置。
2. 前記半導体部は、１つのトレンチについて前記窪み内に位置する領域を複数有する請求項１に記載の半導体装置。
3. 前記窪み内に位置する領域は、第２導電型領域を有する請求項１又は２に記載の半導体装置。
4. 請求項１に記載の半導体装置を製造する方法であり、
   半導体部のトレンチ形成予定領域上の一部に犠牲層を形成する工程と、
   前記犠牲層と前記犠牲層が形成されていないトレンチ形成予定領域の前記半導体部をエッチングし、前記犠牲層が除去された後にも前記トレンチ形成予定領域の半導体部をさらにエッチングして半導体部にトレンチを形成する工程を有する半導体装置の製造方法。
5. 請求項１に記載の半導体装置を製造する方法であり、
   半導体部のトレンチ形成予定領域上に、エッチャントに対するエッチング速度が異なる複数種の犠牲層を形成する工程と、
   前記犠牲層をエッチングし、前記犠牲層が除去された後にも前記トレンチ形成予定領域の半導体部をさらにエッチングして半導体部にトレンチを形成する工程を有する半導体装置の製造方法。

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