JP4127440B2

JP4127440B2 - Multilayer build-up wiring board

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Publication number: JP4127440B2
Application number: JP00031599A
Authority: JP
Inventors: 直宏広瀬
Original assignee: Ibiden Co Ltd
Current assignee: Ibiden Co Ltd
Priority date: 1999-01-05
Filing date: 1999-01-05
Publication date: 2008-07-30
Anticipated expiration: 2019-01-05
Also published as: JP2000200972A

Description

【０００１】
【発明の属する技術分野】
この発明は、層間樹脂絶縁層と導体層とが交互に積層されたビルドアップ配線層が、コア基板の両面に形成されてなる多層ビルドアップ配線板に関し、特に、電源用導体層（電源層）又は接地用導体層（グランド層）として形成されるプレーン層を備える多層ビルドアップ配線板に関するものである。
【０００２】
【従来の技術】
複数層の導体層（導体回路）をそれぞれ層間樹脂絶縁層にて絶縁してなる多層ビルドアップ配線板において、一層分の導体回路をグランド層、或いは、電源層として用いることが、ノイズの低減等の目的で行われている。係る多層ビルドアップ配線板においては、図１３（Ａ）に示すように、接地用導体層（グランド層）或いは、電源用導体層（電源層）を構成するプレーン層４５９を、メッシュ孔４５９ａを有するメッシュパターンに形成することが多い。ここで、メッシュ孔４５９ａを設けるのは、プレーン層４５９が樹脂との接続性の低い銅で形成されているため、プレーン層の上層に配設される層間樹脂絶縁層（図示せず）と下層に配設される樹脂製コア基板（図示せず）との接続性を、該メッシュ孔４５９ａにて層間樹脂絶縁層とコア基板とを直接接触させることで改善する。また、該メッシュ孔４５９ａを通して、層間樹脂絶縁層に吸収された水分等からなるガスを発散し易くするためである。
【０００３】
このメッシュ孔４５９ａの形成位置に関しては、種々の提案がなされている。たとえば、特開平１０−２００２７１号においては、図１３（Ｂ）に示すように図中Ｃで示すチップを搭載する領域に対向する領域内には、メッシュ孔を配設せず、チップ搭載領域の外側にのみメッシュ孔４５９ａを配設することで、当該チップ搭載領域に凹凸ができないようにし、多層プリント配線板のチップ搭載領域をフラットに形成する技術が提案されている。
【０００４】
【発明が解決しようとする課題】
上述したように、メッシュ孔を介して層間樹脂絶縁層のガスが抜けるため、上記技術のようにチップ搭載領域にメッシュ孔を穿設しないと、該チップ搭載領域下の層間樹脂絶縁層から水分が発散しなくなり、また、層間樹脂絶縁層が剥離したり、当該部分で層間樹脂絶縁層の絶縁抵抗が低下していた。
【０００５】
本発明は、上述した課題を解決するためになされたものであり、その目的は、層間樹脂絶縁層の絶縁劣化が少ないと共にチップ搭載領域をフラットに形成できる多層ビルドアップ配線板を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、請求項１は、スルーホールを有するコア基板上に層間樹脂絶縁層と導体層とを交互に積層してなり、最上層にチップを搭載するチップ搭載領域を備え、導体層間がバイアホールで接続された多層ビルドアップ配線板において、
前記導体層としてコア基板上に形成したプレーン層に、メッシュ孔を設けると共に、前記チップ搭載領域と層間樹脂絶縁層を介して対向する領域のメッシュ孔の少なくとも一部であって、その孔内にスルーホールのランド及びコア基板上層の層間樹脂絶縁層に形成されるバイアホールが接続するパッドを配設したことを技術的特徴とする。
【０００７】
また、請求項２は、スルーホールを有するコア基板上に層間樹脂絶縁層と導体層とを交互に積層してなり、最上層にチップを搭載するチップ搭載領域を備え、導体層間がバイアホールで接続された多層ビルドアップ配線板において、
前記導体層として層間樹脂絶縁層上に形成したプレーン層に、メッシュ孔を設けると共に、前記チップ搭載領域と層間樹脂絶縁層を介して対向する領域のメッシュ孔の少なくとも一部であって、その孔内にバイアホールのランド及び該プレーン層上層の層間樹脂絶縁層に形成されたバイアホールが接続するパッドを配設したことを技術的特徴とする。
【０００８】
請求項３は、層間樹脂絶縁層と導体層とを交互に積層してなり、最上層にチップを搭載するチップ搭載領域を備えた多層ビルドアップ配線板において、
前記導体層として形成したプレーン層に、メッシュ孔を設けると共に、前記チップ搭載領域と層間樹脂絶縁層を介して対向する領域のメッシュ孔の少なくとも一部であって、その孔内にベタ状導体層を配設したことを技術的特徴とする。
【０００９】
また、請求項４は、スルーホールを有するコア基板上に層間樹脂絶縁層と導体層とを交互に積層してなり、最上層にチップを搭載するチップ搭載領域を備えた多層ビルドアップ配線板において、
前記導体層としてコア基板上に形成したプレーン層に、メッシュ孔を設けると共に、該チップ搭載領域と層間樹脂絶縁層を介して対向する領域のメッシュ孔の少なくとの一部であって、その孔内にスルーホールを覆う導体層から成るランドを配設し、該ランドを介してコア基板上層の層間樹脂絶縁層に形成されるバイアホールが接続されたことを技術的特徴とする。
【００１０】
請求項１の発明では、プレーン層のうち最上層のチップ搭載領域と層間樹脂絶縁層を介して対向する領域にメッシュ孔を形成すると共に、当該メッシュ孔のうち、少なくとも一部の孔の内にスルーホールのランド及びバイアホールが接続するパッドをメッシュ穴の周縁と間隔をもって設けるため、これらのランドの外周に設けられたメッシュ孔にてプレーン層の上層に配設される層間樹脂絶縁層と下層に配設される樹脂製コア基板とを、直接接触させるので、接着性を高めることができる。また、これらランドの外周に設けられたメッシュ孔を通して、層間樹脂絶縁層に吸収された水分等からなるガスを発散できるため、層間樹脂絶縁層の絶縁性を高めることが可能になる。更に、該チップ搭載領域のメッシュ孔内にランド及びバイアホールを形成するため、凹凸ができず、当該チップ搭載領域を平坦にできる。
【００１１】
請求項２の発明では、プレーン層のうち最上層のチップ搭載領域と層間樹脂絶縁層を介して対向する領域にメッシュ孔を形成すると共に、当該メッシュ孔のうちの少なくとの一部の孔内にバイアホールのランドをメッシュ穴の周縁と間隔をもって設けるため、該バイアホールのランドの外周に設けられたメッシュ孔にてプレーン層の上層に配設される層間樹脂絶縁層と下層に配設される層間樹脂絶縁層とを、直接接触させるので、接着性を高めることができる。また、該バイアホールのランドの外周に設けられたメッシュ孔を通して、層間樹脂絶縁層に吸収された水分等からなるガスを発散できるため、層間樹脂絶縁層の絶縁性を高めることが可能になる。更に、該チップ搭載領域のメッシュ孔内にバイアホールを形成するため、凹凸ができず、当該チップ搭載領域を平坦にできる。
【００１２】
請求項３の発明では、プレーン層のうち最上層のチップ搭載領域と層間樹脂絶縁層を介して対向する領域にメッシュ孔を形成すると共に、当該メッシュ孔のうち少なくとも一部の孔内にベタ状導体層をメッシュ穴の周縁と間隔をもって設けるため、該ベタ状導体層の外周に設けられたメッシュ孔にてプレーン層の上層に配設される層間樹脂絶縁層と下層に配設される層間樹脂絶縁層（又は樹脂製コア基板）とを、直接接触させるので、接着性を高めることができる。また、該ベタ状導体層の外周に設けられたメッシュ孔を通して、層間樹脂絶縁層に吸収された水分等からなるガスを発散できるため、層間樹脂絶縁層の絶縁性を高めることが可能になる。更に、該チップ搭載領域のメッシュ孔内にベタ状導体層を形成するため、凹凸ができず、当該チップ搭載領域を平坦にできる。
【００１３】
請求項４の発明では、プレーン層のうち最上層のチップ搭載領域と層間樹脂絶縁層を介して対向する領域にメッシュ孔を形成すると共に、当該メッシュ孔のうち少なくとも一部の孔内にスルーホールのランドをメッシュ穴の周縁と間隔をもって設けるため、該ランドの外周に設けられたメッシュ孔にてプレーン層の上層に配設される層間樹脂絶縁層と下層に配設される樹脂製コア基板とを、直接接触させるので、接着性を高めることができる。また、該ランドの外周に設けられたメッシュ孔を通して、層間樹脂絶縁層に吸収された水分等からなるガスを発散できるため、層間樹脂絶縁層の絶縁性を高めることが可能になる。更に、該チップ搭載領域のメッシュ孔内にランドを形成するため、凹凸ができず、当該チップ搭載領域を平坦にできる。なお、本発明では、前記プレーン層は、チップ搭載領域と少なくとも１層以上の層間樹脂絶縁層を介して対向していればよい。
【００１４】
本発明では、上記層間樹脂絶縁層として無電解めっき用接着剤を用いることが望ましい。この無電解めっき用接着剤は、硬化処理された酸あるいは酸化剤に可溶性の耐熱性樹脂粒子が、酸あるいは酸化剤に難溶性の未硬化の耐熱性樹脂中に分散されてなるものが最適である。
酸、酸化剤で処理することにより、耐熱性樹脂粒子が溶解除去されて、表面に蛸つぼ状のアンカーからなる粗化面を形成できる。
【００１５】
上記無電解めっき用接着剤において、特に硬化処理された前記耐熱性樹脂粒子としては、▲１▼平均粒径が10μｍ以下の耐熱性樹脂粉末、▲２▼平均粒径が２μｍ以下の耐熱性樹脂粉末を凝集させた凝集粒子、▲３▼平均粒径が２〜10μｍの耐熱性粉末樹脂粉末と平均粒径が２μｍ以下の耐熱性樹脂粉末との混合物、▲４▼平均粒径が２〜10μｍの耐熱性樹脂粉末の表面に平均粒径が２μｍ以下の耐熱性樹脂粉末または無機粉末のいずれか少なくとも１種を付着させてなる疑似粒子、▲５▼平均粒径が０．１〜０．８μｍの耐熱性粉末樹脂粉末と平均粒径が０．８μｍを越え、２μｍ未満の耐熱性樹脂粉末との混合物、▲６▼平均粒径が０．１〜１．０μｍの耐熱性粉末樹脂粉末を用いることが望ましい。これらは、より複雑なアンカーを形成できるからである。
【００１６】
粗化面の深さは、Ｒｍａｘ＝０．０１〜２０μｍがよい。密着性を確保するためである。特にセミアディティブ法では、０．１〜５μｍがよい。密着性を確保しつつ、無電解めっき膜を除去できるからである。
【００１７】
前記酸あるいは酸化剤に難溶牲の耐熱性樹脂としては、「熱硬化性樹脂および熱可塑性樹脂からなる樹脂複合体」又は「感光性樹脂および熱可塑性樹脂からなる樹脂複合体」からなることが望ましい。前者については耐熱性が高く、後者についてはバイアホール用の開口をフォトリソグラフィーにより形成できるからである。
【００１８】
前記熱硬化性樹脂としては、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂などを使用できる。また、感光化する場合は、メタクリル酸やアクリル酸などと熱硬化基をアクリル化反応させる。特にエポキシ樹脂のアクリレートが最適である。
エポキシ樹脂としては、フェノールノボラック型、クレゾールノボラック型、などのノボラック型エポキシ樹脂、ジシクロペンタジエン変成した脂環式エポキシ樹脂などを使用することができる。
【００１９】
熱可塑性樹脂としては、ポリエーテルスルフォン（ＰＥＳ）、ポリスルフォン（ＰＳＦ）、ポリフェニレンスルフォン（ＰＰＳ）、ポリフェニレンサルファイド（ＰＰＥＳ）、ポリフェニルエーテル（ＰＰＥ）、ポリエーテルイミド（ＰＩ）などを使用できる。
熱硬化性樹脂（感光性樹脂）と熱可塑性樹脂の混合割合は、熱硬化性樹脂（感光性樹脂）／熱可塑性樹脂＝９５／５〜５０／５０がよい。耐熱性を損なうことなく、高い靭性値を確保できるからである。
【００２０】
前記耐熱性樹脂粒子の混合重量比は、耐熱性樹脂マトリックスの固形分に対して５〜５０重量％、望ましくは１０〜４０重量％がよい。
耐熱性樹脂粒子は、アミノ樹脂（メラミン樹脂、尿素樹脂、グアナミン樹脂）、エポキシ樹脂などがよい。
なお、接着剤は、組成の異なる２層により構成してもよい。
【００２１】
なお、多層ビルドアップ配線板の表面に付加するソルダーレジスト層としては、種々の樹脂を使用でき、例えば、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＡ型エポキシ樹脂のアクリレート、ノボラック型エポキシ樹脂、ノボラック型エポキシ樹脂のアクリレートをアミン系硬化剤やイミダゾール硬化剤などで硬化させた樹脂を使用できる。
【００２２】
一方、このようなソルダーレジスト層は、剛直骨格を持つ樹脂で構成されるので剥離が生じることがある。このため、補強層を設けることでソルダーレジスト層の剥離を防止することもできる。
【００２３】
ここで、上記ノボラック型エポキシ樹脂のアクリレートとしては、フェノールノボラックやクレゾールノボラックのグリシジルエーテルを、アクリル酸やメタクリル酸などと反応させたエポキシ樹脂などを用いることができる。
【００２４】
上記イミダゾール硬化剤は、25℃で液状であることが望ましい。液状であれば均一混合できるからである。
このような液状イミダゾール硬化剤としては、1-ベンジル−2-メチルイミダゾール（品名：1B2MZ ）、1-シアノエチル−2-エチル−4-メチルイミダゾール（品名：2E4MZ-CN）、4-メチル−2-エチルイミダゾール（品名：2E4MZ ）を用いることができる。
【００２５】
このイミダゾール硬化剤の添加量は、上記ソルダーレジスト組成物の総固形分に対して１〜10重量％とすることが望ましい。この理由は、添加量がこの範囲内にあれば均一混合がしやすいからである。
【００２６】
上記ソルダーレジストの硬化前組成物は、溶媒としてグリコールエーテル系の溶剤を使用することが望ましい。
このような組成物を用いたソルダーレジスト層は、遊離酸が発生せず、銅パッド表面を酸化させない。また、人体に対する有害性も少ない。
【００２７】
このようなグリコールエーテル系溶媒としては、下記構造式のもの、特に望ましくは、ジエチレングリコールジメチルエーテル（ＤＭＤＧ）およびトリエチレングリコールジメチルエーテル（ＤＭＴＧ）から選ばれるいずれか少なくとも１種を用いる。これらの溶剤は、30〜50℃程度の加温により反応開始剤であるベンゾフェノンやミヒラーケトンを完全に溶解させることができるからである。
CH_３Ｏ - (CH_２ CH_２Ｏ) _ｎ−CH_３（ｎ＝１〜５）
このグリコールエーテル系の溶媒は、ソルダーレジスト組成物の全重量に対して１０〜７０wt％がよい。
【００２８】
以上説明したようなソルダーレジスト組成物には、その他に、各種消泡剤やレベリング剤、耐熱性や耐塩基性の改善と可撓性付与のために熱硬化性樹脂、解像度改善のために感光性モノマーなどを添加することができる。
例えば、レベリング剤としてはアクリル酸エステルの重合体からなるものがよい。また、開始剤としては、チバガイギー製のイルガキュアＩ９０７、光増感剤としては日本化薬製のＤＥＴＸ−Ｓがよい。
さらに、ソルダーレジスト組成物には、色素や顔料を添加してもよい。配線パターンを隠蔽できるからである。この色素としてはフタロシアニングリーンを用いることが望ましい。
【００２９】
添加成分としての上記熱硬化性樹脂としては、ビスフェノール型エポキシ樹脂を用いることができる。このビスフェノール型エポキシ樹脂には、ビスフェノールＡ型エポキシ樹脂とビスフェノールＦ型エポキシ樹脂があり、耐塩基性を重視する場合には前者が、低粘度化が要求される場合（塗布性を重視する場合）には後者がよい。
【００３０】
添加成分としての上記感光性モノマーとしては、多価アクリル系モノマーを用いることができる。多価アクリル系モノマーは、解像度を向上させることができるからである。例えば、多価アクリル系モノマーとして、日本化薬製のＤＰＥ−６Ａ、共栄社化学製のＲ−６０４を用いることができる。
また、これらのソルダーレジスト組成物は、２５℃で０．５〜１０Ｐａ・ｓ、より望ましくは１〜１０Ｐａ・ｓがよい。ロールコータで塗布しやすい粘度だからである。
【００３１】
【発明の実施の形態】
以下、本発明の実施形態に係る多層ビルドアップ配線板及びその製造方法について図を参照して説明する。
先ず、本発明の第１実施形態に係る多層ビルドアップ配線板１０の構成について、図６、図７及び図８を参照して説明する。
図６は、ＩＣチップ搭載前の多層プリント配線板１０の断面図を示し、図７は、図６に示す多層プリント配線板１０にＩＣチップ９０を載置し、ドータボード９４へ取り付けた状態を示している。
【００３２】
図６に示すように多層ビルドアップ配線板１０では、コア基板３０内にスルーホール３６が形成され、該コア基板３０の表面（ＩＣチップ側）には電源層となるプレーン層３４Ｕが形成され、裏面（ドータボード側）にはグランド層となるプレーン層３４Ｄが形成されている。また、該プレーン層３４Ｕ、３４Ｄの上には、バイアホール６０及び導体回路５８の形成された下層側層間樹脂絶縁層５０が配設されている。該下層層間樹脂絶縁層５０の上には、バイアホール１６０及び導体回路１５８（裏面側のみ図示する）が形成された上層層間樹脂絶縁層１５０が配置されている。
【００３３】
図７に示すように多層プリント配線板の上面側には、ＩＣチップ９０のランド９２へ接続するための半田バンプ７６Ｕが配設されている。半田バンプ７６Ｕはバイアホール１６０及びバイアホール６０を介してスルーホール３６へ接続されている。一方、下面側には、ドーターボード９４のランド９６に接続するための半田バンプ７６Ｄが配設されている。該半田バンプ７６Ｄは、バイアホール１６０及びバイアホール６０を介してスルーホール３６へ接続されている。
【００３４】
図７のＤ−Ｄ断面、即ち、コア基板３０の表面に形成されたプレーン層３４Ｕの平面を図８に示す。図８のＥ−Ｅ断面が図７に相当する。図８（Ａ）に示すようにプレーン層３４Ｕには、図７中のＩＣチップ９０の搭載される領域に層間樹脂絶縁層を介して対向する領域（以下、「チップ搭載領域」として参照）Ｃの外側に、直径２５０μｍのメッシュ孔３５ａが、ピッチＰ（５６０μｍ）間隔で形成されている。一方、チップ搭載領域Ｃの内側には、瓢箪型のメッシュ孔３５ｂが形成されている。このメッシュ孔３５ｂを拡大して図８（Ｂ）に示す。該メッシュ孔３５ｂ内には、５〜５０μｍの間隙Ｋを設けてスルーホール３６のランド３６ａ及びバイアホール（バイアホールの底部）６０ａが配設されている。このランド３６ａとバイアホールの接続するパッドとは、導体回路３４ｃを介して接続されている。
【００３５】
第１実施形態の多層プリント配線板１０では、プレーン層３４Ｕのチップ搭載領域Ｃにメッシュ孔３５ｂを形成すると共に、当該メッシュ孔３５ｂ内にスルーホール３６のランド３６ａ及びバイアホールが接続するパッド６０ａを設けるため、該ランド３６ａ及びバイアホールが接続するパッド６０ａの外周に設けられたメッシュ孔３６ｂの間隙Ｋにてプレーン層３４Ｕの上層に配設される層間樹脂絶縁層５０と下層に配設される樹脂製コア基板３０とを、直接接触させるので、接着性を高めることができる。また、該ランド３６ａ及びバイアホールが接続するパッド６０ａの外周に設けられたメッシュ孔３５ｂの間隙Ｋを通して、層間樹脂絶縁層５０及びコア基板３０に吸収された水分等からなるガスを発散できるため、層間樹脂絶縁層５０及びコア基板３０の絶縁性を高め、また、層間樹脂絶縁層の剥離を防止することが可能になる。更に、該チップ搭載領域Ｃのメッシュ孔３５ｂ内にランド３６ａ及びバイアホールが接続するパッド６０ａを形成するため、凹凸ができず、当該チップ搭載領域Ｃを平坦にできる。即ち、該チップ搭載領域Ｃにもメッシュ孔３５ａを配設すると、該孔内が凹みとして残り、凹凸が出来るが、本実施形態では、孔内にランド３６ａ及びバイアホールが接続するパッド６０ａを配設することで平坦にできる。なお、図８（Ｃ）に示すようにランド３６ａ及びバイアホールが接続するパッドを一体化して瓢箪型、達磨型、涙滴型にしてもよい。
【００３６】
以下、本発明の第１実施形態に係る多層多層ビルドアップ配線板の製造方法について図を参照して説明する。
ここでは、第１実施形態の多層多層ビルドアップ配線板の製造方法に用いるＡ．無電解めっき用接着剤、Ｂ．層間樹脂絶縁剤、Ｃ．樹脂充填剤、Ｄ．ソルダーレジスト組成物の組成について説明する。
【００３７】
Ａ．無電解めっき用接着剤調製用の原料組成物（上層用接着剤）
〔樹脂組成物▲１▼〕
クレゾールノボラック型エポキシ樹脂（日本化薬製、分子量2500）の25％アクリル化物を80wt％の濃度でＤＭＤＧに溶解させた樹脂液を35重量部、感光性モノマー（東亜合成製、アロニックスＭ315 ）3.15重量部、消泡剤（サンノプコ製、Ｓ−65）0.5 重量部、ＮＭＰ 3.6重量部を攪拌混合して得た。
【００３８】
〔樹脂組成物▲２▼〕
ポリエーテルスルフォン（ＰＥＳ）12重量部、エポキシ樹脂粒子（三洋化成製、ポリマーポール）の平均粒径 1.0μｍのものを 7.2重量部、平均粒径 0.5μｍのものを3.09重量部、を混合した後、さらにＮＭＰ30重量部を添加し、ビーズミルで攪拌混合して得た。
【００３９】
〔硬化剤組成物▲３▼〕
イミダゾール硬化剤（四国化成製、2E4MZ-CN）２重量部、光開始剤（チバガイギー製、イルガキュアＩ−907 ）２重量部、光増感剤（日本化薬製、DETX-S）0.2 重量部、ＮＭＰ 1.5重量部を攪拌混合して得た。
【００４０】
Ｂ．層間樹脂絶縁剤調製用の原料組成物（下層用接着剤）
〔樹脂組成物▲１▼〕
クレゾールノボラック型エポキシ樹脂（日本化薬製、分子量2500）の25％アクリル化物を80wt％の濃度でＤＭＤＧに溶解させた樹脂液を35重量部、感光性モノマー（東亜合成製、アロニックスＭ315 ）４重量部、消泡剤（サンノプコ製、Ｓ−65）0.5 重量部、ＮＭＰ 3.6重量部を攪拌混合して得た。
【００４１】
〔樹脂組成物▲２▼〕
ポリエーテルスルフォン（ＰＥＳ）12重量部、エポキシ樹脂粒子（三洋化成製、ポリマーポール）の平均粒径 0.5μｍのものを 14.49重量部、を混合した後、さらにＮＭＰ30重量部を添加し、ビーズミルで攪拌混合して得た。
【００４２】
〔硬化剤組成物▲３▼〕
イミダゾール硬化剤（四国化成製、2E4MZ-CN）２重量部、光開始剤（チバガイギー製、イルガキュアＩ−907 ）２重量部、光増感剤（日本化薬製、DETX-S）0.2 重量部、ＮＭＰ1.5 重量部を攪拌混合して得た。
【００４３】
Ｃ．樹脂充填剤調製用の原料組成物
〔樹脂組成物▲１▼〕
ビスフェノールＦ型エポキシモノマー（油化シェル製、分子量310 、YL983U） 100重量部、表面にシランカップリング剤がコーティングされた平均粒径 1.6μｍのSiＯ_２球状粒子（アドマテック製、CRS 1101−CE、ここで、最大粒子の大きさは後述する内層銅パターンの厚み（15μｍ）以下とする） 170重量部、レベリング剤（サンノプコ製、ペレノールＳ４）1.5 重量部を攪拌混合することにより、その混合物の粘度を23±１℃で45,000〜49,000cps に調整して得た。
〔硬化剤組成物▲２▼〕
イミダゾール硬化剤（四国化成製、2E4MZ-CN）6.5 重量部。
【００４４】
Ｄ．ソルダーレジスト組成物
ＤＭＤＧに溶解させた60重量％のクレゾールノボラック型エポキシ樹脂（日本化薬製）のエポキシ基50％をアクリル化した感光性付与のオリゴマー（分子量4000）を 46.67ｇ、メチルエチルケトンに溶解させた80重量％のビスフェノールＡ型エポキシ樹脂（油化シェル製、エピコート1001）15.0ｇ、イミダゾール硬化剤（四国化成製、2E4MZ-CN）1.6 ｇ、感光性モノマーである多価アクリルモノマー（日本化薬製、Ｒ604 ）３ｇ、同じく多価アクリルモノマー（共栄社化学製、DPE6A ） 1.5ｇ、分散系消泡剤（サンノプコ社製、Ｓ−65）0.71ｇを混合し、さらにこの混合物に対して光開始剤としてのベンゾフェノン（関東化学製）を２ｇ、光増感剤としてのミヒラーケトン（関東化学製）を 0.2ｇ加えて、粘度を25℃で 2.0Pa・ｓに調整したソルダーレジスト組成物を得た。
なお、粘度測定は、Ｂ型粘度計（東京計器、 DVL-B型）で 60rpmの場合はローターNo.4、６rpm の場合はローターNo.3によった。
【００４５】
引き続き、本発明の第１実施形態に係る多層ビルドアップ配線板の製造工程について図１乃至図６を参照して説明する。この第１実施形態では、多層ビルドアップ配線板をセミアディティブ方により形成する。
【００４６】
（１）図１（Ａ）に示すように厚さ１mmのガラスエポキシ樹脂またはＢＴ（ビスマレイミドトリアジン）樹脂からなる基板３０の両面に１８μｍの銅箔３２がラミネートされている銅張積層板３０Ａを出発材料とした。まず、この銅張積層板３０Ａをドリル削孔し、無電解めっき処理を施し、パターン状にエッチングすることによりスルーホール３６及びプレーン層３４Ｕ、３４Ｄを形成し、図１（Ｂ）に示すコア基板３０を形成する。図８を参照して上述したように、プレーン層３４Ｕ、３４Ｄにはメッシュ孔３５ａ、３５ｂが形成され、チップ搭載領域Ｃ内のメッシュ孔３５ｂには、上述したようにスルーホール３６のランド３６ａ、導体回路３４ｃ及びバイアホールの底部６０ａが配設されている。
【００４７】
(2) プレーン層３４およびスルーホール３６を形成した基板３０を水洗いし、乾燥した後、酸化浴（黒化浴）として、NaOH（10ｇ／ｌ），NaClO _２（40ｇ／ｌ），Na_３PO_４（６ｇ／ｌ）、還元浴として、NaOH（10ｇ／ｌ），NaBH_４（６ｇ／ｌ）を用いた酸化−還元処理により、プレーン層３４Ｕ、３４Ｄおよびスルーホール３６の表面に粗化層３８を設けた（図１（Ｃ）参照）。
【００４８】
(3) Ｃの樹脂充填剤調製用の原料組成物を混合混練して樹脂充填剤を得た。
【００４９】
(4) 前記(3) で得た樹脂充填剤４０を、調製後24時間以内に基板３０の両面にロールコータを用いて塗布することにより、導体回路（プレーン層）３４のメッシュ孔３５ａ、３５ｂ及び、スルーホール３６内に充填し、70℃，20分間で乾燥させ、他方の面についても同様にして樹脂充填剤４０をメッシュ孔３５ａあるいはスルーホール３６内に充填し、70℃，20分間で加熱乾燥させた（図１（Ｄ）参照）。
【００５０】
(5) 前記(4) の処理を終えた基板３０の片面を、＃600 のベルト研磨紙（三共理化学製）を用いたベルトサンダー研磨により、プレーン層３４Ｕ、３４Ｄの表面やスルーホール３６のランド３６ａ表面に樹脂充填剤４０が残らないように研磨し、次いで、前記ベルトサンダー研磨による傷を取り除くためのバフ研磨を行った。このような一連の研磨を基板の他方の面についても同様に行った（図２（Ｅ）参照）。
次いで、100 ℃で１時間、120 ℃で３時間、 150℃で１時間、 180℃で７時間の加熱処理を行って樹脂充填剤４０を硬化した。
【００５１】
このようにして、スルーホール３６等に充填された樹脂充填剤４０の表層部およびプレーン層３４Ｕ、３４Ｄ上面の粗化層３８を除去して基板３０両面を平滑化した上で、樹脂充填剤４０とプレーン層３４Ｕ、３４Ｄの側面とが粗化層３８を介して強固に密着し、またスルーホール３６の内壁面と樹脂充填剤４０とが粗化層３８を介して強固に密着した配線基板を得た。即ち、この工程により、樹脂充填剤４０の表面とプレーン層３４Ｕ、３４Ｄの表面が同一平面となる。
【００５２】
(6) プレーン層３４Ｕ、３４Ｄを形成した基板３０にアルカリ脱脂してソフトエッチングして、次いで、塩化パラジウウムと有機酸からなる触媒溶液で処理して、Ｐｄ触媒を付与し、この触媒を活性化した後、硫酸銅３．２×１０^−２ｍｏｌ／ｌ、硫酸ニッケル３．９×１０^−３ｍｏｌ／ｌ、錯化剤５．４×１０^−２ｍｏｌ／ｌ、次亜りん酸ナトリウム３．３×１０^−１ｍｏｌ／ｌ、ホウ酸５．０×１０^−１ｍｏｌ／ｌ、界面活性剤（日信化学工業製、サーフィール４６５）０．１ｇ／ｌ、ＰＨ＝９からなる無電解めっき液に浸積し、浸漬１分後に、４秒当たり１回に割合で縦、および、横振動させて、プレーン層３４Ｕ、３４Ｄ、スルーホール３６のランド３６ａ及びバイアホールの底部６０ａの表面にＣｕ−Ｎｉ−Ｐからなる針状合金の被覆層と粗化層４２を設けた（図２（Ｆ）参照）。
【００５３】
さらに、ホウフっ化スズ０．１ｍｏｌ／ｌ、チオ尿素１．０ｍｏｌ／ｌ、温度３５℃、ＰＨ＝１．２の条件でＣｕ−Ｓｎ置換反応させ、粗化層の表面に厚さ０．３μｍＳｎ層（図示せず）を設けた。
【００５４】
(7) Ｂの層間樹脂絶縁剤調製用の原料組成物を攪拌混合し、粘度1.5 Pa・ｓに調整して層間樹脂絶縁剤（下層用）を得た。
次いで、Ａの無電解めっき用接着剤調製用の原料組成物を攪拌混合し、粘度７Pa・ｓに調整して無電解めっき用接着剤溶液（上層用）を得た。
【００５５】
(8) 前記(6) の基板の両面に、前記(7) で得られた粘度 1.5Pa・ｓの層間樹脂絶縁剤（下層用）４４を調製後24時間以内にロールコータで塗布し、水平状態で20分間放置してから、60℃で30分の乾燥（プリベーク）を行い、次いで、前記(7) で得られた粘度７Pa・ｓの感光性の接着剤溶液（上層用）４６を調製後24時間以内に塗布し、水平状態で20分間放置してから、60℃で30分の乾燥（プリベーク）を行い、厚さ35μｍの接着剤層５０αを形成した（図２（Ｇ）参照）。
【００５６】
(9) 前記(8) で接着剤層を形成した基板３０の両面に、85μｍφの黒円５１ａが印刷されたフォトマスクフィルム５１（図３（Ｈ））を密着させ、超高圧水銀灯により 500mJ／cm^２で露光した。これをＤＭＴＧ溶液でスプレー現像し、さらに、当該基板３０を超高圧水銀灯により3000mJ／cm^２で露光し、100 ℃で１時間、120 ℃で１時間、その後 150℃で３時間の加熱処理（ポストベーク）をすることにより、フォトマスクフィルムに相当する寸法精度に優れた85μｍφの開口（バイアホール形成用開口）４８を有する厚さ35μｍの層間樹脂絶縁層（２層構造）５０を形成した（図３（Ｉ）参照）。なお、バイアホールとなる開口４８には、スズめっき層（図示せず）を部分的に露出させた。
【００５７】
(10)開口４８が形成された基板３０を、クロム酸に19分間浸漬し、層間樹脂絶縁層５０の表面に存在するエポキシ樹脂粒子を溶解除去することにより、当該層間樹脂絶縁層５０の表面を粗化し（図３（Ｊ）参照）、その後、中和溶液（シプレイ社製）に浸漬してから水洗いした。
【００５８】
(11)前記(10)の行程で表面を粗化した基盤３０の表面に、パラジウム触媒（アトテック製）を付与することにより、層間樹脂絶縁層５０の表面に触媒核を付ける。その後、以下に示す組成の無電解銅めっき水溶液中に基板３０を浸漬して、全体に厚さ０．６μｍの無電解めっき膜５２を形成する（図３（Ｋ）参照）。
〔無電解めっき水溶液〕
ＥＤＴＡ 150 ｇ／ｌ
硫酸銅 20 ｇ／ｌ
ＨＣＨＯ 30 ml／ｌ
ＮａＯＨ 40 ｇ／ｌ
α、α’−ビピリジル 80 mg／ｌ
ＰＥＧ 0.1 ｇ／ｌ
〔無電解めっき条件〕
70℃の液温度で30分
【００５９】
(12)前記(11)で形成した無電解銅めっき膜５２上に市販の感光性ドライフィルムを張り付け、マスクを載置して、100 mJ／cm^２で露光、0.8 ％炭酸ナトリウムで現像処理し、厚さ15μｍのめっきレジスト５４を設けた（図３（Ｌ）参照）。
【００６０】
(13)ついで、レジスト非形成部分に以下の条件で電解銅めっきを施し、厚さ15μｍの電解銅めっき膜５６を形成した（図４（Ｍ）参照）。

【００６１】
(14)めっきレジスト５４を５％ＫＯＨで剥離除去した後、そのめっきレジスト下の無電解めっき膜５２を硫酸と過酸化水素の混合液でエッチング処理して溶解除去し、無電解銅めっき膜５２と電解銅めっき膜５６からなる厚さ18μｍの導体回路５８及びバイアホール６０を形成した（図４（Ｎ））。
【００６２】
(15)(6) と同様の処理を行い、導体回路５８及びバイアホール６０の表面にCu-Ni-P からなる粗化面６２を形成し、さらにその表面にSn置換を行った（図４（Ｏ）参照）。
【００６３】
(16)(7) 〜(15)の工程を繰り返すことにより、さらに上層の層間樹脂絶縁層１５０及びバイアホール１６０、導体回路１５８を形成することで、多層ビルドアップ配線板を完成する（図４（Ｐ）参照）。なお、この上層の導体回路を形成する工程においては、Ｓｎ置換は行わなかった。
【００６４】
(17)そして、上述した多層ビルドアップ配線板にはんだバンプを形成する。前記(16)で得られた基板３０両面に、上記Ｄ．にて説明したソルダーレジスト組成物７０αを４５μｍの厚さで塗布する（図５（Ｑ））。次いで、70℃で20分間、70℃で30分間の乾燥処理を行った後、円パターン（マスクパターン）が描画された厚さ５mmのフォトマスクフィルム（図示せず）を密着させて載置し、1000mJ／cm^２の紫外線で露光し、DMTG現像処理する。そしてさらに、80℃で１時間、 100℃で１時間、 120℃で１時間、 150℃で３時間の条件で加熱処理し、はんだパッド部分（バイアホールとそのランド部分を含む）に開口（開口径 200μｍ）７１を有するソルダーレジスト層（厚み20μｍ）７０を形成する（図５（Ｒ）参照）。
【００６５】
(18)次に、塩化ニッケル2.31×10^−１ｍｏｌ／ｌ、次亜リン酸ナトリウム2.8 ×10^−１ｍｏｌ／ｌ、クエン酸ナトリウム1.85×10^−１ｍｏｌ／ｌ、からなるｐＨ＝４．５の無電解ニッケルめっき液に該基板３０を２０分間浸漬して、開口部７１に厚さ５μｍのニッケルめっき層７２を形成した。さらに、その基板を、シアン化金カリウム4.1 ×10^−２ｍｏｌ／ｌ、塩化アンモニウム1.87×10^−１ｍｏｌ／ｌ、クエン酸ナトリウム1.16×10^−１ｍｏｌ／ｌ、次亜リン酸ナトリウム1.7 ×10^−１ｍｏｌ／ｌからなる無電解金めっき液に80℃の条件で７分２０秒間浸漬して、ニッケルめっき層上に厚さ0.03μｍの金めっき層７４を形成することで、バイアホール１６０及び導体回路１５８（裏面側のみ図示する）に半田パッド７５を形成する（図５（Ｓ）参照）。
【００６６】
(19)そして、ソルダーレジスト層７０の開口部７１に、半田ペーストを印刷して 200℃でリフローすることにより、半田バンプ（半田体）７６Ｕ、７６Ｄを形成し、多層ビルドアップ配線板１０を完成した（図６参照）。
【００６７】
完成した多層プリント配線板１０の半田バンプ７６Ｕに、ＩＣチップ９０のパッド９２が対応するように載置し、リフローを行いＩＣチップ９０を搭載する。その後、ＩＣチップ９０と多層プリント配線板１０との間に、アンダーフィル８８を充填する。このＩＣチップ９０を搭載した多層プリント配線板１０を、ドータボード９４側のバンプ９６に対応するように載置してリフローを行い、ドータボード９４へ取り付ける。その後、多層プリント配線板１０とドータボード９４との間にアンダーフィル８８を充填する。
【００６８】
引き続き、本発明の第２実施形態について、図９及び図１０を参照して説明する。図９は、第２実施形態の多層プリント配線板１1０の断面図を示している。上述した第１実施形態では、コア基板３０の両面にプレーン層３４Ｕ、３４Ｄが配設されたが、第２実施形態の多層プリント配線板１１０では、層間樹脂絶縁層５０の上にプレーン層５８Ｕ、５８Ｄが形成されている。
【００６９】
即ち、第２実施形態の多層ビルドアップ配線板１１０では、コア基板３０の表面及び裏面に導体回路３４が形成され、導体回路３４の上には、下層側層間樹脂絶縁層５０が形成されている。下層側層間樹脂絶縁層５０の上には、プレーン層５８Ｕ、５８Ｄが形成されている。ここで、表面側（ＩＣチップ側）のプレーン層５８は、電源層として用いられ、裏面側（ドータボード側）のプレーン層５８は、グランド層として用いられる。該プレーン層５８Ｕ、５８Ｄの上側には、上層層間樹脂絶縁層１５０が形成され、バイアホール１６０及び導体回路１５８が配設されている。
【００７０】
図９のＦ−Ｆ断面、即ち、層間樹脂絶縁層５０の表面に形成されたプレーン層５８Ｕの平面を図１０（Ａ）に示す。図１０（Ａ）のＧ−Ｇ断面が図９に相当する。図１０に示すようにプレーン層５８Ｕには、チップ搭載領域Ｃの外側には、直径２００μｍのメッシュ孔５９ａが形成されている。一方、チップ搭載領域Ｃの内側には、瓢箪型のメッシュ孔５９ｂが形成されている。図１０（Ｂ）に該メッシュ孔３５９ｂを拡大して示す。該メッシュ孔５９ｂ内には、数十μｍの間隙Ｋを設けて層間樹脂絶縁層５０に形成されたバイアホール６０及び層間樹脂絶縁層１５０に形成されたバイアホールが接続するパッド（バイアホールの底部）１６０ａが配設されている。即ち、バイアホールのランド６０及びバイアホールの接続するパッド１６０ａが一体に形成されている。
【００７１】
第２実施形態の多層プリント配線板１１０では、プレーン層５８Ｕのチップ搭載領域Ｃにメッシュ孔５９ｂを形成すると共に、当該メッシュ孔５９ｂ内にバイアホールのランド６０、バイアホールを接続するパッド１６０ａを設けるため、該バイアホールのランド６０、バイアホールを接続するパッド１６０ａの外周に設けられたメッシュ孔５９ｂの間隙Ｋにてプレーン層５８Ｕの上層に配設される層間樹脂絶縁層１５０と下層に配設される層間樹脂絶縁層５０とを、直接接触させるので、接着性を高めることができる。また、該バイアホールのランド６０、バイアホールの接続するパッド１６０ａの外周に設けられたメッシュ孔５９ｂの間隙Ｋを通して、層間樹脂絶縁層１５０、５０に吸収された水分等からなるガスを発散できるため、層間樹脂絶縁層５０、１５０の絶縁性を高め、また層間樹脂絶縁層の剥離を防止することが可能になる。更に、該チップ搭載領域Ｃのメッシュ孔５９ｂ内にバイアホールのランド６０、バイアホールの接続するパッド１６０ａを形成するため、凹凸ができず、当該チップ搭載領域Ｃを平坦にできる。なお、図１１（Ｃ）のようにバイアホールのランド６０とバイアホールの接続するパッド１６０ａとの連結部分のくびれを無くし、達磨型、或いは涙滴型の形状にしてもよい。
【００７２】
引き続き、第３実施形態に係る多層プリント配線板の構成について、図１１を参照して説明する
図１１は、コア基板の表面側に形成されたプレーン層３４Ｕを示す平面図である。ここで、図８を参照して上述した第１実施形態では、チップ搭載領域Ｃ内にスルーホールのランド３６ａ及びバイアホールが接続されるパッド６０の配設されるメッシュ孔３５ｂが穿設された。これに対して、第３実施形態では、チップ搭載領域Ｃ内に、該瓢箪型のメッシュ孔３５ｂのみならず、円形のメッシュ孔３５ｃが設けられ、該メッシュ孔３５ｃ内には、ベタ状導体層３４ｄが配設されている。なお、図１１（Ｂ）に示すように、ベタ状導体層３４ｄは、周囲のプレーン層３４Ｕと少なくとも１カ所以上で接続してもよい。
【００７３】
第３実施形態の多層プリント配線板では、プレーン層３４Ｕのチップ搭載領域Ｃにメッシュ孔３５ｃを形成すると共に、当該メッシュ孔３５ｃ内にベタ状導体層３４ｄを設けるため、該ベタ状導体層３４ｄの外周に設けられたメッシュ孔３５ｃの間隙にてプレーン層３４Ｕの上層に配設される層間樹脂絶縁層５０と下層に配設される樹脂製コア基板３０とを、直接接触させるので、接着性を高めることができる。また、該ベタ状導体層３４ｄの外周に設けられたメッシュ孔３５ｃの間隙を通して、層間樹脂絶縁層５０及びコア基板３０に吸収された水分等からなるガスを発散できるため、層間樹脂絶縁層５０及びコア基板３０の絶縁性を高め、また、層間樹脂絶縁層の剥離を防止することが可能になる。更に、該チップ搭載領域Ｃのメッシュ孔３５ｃ内にベタ状導体層３４ｄを形成するため、凹凸ができず、当該チップ搭載領域Ｃを平坦にできる。
【００７４】
引き続き、第４実施形態に係る多層プリント配線板の構成について、図１２を参照して説明する
図１２（Ａ）は、コア基板の表面側に形成されたプレーン層３４Ｕを示す平面図である。ここで、図８を参照して上述した第１実施形態では、チップ搭載領域Ｃ内にスルーホールのランド３６ａ及びバイアホールが接続するパッド６０の配設されるメッシュ孔３５ｂが穿設された。これに対して、第４実施形態では、チップ搭載領域Ｃ内に、円形のメッシュ孔３５ｄが設けられ、該メッシュ孔３５ｄ内には、スルーホールのランド３６ａのみが配設されている。この第４実施形態の層間樹脂絶縁層５０及びコア基板３０の断面を図１２（Ｂ）に示す。第４実施形態では、コア基板３０に形成されたスルーホール３６のランド３６ａの直上にバイアホール６０が形成されている。
【００７５】
第４実施形態の多層プリント配線板では、プレーン層３４Ｕのチップ搭載領域Ｃにメッシュ孔３５ｄを形成すると共に、当該メッシュ孔３５ｄ内にランド３６ａを設けるため、該ランド３６ａの外周に設けられたメッシュ孔３５ｄの間隙にてプレーン層３４Ｕの上層に配設される層間樹脂絶縁層５０と下層に配設される樹脂製コア基板３０とを、直接接触させるので、接着性を高めることができる。また、該ランド３６ａの外周に設けられたメッシュ孔３５ｄの間隙を通して、層間樹脂絶縁層５０及びコア基板３０に吸収された水分等からなるガスを発散できるため、層間樹脂絶縁層５０及びコア基板３０の絶縁性を高め、また、層間樹脂絶縁層の剥離を防止することが可能になる。更に、該チップ搭載領域Ｃのメッシュ孔３４ｄ内にランド３６ａを形成するため、凹凸ができず、当該チップ搭載領域Ｃを平坦にできる。なお、図１２（Ｃ）に示すように、スルーホールのランド３６ａとバイアホール６０とが、スルーホールを覆う導体層（フタメッキ）を３６ｅを介して接続されてもよい。
【図面の簡単な説明】
【図１】図１（Ａ）、図１（Ｂ）、図１（Ｃ）、図１（Ｄ）は、本発明の第１実施形態に係る多層ビルドアップ配線板の製造工程図である。
【図２】図２（Ｅ）、図２（Ｆ）、図２（Ｇ）、図２（Ｈ）は、本発明の第１実施形態に係る多層ビルドアップ配線板の製造工程図である。
【図３】図３（Ｉ）、図３（Ｊ）、図３（Ｋ）、図３（Ｌ）は、本発明の第１実施形態に係る多層ビルドアップ配線板の製造工程図である。
【図４】図４（Ｍ）、図４（Ｎ）、図４（Ｏ）、図４（Ｐ）は、本発明の第１実施形態に係る多層ビルドアップ配線板の製造工程図である。
【図５】図５（Ｑ）、図５（Ｒ）、図５（Ｓ）は、本発明の第１実施形態に係る多層ビルドアップ配線板の製造工程図である。
【図６】本発明の第１実施形態に係る多層ビルドアップ配線板の断面図である。
【図７】本発明の第１実施形態に係る多層ビルドアップ配線板の断面図である。
【図８】図８（Ａ）は、図７のＤ−Ｄ断面図であり、図８（Ｂ）は、図８（Ａ）のメッシュ孔の拡大図であり、図８（Ｃ）は、改変例に係るメッシュ孔の拡大図である。
【図９】本発明の第２実施形態に係る多層ビルドアップ配線板の断面図である。
【図１０】図１０（Ａ）は、図９のＦ−Ｆ断面図であり、図１０（Ｂ）は、図１０（Ａ）に示すメッシュ孔の拡大図であり、図１０（Ｃ）は、改変例に係るメッシュ孔の拡大図である。
【図１１】図１１（Ａ）は、本発明の第３実施形態に係る多層ビルドアップ配線板のプレーン層の平面図であり、図１１（Ｂ）は、図１１（Ａ）に示すメッシュ孔の改変例の拡大図である。
【図１２】図１２（Ａ）は、本発明の第４実施形態に係る多層ビルドアップ配線板のプレーン層の平面図であり、図１２（Ｂ）は、該多層プリント配線板の断面図であり、図１２（Ｃ）は、改変例に係る多層プリント配線板の断面図である。
【図１３】図１３（Ａ）及び図１３（Ｂ）は、従来技術に係る多層ビルドアップ配線板のプレーン層の平面図である。
【符号の説明】
３０コア基板
３４Ｕ、３４Ｄプレーン層
３４ｄベタ層
３５ａ、３５ｂ、３５ｃ、３５ｄメッシュ孔
３６バイアホール
３６ａバイアホールのランド
５０層間樹脂絶縁層
５８導体回路
５８Ｕ、５８Ｄプレーン層
５９ａ、５９ｂメッシュ孔
６０バイアホール
６０ａバイアホールの底部（バイアホールが接続するパッド）
１５０層間樹脂絶縁層
１６０バイアホール
１６０ａバイアホールの底部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a multilayer build-up wiring board in which a build-up wiring layer in which an interlayer resin insulation layer and a conductor layer are alternately laminated is formed on both surfaces of a core substrate, and in particular, a power supply conductor layer (power supply layer). Or it is related with a multilayer buildup wiring board provided with the plane layer formed as a conductor layer for grounding (ground layer).
[0002]
[Prior art]
In a multilayer build-up wiring board in which a plurality of conductor layers (conductor circuits) are each insulated with an interlayer resin insulation layer, the use of one layer of the conductor circuit as a ground layer or a power supply layer reduces noise, etc. It is done for the purpose. In such a multilayer build-up wiring board, as shown in FIG. 13A, a plane layer 459 constituting a grounding conductor layer (ground layer) or a power supply conductor layer (power supply layer) has a mesh hole 459a. Often formed into a mesh pattern. Here, the mesh hole 459a is provided because the plane layer 459 is formed of copper having low connectivity with the resin, so that an interlayer resin insulation layer (not shown) disposed on the upper layer of the plane layer and the lower layer The connectivity with the resin core substrate (not shown) disposed on the substrate is improved by bringing the interlayer resin insulating layer and the core substrate into direct contact with each other through the mesh holes 459a. Further, it is for facilitating the emission of a gas composed of moisture or the like absorbed by the interlayer resin insulating layer through the mesh hole 459a.
[0003]
Various proposals have been made regarding the formation position of the mesh hole 459a. For example, in Japanese Patent Application Laid-Open No. 10-200301, as shown in FIG. 13B, a mesh hole is not provided in a region facing the region where the chip indicated by C in FIG. A technique has been proposed in which the mesh hole 459a is disposed only on the outer side so that the chip mounting area is not uneven, and the chip mounting area of the multilayer printed wiring board is formed flat.
[0004]
[Problems to be solved by the invention]
As described above, since the gas in the interlayer resin insulation layer escapes through the mesh hole, if the mesh hole is not drilled in the chip mounting area as in the above-described technique, moisture is removed from the interlayer resin insulation layer under the chip mounting area. The interlayer resin insulation layer was peeled off, and the insulation resistance of the interlayer resin insulation layer was reduced at that portion.
[0005]
The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a multilayer build-up wiring board in which the insulation deterioration of the interlayer resin insulation layer is small and the chip mounting area can be formed flat. is there.
[0006]
[Means for Solving the Problems]
In order to achieve the above object, claim 1 provides:On the core substrate with through holesIn the multilayer build-up wiring board, which is formed by alternately laminating interlayer resin insulation layers and conductor layers, including a chip mounting area on which the chip is mounted on the top layer, and the conductor layers are connected by via holes
  As the conductor layerOn the core substrateThe formed plane layer is provided with a mesh hole, and at least a part of the mesh hole in a region facing the chip mounting region via the interlayer resin insulating layer, and a through hole is formed in the hole.ofLand andFormed on the interlayer resin insulation layer on the core substrateA technical feature is that pads for via holes are provided.
[0007]
Claim 2On the core substrate with through holesIn the multilayer build-up wiring board, which is formed by alternately laminating interlayer resin insulation layers and conductor layers, including a chip mounting area on which the chip is mounted on the uppermost layer, and the conductor layers are connected by via holes,
  As the conductor layerOn the interlayer resin insulation layerThe formed plane layer is provided with a mesh hole, and at least a part of the mesh hole in the region facing the chip mounting region via the interlayer resin insulating layer, and a via hole land in the hole.And a pad to which a via hole formed in the interlayer resin insulation layer above the plane layer is connectedThis is a technical feature.
[0008]
Claim 3 is a multilayer build-up wiring board comprising a chip mounting region in which an interlayer resin insulation layer and a conductor layer are alternately laminated, and a chip is mounted on the uppermost layer.
The plain layer formed as the conductor layer is provided with a mesh hole, and at least a part of the mesh hole in a region facing the chip mounting region via an interlayer resin insulating layer, and a solid conductor layer in the hole This is a technical feature.
[0009]
Moreover, claim 4 has a through hole.coreIn a multilayer build-up wiring board comprising a chip mounting area on which a chip is mounted on the uppermost layer, in which an interlayer resin insulation layer and a conductor layer are alternately laminated on a substrate,
  As the conductor layerOn the core substrateThe formed plane layer is provided with a mesh hole, and at least a part of the mesh hole in the area facing the chip mounting area via the interlayer resin insulating layer, and a through hole is formed in the hole.Land consisting of a conductor layer coveringArrangeVia holes formed in the interlayer resin insulation layer on the upper layer of the core substrate are connected via the lands.This is a technical feature.
[0010]
According to the first aspect of the present invention, a mesh hole is formed in a region of the plane layer facing the uppermost chip mounting region via the interlayer resin insulating layer, and at least a part of the mesh hole is included in the mesh layer. Through holeofIn order to provide pads that connect lands and via holes with a gap from the periphery of the mesh holes, the mesh holes provided in the outer periphery of these lands are provided in the interlayer resin insulation layer and the lower layer provided in the upper layer of the plain layer. Be doneTreeFat core baseBoardCan be directly brought into contact with each other, so that adhesion can be improved. In addition, since the gas composed of moisture or the like absorbed by the interlayer resin insulation layer can be diffused through the mesh holes provided on the outer periphery of these lands, the insulation of the interlayer resin insulation layer can be enhanced. Further, since the land and the via hole are formed in the mesh hole of the chip mounting area, the chip mounting area can be flattened without unevenness.
[0011]
According to the second aspect of the present invention, the mesh hole is formed in a region of the plane layer facing the uppermost chip mounting region through the interlayer resin insulating layer, and at least a part of the mesh hole is in the hole. In order to provide via hole lands with a gap from the periphery of the mesh holes, mesh holes provided on the outer periphery of the via hole lands are provided in the interlayer resin insulating layer and the lower layer provided in the upper layer of the plain layer. Interlayer resin insulationlayerCan be directly brought into contact with each other, so that adhesion can be improved. Further, since the gas composed of moisture or the like absorbed by the interlayer resin insulating layer can be diffused through the mesh hole provided on the outer periphery of the land of the via hole, the insulating property of the interlayer resin insulating layer can be improved. Furthermore, since the via hole is formed in the mesh hole in the chip mounting area, the chip mounting area can be made flat without unevenness.
[0012]
According to the invention of claim 3, mesh holes are formed in a region facing the uppermost chip mounting region of the plane layer via the interlayer resin insulating layer, and a solid shape is formed in at least a part of the mesh holes. In order to provide the conductor layer with a gap from the periphery of the mesh hole, the interlayer resin insulating layer disposed on the upper layer of the plain layer and the interlayer resin disposed on the lower layer in the mesh hole provided on the outer periphery of the solid conductor layer Since the insulating layer (or the resin core substrate) is brought into direct contact, the adhesion can be improved. In addition, since the gas composed of moisture or the like absorbed by the interlayer resin insulation layer can be emitted through the mesh holes provided on the outer periphery of the solid conductor layer, the insulation of the interlayer resin insulation layer can be improved. Furthermore, since the solid conductor layer is formed in the mesh hole in the chip mounting area, the chip mounting area can be made flat without unevenness.
[0013]
According to a fourth aspect of the present invention, a mesh hole is formed in a region of the plane layer facing the uppermost chip mounting region through the interlayer resin insulating layer, and a through hole is formed in at least a part of the mesh hole. In order to provide the land with a gap from the periphery of the mesh hole, the mesh hole provided on the outer periphery of the land is provided in the interlayer resin insulating layer and the lower layer provided in the upper layer of the plain layer.TreeFat core baseBoardCan be directly brought into contact with each other, so that adhesion can be improved. In addition, since the gas composed of moisture or the like absorbed by the interlayer resin insulation layer can be diffused through the mesh holes provided on the outer periphery of the land, the insulation of the interlayer resin insulation layer can be enhanced. Further, since the land is formed in the mesh hole of the chip mounting area, the chip mounting area can be flattened without unevenness. In the present invention, the plane layer only needs to face the chip mounting region via at least one interlayer resin insulating layer.
[0014]
In the present invention, it is desirable to use an electroless plating adhesive as the interlayer resin insulation layer. This electroless plating adhesive is optimally prepared by dispersing heat-resistant resin particles that are soluble in a cured acid or oxidizing agent in an uncured heat-resistant resin that is sparingly soluble in acid or oxidizing agent. is there.
By treating with an acid and an oxidizing agent, the heat-resistant resin particles are dissolved and removed, and a roughened surface made of crucible-like anchors can be formed on the surface.
[0015]
In the above-mentioned adhesive for electroless plating, the heat-resistant resin particles that are particularly cured are: (1) heat-resistant resin powder having an average particle size of 10 μm or less, and (2) heat-resistant resin having an average particle size of 2 μm or less. Aggregated particles obtained by agglomerating powder, (3) mixture of heat-resistant powder resin powder having an average particle diameter of 2 to 10 μm and heat-resistant resin powder having an average particle diameter of 2 μm or less, and (4) average particle diameter of 2 to 10 μm A pseudo-particle formed by adhering at least one of a heat-resistant resin powder or an inorganic powder having an average particle size of 2 μm or less to the surface of the heat-resistant resin powder; A heat-resistant powder resin powder having an average particle diameter of more than 0.8 μm and less than 2 μm, and (6) a heat-resistant powder resin powder having an average particle diameter of 0.1 to 1.0 μm. It is desirable. This is because more complex anchors can be formed.
[0016]
The depth of the roughened surface is preferably Rmax = 0.01 to 20 μm. This is to ensure adhesion. Particularly in the semi-additive method, 0.1 to 5 μm is preferable. This is because the electroless plating film can be removed while ensuring adhesion.
[0017]
The heat-resistant resin hardly soluble in the acid or the oxidizing agent may be composed of “a resin composite made of a thermosetting resin and a thermoplastic resin” or “a resin composite made of a photosensitive resin and a thermoplastic resin”. desirable. This is because the former has high heat resistance, and the latter can form a via hole opening by photolithography.
[0018]
As the thermosetting resin, an epoxy resin, a phenol resin, a polyimide resin, or the like can be used. When sensitizing, methacrylic acid, acrylic acid, and the like are subjected to an acrylic reaction with a thermosetting group. In particular, epoxy resin acrylate is most suitable.
As the epoxy resin, a novolak type epoxy resin such as a phenol novolac type or a cresol novolak type, a dicyclopentadiene-modified alicyclic epoxy resin, or the like can be used.
[0019]
As the thermoplastic resin, polyether sulfone (PES), polysulfone (PSF), polyphenylene sulfone (PPS), polyphenylene sulfide (PPES), polyphenyl ether (PPE), polyetherimide (PI) and the like can be used.
The mixing ratio of the thermosetting resin (photosensitive resin) and the thermoplastic resin is preferably thermosetting resin (photosensitive resin) / thermoplastic resin = 95/5 to 50/50. This is because a high toughness value can be secured without impairing the heat resistance.
[0020]
The mixing weight ratio of the heat resistant resin particles is 5 to 50% by weight, preferably 10 to 40% by weight, based on the solid content of the heat resistant resin matrix.
The heat-resistant resin particles are preferably an amino resin (melamine resin, urea resin, guanamine resin), an epoxy resin, or the like.
The adhesive may be composed of two layers having different compositions.
[0021]
As the solder resist layer added to the surface of the multilayer build-up wiring board, various resins can be used. For example, bisphenol A type epoxy resin, bisphenol A type epoxy resin acrylate, novolac type epoxy resin, novolac type epoxy resin A resin obtained by curing the acrylate with an amine curing agent or an imidazole curing agent can be used.
[0022]
On the other hand, since such a solder resist layer is made of a resin having a rigid skeleton, peeling may occur. For this reason, peeling of a soldering resist layer can also be prevented by providing a reinforcement layer.
[0023]
Here, as the acrylate of the novolak type epoxy resin, an epoxy resin obtained by reacting glycidyl ether of phenol novolak or cresol novolak with acrylic acid, methacrylic acid or the like can be used.
[0024]
The imidazole curing agent is desirably liquid at 25 ° C. This is because uniform mixing is possible if it is liquid.
Examples of such liquid imidazole curing agents include 1-benzyl-2-methylimidazole (product name: 1B2MZ), 1-cyanoethyl-2-ethyl-4-methylimidazole (product name: 2E4MZ-CN), 4-methyl-2- Ethylimidazole (product name: 2E4MZ) can be used.
[0025]
The amount of the imidazole curing agent added is desirably 1 to 10% by weight based on the total solid content of the solder resist composition. This is because uniform mixing is easy if the added amount is within this range.
[0026]
It is desirable that the pre-curing composition of the solder resist uses a glycol ether solvent as a solvent.
A solder resist layer using such a composition does not generate free acid and does not oxidize the copper pad surface. In addition, it is less harmful to the human body.
[0027]
As such a glycol ether solvent, at least one selected from the following structural formulas, particularly preferably diethylene glycol dimethyl ether (DMDG) and triethylene glycol dimethyl ether (DMTG) is used. This is because these solvents can completely dissolve benzophenone and Michler's ketone as reaction initiators by heating at about 30 to 50 ° C.
CH₃ O-(CH₂ CH₂ O)_n−CH₃(N = 1-5)
The glycol ether solvent is preferably 10 to 70 wt% with respect to the total weight of the solder resist composition.
[0028]
In addition to the solder resist composition described above, various antifoaming agents and leveling agents, thermosetting resins for improving heat resistance and base resistance and providing flexibility, and photosensitive for improving resolution. A monomer can be added.
For example, the leveling agent is preferably made of an acrylic ester polymer. Further, Irgacure I907 manufactured by Ciba Geigy is preferable as the initiator, and DETX-S manufactured by Nippon Kayaku is preferable as the photosensitizer.
Furthermore, you may add a pigment | dye and a pigment to a soldering resist composition. This is because the wiring pattern can be concealed. It is desirable to use phthalocyanine green as this dye.
[0029]
As the thermosetting resin as an additive component, a bisphenol type epoxy resin can be used. This bisphenol type epoxy resin includes a bisphenol A type epoxy resin and a bisphenol F type epoxy resin. When the basic resistance is important, the former is required when the viscosity is reduced (when the coating property is important). The latter is better.
[0030]
As the photosensitive monomer as an additive component, a polyvalent acrylic monomer can be used. This is because the polyvalent acrylic monomer can improve the resolution. For example, Nippon Kayaku DPE-6A and Kyoeisha Chemical R-604 can be used as the polyvalent acrylic monomer.
Moreover, these solder resist compositions are 0.5-10 Pa.s at 25 degreeC, More preferably, 1-10 Pa.s is good. This is because the viscosity is easy to apply with a roll coater.
[0031]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a multilayer build-up wiring board according to an embodiment of the present invention and a manufacturing method thereof will be described with reference to the drawings.
First, the configuration of the multilayer build-up wiring board 10 according to the first embodiment of the present invention will be described with reference to FIGS. 6, 7 and 8.
6 shows a cross-sectional view of the multilayer printed wiring board 10 before mounting the IC chip, and FIG. 7 shows a state in which the IC chip 90 is mounted on the multilayer printed wiring board 10 shown in FIG. ing.
[0032]
As shown in FIG. 6, in the multilayer build-up wiring board 10, a through hole 36 is formed in the core substrate 30, and a plane layer 34U serving as a power supply layer is formed on the surface (IC chip side) of the core substrate 30. A plane layer 34D serving as a ground layer is formed on the back surface (daughter board side). Further, on the plane layers 34U and 34D, a lower interlayer resin insulation layer 50 in which via holes 60 and conductor circuits 58 are formed is disposed. On the lower interlayer resin insulation layer 50, an upper interlayer resin insulation layer 150 in which a via hole 160 and a conductor circuit 158 (only the back side is shown) is disposed.
[0033]
As shown in FIG. 7, solder bumps 76U for connection to the lands 92 of the IC chip 90 are disposed on the upper surface side of the multilayer printed wiring board. The solder bump 76U is connected to the through hole 36 via the via hole 160 and the via hole 60. On the other hand, solder bumps 76D for connecting to the lands 96 of the daughter board 94 are disposed on the lower surface side. The solder bump 76D is connected to the through hole 36 via the via hole 160 and the via hole 60.
[0034]
FIG. 8 shows a DD cross section of FIG. 7, that is, a plane of the plane layer 34 </ b> U formed on the surface of the core substrate 30. The EE cross section of FIG. 8 corresponds to FIG. As shown in FIG. 8A, the plane layer 34U has a region facing the region where the IC chip 90 in FIG. 7 is mounted via an interlayer resin insulating layer (hereinafter referred to as “chip mounting region”) C. On the outside, mesh holes 35a having a diameter of 250 μm are formed at intervals of pitch P (560 μm). On the other hand, a bowl-shaped mesh hole 35b is formed inside the chip mounting area C. The mesh hole 35b is enlarged and shown in FIG. In the mesh hole 35b, a land 36a of the through hole 36 and a via hole (bottom part of the via hole) 60a are disposed with a gap K of 5 to 50 μm. The land 36a and the pad connected to the via hole are connected via a conductor circuit 34c.
[0035]
In the multilayer printed wiring board 10 of the first embodiment, the mesh hole 35b is formed in the chip mounting region C of the plane layer 34U, and the pad 60a to which the land 36a and the via hole of the through hole 36 are connected is connected to the mesh hole 35b. In order to provide the interlayer resin insulation layer 50 disposed in the upper layer of the plane layer 34U and the lower layer in the gap K between the mesh holes 36b provided in the outer periphery of the pad 60a to which the land 36a and the via hole are connected. Since the resin core substrate 30 is brought into direct contact, the adhesion can be improved. Further, since the gas composed of moisture absorbed by the interlayer resin insulating layer 50 and the core substrate 30 can be diffused through the gap K of the mesh hole 35b provided on the outer periphery of the pad 60a connected to the land 36a and the via hole, It is possible to enhance the insulation between the interlayer resin insulation layer 50 and the core substrate 30 and to prevent the interlayer resin insulation layer from peeling off. Furthermore, since the pad 60a to which the land 36a and the via hole are connected is formed in the mesh hole 35b of the chip mounting area C, the chip mounting area C can be flattened without being uneven. That is, if the mesh hole 35a is also provided in the chip mounting area C, the inside of the hole remains as a dent and is uneven, but in this embodiment, the pad 60a for connecting the land 36a and the via hole is provided in the hole. Can be made flat. In addition, as shown in FIG. 8C, the pad to which the land 36a and the via hole are connected may be integrated into a saddle type, a dart type, or a teardrop type.
[0036]
Hereinafter, a method of manufacturing a multilayer multilayer buildup wiring board according to the first embodiment of the present invention will be described with reference to the drawings.
Here, A.I. used for the manufacturing method of the multilayer multilayer buildup wiring board according to the first embodiment. B. Adhesive for electroless plating, Interlayer resin insulation, C.I. Resin filler, D.I. The composition of the solder resist composition will be described.
[0037]
A. Raw material composition for preparing electroless plating adhesive (upper layer adhesive)
[Resin composition (1)]
35 parts by weight of resin solution prepared by dissolving 25% acrylate of cresol novolac type epoxy resin (manufactured by Nippon Kayaku, molecular weight 2500) in DMDG at a concentration of 80 wt%, photosensitive monomer (Aronix M315, manufactured by Toagosei Co., Ltd.) 3.15 weight Part, 0.5 part by weight of antifoaming agent (manufactured by San Nopco, S-65) and 3.6 parts by weight of NMP were obtained by stirring and mixing.
[0038]
[Resin composition (2)]
After mixing 12 parts by weight of polyethersulfone (PES), 7.2 parts by weight of epoxy resin particles (manufactured by Sanyo Kasei, polymer pole) with an average particle size of 1.0 μm, and 3.09 parts by weight with an average particle size of 0.5 μm Further, 30 parts by weight of NMP was added and obtained by stirring and mixing with a bead mill.
[0039]
[Curing agent composition (3)]
Imidazole curing agent (Shikoku Chemicals, 2E4MZ-CN) 2 parts by weight, Photoinitiator (Ciba Geigy, Irgacure I-907) 2 parts, Photosensitizer (Nippon Kayaku, DETX-S) 0.2 parts by weight, It was obtained by stirring and mixing 1.5 parts by weight of NMP.
[0040]
B. Raw material composition for preparing interlayer resin insulation (adhesive for lower layer)
[Resin composition (1)]
35 parts by weight of a resin solution prepared by dissolving 25% acrylate of cresol novolak type epoxy resin (manufactured by Nippon Kayaku Co., Ltd., molecular weight 2500) in DMDG at a concentration of 80 wt%, photosensitive resin (Aronix M315, manufactured by Toagosei Co., Ltd.) Part, 0.5 part by weight of antifoaming agent (manufactured by San Nopco, S-65) and 3.6 parts by weight of NMP were obtained by stirring and mixing.
[0041]
[Resin composition (2)]
After mixing 12 parts by weight of polyethersulfone (PES) and 14.49 parts by weight of epoxy resin particles (Sanyo Kasei, polymer pole) with an average particle size of 0.5 μm, add 30 parts by weight of NMP and stir in a bead mill. Obtained by mixing.
[0042]
[Curing agent composition (3)]
Imidazole curing agent (Shikoku Chemicals, 2E4MZ-CN) 2 parts by weight, Photoinitiator (Ciba Geigy, Irgacure I-907) 2 parts, Photosensitizer (Nippon Kayaku, DETX-S) 0.2 parts by weight, It was obtained by stirring and mixing 1.5 parts by weight of NMP.
[0043]
C. Raw material composition for resin filler preparation
[Resin composition (1)]
Bisphenol F type epoxy monomer (Oilized shell, molecular weight 310, YL983U) 100 parts by weight, surface coated with silane coupling agent, average particle diameter 1.6μm SiO₂Spherical particles (manufactured by Admatech, CRS 1101-CE, where the maximum particle size is not more than the thickness (15 μm) of the inner layer copper pattern described later) 170 parts by weight, leveling agent (San Nopco, Perenol S4) 1.5 parts by weight By stirring and mixing, the viscosity of the mixture was adjusted to 45,000 to 49,000 cps at 23 ± 1 ° C.
[Curing agent composition (2)]
6.5 parts by weight of imidazole curing agent (Shikoku Chemicals, 2E4MZ-CN).
[0044]
D. Solder resist composition
46.67g of photosensitizing oligomer (molecular weight 4000) obtained by acrylating 50% of epoxy group of 60% by weight of cresol novolak type epoxy resin (manufactured by Nippon Kayaku) dissolved in DMDG, 80% by weight dissolved in methyl ethyl ketone 15.0 g of bisphenol A type epoxy resin (manufactured by Yuka Shell, Epicoat 1001), 1.6 g of imidazole curing agent (manufactured by Shikoku Chemicals, 2E4MZ-CN), polyvalent acrylic monomer (Nippon Kayaku Co., Ltd., R604) 3 g, 1.5 g of a polyacrylic monomer (Kyoeisha Chemical Co., DPE6A) and 0.71 g of a dispersion antifoam (Sanopco Co., S-65) were mixed, and benzophenone (photoinitiator) was added to this mixture. 2 g of Kanto Chemical Co., Ltd.) and 0.2 g of Michler's ketone (manufactured by Kanto Chemical Co., Ltd.) as a photosensitizer were added to adjust the viscosity to 2.0 Pa · s at 25 ° C. Obtained.
Viscosity was measured with a B-type viscometer (Tokyo Keiki, DVL-B type) at 60 rpm with rotor No. 4 and at 6 rpm with rotor No. 3.
[0045]
Subsequently, a manufacturing process of the multilayer build-up wiring board according to the first embodiment of the present invention will be described with reference to FIGS. In the first embodiment, the multilayer build-up wiring board is formed by a semi-additive method.
[0046]
(1) As shown in FIG. 1 (A), a copper clad laminate 30A in which 18 μm copper foil 32 is laminated on both surfaces of a substrate 30 made of a glass epoxy resin or BT (bismaleimide triazine) resin having a thickness of 1 mm. Used as starting material. First, the copper-clad laminate 30A is drilled, subjected to electroless plating, and etched into a pattern to form through-holes 36 and

plane layers

34U and 34D. The core substrate shown in FIG. 30 is formed. As described above with reference to FIG. 8,

mesh holes

35a and 35b are formed in the plane layers 34U and 34D. As described above, the mesh holes 35b in the chip mounting area C are formed in the lands 36a, Conductor circuit 34c and via hole bottom 60a are disposed.
[0047]
(2) The substrate 30 on which the plain layer 34 and the through hole 36 are formed is washed with water and dried, and then NaOH (10 g / l), NaClO as an oxidation bath (blackening bath).₂(40 g / l), Na₃PO₄(6 g / l), as a reducing bath, NaOH (10 g / l), NaBH₄A roughening layer 38 was provided on the surfaces of the

plain layers

34U and 34D and the through holes 36 by oxidation-reduction treatment using (6 g / l) (see FIG. 1C).
[0048]
(3) The raw material composition for preparing the C resin filler was mixed and kneaded to obtain a resin filler.
[0049]
(4) By applying the resin filler 40 obtained in the above (3) to both surfaces of the substrate 30 using a roll coater within 24 hours after preparation,

mesh holes

35a, 35b of the conductor circuit (plane layer) 34 are obtained. And it fills in the through hole 36 and is dried at 70 ° C. for 20 minutes, and the other side is filled with the resin filler 40 in the mesh hole 35a or the through hole 36 in the same manner, at 70 ° C. for 20 minutes. Heat drying was performed (see FIG. 1D).
[0050]
(5) The surface of the plane layers 34U and 34D and the land of the through hole 36 are polished on one side of the substrate 30 after the processing of (4) by belt sander polishing using # 600 belt polishing paper (manufactured by Sankyo Rikagaku). Polishing was performed so that the resin filler 40 did not remain on the surface 36a, and then buffing was performed to remove scratches caused by the belt sander polishing. Such a series of polishing was similarly performed on the other surface of the substrate (see FIG. 2E).
Next, the resin filler 40 was cured by heat treatment at 100 ° C. for 1 hour, 120 ° C. for 3 hours, 150 ° C. for 1 hour, and 180 ° C. for 7 hours.
[0051]
In this way, the surface layer portion of the resin filler 40 filled in the through holes 36 and the like and the roughened layer 38 on the upper surfaces of the

plain layers

34U and 34D are removed to smooth the both surfaces of the substrate 30, and then the resin filler 40 And a wiring board in which the side surfaces of the plane layers 34U and 34D are firmly adhered via the roughened layer 38, and the inner wall surface of the through hole 36 and the resin filler 40 are firmly adhered via the roughened layer 38. Obtained. That is, by this step, the surface of the resin filler 40 and the surfaces of the plane layers 34U and 34D are flush with each other.
[0052]
(6) The substrate 30 on which the

plain layers

34U and 34D are formed is alkali degreased and soft etched, and then treated with a catalyst solution composed of paradium chloride and an organic acid to give a Pd catalyst and activate the catalyst. After that, copper sulfate 3.2 × 10^-2mol / l, nickel sulfate 3.9 × 10^-3mol / l, complexing agent 5.4 × 10^-2mol / l, sodium hypophosphite 3.3 × 10^-1mol / l, boric acid 5.0 × 10^-1It is immersed in an electroless plating solution consisting of mol / l, a surfactant (manufactured by Nissin Chemical Industry, Surfir 465) 0.1 g / l, PH = 9, and once every 4 seconds after immersion The acicular alloy covering layer and the roughening layer 42 made of Cu—Ni—P are formed on the surfaces of the plane layers 34U and 34D, the land 36a of the through hole 36, and the bottom 60a of the via hole. Provided (see FIG. 2F).
[0053]
Furthermore, a Cu—Sn substitution reaction was carried out under the conditions of tin borofluoride 0.1 mol / l, thiourea 1.0 mol / l, temperature 35 ° C., PH = 1.2, and a thickness of 0.3 μm Sn was formed on the surface of the roughened layer. A layer (not shown) was provided.
[0054]
(7) The raw material composition for preparing the interlayer resin insulation B was mixed by stirring and adjusted to a viscosity of 1.5 Pa · s to obtain an interlayer resin insulation (for the lower layer).
Next, the raw material composition for preparing an electroless plating adhesive of A was mixed by stirring and adjusted to a viscosity of 7 Pa · s to obtain an electroless plating adhesive solution (for the upper layer).
[0055]
(8) Apply the interlayer resin insulation (for lower layer) 44 having a viscosity of 1.5 Pa · s obtained in (7) on both sides of the substrate in (6) with a roll coater within 24 hours after preparation. After standing for 20 minutes in the state, drying (prebaking) at 60 ° C. for 30 minutes, and then preparing a photosensitive adhesive solution (for upper layer) 46 having a viscosity of 7 Pa · s obtained in (7) above. The coating was applied within 24 hours and allowed to stand for 20 minutes in a horizontal state, followed by drying (prebaking) at 60 ° C. for 30 minutes to form an adhesive layer 50α having a thickness of 35 μm (see FIG. 2G). .
[0056]
(9) A photomask film 51 (FIG. 3 (H)) on which a black circle 51a of 85 μmφ is printed is brought into close contact with both surfaces of the substrate 30 on which the adhesive layer is formed in the above (8). cm²And exposed. This is spray-developed with a DMTG solution, and the substrate 30 is further 3000 mJ / cm with an ultra-high pressure mercury lamp.²Exposure to 100 ° C. for 1 hour, 120 ° C. for 1 hour, and then 150 ° C. for 3 hours (post-bake), resulting in a 85 μmφ aperture (via via) with excellent dimensional accuracy equivalent to that of a photomask film. An interlayer resin insulation layer (two-layer structure) 50 having a thickness of 35 μm and having a hole-forming opening 48 was formed (see FIG. 3I). Note that a tin plating layer (not shown) was partially exposed in the opening 48 serving as a via hole.
[0057]
(10) The substrate 30 in which the opening 48 is formed is immersed in chromic acid for 19 minutes, and the epoxy resin particles present on the surface of the interlayer resin insulation layer 50 are dissolved and removed, whereby the surface of the interlayer resin insulation layer 50 is removed. After roughening (see FIG. 3 (J)), it was immersed in a neutralization solution (manufactured by Shipley Co., Ltd.) and washed with water.
[0058]
(11) A catalyst core is attached to the surface of the interlayer resin insulating layer 50 by applying a palladium catalyst (manufactured by Atotech) to the surface of the substrate 30 whose surface has been roughened in the process of (10). Thereafter, the substrate 30 is immersed in an electroless copper plating aqueous solution having the following composition to form an electroless plating film 52 having a thickness of 0.6 μm as a whole (see FIG. 3 (K)).
[Electroless plating aqueous solution]
EDTA 150 g / l
Copper sulfate 20 g / l
HCHO 30 ml / l
NaOH 40 g / l
α, α'-bipyridyl 80 mg / l
PEG 0.1 g / l
[Electroless plating conditions]
30 minutes at a liquid temperature of 70 ° C
[0059]
(12) A commercially available photosensitive dry film is pasted on the electroless copper plating film 52 formed in the above (11), a mask is placed, and 100 mJ / cm²And developed with 0.8% sodium carbonate to provide a plating resist 54 having a thickness of 15 μm (see FIG. 3L).
[0060]
(13) Next, electrolytic copper plating was applied to the non-resist forming portion under the following conditions to form an electrolytic copper plating film 56 having a thickness of 15 μm (see FIG. 4M).

[0061]
(14) After stripping and removing the plating resist 54 with 5% KOH, the electroless plating film 52 under the plating resist is removed by etching with a mixed solution of sulfuric acid and hydrogen peroxide, and the electroless copper plating film 52 is removed. Then, a conductor circuit 58 and a via hole 60 having a thickness of 18 μm made of the electrolytic copper plating film 56 were formed (FIG. 4 (N)).
[0062]
(15) The same treatment as in (6) was performed to form a roughened surface 62 made of Cu—Ni—P on the surface of the conductor circuit 58 and the via hole 60, and further Sn substitution was performed on the surface (FIG. 4). (See (O)).
[0063]
By repeating the steps (16), (7) to (15), the upper interlayer resin insulation layer 150, the via hole 160, and the conductor circuit 158 are further formed to complete a multilayer build-up wiring board (FIG. 4). (See (P)). In the step of forming the upper conductor circuit, Sn substitution was not performed.
[0064]
(17) Then, solder bumps are formed on the multilayer build-up wiring board described above. On the both surfaces of the substrate 30 obtained in (16) above, the above D.D. The solder resist composition 70α described in (1) is applied in a thickness of 45 μm (FIG. 5 (Q)). Next, after drying at 70 ° C. for 20 minutes and at 70 ° C. for 30 minutes, a photomask film (not shown) having a thickness of 5 mm on which a circular pattern (mask pattern) is drawn is placed in close contact. , 1000mJ / cm²Exposed to UV light and developed with DMTG. Further, heat treatment was performed at 80 ° C. for 1 hour, 100 ° C. for 1 hour, 120 ° C. for 1 hour, and 150 ° C. for 3 hours, and the solder pad part (including the via hole and its land part) was opened (opened). A solder resist layer (thickness 20 μm) 70 having a diameter (200 μm) 71 is formed (see FIG. 5R).
[0065]
(18) Next, nickel chloride 2.31 × 10^-1mol / l, sodium hypophosphite 2.8 × 10^-1mol / l, sodium citrate 1.85 × 10^-1The substrate 30 was immersed in an electroless nickel plating solution having a pH of 4.5 and consisting of mol / l for 20 minutes to form a nickel plating layer 72 having a thickness of 5 μm in the opening 71. Furthermore, the substrate is made of potassium gold cyanide 4.1 × 10^-2mol / l, ammonium chloride 1.87 × 10^-1mol / l, sodium citrate 1.16 × 10^-1mol / l, sodium hypophosphite 1.7 × 10^-1By immersing in an electroless gold plating solution of mol / l at 80 ° C. for 7 minutes and 20 seconds to form a 0.03 μm thick gold plating layer 74 on the nickel plating layer, via hole 160 and conductor circuit Solder pads 75 are formed on 158 (only the back side is shown) (see FIG. 5S).
[0066]
(19) Then, solder paste is printed in the opening 71 of the solder resist layer 70 and reflowed at 200 ° C. to form solder bumps (solder bodies) 76U and 76D, and the multilayer build-up wiring board 10 is completed. (See FIG. 6).
[0067]
The IC chip 90 is mounted by placing it on the solder bumps 76U of the completed multilayer printed wiring board 10 so that the pads 92 of the IC chip 90 correspond to the solder bumps 76U. Thereafter, an underfill 88 is filled between the IC chip 90 and the multilayer printed wiring board 10. The multilayer printed wiring board 10 on which the IC chip 90 is mounted is placed so as to correspond to the bump 96 on the daughter board 94 side, reflowed, and attached to the daughter board 94. Thereafter, an underfill 88 is filled between the multilayer printed wiring board 10 and the daughter board 94.
[0068]
Next, a second embodiment of the present invention will be described with reference to FIGS. FIG. 9 shows a cross-sectional view of the multilayer printed wiring board 110 of the second embodiment. In the first embodiment described above, the plane layers 34U and 34D are disposed on both surfaces of the core substrate 30, but in the multilayer printed wiring board 110 of the second embodiment, the

plane layer

58U, 58D is formed.
[0069]
That is, in the multilayer build-up wiring board 110 of the second embodiment, the conductor circuit 34 is formed on the front and back surfaces of the core substrate 30, and the lower layer side interlayer resin insulation layer 50 is formed on the conductor circuit 34. . On the lower layer side interlayer resin insulation layer 50, plane layers 58U and 58D are formed. Here, the plane layer 58 on the front surface side (IC chip side) is used as a power supply layer, and the plane layer 58 on the back surface side (daughter board side) is used as a ground layer. An upper interlayer resin insulation layer 150 is formed above the plane layers 58U and 58D, and a via hole 160 and a conductor circuit 158 are disposed.
[0070]
FIG. 10A shows a cross section taken along the line FF in FIG. 9, that is, the plane of the plane layer 58 </ b> U formed on the surface of the interlayer resin insulation layer 50. A GG cross section in FIG. 10A corresponds to FIG. As shown in FIG. 10, in the plane layer 58U, a mesh hole 59a having a diameter of 200 μm is formed outside the chip mounting region C. On the other hand, a bowl-shaped mesh hole 59b is formed inside the chip mounting area C. FIG. 10B shows the mesh hole 359b in an enlarged manner. A via hole 60 formed in the interlayer resin insulation layer 50 and a via hole formed in the interlayer resin insulation layer 150 with a gap K of several tens of μm provided in the mesh hole 59b (the bottom of the via hole) ) 160a is disposed. That is, the via hole land 60 and the via hole connecting pad 160a are integrally formed.
[0071]
In the multilayer printed wiring board 110 of the second embodiment, the mesh hole 59b is formed in the chip mounting region C of the plane layer 58U, and the via hole land 60 and the pad 160a for connecting the via hole are provided in the mesh hole 59b. Therefore, the via hole land 60 and the interlayer resin insulation layer 150 disposed in the upper layer of the plane layer 58U are disposed in the gap K between the mesh holes 59b provided in the outer periphery of the pad 160a connecting the via hole. Since the interlayer resin insulating layer 50 to be formed is brought into direct contact, the adhesion can be improved. In addition, since the via hole lands 60 and the gap K between the mesh holes 59b provided on the outer periphery of the pad 160a to which the via hole is connected, a gas composed of moisture or the like absorbed by the interlayer

resin insulating layers

150 and 50 can be diffused. In addition, it is possible to enhance the insulating properties of the interlayer

resin insulating layers

50 and 150 and to prevent the interlayer resin insulating layers from peeling off. Furthermore, since the via hole land 60 and the via hole connecting pad 160a are formed in the mesh hole 59b of the chip mounting region C, the chip mounting region C can be flattened without unevenness. As shown in FIG. 11C, the constriction of the connecting portion between the land 60 of the via hole and the pad 160a to which the via hole is connected may be eliminated, and the shape may be a dart or teardrop shape.
[0072]
Next, the configuration of the multilayer printed wiring board according to the third embodiment will be described with reference to FIG.
FIG. 11 is a plan view showing a plane layer 34U formed on the surface side of the core substrate. Here, in the first embodiment described above with reference to FIG. 8, in the chip mounting region C, the mesh hole 35b in which the land 36a of the through hole and the pad 60 to which the via hole is connected is provided. . In contrast, in the third embodiment, not only the saddle-shaped mesh hole 35b but also a circular mesh hole 35c is provided in the chip mounting region C, and a solid conductor layer is formed in the mesh hole 35c. 34d is disposed. As shown in FIG. 11B, the solid conductor layer 34d may be connected to the surrounding plane layer 34U at at least one place.
[0073]
In the multilayer printed wiring board according to the third embodiment, the mesh hole 35c is formed in the chip mounting region C of the plane layer 34U, and the solid conductor layer 34d is provided in the mesh hole 35c. Since the interlayer resin insulating layer 50 disposed in the upper layer of the plane layer 34U and the resin core substrate 30 disposed in the lower layer are in direct contact with each other through the gap of the mesh hole 35c provided in the outer periphery, the adhesion is improved. Can be increased. Further, since the gas composed of moisture or the like absorbed by the interlayer resin insulating layer 50 and the core substrate 30 can be emitted through the gaps of the mesh holes 35c provided on the outer periphery of the solid conductor layer 34d, the interlayer resin insulating layer 50 and It becomes possible to improve the insulation of the core substrate 30 and to prevent the interlayer resin insulation layer from peeling off. Furthermore, since the solid conductor layer 34d is formed in the mesh hole 35c of the chip mounting area C, the chip mounting area C can be flattened without being uneven.
[0074]
Next, the configuration of the multilayer printed wiring board according to the fourth embodiment will be described with reference to FIG.
FIG. 12A is a plan view showing a plane layer 34U formed on the surface side of the core substrate. Here, in the first embodiment described above with reference to FIG. 8, the mesh hole 35 b in which the land 36 a of the through hole and the pad 60 to which the via hole is connected is formed in the chip mounting region C. On the other hand, in the fourth embodiment, a circular mesh hole 35d is provided in the chip mounting region C, and only the through-hole land 36a is provided in the mesh hole 35d. A cross section of the interlayer resin insulation layer 50 and the core substrate 30 of the fourth embodiment is shown in FIG. In the fourth embodiment, a via hole 60 is formed immediately above the land 36 a of the through hole 36 formed in the core substrate 30.
[0075]
In the multilayer printed wiring board according to the fourth embodiment, the mesh hole 35d is formed in the chip mounting region C of the plane layer 34U, and the land 36a is provided in the mesh hole 35d. Therefore, the mesh provided on the outer periphery of the land 36a. Since the interlayer resin insulating layer 50 disposed in the upper layer of the plane layer 34U and the resin core substrate 30 disposed in the lower layer are brought into direct contact with each other through the gap 35d, the adhesion can be improved. Further, since the gas composed of moisture or the like absorbed by the interlayer resin insulating layer 50 and the core substrate 30 can be emitted through the gaps of the mesh holes 35d provided on the outer periphery of the land 36a, the interlayer resin insulating layer 50 and the core substrate 30 are released. It is possible to improve the insulating property and prevent the interlayer resin insulating layer from peeling off. Furthermore, since the land 36a is formed in the mesh hole 34d in the chip mounting area C, the unevenness cannot be formed, and the chip mounting area C can be flattened. As shown in FIG. 12C, the land 36a of the through hole and the via hole 60 may be connected via a conductor layer (lid plating) covering the through hole 36e.
[Brief description of the drawings]
FIG. 1A, FIG. 1B, FIG. 1C, and FIG. 1D are manufacturing process diagrams of a multilayer build-up wiring board according to a first embodiment of the present invention.
2E, FIG. 2F, FIG. 2G, and FIG. 2H are manufacturing process diagrams of the multilayer build-up wiring board according to the first embodiment of the present invention.
3 (I), FIG. 3 (J), FIG. 3 (K), and FIG. 3 (L) are manufacturing process diagrams of the multilayer build-up wiring board according to the first embodiment of the present invention.
4 (M), FIG. 4 (N), FIG. 4 (O), and FIG. 4 (P) are manufacturing process diagrams of the multilayer build-up wiring board according to the first embodiment of the present invention.
5 (Q), FIG. 5 (R), and FIG. 5 (S) are manufacturing process diagrams of the multilayer build-up wiring board according to the first embodiment of the present invention.
FIG. 6 is a cross-sectional view of the multilayer build-up wiring board according to the first embodiment of the present invention.
FIG. 7 is a cross-sectional view of the multilayer build-up wiring board according to the first embodiment of the present invention.
8A is a cross-sectional view along the line DD in FIG. 7, FIG. 8B is an enlarged view of the mesh hole in FIG. 8A, and FIG. It is an enlarged view of the mesh hole concerning a modification.
FIG. 9 is a cross-sectional view of a multilayer buildup wiring board according to a second embodiment of the present invention.
10A is a cross-sectional view taken along line FF of FIG. 9, FIG. 10B is an enlarged view of the mesh hole shown in FIG. 10A, and FIG. It is an enlarged view of the mesh hole concerning a modification.
11A is a plan view of a plane layer of a multilayer build-up wiring board according to a third embodiment of the present invention, and FIG. 11B is a mesh hole shown in FIG. 11A. It is an enlarged view of the modified example.
FIG. 12A is a plan view of a plane layer of a multilayer build-up wiring board according to a fourth embodiment of the present invention, and FIG. 12B is a cross-sectional view of the multilayer printed wiring board. FIG. 12C is a cross-sectional view of a multilayer printed wiring board according to a modified example.
FIGS. 13A and 13B are plan views of a plane layer of a multilayer build-up wiring board according to the related art.
[Explanation of symbols]
30 core substrate
34U, 34D plane layer
34d solid layer
35a, 35b, 35c, 35d Mesh hole
36 Bahia Hall
36a Viahole Land
50 Interlayer resin insulation layer
58 Conductor circuit
58U, 58D plane layer
59a, 59b Mesh hole
60 Bahia Hall
60a Bottom of via hole (pad to which via hole connects)
150 Interlayer resin insulation layer
160 Viahole
160a Bottom of via hole

Claims

Multilayer build-up wiring with a chip mounting area on which the chip is mounted on the top layer, with the conductor layers connected by via holes, with the interlayer resin insulation layers and conductor layers alternately stacked on the core substrate with through holes In the board,
A mesh hole is provided in the plane layer formed on the core substrate as the conductor layer, and at least a part of the mesh hole in the region facing the chip mounting region via the interlayer resin insulating layer, and in the hole multilayer build-up wiring board, wherein a via hole formed in the interlayer resin insulating layer of the land and the core substrate layer of the through-holes were provided with pads connected.

Multilayer build-up wiring with a chip mounting area on which the chip is mounted on the top layer, with the conductor layers connected by via holes, with the interlayer resin insulation layers and conductor layers alternately stacked on the core substrate with through holes In the board,
A mesh hole is provided in the plain layer formed on the interlayer resin insulating layer as the conductor layer, and at least a part of the mesh hole in the region facing the chip mounting region via the interlayer resin insulating layer, the hole A multilayer build-up wiring board comprising a via hole land and pads connected to via holes formed in an interlayer resin insulation layer above the plane layer .

Interlayer resin insulation layers and conductor layers are alternately laminated, and in a multilayer build-up wiring board having a chip mounting area for mounting a chip on the uppermost layer, a mesh hole is provided in the plain layer formed as the conductor layer And a multilayer build-up wiring board characterized in that a solid conductor layer is disposed in at least a part of a mesh hole in a region facing the chip mounting region via an interlayer resin insulation layer. .

In a multilayer build-up wiring board comprising a chip mounting area on which a chip is mounted on the uppermost layer, in which an interlayer resin insulation layer and a conductor layer are alternately stacked on a core substrate having a through hole,
A mesh layer is provided in the plane layer formed on the core substrate as the conductor layer, and at least a part of the mesh hole in the region facing the chip mounting region through the interlayer resin insulating layer, the hole A multilayer build-up wiring board comprising: a land formed of a conductor layer covering a through hole therein ; and a via hole formed in an interlayer resin insulating layer on the upper layer of a core substrate is connected through the land .