JP2000165046A - Multilayer built-up wiring board - Google Patents

Multilayer built-up wiring board

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JP2000165046A
JP2000165046A JP33449998A JP33449998A JP2000165046A JP 2000165046 A JP2000165046 A JP 2000165046A JP 33449998 A JP33449998 A JP 33449998A JP 33449998 A JP33449998 A JP 33449998A JP 2000165046 A JP2000165046 A JP 2000165046A
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up wiring
wiring board
layer
hole
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JP33449998A
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Japanese (ja)
Inventor
Naohiro Hirose
直宏 広瀬
Original Assignee
Ibiden Co Ltd
イビデン株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide a multilayer built-up wiring board where inner wiring length can be shortened. SOLUTION: The via holes 60 of a lower layer are installed immediately above the through holes 36 of a multilayer built-up wiring board 10 and the via hole 160 of an upper layer are installed immediately above the via holes 60 of the lower layer. Thus, the through holes 36, the lower via holes 60 and the upper via holes 160 become linear and wiring length becomes short. Thus, the transmission speed of a signal in an IC chip 90 can be speeded up.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】この発明は、多層ビルドアップ配線板に関し、とくに、層間樹脂絶縁層と導体層とが交互に積層され、各導体層間がバイアホールにて接続されたビルドアップ配線層が、コア基板の両面に形成されてなる多層ビルドアップ配線板に関するものである。 [Field of the Invention The invention relates to a multilayer build-up wiring board, in particular, and the interlayer resin insulating layers and conductive layers are alternately laminated, the build-up wiring layer to each conductor layers are connected by via holes relates multilayer build-up wiring board formed is formed on both surfaces of the core substrate.

【0002】 [0002]

【従来の技術】図13(A)に示すようにICチップ2 BACKGROUND ART FIG. 13 IC chip 2 as shown in (A)
90を載置するためのパッケージ基板を構成する多層ビルドアップ配線板210は、スルーホール236を形成したコア基板230に、層間樹脂絶縁層250、350 Multilayer build-up wiring board 210 constituting a package substrate for mounting 90 are in the core substrate 230 formed with the through hole 236, the interlayer resin insulating layer 250, 350
と導体層258、358とを交互にビルドアップし、上面にICチップ290への接続用バンプ276Uを配設し、下面側にマザーボードに接続するためのバンプ27 Bumps 27 for the build-up alternating with conductive layers 258,358, arranged for connection bumps 276U to the IC chip 290 on the upper surface, is connected to the mother board on the lower surface
6Dを配設することにより形成されている。 It is formed by arranging a 6D. そして、上下の導体層間の接続は、バイアホール260、360を形成することにより行い、コア基板230のICチップ290側のバイアホール260とマザーボード側のバイアホール260とは、スルーホール236を介して接続が取られている。 The connection of the upper and lower conductive layers is carried out by forming a via hole 260 and 360, the IC chip 290 side of the via hole 260 and the motherboard side of the via hole 260 of the core substrate 230 via a through hole 236 connection have been taken.

【0003】ここで、スルーホール236とバイアホール260との接続は、スルーホールの平面図を示す図1 [0003] Here, the connection between the through hole 236 and the via hole 260, FIG. 1 shows a plan view of a through hole
3(B)のように、スルーホール236のランド236 As of 3 (B), the land 236 of the through-hole 236
aの上層へのバイアホール接続用の内層パッド236b The inner pad 236b of the via-hole connection to the upper layer of a
を付加し、該内層パッド236bにバイアホール260 It was added and the via holes 260 in the inner layer pad 236b
を接続させていた。 The had to be connected. また、バイアホール260とバイアホール360との接続は、バイアホール260の平面図を示す図13(C)のように、バイアホール260に導体回路258を介してパッド275を接続し、該パッド275にバイアホール360を接続していた。 The connection between the via holes 260 and via holes 360, as shown in FIG. 13 (C) showing a plan view of the via hole 260 connects the pad 275 via the conductor circuit 258 the via hole 260, the pad 275 It was connected via holes 360.

【0004】 [0004]

【発明が解決しようとする課題】しかしながら、従来技術の構成では、スルーホール236とバイアホール26 The object of the invention is to be Solved However, in the prior art arrangement, the through-hole 236 and the via hole 26
0との接続を、上述したように内層パッド236bを介して接続し、更に、バイアホール260とバイアホール360とを導体回路258を介して接続しているため、 0 and of a connection, connected through the inner pad 236b, as described above, further, because you are connected through a conductor circuit 258 and a via hole 260 and the via hole 360,
図13(A)中に示すように多層ビルドアップ配線板内の配線長が階段状に引き回されて長くなり、信号の伝送速度が遅くなって、ICチップの高速化の要求に応えることが困難であった。 Wire length of the multilayer build-up wiring board as shown in FIG. 13 in (A) is longer routed stepwise, is slow transmission speed of signals, to meet the demand for faster IC chip It was difficult.

【0005】本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、内部の配線長を短縮できる多層ビルドアップ配線板を提供することにある。 [0005] The present invention has been made to solve the above problems, and an object is to provide a multilayer build-up wiring board capable of shortening internal wiring lengths.

【0006】 [0006]

【課題を解決するための手段】上述した課題を解決すべく、請求項1は、層間樹脂絶縁層と導体層とが交互に積層され、各導体層間がバイアホールにて接続されたビルドアップ配線層が、コア基板の両面に形成されてなる多層ビルドアップ配線板において、前記コア基板に形成されたスルーホールの直上に下層のバイアホールが配設され、その下層のバイアホールの直上に上層のバイアホールが配設されていることを技術的特徴とする。 Means for Solving the Problems] In order to solve the above problems, claim 1, and an interlayer resin insulating layer and a conductor layer are alternately laminated, the build-up wiring the conductor layers are connected by via holes layer, in a multilayer build-up wiring board formed is formed on both surfaces of the core substrate, the lower via holes immediately above the core through holes formed in the substrate is arranged, the upper layer directly above the lower via hole and technical features that via holes are arranged.

【0007】また、請求項2は、層間樹脂絶縁層と導体層とが交互に積層され、各導体層間がバイアホールにて接続されたビルドアップ配線層が、コア基板の両面に形成されてなる多層ビルドアップ配線板において、前記コア基板に形成されたスルーホールには、充填剤が充填されるとともに該充填剤のスルーホールからの露出面を覆う導体層が形成されてなり、その導体層には下層のバイアホールが配設され、その下層のバイアホールの直上に上層のバイアホールが配設されていることを技術的特徴とする。 [0007] Claim 2, interlayer resin insulation layers and conductive layers are alternately laminated, the build-up wiring layers each conductor layers are connected by via hole becomes formed on both surfaces of a core substrate in the multilayer build-up wiring board, a through hole formed in the core substrate is made a conductor layer covering an exposed surface of the through hole of the filler is formed together with the filling material is filled in the conductive layer is disposed lower layer of the via hole, and technical features that the upper layer of the via hole is disposed immediately above the lower via hole.

【0008】また、請求項3は、層間樹脂絶縁層と導体層とが交互に積層され、各導体層間がバイアホールにて接続されたビルドアップ配線層が、コア基板の両面に形成されてなる多層ビルドアップ配線板において、前記コア基板に形成されたスルーホールの通孔を塞ぐように下層のバイアホールが配設され、その下層のバイアホールの直上に上層のバイアホールが配設されていることを技術的特徴とする。 Further, according to claim 3, the interlayer resin insulating layers and conductive layers are alternately laminated, the build-up wiring layers each conductor layers are connected by via hole becomes formed on both surfaces of a core substrate in the multilayer build-up wiring board, the lower layer of the via hole so as to close the through hole of the through holes formed in the core substrate is provided, the upper layer of the via hole is disposed immediately above the lower via hole and technical, characterized in that.

【0009】更に、請求項4では、請求項1〜3において、スルーホールの直上にバンプが形成されていることを技術的特徴とする。 Furthermore, in claim 4, in claim 1, and technical features that are bump formed just above the through-hole.

【0010】請求項1の多層ビルドアップ配線板は、スルーホールの直上に下層のバイアホールを配設し、該下層のバイアホールの直上に上層のバイアホールを配設するため、スルーホールと下層バイアホールと上層バイアホールとが直線状になって配線長が短縮し、信号の伝送速度を高めることが可能となる。 [0010] multilayer build-up wiring board according to claim 1, arranged to lower via holes immediately above the through holes, for arranging the upper layer of the via holes immediately above the via holes of the lower layer, the through-hole and the lower layer the via hole and the upper via hole is shortened wiring length becomes straight, it is possible to increase the transmission rate of the signal.

【0011】請求項2の多層ビルドアップ配線板では、 [0011] In the multilayer build-up wiring board according to claim 2,
コア基板に設けたスルーホールに充填剤が充填され、さらに、この充填剤のスルーホールからの露出面を覆う導体層が形成され、この導体層にバイアホールを接続させることで、ビルドアップ配線層とスルーホールの接続を行う構造とした点に特徴がある。 Filler is filled in the through hole provided in the core substrate and the conductor layer covering an exposed surface of the through hole of the filler is formed by connecting the via hole to the conductive layer, the build-up wiring layer it is characterized as in that a structure for connecting the through holes. 即ち、スルーホール直上の領域を内層パッドとして機能せしめることで、スルーホールの直上に下層のバイアホールを配設できるようしている。 That is, by allowed to function region directly above the through hole as an inner layer pad, and to be able to dispose the lower via hole just above the through-hole. そして、該下層のバイアホールの直上に上層のバイアホールを配設するため、スルーホールと下層バイアホールと上層バイアホールとが直線状になり、配線長が短縮し、信号の伝送速度を高めることが可能となる。 Then, for arranging the upper layer of the via holes immediately above the via holes of the lower layer, that the through hole and the lower via hole and the upper via hole is straight, the wiring length is shortened, increasing the transmission speed of the signal it is possible.

【0012】請求項3の多層ビルドアップ配線板では、 [0012] In the multilayer build-up wiring board according to claim 3,
コア基板に形成されたスルーホールの通孔を塞ぐように下層のバイアホールを配設することで、スルーホールのランドとバイアホールとの接続を取る。 By disposing the lower via hole so as to close the through hole of the through holes formed in the core substrate, take the connection between the land and the via hole of the through hole. そして、該下層のバイアホールの直上に上層のバイアホールを配設するため、スルーホールと下層バイアホールと上層バイアホールとが直線状になり、配線長が短縮し、信号の伝送速度を高めることが可能となる。 Then, for arranging the upper layer of the via holes immediately above the via holes of the lower layer, that the through hole and the lower via hole and the upper via hole is straight, the wiring length is shortened, increasing the transmission speed of the signal it is possible.

【0013】請求項4では、スルーホールの直上に下層のバイアホールを配設し、該下層のバイアホールの直上に上層のバイアホールを配設し、スルーホールの直上にバンプを配置するため、スルーホール−下層バイアホール−上層バイアホール−バンプが直線状になって配線長が短縮し、信号の伝送速度を高めることが可能となる。 [0013] According to claim 4, since by arranging the lower via holes immediately above the through hole, disposed the upper layer of the via holes immediately above the via holes of the lower layer, placing a bump just above the through hole, through hole - lower via holes - the upper via hole - bump is shortened wiring length becomes straight, it is possible to increase the transmission rate of the signal.

【0014】本発明では、上記層間樹脂絶縁層として無電解めっき用接着剤を用いることが望ましい。 In the present invention, it is preferable to use an adhesive for electroless plating as the above interlayer resin insulating layer. この無電解めっき用接着剤は、硬化処理された酸あるいは酸化剤に可溶性の耐熱性樹脂粒子が、酸あるいは酸化剤に難溶性の未硬化の耐熱性樹脂中に分散されてなるものが最適である。 The adhesive for electroless plating is heat-resistant resin particles soluble in curing the treated acid or oxidizing agent, is dispersed becomes what is optimal for heat resistant resin of the uncured slightly soluble in acid or an oxidizing agent is there. 酸、酸化剤で処理することにより、耐熱性樹脂粒子が溶解除去されて、表面に蛸つぼ状のアンカーからなる粗化面を形成できる。 Acid, by treatment with an oxidizing agent, and heat-resistant resin particles are dissolved and removed to form a roughened surface composed of octopus pot-shaped anchors on its surface.

【0015】上記無電解めっき用接着剤において、特に硬化処理された前記耐熱性樹脂粒子としては、平均粒径が10μm以下の耐熱性樹脂粉末、平均粒径が2μm [0015] The in adhesive for electroless plating, particularly cured treated the heat-resistant resin particles having an average particle diameter less 10μm heat-resistant resin powder having an average particle diameter of 2μm
以下の耐熱性樹脂粉末を凝集させた凝集粒子、平均粒径が2〜10μmの耐熱性粉末樹脂粉末と平均粒径が2μ Aggregated particles obtained by aggregating the following heat-resistant resin powder the mean particle diameter of average particle diameter and heat-resistant powder resin powder 2~10μm is 2μ
m以下の耐熱性樹脂粉末との混合物、平均粒径が2〜 Mixture of less heat-resistant resin powder m, the average particle size of 2
10μmの耐熱性樹脂粉末の表面に平均粒径が2μm以下の耐熱性樹脂粉末または無機粉末のいずれか少なくとも1種を付着させてなる疑似粒子、平均粒径が0.1〜 Pseudo particles having an average particle size on the surface of the heat-resistant resin powder of 10μm is by attaching at least one one of the following heat-resistant resin powder or inorganic powder 2 [mu] m, an average particle size of 0.1
0.8μmの耐熱性粉末樹脂粉末と平均粒径が0.8μ The average particle size of 0.8μm of heat-resistant powder resin powder 0.8μ
mを越え、2μm未満の耐熱性樹脂粉末との混合物、 Beyond the m, mixture of a heat-resistant resin powder of less than 2 [mu] m,
平均粒径が0.1〜1.0μmの耐熱性粉末樹脂粉末を用いることが望ましい。 It is desirable that the average particle size used heat-resistant powder resin powder 0.1 to 1.0 [mu] m. これらは、より複雑なアンカーを形成できるからである。 These is because it forms a more complex anchors.

【0016】粗化面の深さは、Rmax=0.01〜2 [0016] The depth of the roughened surface, Rmax = 0.01~2
0μmがよい。 0μm is good. 密着性を確保するためである。 This is to ensure adhesion. 特にセミアディティブ法では、0.1〜5μmがよい。 In particular, in the semi-additive method, it is 0.1~5μm. 密着性を確保しつつ、無電解めっき膜を除去できるからである。 While ensuring the adhesiveness is because the electroless plated film can be removed.

【0017】前記酸あるいは酸化剤に難溶牲の耐熱性樹脂としては、「熱硬化性樹脂および熱可塑性樹脂からなる樹脂複合体」又は「感光性樹脂および熱可塑性樹脂からなる樹脂複合体」からなることが望ましい。 [0017] As the heat-resistant resin hardly 溶牲 the acid or oxidizing agent, the "resin composite comprised of thermosetting resin and thermoplastic resin" or "resin composite comprising a photosensitive resin and thermoplastic resin" It made it desirable. 前者については耐熱性が高く、後者についてはバイアホール用の開口をフォトリソグラフィーにより形成できるからである。 High heat resistance for the former, the latter because the openings for via holes can be formed by photolithography.

【0018】前記熱硬化性樹脂としては、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂などを使用できる。 [0018] Examples of the thermosetting resin, epoxy resin, phenol resin, polyimide resin, etc. can be used. また、感光化する場合は、メタクリル酸やアクリル酸などと熱硬化基をアクリル化反応させる。 In the case of sensitize the like and thermosetting based methacrylic acid or acrylic acid reacted acrylated. 特にエポキシ樹脂のアクリレートが最適である。 In particular acrylate epoxy resin is optimum. エポキシ樹脂としては、フェノールノボラック型、クレゾールノボラック型、などのノボラック型エポキシ樹脂、ジシクロペンタジエン変成した脂環式エポキシ樹脂などを使用することができる。 The epoxy resin can be used a phenol novolak type, cresol novolak, novolak epoxy resins such as dicyclopentadiene-modified with cycloaliphatic epoxy resins and the like.

【0019】熱可塑性樹脂としては、ポリエーテルスルフォン(PES)、ポリスルフォン(PSF)、ポリフェニレンスルフォン(PPS)、ポリフェニレンサルファイド(PPES)、ポリフェニルエーテル(PP [0019] As the thermoplastic resins, polyether sulfone (PES), polysulfone (PSF), polyphenylene sulfone (PPS), polyphenylene sulfide (PPES), polyphenyl ether (PP
E)、ポリエーテルイミド(PI)などを使用できる。 E), polyetherimide (PI) and the like can be used.
熱硬化性樹脂(感光性樹脂)と熱可塑性樹脂の混合割合は、熱硬化性樹脂(感光性樹脂)/熱可塑性樹脂=95 The mixing ratio of the thermosetting resin (photosensitive resin) and the thermoplastic resin, thermosetting resin (photosensitive resin) / thermoplastic resin = 95
/5〜50/50がよい。 / 5-50 / 50 good. 耐熱性を損なうことなく、高い靭性値を確保できるからである。 Without impairing the heat resistance, because it ensures high toughness values.

【0020】前記耐熱性樹脂粒子の混合重量比は、耐熱性樹脂マトリックスの固形分に対して5〜50重量%、 The weight ratio of the heat-resistant resin particles is 5-50% by weight based on the solid content of the heat-resistant resin matrix,
望ましくは10〜40重量%がよい。 Preferably it is 10-40 wt%. 耐熱性樹脂粒子は、アミノ樹脂(メラミン樹脂、尿素樹脂、グアナミン樹脂)、エポキシ樹脂などがよい。 Heat-resistant resin particles are amino resins (melamine resin, urea resin, guanamine resin), epoxy resin and good. なお、接着剤は、組成の異なる2層により構成してもよい。 Incidentally, adhesive may be constituted by two layers having different compositions.

【0021】なお、多層ビルドアップ配線板の表面に付加するソルダーレジスト層としては、種々の樹脂を使用でき、例えば、ビスフェノールA型エポキシ樹脂、ビスフェノールA型エポキシ樹脂のアクリレート、ノボラック型エポキシ樹脂、ノボラック型エポキシ樹脂のアクリレートをアミン系硬化剤やイミダゾール硬化剤などで硬化させた樹脂を使用できる。 [0021] As the solder resist layer added to the surface of the multilayer build-up wiring board can be used various resins, such as bisphenol A type epoxy resin, bisphenol A type epoxy resin acrylate, novolac type epoxy resins, novolac the resin obtained by curing type epoxy resin of acrylate with an amine type curing agent and an imidazole curing agent may be used.

【0022】一方、このようなソルダーレジスト層は、 [0022] On the other hand, such a solder resist layer,
剛直骨格を持つ樹脂で構成されるので剥離が生じることがある。 Since the structure of a resin having a rigid skeleton may delamination occurs. このため、補強層を設けることでソルダーレジスト層の剥離を防止することもできる。 Therefore, it is possible to prevent the peeling of the solder resist layer by providing a reinforcing layer.

【0023】ここで、上記ノボラック型エポキシ樹脂のアクリレートとしては、フェノールノボラックやクレゾールノボラックのグリシジルエーテルを、アクリル酸やメタクリル酸などと反応させたエポキシ樹脂などを用いることができる。 [0023] As the acrylate of the novolak type epoxy resin, glycidyl ether of phenol novolak or cresol novolak, or the like can be used epoxy resins which have been reacted with acrylic acid or methacrylic acid.

【0024】上記イミダゾール硬化剤は、25℃で液状であることが望ましい。 [0024] The above imidazole hardening agent is desirably liquid at 25 ° C.. 液状であれば均一混合できるからである。 If liquid is because it homogeneously mixed. このような液状イミダゾール硬化剤としては、 Such liquid imidazole curing agent,
1-ベンジル−2-メチルイミダゾール(品名:1B2MZ )、 1-benzyl-2-methylimidazole (product name: 1B2MZ),
1-シアノエチル−2-エチル−4-メチルイミダゾール(品名:2E4MZ-CN)、4-メチル−2-エチルイミダゾール(品名:2E4MZ )を用いることができる。 1-cyanoethyl-2-ethyl-4-methylimidazole (product name: 2E4MZ-CN), 4- methyl-2-ethylimidazole (product name: 2E4MZ) can be used.

【0025】このイミダゾール硬化剤の添加量は、上記ソルダーレジスト組成物の総固形分に対して1〜10重量%とすることが望ましい。 [0025] The amount of the imidazole curing agent is preferably 1 to 10 wt% based on the total solids of the resist composition. この理由は、添加量がこの範囲内にあれば均一混合がしやすいからである。 The reason for this is that the amount added is from easily uniformly mixed If within this range.

【0026】上記ソルダーレジストの硬化前組成物は、 The pre-curing composition of the solder resist,
溶媒としてグリコールエーテル系の溶剤を使用することが望ましい。 It is desirable to use a solvent of glycol ether as a solvent. このような組成物を用いたソルダーレジスト層は、遊離酸が発生せず、銅パッド表面を酸化させない。 Such compositions solder resist layer using the free acid is not generated, it does not oxidize the copper pad surface. また、人体に対する有害性も少ない。 Also, harmful to the human body is small.

【0027】このようなグリコールエーテル系溶媒としては、下記構造式のもの、特に望ましくは、ジエチレングリコールジメチルエーテル(DMDG)およびトリエチレングリコールジメチルエーテル(DMTG)から選ばれるいずれか少なくとも1種を用いる。 [0027] As the glycol ether solvents, those of the following structural formula, particularly desirably using at least one selected from diethylene glycol dimethyl ether (DMDG) and triethylene glycol dimethyl ether (DMTG). これらの溶剤は、30〜50℃程度の加温により反応開始剤であるベンゾフェノンやミヒラーケトンを完全に溶解させることができるからである。 These solvents, because it is possible to completely dissolve benzophenone and Michler's ketone which is a reaction initiator by warming of about 30 to 50 ° C.. CH 3 O-(CH 2 CH 2 O) n −CH 3 (n=1〜5) このグリコールエーテル系の溶媒は、ソルダーレジスト組成物の全重量に対して10〜70wt%がよい。 CH 3 O- (CH 2 CH 2 O) n -CH 3 (n = 1~5) solvent of glycol ether is a good 10 to 70 weight% relative to the total weight of the resist composition.

【0028】以上説明したようなソルダーレジスト組成物には、その他に、各種消泡剤やレベリング剤、耐熱性や耐塩基性の改善と可撓性付与のために熱硬化性樹脂、 [0028] The resist composition as described above, Other, various defoaming agents and leveling agents, heat resistance and base resistance and improvement flexible thermosetting resin for imparting,
解像度改善のために感光性モノマーなどを添加することができる。 It can be added such as a photosensitive monomer for resolution enhancement. 例えば、レベリング剤としてはアクリル酸エステルの重合体からなるものがよい。 For example, the leveling agent it is made of a polymer of acrylic ester. また、開始剤としては、チバガイギー製のイルガキュアI907、光増感剤としては日本化薬製のDETX−Sがよい。 As the initiator, Ciba Irgacure I907, the photosensitizer good DETX-S manufactured by Nippon Kayaku. さらに、 further,
ソルダーレジスト組成物には、色素や顔料を添加してもよい。 The solder resist composition may be added a dye or pigment. 配線パターンを隠蔽できるからである。 It is because it hides the wiring pattern. この色素としてはフタロシアニングリーンを用いることが望ましい。 As the dye, it is desirable to use a phthalocyanine green.

【0029】添加成分としての上記熱硬化性樹脂としては、ビスフェノール型エポキシ樹脂を用いることができる。 [0029] Examples of the thermosetting resin as an additive component, can be used bisphenol type epoxy resin. このビスフェノール型エポキシ樹脂には、ビスフェノールA型エポキシ樹脂とビスフェノールF型エポキシ樹脂があり、耐塩基性を重視する場合には前者が、低粘度化が要求される場合(塗布性を重視する場合)には後者がよい。 The bisphenol type epoxy resin, there are bisphenol A type epoxy resin and a bisphenol F type epoxy resin, (to emphasize coatability) in the case of emphasizing base resistance of the former is, when a low viscosity is required it is the latter to.

【0030】添加成分としての上記感光性モノマーとしては、多価アクリル系モノマーを用いることができる。 [0030] As the photosensitive monomer as an additional component, it can be used polyvalent acrylic monomer.
多価アクリル系モノマーは、解像度を向上させることができるからである。 Polyvalent acrylic monomer is because it is possible to improve the resolution. 例えば、多価アクリル系モノマーとして、日本化薬製のDPE−6A、共栄社化学製のR− For example, a polyvalent acrylic monomer, manufactured by Nippon Kayaku Co., Ltd. of DPE-6A, manufactured by Kyoeisha Chemical Co. of R-
604を用いることができる。 604 can be used. また、これらのソルダーレジスト組成物は、25℃で0.5〜10Pa・s、より望ましくは1〜10Pa・sがよい。 These solder resist composition, 0.5~10Pa · s at 25 ° C., and more preferably it is 1 to 10 Pa · s. ロールコータで塗布しやすい粘度だからである。 It is because it is applied easy to viscosity with a roll coater.

【0031】 [0031]

【発明の実施の形態】以下、本発明の実施例に係る多層ビルドアップ配線板及びその製造方法について図を参照して説明する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a multilayer build-up wiring board and a manufacturing method thereof according to an embodiment of the present invention will be described with reference to the drawings. 先ず、本発明の第1実施例に係る多層ビルドアップ配線板10の構成について、図6及び図7を参照して説明する。 First, the configuration of the multilayer build-up wiring board 10 according to the first embodiment of the present invention will be described with reference to FIGS. 図6は、多層ビルドアップ配線板にICチップを取り付ける前の状態を示し、図7は、該多層ビルドアップ配線板10にICチップ90を載置し、 6 shows a state before mounting the IC chip to the multilayer build-up wiring board, FIG. 7, placing the IC chip 90 to the multilayer build-up wiring board 10,
ドータボード94に取り付けた状態を示している。 It shows a state attached to the daughter board 94.

【0032】図6に示すように多層ビルドアップ配線板10では、コア基板30の表面及び裏面にビルドアップ配線層80A、80Bが形成されている。 [0032] In the multilayer build-up wiring board 10 as shown in FIG. 6, the front and back surfaces of the core substrate 30 build-up wiring layers 80A, 80B are formed. 該ビルトアップ層80Aは、バイアホール60及び導体回路58の形成された層間樹脂絶縁層50と、バイアホール160及び導体回路158の形成された層間樹脂絶縁層150とからなる。 The built-up layer 80A consists of an interlayer resin insulating layer 50 formed of the via hole 60 and conductor circuits 58, via holes 160 and conductor circuits 158 formed interlayer resin insulating layer 150. of. また、ビルドアップ配線層80Bは、バイアホール60及び導体回路58の形成された層間樹脂絶縁層50と、バイアホール160及び導体回路158の形成された層間樹脂絶縁層150とからなる。 Further, the build-up wiring layer 80B consists of an interlayer resin insulating layer 50 formed of the via hole 60 and conductor circuits 58, via holes 160 and conductor circuits 158 formed interlayer resin insulating layer 150. of.

【0033】図7に示すように多層ビルドアップ配線板10の上面側には、ICチップ90のランド92へ接続するための半田バンプ76Uが配設されている。 [0033] upper surface of the multilayer build-up wiring board 10 as shown in FIG. 7, solder bumps 76U to be connected to lands 92 of the IC chip 90 is disposed. 半田バンプ76Uはバイアホール160及びバイアホール60 The solder bumps 76U are via holes 160 and via holes 60
を介してスルーホール36へ接続されている。 It is connected to the through-hole 36 through the. 一方、下面側には、ドーターボード94のランド96に接続するための半田バンプ76Dが配設されている。 On the other hand, on the lower surface side, solder bump 76D for connecting to the lands 96 of the daughter board 94 is arranged. 該半田バンプ76Dは、バイアホール160及びバイアホール60 Solder bumps 76D are via holes 160 and via holes 60
を介してスルーホール36へ接続されている。 It is connected to the through-hole 36 through the.

【0034】図6に示すように本実施形態では、スルーホール36には充填剤22が充填され、該充填剤22のスルーホール36からの露出面を覆うように導体層26 [0034] In this embodiment, as shown in FIG. 6, the filler 22 is filled in the through-hole 36, the conductor layer 26 so as to cover the exposed surface from the through-hole 36 of the filler 22
aが形成されている。 a is formed. そして、該導体層26aに、上層側のバイアホール60が接続され、該バイアホールの長上に上層のバイアホール160が形成され、該バイアホール160、或いは、バイアホール160へ接続された導体回路158に半田バンプ76U、76Dが形成されている。 Then, the conductor layer 26a, the via hole 60 of the upper side is connected, the upper layer of the via hole 160 on the length of the via hole is formed, the via holes 160, or connected conductor circuit to the via hole 160 158 to the solder bump 76U, 76D are formed.

【0035】即ち、スルーホール36の直上に下層のバイアホール60を配設し、該下層のバイアホール60の直上に上層のバイアホール160を配設するため、スルーホール36と下層バイアホール60と上層バイアホール160とが直線状になり、配線長が短縮し、ICチップ90の信号の伝送速度を高めることが可能となる。 [0035] That is, disposed the lower via holes 60 directly above the through hole 36, for arranging the upper layer of the via hole 160 immediately above the via holes 60 of the lower layer, the through hole 36 and the lower via hole 60 and the upper layer via hole 160 is linearly wiring length is shortened, it becomes possible to increase the transmission speed of the signal of the IC chip 90.

【0036】更に、スルーホール36内の充填剤の上側に形成される導体層26aは、円形に形成され、上述したように該導体層26aへ直接バイアホール60が接続されている。 Furthermore, the conductor layer 26a which is formed on the upper side of the filler in the through holes 36 are formed in a circular shape, directly via hole 60 is connected to the conductor layer 26a as described above. このように接続することで、スルーホール36直上の領域を図13(B)を参照して上述した内層パッド236bとして機能せしめることによってデッドスペースを無くし、しかも、スルーホール36からバイアホール60へ接続するための内層パッド236bを付加しないので、スルーホール36のランド36aの形状を円形とすることができる。 By connecting in this way, eliminate the dead space by allowed to function region directly above the through hole 36 as an inner layer pad 236b described above with reference to FIG. 13 (B), moreover, the connection from the through hole 36 to the via hole 60 since not added inner pad 236b to, may be the shape of the land 36a of the through hole 36 is circular. その結果、多層コア基板3 As a result, the multilayer core substrate 3
0中に設けられるスルーホール36の配置密度を向上させることによりスルーホールの数を増やすことができる。 Arrangement density of the through holes 36 provided in the 0 it is possible to increase the number of through holes by improving.

【0037】それゆえ、導体回路の基板の外周への引き回しを表面、裏面の両方のビルドアップ層90A、90 [0037] Thus, the surface of the lead to the outer periphery of the substrate of the conductor circuit, the rear surface of both the build-up layer 90A, 90
Bで行うことができる。 It can be carried out in B. また、上述したように多層プリント配線板では、裏面の複数のバンプからの配線が統合されながら表面側のバンプへ接続されるが、スルーホールを必要な密度で形成することで、表側及び裏側に形成されるビルドアップ配線層90A、90Bで、同じペースで配線の統合を行える。 Further, in the multilayer printed wiring board as described above, the wiring from the rear surface of the plurality of bumps are connected to the bumps on the surface side while being integrated, by forming a through hole in the required density, the front and back build-up wiring layers 90A are formed, in 90B, it allows the integration of the wiring at the same pace. これにより、表側及び裏側に形成されるビルドアップ配線層90A、90Bの層数を減らすことができる。 Thus, the build-up wiring layers 90A formed on the front and back, it is possible to reduce the number of layers 90B.

【0038】以下、本発明の実施形態に係る多層多層ビルドアップ配線板の製造方法について図を参照して説明する。 [0038] Hereinafter, a method for manufacturing a multilayer multilayer build-up wiring board according to an embodiment of the present invention will be described with reference to the drawings. ここでは、第1実施形態の多層多層ビルドアップ配線板の製造方法に用いるA. It is used here in a method for manufacturing a multilayer multilayer build-up wiring board in the first embodiment A. 無電解めっき用接着剤、 Adhesive for electroless plating,
B. B. 層間樹脂絶縁剤、C. Interlayer resin insulating agent, C. 樹脂充填剤、D. Resin filler, D. ソルダーレジスト組成物の組成について説明する。 The composition of the resist composition will be explained.

【0039】A. [0039] A. 無電解めっき用接着剤調製用の原料組成物(上層用接着剤) 〔樹脂組成物〕クレゾールノボラック型エポキシ樹脂(日本化薬製、分子量2500)の25%アクリル化物を80wt Starting composition for an adhesive for electroless plating prepared (upper layer adhesives) [Resin Composition] cresol novolac type epoxy resin (Nippon Kayaku Co., Ltd., molecular weight 2500) of 25% acrylated product of 80wt
%の濃度でDMDGに溶解させた樹脂液を35重量部、感光性モノマー(東亜合成製、アロニックスM315 )3.15 % Of 35 parts by weight of resin solution obtained by dissolving in DMDG at a concentration, photosensitive monomer (made by Toa Gosei Co., Aronix M315) 3.15
重量部、消泡剤(サンノプコ製、S−65)0.5 重量部、 Parts, antifoaming agent (San Nopco Ltd., S-65) 0.5 parts by weight,
NMP 3.6重量部を攪拌混合して得る。 The NMP 3.6 parts by weight obtained by mixing and stirring.

【0040】〔樹脂組成物〕ポリエーテルスルフォン(PES)12重量部、エポキシ樹脂粒子(三洋化成製、 [0040] [Resin Composition] polyether sulfone (PES) 12 parts by weight, the epoxy resin particles (manufactured by Sanyo Chemical Industries, Ltd.,
ポリマーポール)の平均粒径 1.0μmのものを 7.2重量部、平均粒径 0.5μmのものを3.09重量部、を混合した後、さらにNMP30重量部を添加し、ビーズミルで攪拌混合して得る。 7.2 parts by weight of an average particle diameter of 1.0μm polymer pole), 3.09 parts by weight of an average particle diameter of 0.5 [mu] m, were mixed, and further added NMP30 parts, obtained by stirring and mixing with a bead mill.

【0041】〔硬化剤組成物〕イミダゾール硬化剤(四国化成製、2E4MZ-CN)2重量部、光開始剤(チバガイギー製、イルガキュア I−907 )2重量部、光増感剤(日本化薬製、DETX-S)0.2 重量部、NMP 1.5重量部を攪拌混合して得る。 [0041] Curing agent Composition imidazole curing agent (made by Shikoku Kasei Co., 2E4MZ-CN) 2 parts by weight of a photoinitiator (made by Ciba Geigy, Irgacure I-907) 2 parts by weight, a photosensitizer (manufactured by Nippon Kayaku Co. , DETX-S) 0.2 part by weight, obtained by mixing and stirring the NMP 1.5 parts by weight.

【0042】B. [0042] B. 層間樹脂絶縁剤調製用の原料組成物(下層用接着剤) 〔樹脂組成物〕クレゾールノボラック型エポキシ樹脂(日本化薬製、分子量2500)の25%アクリル化物を80wt Interlayer resin insulating agent raw material composition for the preparation (lower layer adhesives) [Resin Composition] cresol novolac type epoxy resin (Nippon Kayaku Co., Ltd., molecular weight 2500) of 25% acrylated product of 80wt
%の濃度でDMDGに溶解させた樹脂液を35重量部、感光性モノマー(東亜合成製、アロニックスM315 )4重量部、消泡剤(サンノプコ製、S−65)0.5 重量部、N % Concentration 35 parts by weight of the resin solution dissolved in DMDG, the photosensitive monomer (made by Toa Gosei Co., Aronix M315) 4 parts by weight, a defoaming agent (San Nopco Ltd., S-65) 0.5 parts by weight, N
MP 3.6重量部を攪拌混合して得る。 The MP 3.6 parts by weight obtained by mixing and stirring.

【0043】〔樹脂組成物〕ポリエーテルスルフォン(PES)12重量部、エポキシ樹脂粒子(三洋化成製、 [0043] [Resin Composition] polyether sulfone (PES) 12 parts by weight, the epoxy resin particles (manufactured by Sanyo Chemical Industries, Ltd.,
ポリマーポール)の平均粒径 0.5μmのものを 14.49重量部、を混合した後、さらにNMP30重量部を添加し、 The 14.49 parts by weight having an average particle diameter 0.5μm polymer pole), were mixed, and further added NMP30 parts,
ビーズミルで攪拌混合して得る。 Obtained by stirring and mixing in a bead mill.

【0044】〔硬化剤組成物〕イミダゾール硬化剤(四国化成製、2E4MZ-CN)2重量部、光開始剤(チバガイギー製、イルガキュア I−907 )2重量部、光増感剤(日本化薬製、DETX-S)0.2 重量部、NMP1.5 重量部を攪拌混合して得る。 [0044] Curing agent Composition imidazole curing agent (made by Shikoku Kasei Co., 2E4MZ-CN) 2 parts by weight of a photoinitiator (made by Ciba Geigy, Irgacure I-907) 2 parts by weight, a photosensitizer (manufactured by Nippon Kayaku Co. , DETX-S) 0.2 part by weight, obtained by mixing and stirring the NMP1.5 parts.

【0045】C. [0045] C. 樹脂充填剤調製用の原料組成物 〔樹脂組成物〕ビスフェノールF型エポキシモノマー(油化シェル製、分子量310 、YL983U)100重量部、表面にシランカップリング剤がコーティングされた平均粒径 1.6μmのSiO 2球状粒子(アドマテック製、CRS 11 Raw material composition for the resin filler prepared [Resin Composition] bisphenol F-type epoxy monomer (manufactured by Yuka Shell, molecular weight 310, YL983U) 100 parts by weight of a silane coupling agent to the surface-coated average particle size 1.6μm in SiO 2 spherical particles (Admatechs made, CRS 11
01−CE、ここで、最大粒子の大きさは後述する内層銅パターンの厚み(15μm)以下とする) 170重量部、レベリング剤(サンノプコ製、ペレノールS4)1.5 重量部を攪拌混合することにより、その混合物の粘度を23±1 01-CE, where the size of the maximum particle is not more than the thickness of the inner layer copper pattern to be described later (15 [mu] m)) 170 parts by weight of a leveling agent (San Nopco Ltd., by mixing and stirring the Perenol S4) 1.5 parts by weight, the viscosity of the mixture 23 ± 1
℃で45,000〜49,000cps に調整して得る。 Obtained was adjusted to 45,000~49,000cps at ° C.. 〔硬化剤組成物〕イミダゾール硬化剤(四国化成製、 Curing agent composition] imidazole curing agent (made by Shikoku Kasei Co., Ltd.
2E4MZ-CN)6.5 重量部。 2E4MZ-CN) 6.5 parts by weight.

【0046】D. [0046] D. ソルダーレジスト組成物 DMDGに溶解させた60重量%のクレゾールノボラック型エポキシ樹脂(日本化薬製)のエポキシ基50%をアクリル化した感光性付与のオリゴマー(分子量4000)を 4 Resist composition DMDG of 60% by weight dissolved in cresol novolac type epoxy resin acrylated 50% epoxy groups (manufactured by Nippon Kayaku Co.) photosensitive imparting oligomer (molecular weight 4000) 4
6.67g、メチルエチルケトンに溶解させた80重量%のビスフェノールA型エポキシ樹脂(油化シェル製、エピコート1001)15.0g、イミダゾール硬化剤(四国化成製、 6.67 g, 80 wt% of bisphenol A type epoxy resin (manufactured by Yuka Shell, Epikote 1001) dissolved in methyl ethyl ketone 15.0 g, imidazole curing agent (made by Shikoku Kasei Co., Ltd.
2E4MZ-CN)1.6 g、感光性モノマーである多価アクリルモノマー(日本化薬製、R604 )3g、同じく多価アクリルモノマー(共栄社化学製、DPE6A ) 1.5g、分散系消泡剤(サンノプコ社製、S−65)0.71gを混合し、さらにこの混合物に対して光開始剤としてのベンゾフェノン(関東化学製)を2g、光増感剤としてのミヒラーケトン(関東化学製)を 0.2g加えて、粘度を25℃で2.0P 2E4MZ-CN) 1.6 g, photosensitive monomer and a polyvalent acrylic monomer (manufactured by Nippon Kayaku Co., R604) 3 g, similarly polyvalent acrylic monomer (Kyoeisha Chemical Co., DPE6A) 1.5g, dispersion type defoaming agent (manufactured by San Nopco Limited , S-65) 0.71 g were mixed, further 2g of benzophenone (made by Kanto Kagaku Co., Ltd.) as a photoinitiator for this mixture, Michler's ketone (made by Kanto Kagaku Co., Ltd.) as a photosensitizer was added 0.2 g, viscosity the 2.0P at 25 ℃
a・sに調整したソルダーレジスト組成物を得る。 Obtaining a solder resist composition adjusted to a · s. なお、粘度測定は、B型粘度計(東京計器、 DVL-B型)で The viscosity measurements, B-type viscometer (Tokyo Keiki, DVL-B type) at
60rpmの場合はローターNo.4、6rpm の場合はローター Rotor in the case of rotor No.4,6rpm in the case of 60rpm
No.3によった。 It was based on No.3.

【0047】引き続き、本発明の第1実施形態に係る多層ビルドアップ配線板の製造工程について図1乃至図7 [0047] Subsequently, the manufacturing process of the multilayer build-up wiring board according to the first embodiment of the present invention FIGS. 1-7
を参照して説明する。 With reference to the description. この第1実施形態では、多層ビルドアップ配線板をセミアディティブ方により形成する。 In the first embodiment, the multilayer build-up wiring board is formed by a semi-additive side. (1)厚さ0.5mmのガラスエポキシ樹脂またはBT (1) having a thickness of 0.5mm glass epoxy resin or BT
(ビスマレイミドトリアジン)樹脂からなるコア基板3 Core substrate 3 made of (bismaleimide triazine) resin
0の両面に18μmの銅箔12がラミネートされている銅張積層板30Aを出発材料とする(図1(A)参照)。 On both sides of 0 copper-clad laminate 30A to 18μm copper foil 12 is laminated to the starting material (see FIG. 1 (A)). この両面にエッチングレジストを設け、硫酸−過酸化水素水溶液でエッチング処理し、導体回路14を有するコア基板30を得る(図1(B))。 The etching resist is provided on the both surfaces, sulfate - was etched with an aqueous hydrogen peroxide solution to obtain a core substrate 30 having the conductive circuit 14 (FIG. 1 (B)).

【0048】コア基板30は、プリプレグを積層して形成される。 The core substrate 30 is formed by laminating a prepreg. 例えば、ガラス繊維やアラミド繊維の布あるいは不織布に、エポキシ樹脂、ポリイミド樹脂、ビスマレイミドトリアジン樹脂、フッ素材脂(ポリテトラフルオロエチレン等)等を含浸させてBステージとしたプリプレグを積層して、次いで、加熱プレスして一体化することにより形成される。 For example, the fabric or non-woven fabric of glass fiber or aramid fiber, epoxy resin, polyimide resin, bismaleimide triazine resin, by laminating prepreg with fluorine material fat (polytetrafluoroethylene) impregnated with B-stage or the like, then , it is formed by integrating by heating press. なお、コア基板上の回路基板としては、例えば両面銅張積層板の両面にエッチングレジストを設けてエッチングすることにより銅パターンを設けたものを用いることができる。 As the circuit board on the core substrate, can be used, for example, provided with a copper pattern by the both surfaces of the double-sided copper-clad laminate is provided an etching resist is etched.

【0049】(2)次に、コア基板30にピッチ間隔6 [0049] (2) Next, pitch in the core substrate 30 6
00μmで直径300μmの貫通孔16をドリルで削孔し(図1(C)参照)、次いで、パラジウム−スズコロイドを付着させ、下記組成で無電解めっきを施して、基板30の全面に2μmの無電解めっき膜18を析出させることで、貫通孔16にスルーホール36を形成する(図1(D)参照)。 The through hole 16 having a diameter of 300μm were drilled with a drill in 00Myuemu (see FIG. 1 (C)), then palladium - tin colloid deposited and subjected to electroless plating in the following composition, 2 [mu] m or absence of the entire surface of the substrate 30 by precipitating the electrolytic plating film 18, to form through holes 36 into the through hole 16 (see FIG. 1 (D)). 〔無電解めっき水溶液〕 EDTA 150 g/l 硫酸銅 20 g/l HCHO 30 ml/l NaOH 40 g/l α、α'−ビピリジル 80 mg/l PEG 0.1g/l 〔無電解めっき条件〕70℃の液温度で30分 [Electroless plating solution] EDTA 150 g / l Copper sulfate 20 g / l HCHO 30 ml / l NaOH 40 g / l α, α'- bipyridyl 80 mg / l PEG 0.1g / l [Electroless Plating Conditions] 70 30 minutes ℃ of liquid temperature

【0050】無電解めっきとしては銅めっきがよい。 [0050] good copper plating as electroless plating. なお、基板表面が、フッ素樹脂のようにめっきのつきまわりが悪い樹脂である場合は、有機金属ナトリウムからなる前処理剤(商品名:潤工社製:テトラエッチ)、プラズマ処理などの表面改質を行う。 The substrate surface, when around per plating is poor resin as fluororesin, before made of an organic metallic sodium treatment agent (trade name: Junkosha made: Tetra etch), a surface modification such as plasma treatment do.

【0051】(3)前記(2)で無電解銅めっき膜18 [0051] (3) the (2) in an electroless copper plating film 18
からなる導体(スルーホール36を含む)を形成した基板30を、水洗いし、乾燥した後、NaOH(10g/ The substrate 30 formed with conductors (including through-hole 36) made of, washed with water, dried, NaOH (10 g /
l)、NaClO 2 (40g/l)、Na 3 PO 4 (6 l), NaClO 2 (40g / l), Na 3 PO 4 (6
g/l)を酸化浴(黒化浴)、NaOH(10g/ g / l) oxide bath (blackening bath), NaOH (10 g /
l)、NaBH 4 (6g/l)を還元浴とする酸化還元処理に供し、そのスルーホール36を含む導体18の全表面に粗化層20を設ける(図1(E)参照)。 l), (provided the 6 g / l) redox process of the reduction bath is provided with a rough layer 20 on the entire surface of the conductor 18 including the through-hole 36 (FIG. 1 (E) NaBH 4 reference). この粗化層には、黒化(酸化)−還元処理によるもの、有機酸と第二銅錯体の混合水溶液をスプレー処理して形成したもの、あるいは銅−ニッケル−リン針伏合金めっきによるものがある。 The roughened layer, blackening (oxidation) - by reduction treatment, what was a mixed aqueous solution of an organic acid and a cupric complex formed by spraying, or copper - nickel - those with phosphoric Harifuku alloy plating is there.

【0052】(4)次に、平均粒径10μmの銅粒子を含む充填剤22(タツタ電線製の非導電性穴埋め銅ペースト、商品名:DDペースト)を、スルーホール36へスクリーン印刷によって充填し、乾燥、硬化させる(図2(F))。 [0052] (4) Next, an average particle size 10μm filler 22 containing copper particles (Tatsuta wire made of non-conductive filling copper paste, product name: DD paste) was filled by screen printing to the through holes 36 , dried and cured (Fig. 2 (F)). これは、スルーホール部分に開口を設けたマスクを載置した基板上に、印刷法にて塗布することによりスルーホールに充填させ、充填後、乾燥、硬化させる。 This is on a plate which was placed a mask having an opening in the through-hole portion, is filled in the through-hole by applying by printing, after filling, dried and cured.

【0053】スルーホールに充填される充填剤は、金属粒子、熱硬化性の樹脂および硬化剤からなるか、あるいは金属粒子および熱可塑性の樹脂からなることが好ましく、必要に応じて溶剤を添加してもよい。 [0053] Fillers which is filled in the through-holes, metal particles, or a thermosetting resin and a curing agent, or it is preferably made of metal particles and thermoplastic resin, the solvent is added as needed it may be. このような充填剤は、金属粒子が含まれていると、その表面を研磨することにより金属粒子が露出し、この露出した金属粒子を介してその上に形成される導体層のめっき膜と一体化するため、PCT(pressure cooker test)のような過酷な高温多湿条件下でも導体層との界面で剥離が発生しにくくなる。 Such fillers, the inclusion of metal particles, the metal particles are exposed by polishing the surface thereof, the plating layer integral with the conductor layer formed thereon through the exposed metal particles to reduction, the interface at a peel the conductor layer hardly occurs even under severe hot and humid conditions such as PCT (pressure cooker test). また、この充填剤は、壁面に金属膜が形成されたスルーホールに充填されるので、金属イオンのマイグレーションが発生しない。 Further, the filler, because it is filled in the through-hole having a metal film formed on the wall surface, migration of metal ions does not occur.

【0054】金属粒子としては、銅、金、銀、アルミニウム、ニッケル、チタン、クロム、すず/鉛、パラジウム、プラチナなどが使用できる。 [0054] As the metal particles, copper, gold, silver, aluminum, nickel, titanium, chromium, tin / lead, palladium, etc. platinum can be used. なお、この金属粒子の粒子径は、0.1〜50μmがよい。 The particle size of the metal particles, it is 0.1 to 50 [mu] m. この理由は、0. The reason for this is, 0.
1μm未満であると、銅表面が酸化して樹脂に対する濡れ性が悪くなり、一方、50μmを超えると、印刷性が悪くなるからである。 If it is less than 1 [mu] m, by oxidizing the copper surface wettability deteriorates the resin, while when it exceeds 50 [mu] m, because the printing property deteriorates. また、この金属粒子の配合量は、 The amount of the metal particles,
全体量に対して30〜90wt%がよい。 It is 30 to 90 wt% based on the total amount. この理由は、 The reason for this is that,
30wt%より少ないと、フタめっきの密着性が悪くなり、一方、90wt%を超えると、印刷性が悪化するからである。 If less than 30 wt%, it deteriorates the adhesion of the lid plating, whereas, because when it exceeds 90 wt%, printing property deteriorates.

【0055】使用される樹脂としては、ビスフェノールA型、ビスフェノールF型などのエポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリテトラフルオロエチレン(PTFE)等のフッ素樹脂、ビスマレイミドトリアジン(BT)樹脂、FEP、PFA、PPS、PEN、 [0055] As the resin used is a bisphenol A type, epoxy resins such as bisphenol F type, phenolic resin, polyimide resin, polytetrafluoroethylene (PTFE) such as a fluorine resin, a bismaleimide triazine (BT) resin, FEP, PFA, PPS, PEN,
PES、ナイロン、アラミド、PEEK、PEKK、P PES, nylon, aramid, PEEK, PEKK, P
ETなどを使用できる。 Or the like can be used ET. 硬化剤としては、イミダゾール系、フェノール系、アミン系などの硬化剤を使用できる。 As the curing agent, imidazole, phenol, a curing agent such as an amine can be used.

【0056】溶剤としては、NMP(ノルマルメチルピロリドン)、DMDG(ジエチレングリコールジメチルエーテル)、グリセリン、水、1一又は2−又は3−のシクロヘキサノール、シクロへキサノン、メチルセロソルブ、メチルセロソルブアセテート、メタノール、エタノール、ブタノール、プロパノールなどが使用できる。 [0056] As the solvent, NMP (normal methyl pyrrolidone), DMDG (diethylene glycol dimethyl ether), glycerin, water, 1 one or 2- or 3-cyclohexanol, cyclohexanone, methyl cellosolve, methyl cellosolve acetate, methanol, ethanol , butanol, propanol may be used.

【0057】この充填剤は、非導電性であることが望ましい。 [0057] The filler is desirably nonconductive. 非導電性の方が硬化収縮が小さく、導体層やバイアホールとの剥離が起こりにくいからである。 Non-conductive it is small curing shrinkage, peeling of the conductor layer and via holes is hardly to occur.

【0058】この充填剤には、金属粒子と樹脂の密着力を上げるために、シランカップリング剤などの金属表面改質剤を添加してもよい。 [0058] This filler to increase the adhesion of the metal particles and a resin, a metal surface modifying agent such as a silane coupling agent may be added. また、その他の添加剤として、アクリル系消泡剤やシリコン系消泡剤などの消泡剤、シリカやアルミナ、タルクなどの無機充填剤を添加してもよい。 Furthermore, as other additives, antifoaming agent such as acrylic antifoaming agent, silicon antifoaming agents, silica, alumina, an inorganic filler such as talc may be added. また、金属粒子の表面には、シランカップリング剤を付着させてもよい。 Further, the surface of the metal particles may be deposited a silane coupling agent.

【0059】このような充填剤は、例えば、以下の条件にて印刷される。 [0059] Such fillers are, for example, is printed under the following conditions. 即ち、テトロン製メッシュ板の印刷マスク板と45℃の角スキージを用い、Cuペースト粘度:120Pa・s、スキージ速度:13mm/se That is, using the angular squeegee the printing mask plate and 45 ° C. of Tetron mesh made plate, Cu paste viscosity: 120 Pa · s, squeegee speed: 13 mm / se
c、スキージ押込み量:1mmの条件で印刷する。 c, the squeegee pressing amount: print under the conditions of 1mm.

【0060】引き続き、そして、導体18上面の粗化層20およびスルーホール36からはみ出した充填剤22 [0060] Continuing, then, the filler protrudes from roughened layer 20 and the through hole 36 of the conductor 18 upper surface 22
を、#600のベルト研磨紙(三共理化学製)を用いたベルトサンダー研磨により除去し、さらにこのベルトサンダー研磨による傷を取り除くためのバフ研磨を行い、 And it is removed by belt sander polishing using belt abrasive paper # 600 (manufactured by Sankyo Rikagaku), further subjected to buffing for removing scratches caused by the belt sander polishing,
基板30の表面を平坦化する(図2(G)参照)。 The surface of the substrate 30 is planarized (see FIG. 2 (G)). このようにして、スルーホール36の内壁面と樹脂充填剤2 In this manner, the inner wall of the through-holes 36 and resin filler 2
2とが粗化層20を介して強固に密着した基板30を得る。 2 and to obtain a substrate 30 which is firmly adhered through roughened layers 20.

【0061】(5)前記(4)で平坦化した基板30表面に、パラジウム触媒(アトテック製)を付与し、前記(2)の条件に従って無電解銅めっきを施すことにより、厚さ0.6μmの無電解銅めっき膜23を形成する(図2(H)参照)。 [0061] (5) wherein the flattened substrate 30 surface (4), to impart a palladium catalyst (manufactured by Atotech), by applying an electroless copper plating according to the conditions of (2), a thickness of 0.6μm to form an electroless copper plated film 23 (see FIG. 2 (H)).

【0062】(6)ついで、以下の条件で電解銅めっきを施し、厚さ15μmの電解銅めっき膜24を形成し、 [0062] (6) Next, subjected to an electrolytic copper plating under the following conditions to form an electrolytic copper plated film 24 having a thickness of 15 [mu] m,
導体回路14となる部分の厚付け、およびスルーホール36に充填された充填剤22を覆う導体層(円形のスルーホールランドとなる)26aとなる部分を形成する(図2(I))。 Thickening of the portion to be the conductor circuit 14, and the conductor layer covering the filler 22 filled in the through-hole 36 (the circular through-hole land) becomes 26a forming part (FIG. 2 (I)). 〔電解めっき水溶液〕 硫酸 180 g/l 硫酸銅 80 g/l 添加剤(アトテックジャパン製、商品名:カパラシドGL) 1 ml/l 〔電解めっき条件〕 電流密度 1A/dm 2時間 30分 温度 室温 [Electrolytic plating solution] 180 g / l Copper sulfate 80 g / l additive sulfate (Atotech Japan, trade name: Cupracid GL) 1 ml / l [electrolytic plating conditions] current density 1A / dm 2 hours and 30 minutes temperature room temperature

【0063】(7)導体回路14および導体層26aとなる部分を形成した基板30の両面に、市販の感光性ドライフィルムを張り付け、マスクを載置して、100m [0063] (7) on both sides of the conductor circuit 14 and the substrate 30 to form a portion to be a conductor layer 26a, affixed to commercially available photosensitive dry film, is placed a mask, 100 m
J/cm 2で露光、0.8%炭酸ナトリウムで現像処理し、厚さ15μmのエッチングレジスト25を形成する(図2(J)参照)。 Exposure in J / cm 2, and developed with 0.8% sodium carbonate to form an etching resist 25 having a thickness of 15 [mu] m (see FIG. 2 (J)).

【0064】(8)そして、エッチングレジスト25を形成してない部分のめっき膜23,24を、硫酸と過酸化水素の混合液を用いるエッチングにて溶解除去し、さらに、エッチングレジスト8を5%KOHで剥離除去して、独立した導体回路14aおよび充填剤22を覆う導体層26aを形成する(図3(K)参照)。 [0064] (8) Then, the plating films 23 and 24 of the portion not forming the etching resist 25 was dissolved and removed by etching using a mixed solution of sulfuric acid and hydrogen peroxide, further, the etching resist 8 5% KOH in and peel removed to form independent conductor circuits 14a and conductor layers 26a covering the filler 22 (see FIG. 3 (K)).

【0065】(9)次に、導体回路14aおよび充填剤22を覆う導体層26aの表面にCu−Ni−P合金からなる厚さ2.5μmの粗化層(凹凸層)27を形成し、さらにこの粗化層27の表面に厚さ0.3μmのS [0065] (9) Then, roughened layer with a thickness of 2.5μm made of Cu-Ni-P alloy on the surface of the conductive layer 26a covering the conductor circuits 14a and fillers 22 (uneven layer) 27 is formed, Moreover S thickness 0.3μm on the surface of the roughened layer 27
n層を形成した(図3(L)参照、但し、Sn層については図示しない)。 To form an n-layer (see FIG. 3 (L), however, not shown for the Sn layer). その形成方法は以下のようである。 Its forming method is as follows.
即ち、基板30を酸性脱脂してソフトエッチングし、次いで、塩化パラジウムと有機酸からなる触媒溶液で処理して、Pd触媒を付与し、この触媒を活性化した後、硫酸銅8g/l、硫酸ニッケル0.6g/l、クエン酸1 That is, soft etching the substrate 30 with an acidic degreasing, then treated with a catalyst solution comprising palladium chloride and organic acid to impart Pd catalyst, after the catalyst was activated, copper sulfate 8 g / l, sulfuric acid nickel 0.6 g / l, citric acid 1
5g/l、次亜リン酸ナトリウム29g/l、ホウ酸3 5 g / l, sodium hypophosphite 29 g / l, boric acid 3
1g/l、界面活性剤0.1g/l、pH=9からなる無電解めっき浴にてめっきを施し、導体回路14aおよび充填剤22を覆う導体層26aの表面にCu−Ni− 1 g / l, the surfactant 0.1 g / l, the plating at an electroless plating bath consisting of pH = 9 subjected, Cu-Ni- on the surface of the conductive layer 26a covering the conductor circuits 14a and fillers 22
P合金の粗化層27を設ける。 Providing a roughened layer 27 of P alloy. ついで、ホウフッ化スズ0.1mol/l、チオ尿素1.0mol/l、温度5 Then, borofluoride, tin 0.1 mol / l, thiourea 1.0 mol / l, a temperature of 5
0℃、pH=1.2の条件でCu−Sn置換反応させ、 0 ° C., allowed to Cu-Sn substitution reaction under conditions of pH = 1.2,
粗化層10の表面に厚さ0.3μmのSn層を設ける(Sn層については図示しない)。 On the surface of the Arakaso 10 provided Sn layer having a thickness of 0.3 [mu] m (not shown for Sn layer).

【0066】なお、工程(9)に代えて、導体回路14 [0066] Instead of the step (9), the conductor circuits 14
aおよび充填剤22を覆う導体層26aの表面にいわゆる黒化−還元層を形成し、導体回路間にビスフェノールF型エポキシ樹脂などの樹脂を充填し、表面研磨、さらに(9)のめっきによりCu−Ni−P合金の粗化層を形成してもよい。 a and so-called blackening on the surface of the conductive layer 26a covering the filler 22 - to form a reduced layer, filling the resin such as bisphenol F type epoxy resin between the conductor circuits, Cu by plating the surface polishing, and (9) it may be formed roughened layer of -ni-P alloy.

【0067】(10)基板表面を平滑化するための上記C. [0067] (10) The C. for smoothing the surface of the substrate 樹脂充填剤を調整する。 Adjusting the resin filler.

【0068】(11)上記(10)で得る樹脂充填剤2 [0068] (11) (10) as a resin filler 2
8を、基板30の両面にロールコータを用いて塗布することにより、上面の導体層26a間に充填し、70℃, 8, by applying using a roll coater to both surfaces of the substrate 30, and filled between the top surface of the conductive layer 26a, 70 ° C.,
20分間で乾燥させ、下面についても同様にして樹脂充填剤30を導体層26a間あるいは導体回路14a間に充填し、70℃,20分間で乾燥させる(図3(M)参照)。 Dried for 20 minutes, and the same applies to the lower surface of the resin filler 30 is filled between the conductor layer 26a or between the conductor circuits 14a, 70 ° C., dried for 20 minutes (see FIG. 3 (M)).

【0069】(12)上記(11)の処理を終えた基板30の片面を、♯600のベルト研磨紙(三共理化学製)を用いたベルトサンダー研磨により、導体層26a [0069] (12) above the one surface processing of the substrate 30 after completion of (11), by a belt sander polishing using belt abrasive paper # 600 (made by Sankyo Rikagaku), the conductor layer 26a
の表面や導体回路14aの表面に樹脂充填剤28が残らないように研磨し、次いで、上記ベルトサンダー研磨による傷を取り除くためのバフ研磨を行う(図3(N)参照)。 Polished to a surface of the surface and the conductor circuits 14a so that the resin filler 28 is not left, then performs buffing for removing scratches caused by the belt sander polishing (see FIG. 3 (N)). 次いで、100℃で1時間、120℃で3時間、 Then, 1 hour at 100 ° C., 3 hours at 120 ° C.,
150℃で1時間、180℃で7時間の加熱処理を行って樹脂充填剤28を硬化させる。 1 hour at 0.99 ° C., to cure the resin filler 28 subjected to heat treatment in 7 hours at 180 ° C..

【0070】このようにして、導体層26a、導体回路14aの表面の粗化層27を除去して基板両面を平滑化することで、樹脂充填剤28と導体層26a、導体回路14aの側面とが粗化層27を介して強固に密着させる。 [0070] In this manner, by smoothing the substrate duplex by removing the conductor layer 26a, a roughened layer 27 on the surface of the conductor circuits 14a, resin filler 28 and the conductor layer 26a, and the side surface of the conductive circuit 14a There is firmly adhered through roughened layers 27.

【0071】(13)上記(12)の処理で露出させた導体層26a、導体回路14aを形成した基板30にアルカリ脱脂してソフトエッチングして、次いで、塩化パラジウウムと有機酸からなる触媒溶液で処理して、Pd [0071] (13) (12) processing the conductor layer 26a exposed, with soft etching is alkaline degreasing the substrate 30 forming the conductor circuit 14a, then the catalyst solution consisting chloride Parajiuumu and an organic acid processing to, Pd
触媒を付与し、この触媒を活性化した後、硫酸銅3.2 The catalyst was applied, after the catalyst was activated, copper sulfate 3.2
×10 -2 mol/l、硫酸ニッケル3.9×10 -3 mo × 10 -2 mol / l, nickel sulfate 3.9 × 10 -3 mo
l/l、錯化剤5.4×10 -2 mol/l、次亜りん酸ナトリウム3.3×10 l / l, a complexing agent 5.4 × 10 -2 mol / l, sodium hypophosphite 3.3 × 10 -1 mol/l、ホウ酸5.0× -1 mol / l, boric acid 5.0 ×
10 -1 mol/l、界面活性剤(日信化学工業製、サーフィール465)0.1g/l、PH=9からなる無電解めっき液に浸積し、浸漬1分後に、4秒当たり1回に割合で縦、および、横振動させて、導体層26a、導体回路14aの表面にCu−Ni−Pからなる針状合金の被覆層と粗化層29を設ける(図3(O)参照)。 10 -1 mol / l, the surfactant (Nisshin Chemical Industry Co., Sir Feel 465) was immersed 0.1 g / l, in an electroless plating solution consisting of PH = 9, it dipped after 1 minute, 1 per 4 seconds and vertical, at a rate in time, by transverse vibration, conductive layer 26a, providing a needle-like coating layer and roughened layer 29 of an alloy consisting of Cu-Ni-P on the surface of the conductive circuit 14a (see FIG. 3 (O) ).

【0072】さらに、ホウフっ化スズ0.1mol/ [0072] In addition, rich Tsu tin 0.1mol /
l、チオ尿素1.0mol/l、温度35℃、PH= l, thiourea 1.0 mol / l, temperature 35 ° C., PH =
1.2の条件でCu−Sn置換反応させ、粗化層の表面に厚さ0.3μmSn層(図示せず)を設ける。 1.2 condition is Cu-Sn substitution reaction, provided the thickness 0.3μmSn layer on the surface of the roughened layer (not shown).

【0073】(14)Bの層間樹脂絶縁剤調製用の原料組成物を攪拌混合し、粘度1.5 Pa・sに調整して層間樹脂絶縁剤(下層用)を得る。 [0073] (14) The interlayer resin insulating agent raw material composition for the preparation of B were mixed and stirred to obtain an interlayer resin insulating agent (for lower layer) was adjusted to a viscosity 1.5 Pa · s. (15)次いで、Aの無電解めっき用接着剤調製用の原料組成物を攪拌混合し、粘度7Pa・sに調整して無電解めっき用接着剤溶液(上層用)を得る。 (15) Then, a raw material composition for the adhesive for electroless plating prepared in A were mixed and stirred to obtain an adjustment to an electroless plating adhesive solution (for an upper layer) on the viscosity 7 Pa · s.

【0074】(16)前記(13)の基板の両面に、前記(14)で得られた粘度 1.5Pa・sの層間樹脂絶縁剤(下層用)44を調製後24時間以内にロールコータで塗布し、水平状態で20分間放置してから、60℃で30分の乾燥(プリベーク)を行い、次いで、前記(15)で得られた粘度7Pa・sの感光性の接着剤溶液(上層用)46 [0074] (16) on both sides of a substrate of the (13), a roll coater (14) above interlayer resin insulating agent of the resulting thick 1.5 Pa · s at (for lower layer) 44 within 24 hours after preparation to and, left to stand at a horizontal state for 20 minutes and dried for 30 minutes at 60 ° C. performed (prebaked), followed by the (15) the photosensitive adhesive solution obtained viscosity 7 Pa · s in (upper layer) 46
を調製後24時間以内に塗布し、水平状態で20分間放置してから、60℃で30分の乾燥(プリベーク)を行い、厚さ Was applied within 24 hours after preparation, it left to stand at horizontal state for 20 minutes and dried for 30 minutes at 60 ° C. (pre-baking), the thickness
35μmの接着剤層50αを形成する(図4(P)参照)。 To form an adhesive layer 50α of 35 [mu] m (see FIG. 4 (P)).

【0075】(17)前記(16)で接着剤層50αを形成した基板30の両面に、図示しない85μmφの黒円が印刷されたフォトマスクフィルム(図示せず)を密着させ、超高圧水銀灯により 500mJ/cm 2で露光した。 [0075] (17) on both sides of the substrate 30 to form an adhesive layer 50α in (16), is adhered photomask films black circle 85μmφ (not shown) is printed (not shown), by means of an ultrahigh pressure mercury lamp It was exposed at 500mJ / cm 2. これをDMTG溶液でスプレー現像し、さらに、当該基板30を超高圧水銀灯により3000mJ/cm 2で露光し、100 This was spray-developed with DMTG solution, further exposing the substrate 30 to a super-high pressure mercury lamp at 3000 mJ / cm 2, 100
℃で1時間、120 ℃で1時間、その後 150℃で3時間の加熱処理(ポストベーク)をすることにより、フォトマスクフィルムに相当する寸法精度に優れた85μmφの開口(バイアホール形成用開口)48を有する厚さ35μm 1 hour at ° C., 1 hour, heat treatment subsequent 3 hours at 0.99 ° C. at 120 ° C. By (post bake), 85Myuemufai openings (via hole formation openings) having excellent dimensional accuracy corresponding to the photomask film thickness 35μm with a 48
の層間樹脂絶縁層(2層構造)50を形成した(図4 Interlayer resin insulating layer was formed (two-layer structure) 50 (FIG. 4
(Q)参照)。 (Q) reference). なお、バイアホールとなる開口48には、スズめっき層(図示せず)を部分的に露出させた。 Note that the opening 48 of the via hole, tin-plated layer (not shown) partially exposed.

【0076】(18)開口48が形成された基板30 [0076] (18) the substrate 30 in which an opening 48 is formed
を、クロム酸に19分間浸漬し、層間樹脂絶縁層50の表面に存在するエポキシ樹脂粒子を溶解除去することにより、当該層間樹脂絶縁層50の表面を粗化し(図4 The dipping was 19 minutes chromic acid, by dissolving and removing the epoxy resin particles existing on the surface of the interlayer resin insulating layer 50, to roughen the surface of the interlayer resin insulating layer 50 (FIG. 4
(R)参照)、その後、中和溶液(シプレイ社製)に浸漬してから水洗いした。 See (R)), then washed with water after immersion in neutralized solution (Shipley Co.).

【0077】(19)前記(18)の工程で表面を粗化した基板30の表面に、パラジウム触媒(アトテック製)を付与することにより、層間樹脂絶縁層50の表面に触媒核を付ける。 [0077] (19) on the surface of the substrate 30 was roughened surface with step (18), by applying a palladium catalyst (manufactured by Atotech), add a catalytic nuclei on the surface of the interlayer resin insulating layer 50. その後、上記組成の無電解銅めっき水溶液中に基板30を浸漬し、全体に厚さ0.6 μmの無電解銅めっき膜52を形成する(図4(S))。 Thereafter, the substrate 30 was immersed in an electroless copper plating solution having the above composition to form an electroless copper plated film 52 having a thickness of 0.6 [mu] m in total (FIG. 4 (S)). 〔無電解めっき水溶液〕 EDTA 150 g/l 硫酸銅 20 g/l HCHO 30 ml/l NaOH 40 g/l α、α'−ビピリジル 80 mg/l PEG 0.1 g/l 〔無電解めっき条件〕70℃の液温度で30分 [Electroless plating solution] EDTA 150 g / l Copper sulfate 20 g / l HCHO 30 ml / l NaOH 40 g / l α, α'- bipyridyl 80 mg / l PEG 0.1 g / l [Electroless Plating Conditions] 70 ° C. 30 minutes of the liquid temperature

【0078】(20)前記(19)で形成した無電解銅めっき膜52上に市販の感光性ドライフィルムを張り付け、マスクを載置して、100 mJ/cm 2で露光、0.8 %炭酸ナトリウムで現像処理し、厚さ15μmのめっきレジスト54を設ける(図4(T)参照)。 [0078] (20) the pasted A commercially available photosensitive dry film onto the electroless copper plated film 52 formed in (19), by placing a mask, exposed with 100 mJ / cm 2, a 0.8% sodium carbonate a developing process, providing a plating resist 54 having a thickness of 15 [mu] m (see FIG. 4 (T)).

【0079】(21)ついで、レジスト非形成部分に以下の条件で電解銅めっきを施し、開口48内を充填するように電解銅めっき導体56を形成する(図5(U)参照)。 [0079] (21) Next, the resist non-formed portion subjected to the following conditions in the electrolytic copper plating, to form an electrolytic copper plating conductor 56 so as to fill the opening 48 (see FIG. 5 (U)). 〔電解めっき水溶液〕 硫酸 180 g/l 硫酸銅 80 g/l 添加剤(アトテックジャパン製、カパラシドGL) 1 ml/l 〔電解めっき条件〕 電流密度 1A/dm 2時間 6時間 温度 室温 [Electrolytic plating solution] 180 g / l Copper sulfate 80 g / l additive sulfate (Atotech Japan Co., Cupracid GL) 1 ml / l [electrolytic plating conditions] current density 1A / dm 2 hours 6 hours Temperature room temperature

【0080】(22)めっきレジスト54を5%KOH [0080] (22) The plating resist 54 5% KOH
で剥離除去した後、そのめっきレジスト下の無電解めっき膜52を硫酸と過酸化水素の混合液でエッチング処理して溶解除去し、無電解銅めっき膜52と電解銅めっき導体56からなる導体回路58及びバイアホール60を形成する(図5(V))。 In after peeling is removed, the conductor circuit in which the electroless plating film 52 below the plating resist is etched to dissolve and remove a mixture of sulfuric acid and hydrogen peroxide, made of electroless copper plated film 52 and electrolytic copper plating conductor 56 58 and forming a via hole 60 (FIG. 5 (V)).

【0081】(23)(13)と同様の処理を行い、導体回路58及びバイアホール60の表面にCu-Ni-P からなる粗化面62を形成し、さらにその表面にSn置換を行った(図5(W)参照)。 [0081] (23) was treated in the same manner as (13) to form a roughened surface 62 consisting of Cu-Ni-P on the surface of the conductor circuits 58 and via holes 60 were Sn further substituted on its surface (see Fig. 5 (W)).

【0082】(24)(14)〜(22)の工程を繰り返すことにより、さらに上層の層間樹脂絶縁層160とバイアホール160及び導体回路158を形成する。 [0082] (24) (14) By repeating the steps to (22), further forming the upper interlayer resin insulating layer 160 and the via holes 160 and conductor circuits 158. さらに、バイアホール160及び該導体回路158の表面に粗化層162を形成し、多層ビルドアップ配線板を完成する(図5(X))。 Moreover, the roughened layer 162 was formed on the surface of the via holes 160 and conductor circuits 158 to complete a multilayer buildup circuit board (Fig. 5 (X)). なお、この上層の導体回路を形成する工程においては、Sn置換は行わなかった。 Incidentally, in the step of forming the conductor circuit of the upper layer, Sn substitution was not performed. 本実施形態では、バイアホール60、160をフィルドビア構造にて形成するため、多層ビルドアップ配線板の表面を平滑にすることができる。 In this embodiment, for forming the via hole 60 or 160 in the filled via structure can smooth the surface of the multilayer build-up wiring board.

【0083】(25)そして、上述した多層ビルドアップ配線板にはんだバンプを形成する。 [0083] (25) and, to form the solder bumps on the multilayer build-up wiring board as described above. 前記(24)で得られた基板30両面に、上記D. Wherein the substrate 30 both sides obtained in (24), the D. にて説明したソルダーレジスト組成物を45μmの厚さで塗布する。 The solder resist composition described is applied to a thickness of 45μm at. 次いで、 Then,
70℃で20分間、70℃で30分間の乾燥処理を行った後、円パターン(マスクパターン)が描画された厚さ5mmのフォトマスクフィルム(図示せず)を密着させて載置し、 70 ° C. for 20 minutes, after the drying process for 30 minutes was carried out at 70 ° C., in close contact with the circular pattern photomask film having a thickness of 5mm, (mask pattern) is drawn (not shown) is placed,
1000mJ/cm 2の紫外線で露光し、DMTG現像処理する。 It exposed with ultraviolet rays of 1000 mJ / cm 2, to DMTG development treatment. そしてさらに、80℃で1時間、 100℃で1時間、 120℃で1時間、 150℃で3時間の条件で加熱処理し、はんだパッド部分(バイアホールとそのランド部分を含む)に開口(開口径 200μm)71を有するソルダーレジスト層(厚み20μm)70を形成する(図6参照)。 And further 1 hour at 80 ° C., 1 hour at 100 ° C., 1 hour at 120 ° C., and heat treatment under the conditions of 3 hours at 0.99 ° C., the solder pad portion (including the via-hole and land portion thereof) opening (opening the solder resist layer having a diameter 200 [mu] m) 71 (to form a thickness 20 [mu] m) 70 (see FIG. 6).

【0084】(26)次に、塩化ニッケル2.31×10 -1 [0084] (26) Next, nickel chloride 2.31 × 10 -1 m
ol/l、次亜リン酸ナトリウム2.8×10 -1 mol/ ol / l, sodium hypophosphite 2.8 × 10 -1 mol /
l、クエン酸ナトリウム1.85×10 -1 mol/l、からなるpH=4.5の無電解ニッケルめっき液に該基板30 l, substrate 30 Sodium citrate 1.85 × 10 -1 mol / l, in an electroless nickel plating solution of pH = 4.5 consisting of
を20分間浸漬して、開口部71に厚さ5μmのニッケルめっき層72を形成する。 The was immersed for 20 minutes to form a nickel plating layer 72 having a thickness of 5μm on the opening portion 71. さらに、その基板を、シアン化金カリウム4.1 ×10 -2 mol/l、塩化アンモニウム1.87×10 -1 mol/l、クエン酸ナトリウム1.16×10 Furthermore, the substrate, potassium gold cyanide 4.1 × 10 -2 mol / l, ammonium chloride 1.87 × 10 -1 mol / l, sodium citrate 1.16 × 10
-1 mol/l、次亜リン酸ナトリウム1.7 ×10 -1 mol -1 mol / l, sodium hypophosphite 1.7 × 10 -1 mol
/lからなる無電解金めっき液に80℃の条件で7分20 / 7 min under conditions of 80 ° C. in an electroless gold plating solution comprising l 20
秒間浸漬して、ニッケルめっき層上に厚さ0.03μmの金めっき層74を形成することで、バイアホール160及び導体回路158に半田パッド75を形成する(図6参照)。 Seconds immersed, by forming the gold plating layer 74 having a thickness of 0.03μm on the nickel plating layer to form a solder pad 75 on the via holes 160 and conductor circuits 158 (see FIG. 6).

【0085】(27)そして、ソルダーレジスト層70 [0085] (27) and, the solder resist layer 70
の開口部71に、半田ペーストを印刷して 200℃でリフローすることにより、半田バンプ(半田体)76U、7 Of the opening 71, by reflowing at 200 ° C. by printing a solder paste, a solder bump (solder body) 76U, 7
6Dを形成し、多層ビルドアップ配線板10を形成する(図6参照)。 6D is formed, to form a multilayer build-up wiring board 10 (see FIG. 6).

【0086】最後に、図7に示すように多層ビルドアップ配線板10のバンプ76UにICチップ90のパッド92が合うように載置し、リフローを行うことで、該多層ビルドアップ配線板10にICチップ92を取り付ける。 [0086] Finally, placed as pad 92 of the IC chip 90 to the bumps 76U of the multilayer build-up wiring board 10 is fit as shown in FIG. 7, by performing the reflow, the multilayer build-up wiring board 10 mounting the IC chip 92. 更に、ドターボード94のパッド96に対応するよう、多層ビルドアップ配線板10を載置し、リフローを行うことで、ドータボード94へ取り付ける。 Moreover, to accommodate the pad 96 of Dotabodo 94, placing the multilayer build-up wiring board 10, by performing the reflow attachment to the daughter board 94.

【0087】なお、上述した第1実施形態では、開口4 [0087] In the first embodiment described above, the opening 4
8に配設した無電解めっき膜52の上に電解めっき導体56を充填することで、金属で充填された構造のバイアホール(フィルドビア)60を形成したが、電解めっき導体56を無電解めっきにより形成することも可能である。 Electroless plating conductor 56 on top of the 8 electroless plating film 52 is disposed in the by filling has formed the via hole (filled via) 60 of the filled structure in the metal, by electroless plating electroplating conductor 56 form it is also possible to. この場合には、無電解めっき膜52を配設することなく無電解めっき用のレジストを形成し、このレジスト非形成部に無電解めっきによりフィルドビア構造のバイアホールを形成する。 In this case, the electroless plating film 52 a resist for electroless plating formed without disposing, forming a via hole filled via structure by electroless plating resist non-forming portion.

【0088】更に、無電解めっき膜52を設けることなく、開口48内を無電解めっきにより充填することも可能である。 [0088] Further, without providing the electroless plating film 52, it is also possible to fill the electroless plating opening 48. 即ち、下層の導体層26aへ連通する開口4 That is, the opening 4 communicating with the underlying conductive layer 26a
8を有する層間樹脂絶縁層50に対して、無電解めっき用触媒を付与することなく、無電解めっきによって開口48内を無電解めっき導体により充填する。 The interlayer resin insulating layer 50 having 8, without imparting an electroless plating catalyst, is filled by electroless plating conductor openings 48 by electroless plating. ここで、無電解めっき用触媒による前処理を行わないため、開口4 Here, since not performed pretreatment with an electroless plating catalyst, an opening 4
8の底部の導体層26aのみに無電解めっきが析出する。 Electroless plating is deposited only on the conductive layer 26a of the bottom of the 8. 従って、該無電解めっき導体の表面を平滑にすることができる。 Therefore, it is possible to smooth the surface of the electroless plating conductor. 該表面の平滑な無電解めっき導体の上に電解めっき導体を形成することでバイアホール60を形成することも可能である。 It is also possible to form the via hole 60 by forming the electrolytic plating conductors on a smooth electroless plating conductor surface.

【0089】引き続き、本発明の第2実施形態に係る多層ビルドアップ配線板について、図8を参照して説明する。 [0089] Subsequently, the multilayer build-up wiring board according to the second embodiment of the present invention will be described with reference to FIG. 上述した第1実施形態では、スルーホール36の直上に蓋めっき部(導体層)26aを形成し、該導体層2 In the first embodiment described above, plated cover portion (conductive layer) 26a is formed immediately above the through-holes 36, conductor layer 2
6aを介してスルーホール36とバイアホール60とを接続した。 And it connects the through hole 36 and the via holes 60 through 6a. これに対して、第2実施形態の多層ビルドアップ配線板では、スルーホール36を形成する通孔16 In contrast, in a multilayer build-up wiring board in the second embodiment, through holes 16 to form through holes 36
をレ−ザを用いて小径(100〜200μm)に形成することで、バイアホール60を、スルーホール36の通孔16を覆うように配設し、スルーホール36のランド36aとバイアホール60との電気接続を取っている。 Les - using The by forming the small diameter (100-200 [mu] m), the via holes 60, arranged so as to cover the through hole 16 of the through hole 36, the lands 36a and via holes 60 through holes 36 We are taking the electrical connection.

【0090】コア基板30に通孔16を形成するレーザ加工機としては、炭酸ガスレーザ加工機、UVレーザ加工機、エキシマレーザ加工機などを使用できる。 [0090] As the laser beam machine for forming a through hole 16 in the core substrate 30, a carbon dioxide gas laser processing machine, UV laser processing machine, and an excimer laser processing machine it can be used. 孔径は100〜200μmがよい。 Pore ​​size is good 100~200μm. 炭酸ガスレーザ加工機は、 Carbon dioxide gas laser processing machine,
加工速度が速く、安価に加工できるため工業的に用いるには最も適しており、本発明に最も望ましいレーザ加工機である。 Machining speed is high, the use industrially because it inexpensively processed is most suitable, the most desirable laser processing machine of the present invention.

【0091】なお、第2実施形態では、バイアホール6 [0091] In the second embodiment, the via hole 6
0の底面の内の20%〜50%が、スルーホール36のランド36aと接触しておれば、十分な電気的接続を達成できる。 20% to 50% of the bottom surface of 0, if I in contact with the land 36a of the through hole 36, can achieve a sufficient electrical connection.

【0092】この第2実施形態の構成でも、スルーホール36の直上に下層のバイアホール60を配設し、該下層のバイアホール60の直上に上層のバイアホール16 [0092] The even arrangement of the second embodiment, the lower layer of the via hole 60 arranged directly above the through hole 36, the upper layer of the via hole immediately above the via holes 60 of the lower layer 16
0を配設するため、スルーホール36と下層バイアホール60と上層バイアホール160とが直線状になり、配線長が短縮し、ICチップ90の信号の伝送速度を高めることが可能となる。 For disposing a 0, and a through hole 36 and the lower via hole 60 and the upper via hole 160 is linearly wiring length is shortened, it becomes possible to increase the transmission speed of the signal of the IC chip 90.

【0093】引き続き、図9(A)を参照して本発明の第3実施形態に係る多層ビルドアップ配線板の構成について説明する。 [0093] Subsequently, a description will be given with reference to configuration of the multilayer build-up wiring board according to a third embodiment of the present invention Figure 9 (A). 上述した第1、第2実施形態においては、下層のバイアホール60としてフィルドビア構造が用いられたが、この第3実施形態では、下層のバイアホール60に凹部56aを残し、該凹部56aに導電性ペースト21を充填することで、バイアホール60の上面を平坦化して上部バイアホール160を形成している。 The first was described above, in the second embodiment, the filled via structure was used as an underlayer of the via hole 60, in this third embodiment, leaving a recess 56a in the lower layer of the via hole 60, conductive the recess 56a by filling the paste 21 to form an upper via hole 160 to planarize the upper surface of the via hole 60.
この第3実施形態は、第1、第2実施形態と比較して製造が容易である利点がある。 In the third embodiment, first, prepared as compared with the second embodiment has an advantage is easy.

【0094】なお、この導電性ペーストは、銀、銅、 [0094] Incidentally, the conductive paste, silver, copper,
金、ニッケル、半田から選ばれる少なくとも1種以上の金属粒子からなる導電性ペーストを使用できる。 Gold, nickel, a conductive paste comprising at least one metal particle selected from the solder can be used. また、 Also,
前記金属粒子としては、金属粒子の表面に異種金属をコーティングしたものも使用できる。 The metal particles can also be used coated with different metals on the surface of the metal particles. 具体的には銅粒子の表面に金、銀から選ばれる貴金属を被覆した金属粒子を使用することができる。 Specifically, it can be used on the surface of the copper particles gold, metal particles coated with noble metal selected from silver. なお、導電性ペーストとしては、金属粒子に、エポキシ樹脂などの熱硬化性樹脂、ポリフェニレンスルフィド(PPS)樹脂を加えた有機系導電性ペーストが望ましい。 As the conductive paste, the metal particles, a thermosetting resin such as epoxy resin, polyphenylene sulfide (PPS) organic conductive paste obtained by adding a resin is preferable.

【0095】引き続き、本発明の第4実施形態に係る多層ビルドアップ配線板について、図9(B)を参照して説明する。 [0095] Subsequently, the multilayer build-up wiring board according to a fourth embodiment of the present invention will be described with reference to FIG. 9 (B). 図9(A)を参照して上述した第3実施形態では、下層のバイアホール60の凹部56aに導電性ペースト21を充填したが、この第4実施形態では、樹脂121を充填することで、バイアホール60の上面を平坦化して上部バイアホール160を形成している。 In the third embodiment described above with reference to FIG. 9 (A), the was filled with the conductive paste 21 in the recess 56a of the lower via hole 60, in this fourth embodiment, by filling the resin 121, forming the upper via hole 160 to planarize the upper surface of the via hole 60. この第4実施形態は、第1、第2実施形態と比較して製造が容易である利点がある。 In the fourth embodiment, first, prepared as compared with the second embodiment has an advantage is easy.

【0096】引き続き、本発明の第5実施形態に係る多層ビルドアップ配線板について、図10を参照して説明する。 [0096] Subsequently, the multilayer build-up wiring board according to a fifth embodiment of the present invention will be described with reference to FIG. 10. 図9(A)、図9(B)を参照して上述した第3、第4実施形態では、下層のバイアホール60の凹部56aに金属ベースト21、樹脂121を充填したが、 FIG. 9 (A), the third described above with reference to FIG. 9 (B), in the fourth embodiment, the metal Besuto 21 in the recess 56a of the lower via hole 60 has been filled with the resin 121,
この第5実施形態では、凹部56aを塞ぐことなく上部バイアホール160を直接形成している。 In the fifth embodiment, it is directly form the upper via hole 160 without blocking the recess 56a. この第5実施形態は、製造が容易である利点がある。 The fifth embodiment has the advantage of being easy to manufacture.

【0097】次に、本発明の第6実施形態に係る多層ビルドアップ配線板について、図11を参照して説明する。 [0097] Next, the multilayer build-up wiring board according to a sixth embodiment of the present invention will be described with reference to FIG. 11. 図6を参照して上述した第1実施形態では、スルーホール36からずらした位置にバンプ76U、76Dを配置した。 In the first embodiment described above with reference to FIG. 6, it was placed bumps 76U, the 76D at a position shifted from the through hole 36. これに対して、第6実施形態の多層ビルドアップ配線板では、上層のバイアホール160の直上にバンプ76U、76Dを配置する。 In contrast, in a multilayer build-up wiring board in the sixth embodiment, disposing bumps 76U, the 76D directly above the upper layer of the via hole 160. これにより、スルーホール36の直上に下層のバイアホール60を配設し、該下層のバイアホール60の直上に上層のバイアホール1 Thus, by arranging the lower via holes 60 directly above the through hole 36, the upper layer of the via hole immediately above the via holes 60 of the lower layer 1
60を配設し、スルーホール36の直上にバンプ76 60 disposed, bumps 76 directly above the through hole 36
U、76Dを配置するため、スルーホール36−下層バイアホール60−上層バイアホール160−バンプ76 U, for placing 76D, through holes 36- lower via hole 60- upper via hole 160- bumps 76
U、76Dが直線状になって配線長が短縮し、信号の伝送速度を高めることが可能となる。 U, 76D is shortened wiring length becomes straight, it is possible to increase the transmission rate of the signal.

【0098】次に、本発明の第7実施形態に係る多層ビルドアップ配線板について、図12を参照して説明する。 [0098] Next, the multilayer build-up wiring board according to a seventh embodiment of the present invention will be described with reference to FIG. 12. 図8を参照して上述した第2実施形態では、スルーホール36からずらした位置にバンプ76U、76Dを配置した。 In the second embodiment described above with reference to FIG. 8, it was placed bumps 76U, the 76D at a position shifted from the through hole 36. これに対して、第7実施形態の多層ビルドアップ配線板では、上層のバイアホール160の直上にバンプ76U、76Dを配置する。 In contrast, in a multilayer build-up wiring board in the seventh embodiment, disposing bumps 76U, the 76D directly above the upper layer of the via hole 160. これにより、スルーホール36−下層バイアホール60−上層バイアホール1 Thus, the through-hole 36-lower via hole 60- upper via hole 1
60−バンプ76U、76Dが直線状になって配線長が短縮し、信号の伝送速度を高めることが可能となる。 60- bumps 76U, 76D is shortened wiring length becomes straight, it is possible to increase the transmission rate of the signal. また、電源層から瞬時に大電力を得ることができ、有利である。 Further, it is possible to obtain a high power instantaneously from the power supply layer, it is advantageous.

【0099】なお、上述した実施形態では、片面2層の多層ビルドアップ配線板を例示したが、本発明の構成を片面3層以上の多層ビルドアップ配線板にも適用し得ることは言うまでもない。 [0099] In the embodiment described above has exemplified a multilayer build-up wiring board of the single-sided dual-layer, it is needless to say that the configuration of the present invention can also be applied on one side 3 or more layers build-up wiring board.

【0100】 [0100]

【発明の効果】以上記述したように、本発明では、スルーホールの直上に下層のバイアホールを配設し、該下層のバイアホールの直上に上層のバイアホールを配設するため、スルーホールと下層バイアホールと上層バイアホールとが直線状になり、配線長が短縮し、ICチップの信号の伝送速度を高めることが可能となる。 As has been described, according to the present invention, the present invention, arranged a lower via hole just above the through-holes, for arranging the upper layer of the via holes immediately above the via holes of the lower layer, and a through hole becomes a lower layer via hole and upper via hole in a straight line, the wiring length is shortened, it is possible to increase the transmission speed of IC chip signals.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】図1(A)、図1(B)、図1(C)、図1 [1] FIG. 1 (A), the FIG. 1 (B), the FIG. 1 (C), the 1
(D)、図1(E)は、本発明の第1実施形態に係る多層ビルドアップ配線板の製造工程図である。 (D), FIG. 1 (E) illustrate a manufacturing process of the multilayer build-up wiring board according to the first embodiment of the present invention.

【図2】図2(F)、図2(G)、図2(H)、図2 [2] Figure 2 (F), FIG. 2 (G), the 2 (H), Figure 2
(I)、図2(J)は、本発明の第1実施形態に係る多層ビルドアップ配線板の製造工程図である。 (I), FIG. 2 (J) is a manufacturing process view of a multilayer build-up wiring board according to the first embodiment of the present invention.

【図3】図3(K)、図3(L)、図3(M)、図3 [Figure 3] FIG. 3 (K), Fig. 3 (L), Figure 3 (M), Figure 3
(N)、図3(O)は、本発明の第1実施形態に係る多層ビルドアップ配線板の製造工程図である。 (N), Fig. 3 (O) is a manufacturing process view of a multilayer build-up wiring board according to the first embodiment of the present invention.

【図4】図4(P)、図4(Q)、図4(R)、図4 [Figure 4] Figure 4 (P), Fig. 4 (Q), Fig. 4 (R), Figure 4
(S)、図4(T)は、本発明の第1実施形態に係る多層ビルドアップ配線板の製造工程図である。 (S), FIG. 4 (T) is a manufacturing process view of a multilayer build-up wiring board according to the first embodiment of the present invention.

【図5】図5(U)、図5(V)、図5(W)、図5 FIG. 5] FIG. 5 (U), Figure 5 (V), Figure 5 (W), Figure 5
(X)は、本発明の第1実施形態に係る多層ビルドアップ配線板の製造工程図である。 (X) is a manufacturing process view of a multilayer build-up wiring board according to the first embodiment of the present invention.

【図6】本発明の第1実施形態に係る多層ビルドアップ配線板の断面図である。 6 is a cross-sectional view of a multilayer build-up wiring board according to the first embodiment of the present invention.

【図7】本発明の第1実施形態に係る多層ビルドアップ配線板の断面図である。 7 is a cross-sectional view of a multilayer build-up wiring board according to the first embodiment of the present invention.

【図8】本発明の第2実施形態に係る多層ビルドアップ配線板の断面図である。 8 is a cross-sectional view of a multilayer build-up wiring board according to the second embodiment of the present invention.

【図9】図9(A)は、本発明の第3実施形態に係る多層ビルドアップ配線板の構造を示す説明図であり、図9 [9] FIG. 9 (A) is an explanatory view showing the structure of a multilayer build-up wiring board according to a third embodiment of the present invention, FIG. 9
(B)は、第4実施形態に係る多層ビルドアップ配線板の構造を示す説明図である。 (B) is an explanatory view showing the structure of a multilayer build-up wiring board according to the fourth embodiment.

【図10】本発明の第5実施形態に係る多層ビルドアップ配線板の構造を示す説明図である。 10 is an explanatory view showing the structure of a multilayer build-up wiring board according to a fifth embodiment of the present invention.

【図11】本発明の第6実施形態に係る多層ビルドアップ配線板の断面図である。 11 is a cross-sectional view of a multilayer build-up wiring board according to a sixth embodiment of the present invention.

【図12】本発明の第7実施形態に係る多層ビルドアップ配線板の断面図である。 12 is a cross-sectional view of a multilayer build-up wiring board according to a seventh embodiment of the present invention.

【図13】図13(A)は、従来技術に係る多層ビルドアップ配線板の構造を示す断面図であり、図13(B) [13] FIG. 13 (A) is a sectional view showing the structure of a multilayer build-up wiring board according to the prior art, and FIG. 13 (B)
は、スルーホールの平面図であり、図13(C)は、バイアホールの平面図である。 Is a plan view of a through hole, FIG. 13 (C) is a plan view of a via hole.

【符号の説明】 DESCRIPTION OF SYMBOLS

16 通孔 26a 導体層 21 導電性ペースト 30 コア基板 34 導体回路(導体層) 36 スルーホール 36a ランド 48 開口 50 層間樹脂絶縁層 52 無電解めっき層 56 電解めっき層 58 導体回路(導体層) 60 バイアホール(下層バイアホール) 80A、80B ビルドアップ配線層 121 樹脂 150 層間樹脂絶縁層 158 導体回路(導体層) 160 バイアホール(上層バイアホール) 16 hole 26a conductive layer 21 conductive paste 30 core substrate 34 conductive circuit (conductive layer) 36 through hole 36a lands 48 opening 50 interlayer resin insulation layer 52 an electroless plated layer 56 electroplated layer 58 conductor circuits (conductor layer) 60 via Hall (lower layer via hole) 80A, 80B buildup wiring layer 121 resin 150 interlayer resin insulating layer 158 conductive circuit (conductive layer) 160 via holes (upper layer via hole)

Claims (7)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 層間樹脂絶縁層と導体層とが交互に積層され、各導体層間がバイアホールにて接続されたビルドアップ配線層が、コア基板の両面に形成されてなる多層ビルドアップ配線板において、 前記コア基板に形成されたスルーホールの直上に下層のバイアホールが配設され、 その下層のバイアホールの直上に上層のバイアホールが配設されていることを特徴とする多層ビルドアップ配線板。 1. A and the interlayer resin insulating layers and conductive layers are alternately laminated, the build-up wiring layers each conductor layers are connected by via hole, the multilayer build-up wiring board formed is formed on both surfaces of a core substrate in the lower via hole directly above the core through holes formed in the substrate is disposed, the multilayer build-up wiring, characterized in that the upper layer of the via hole directly on the underlying via hole is provided plate.
  2. 【請求項2】 層間樹脂絶縁層と導体層とが交互に積層され、各導体層間がバイアホールにて接続されたビルドアップ配線層が、コア基板の両面に形成されてなる多層ビルドアップ配線板において、 前記コア基板に形成されたスルーホールには、充填剤が充填されるとともに該充填剤のスルーホールからの露出面を覆う導体層が形成されてなり、 その導体層には下層のバイアホールが配設され、 その下層のバイアホールの直上に上層のバイアホールが配設されていることを特徴とする多層ビルドアップ配線板。 Wherein the interlayer resin insulating layers and conductive layers are alternately laminated, the build-up wiring layers each conductor layers are connected by via hole, the multilayer build-up wiring board formed is formed on both surfaces of a core substrate in, wherein the core through holes formed in the substrate, together with the filling material is filled it is conductive layer formed to cover the exposed surface from the through hole of the filler, the lower via holes on the conductive layer There is provided a multilayer build-up wiring board, wherein the upper layer of the via hole is disposed immediately above the lower via hole.
  3. 【請求項3】 層間樹脂絶縁層と導体層とが交互に積層され、各導体層間がバイアホールにて接続されたビルドアップ配線層が、コア基板の両面に形成されてなる多層ビルドアップ配線板において、 前記コア基板に形成されたスルーホールの通孔を塞ぐように下層のバイアホールが形成され、 その下層のバイアホールの直上に上層のバイアホールが配設されていることを特徴とする多層ビルドアップ配線板。 3. A interlayer resin insulating layers and conductive layers are alternately laminated, the build-up wiring layers each conductor layers are connected by via hole, the multilayer build-up wiring board formed is formed on both surfaces of a core substrate in multilayer said lower via hole so as to close the through hole of the core through holes formed in the substrate is formed, characterized in that the upper layer of the via hole is disposed immediately above the lower via hole build-up wiring board.
  4. 【請求項4】 前記スルーホールの直上にバンプが形成されていることを特徴とする請求項1〜3のいずれか1 Wherein any of claims 1 to 3, characterized in that bumps immediately above the through hole is formed 1
    に記載の多層ビルドアップ配線板。 Multilayer build-up wiring board according to.
  5. 【請求項5】 前記下層のバイアホールが金属で充填された構造であることを特徴とする請求項1〜4のいずれか1に記載の多層ビルドアップ配線板。 5. A multilayer build-up wiring board according to any one of claims 1 to 4, characterized in that the lower layer of the via hole is filled structures with metal.
  6. 【請求項6】 前記下層のバイアホールの凹部に導電性ペーストが充填されていることを特徴とする請求項1〜 6. The method of claim 1 in which the conductive paste in the concave portion of the lower via hole is characterized in that it is filled
    3のいずれか1に記載の多層ビルドアップ配線板。 Multilayer build-up wiring board according to any one of the three.
  7. 【請求項7】 前記下層のバイアホールの凹部に樹脂が充填されていることを特徴とする請求項1〜3のいずれか1に記載の多層ビルドアップ配線板。 7. A multilayer build-up wiring board according to any one of claims 1 to 3 resin in the recess of the lower via hole is characterized in that it is filled.
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