JP4123571B2

JP4123571B2 - 位相差演算回路

Info

Publication number: JP4123571B2
Application number: JP16965498A
Authority: JP
Inventors: 公篠森; 泰谷口; 昇二田中
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1998-06-17
Filing date: 1998-06-17
Publication date: 2008-07-23
Anticipated expiration: 2018-06-17
Also published as: JP2000004123A

Description

【０００１】
【発明の属する技術分野】
本発明は、二つの同期されたパルス信号の位相差の値を演算する位相差演算回路に関する。
【０００２】
【従来の技術】
従来、ディジタルＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路の分野においては、二つのディジタルパルス入力信号の位相差を検出する位相比較回路が多数考案されている（例えば、特開平９−２８４０５８号公報）。しかし、いずれも周波数が固定された二つのディジタルパルス入力信号の位相差を検出することを目的としており、周波数が同期して変動する二つのディジタルパルス入力信号に対する位相差の値を求めることを目的としていない。
【０００３】
【発明が解決しようとする課題】
近年、ＣＤ−ＲＯＭ装置等に代表される各種情報記録もしくは再生装置においては、半導体レーザとフォトディテクタ等によって構成された光学系によるサーボ技術が盛んに用いられている。これら光学系の装置への組み付け調整及び組み付け後の検査の工程において、情報記録媒体上における複数の光学系スポットのサーボトラックに対する相対位置を示すフォトディテクタからの信号より生成した、二つのディジタルパルス信号における位相差の演算が必要となっている。
【０００４】
これら二つのディジタルパルス信号は、例えば、前記情報記録媒体上における二つの光学系スポットの反射光から得られる信号であるために、これらの周波数は不規則に且つ互いに同期して変動するのだが、二つのディジタルパルス信号の位相差の値が指定された値であるように調整すること、または、指定された値であることを検査することが求められている。
【０００５】
本発明は、上記課題を解決するためのもので、二つの同期された入力ディジタルパルス信号の周波数の変動によらず、絶対的な位相差の値を演算できる回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上述の目的を達成するために本発明は、二つのディジタルパルス信号を入力信号とし、第１の入力パルス信号を積分する第１の積分器と、その積分結果を保持する第１のサンプル・ホールド回路と、前記二つのディジタルパルス信号から作られた位相差を表す第２の入力パルス信号を積分する第２の積分器と、その積分結果を保持する第２のサンプル・ホールド回路と、前記第２のサンプルホールド回路の出力を、前記第１のサンプルホールド回路の出力で除算し、その除算結果を保持する第３のサンプル・ホールド回路とを有し、前記第１および第２の入力パルス信号の１周期ごとの位相差の値を前記第３のサンプル・ホールド回路が出力することで位相差演算回路を構成したものである。
【０００７】
前記第１の積分器は、前記第１の入力パルス信号が立ち上がっている時間を電圧に変換し、その電位は、前記第１の入力パルス信号が立ち下がると同時に前記第１のサンプル・ホールド回路により、一周期ごとに保持する。
【０００８】
一方、前記第２の積分器は、前記第２の入力パルス信号が立ち上がっている時間を電圧に変換し、その電位は、前記第２の入力パルス信号が立ち下がると同時に前記第２のサンプル・ホールド回路により一周期ごとに保持する。
【０００９】
前記第１のサンプルホールド回路の出力と、前記第２のサンプルホールド回路の出力を除算器に入力し、前記第２のサンプルホールド回路の出力を、前記第１のサンプルホールド回路の出力で除算し、その演算結果を前記第３のサンプルホールド回路が保持する。除算結果は、入力信号の一周期ごとに電圧で出力され、位相差の値を表す。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は本発明による位相差演算回路の一実施の形態を示す回路図、図２は図１の位相差演算回路の各部分の動作を示すタイムチャートである。図１において、１，２，１３はモノマルチバイブレータ、３，４は論理和をとるＯＲ回路、５，６はスイッチ、７，８は積分器、９，１０，１２はサンプルホールド回路、１１は除算器、１４は二つのディジタルパルス信号から位相差を表すパルス信号を作る回路、２０，３０は入力端子、そして４０は出力端子を表す。
【００１１】
図１に示すように、入力端子２０は、積分器７、モノマルチバイブレータ１、ならびに論理和ゲート３に接続されている。これにより、入力端子２０に入力されるディジタルパルス信号２１が立ち下がるたびにモノマルチバイブレータ１からパルス信号２２が発生し、論理和ゲート３において論理和が演算され、パルス信号２３が得られる。積分器７ではパルス信号２３が立ち上がっている間だけスイッチ５がオフとなり、スイッチ５がオフの間だけ積分器７の入力パルス信号２１が積分され、パルス信号２１が立ち上がっている時間を表す電圧２４が得られる。今、パルス信号２１が立ち上がっている時間をＴ（ｓｅｃ）、積分器７を構成する抵抗及びコンデンサによって決定される比例係数をＣとすると、電圧２４において図示する時間における電位はＣＴ（Ｖ）となる。サンプルホールド回路９へは、電圧２４が入力され、パルス信号２２の立ち上がりによって前記ＣＴ（Ｖ）の電位がホールドされる。パルス信号２２は、パルス信号２１に同期しているため、サンプルホールド回路９の出力信号２５は常にパルス信号２１が立ち上がっている間の時間を電圧に変換して出力し、パルス信号２２が次に立ち上がるまで、その電圧を保持する。
【００１２】
一方、入力端子３０に入力されるディジタルパルス信号は、入力される二つのディジタルパルス信号から位相差検出回路１４によって位相差を表すパルス信号３１に変換され、パルス信号３１が立ち下がるたびにモノマルチバイブレータ２からパルス信号３２が発生し、論理和ゲート４において論理和が演算され、パルス信号３３が得られる。積分器８ではパルス信号３３が立ち上がっている間だけスイッチ６がオフとなり、スイッチ６がオフの間だけ積分器８の入力パルス信号３１が積分され、パルス信号３１が立ち上がっている時間を表す電圧３４が得られる。今、パルス信号３１が立ち上がっている時間をｔ（ｓｅｃ）、積分器８を構成する抵抗及びコンデンサによって決定される比例係数をＣとすると、電圧３４において図示する時間における電位はＣｔ（Ｖ）となる。サンプルホールド回路１０へは、電圧３４が入力され、パルス信号３２の立ち上がりによって前記Ｃｔ（Ｖ）の電位がホールドされる。パルス信号３２は、パルス信号３１に同期しているため、サンプルホールド回路１０の出力信号３５は常にパルス信号３１が立ち上がっている間の時間を電圧に変換して出力し、パルス信号３２が次に立ち上がるまで、その電圧を保持する。
【００１３】
これら二つのサンプルホールド回路の出力２５および３５は除算器１１に入力され電位Ｃｔ（Ｖ）を電位ＣＴ（Ｖ）で除算する。演算結果はＣｔ／ＣＴとして電圧４１で出力され、サンプルホールド回路１２に入力される。サンプルホールド回路１２へはパルス信号２２の立ち下がるたびにモノマルチバイブレータ１３が発生するパルス信号４２が入力され、サンプルホールド回路１２はパルス信号４２の立ち上がりで電圧４１をホールドし、出力端子４０に位相差を表す値、すなわちｔ／Ｔを入力パルス信号の１周期ごとに電圧で出力する。このとき、例えば、Ｔ＝５００（μｓｅｃ），ｔ＝２５０（μｓｅｃ）であれば、ｔ／Ｔ＝０．５であり、二つの入力ディジタルパルス信号の位相差は９０°である。従って、ｔ／Ｔ×１８０°＝９０°となり、ｔ／Ｔを角度に変換するために１８０を乗ずることで、入力端子２０及び３０に入力された２信号の位相差の値が得られる。
【００１４】
また、仮に前記二つのディジタルパルス信号２０，３０の周波数が同期して２倍に変動する場合、パルス信号２１が立ち上がっている時間Ｔ２（ｓｅｃ）を表す電圧２４と、パルス信号３１が立ち上がっている時間ｔ２（ｓｅｃ）を表す電圧３４は、パルス信号２１と３１の立ち上がっている時間が、周波数が２倍に変動する前に比べてそれぞれ２分の１となるため、サンプルホールド回路９および１０の出力電圧２５および３５は、それぞれＣｔ２（Ｖ）とＣＴ２（Ｖ）となる。このとき、Ｃｔ２＝Ｃｔ／２（Ｖ），ＣＴ２＝ＣＴ／２（Ｖ）である。これら二つのサンプルホールド回路の出力２５および３５は除算器１１に入力され電位Ｃｔ２（Ｖ）を電位ＣＴ２（Ｖ）で除算する。演算結果は電圧４１で出力され、Ｃｔ２／ＣＴ２＝ｔ／Ｔとなる。つまり、周波数が互いに同期して変動する場合の除算器１１による演算結果４１は、周波数が変動する前と同一であり、周波数が互いに同期して変動しても、絶対的な位相差の値を演算して求めることが出来る。
【００１５】
【発明の効果】
以上のように本発明によれば、周波数が互いに同期して変動する二つのディジタルパルス信号を入力信号とし、これらの絶対的な位相差の値を一周期ごとに演算して求めることが出来る。
【図面の簡単な説明】
【図１】本発明の位相差演算回路の一実施の形態を示す回路図
【図２】図１の位相差演算回路の各部分の動作を示すタイムチャート
【符号の説明】
１，２，１３モノマルチバイブレータ
３，４ＯＲ回路
５，６スイッチ
７，８アナログ積分器
９，１０，１２サンプルホールド回路
１１アナログ除算器
１４位相差検出回路
２０，３０入力端子
４０出力端子

Claims

二つのディジタルパルス信号を入力信号とし、これらの位相差の値を演算する位相差演算回路であって、第１の入力パルス信号を１周期ごとに積分する第１の積分器と、その積分結果を保持する第１のサンプル・ホールド回路と、前記二つのディジタルパルス信号から作られた位相差を表す第２の入力パルス信号を１周期ごとに積分する第２の積分器と、その積分結果を保持する第２のサンプル・ホールド回路と、前記第２のサンプルホールド回路の出力を、前記第１のサンプルホールド回路の出力で除算し、その除算結果を保持する第３のサンプル・ホールド回路とを有し、前記二つのディジタルパルス信号の１周期ごとの位相差の値を前記第３のサンプル・ホールド回路が出力することを特徴とする位相差演算回路。