JP4116592B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関し、特に、同一基板上に異なる材料および／または異なる厚さのゲート酸化膜および／またはゲート電極が形成された半導体装置に関する。

従来、ＤＲＡＭ(Dynamic Random Access Memory)等のＬＳＩ(Large-scale Integration)回路装置を構成するトランジスタには、単一膜厚のゲート酸化膜を用いているのが普通である。この場合の利点として、製造工程が単純であり、それゆえにコストを低く維持でき、また歩留まりも高く維持できるという点があげられる。反面、高速動作を追求した最新のトランジスタを採用できないため、性能を犠牲にしなくてはならない面もある。

近年、同一基板上に２種類のゲート絶縁膜やゲート電極を形成することが要求されている。これは、同一半導体基板に形成された回路中に２種類以上の電源電圧が加わるような場合、信頼性上の制約から高電圧回路部分のトランジスタのゲート絶縁膜を厚くするなどの工夫が必要なためである。例えば、ＤＲＡＭやＥＥＰＲＯＭ(electrically erasable and programmable read-only memory)のセル内トランジスタのゲート絶縁膜を他の回路部のゲート絶縁膜に比べて厚くすることなどが要求されている。

また、ＣＭＯＳ(complementary metal oxide semiconductor)回路においては、従来ではｎ⁺ ポリシリコンゲートを用いるのが通常であるが、この素子構造では、素子の微細化とともにＰＭＯＳトランジスタの短チャネル効果の抑制が難しくなってきており、ＰＭＯＳトランジスタにはゲート電極材料にｐ⁺ ポリシリコンを用い、ＮＭＯＳトランジスタにはゲート電極材料にｎ⁺ ポリシリコンを用いる、いわゆるデュアルゲート構造が好ましいとされている。この場合にも、さらにゲート絶縁膜の厚さをかえることができれば、より高性能な回路動作が期待できる。

通常、同一基板上に２種類のゲート絶縁膜やゲート電極を形成する場合には、リソグラフィ手段を用いて同一基板上の領域を二つのの領域に分けることによって行われる。一例をあげると以下の通りである。

トレンチ素子分離を形成した後、熱酸化により半導体基板上に熱酸化膜を形成する。次に、フォトレジストを全面に塗布し、フォトリソグラフィ工程によってＮＭＯＳ領域のみにフォトレジストを残し、ＰＭＯＳ領域のフォトレジストを除去する。このようにパターン形成されたフォトレジストをマスクとして、ＰＭＯＳ領域の熱酸化膜をエッチング除去する。次に、フォトレジストを剥離し除去し、再度熱酸化によってＰＭＯＳ全面に領域に熱酸化膜を形成する。この時、ＮＭＯＳ領域では、先に形成した熱酸化膜が残っているため、この領域の酸化膜の厚さはＰＭＯＳ領域の酸化膜よりも厚くなる。

しかし、このような工程では、ＮＭＯＳ領域のゲート酸化膜がフォトレジストに直接接触することになる。フォトレジストには、ゲート絶縁膜の膜質を劣化させるＮａや重金属が多く含まれており、これらの不純物を次の酸化工程時に取り込んでしまう危険性がある。従って、素子の信頼性や歩留まりが低下するという問題が生じる。

他の従来の半導体装置の製造方法を図１から図７を参照して説明する。

図１は半導体装置の平面構成の概念図であり、参照符号１は素子分離領域を、参照符号２はゲート配線領域を、参照符号３ａ，３ｂは拡散領域を示す。ここでは、異なる拡散領域３ａ，３ｂ上に、それぞれ異なる材料のゲート絶縁膜およびゲート電極を有する第１および第２のトランジスタが形成される。

図２から図４は図１に示される破断線IIａ−IIａでの断面を右側に、破断線IIｂ−IIｂの断面を左側に示している。即ち、図２から図４は、右側に第１のトランジスタの製造工程を、左側に第２のトランジスタの製造工程を示している。図５から図７は、図１に示される破断線III −III における断面を示している。

先ず、シリコン基板１０にウェル領域（図示せず）やＳＴＩ(Shallow Trench Isolation)構造の素子分離領域１１が形成される。その後、第１のゲート酸化膜１２が熱酸化法により形成され、その上に第１のゲート電極であるポリＳｉ膜１３がＣＶＤ(Chemical Vapor Deposition)法で形成される。ポリＳｉ膜１３中のドーパント不純物は、成膜中に添加、あるいは成膜後にイオン注入法などで導入される（図２（ａ）、図５（ａ））。

次に、ポリＳｉ膜１３がリソグラフィ／ドライエッチング技術により第１のトランジスタが形成される領域のみを残すようにパターニングされる。その後、露出した部分の第１のゲート酸化膜１２を希フッ酸溶液がエッチング除去されて、その部分のシリコン基板１０が露出される（図２（ｂ）、図５（ｂ））。

次に、この露出されたシリコン基板上１０に、第２のゲート酸化膜１４が熱酸化法で形成される。その際、第１のゲート電極であるポリＳｉ膜１３上およびその側壁も酸化されてシリコン酸化膜１４が形成される。更に、その上に第２のゲート電極であるポリＳｉ膜１５がＣＶＤ法で形成される（図３（ａ）、図６（ｃ））。

この後、この第２のポリＳｉ膜１５がリソグラフィ／ドライエッチング技術により第２のトランジスタが形成される領域のみを残すようにパターニングされる。この後、露出された部分のポリＳｉ膜上に形成された熱酸化膜１４が希フッ酸溶液でエッチングされ、除去される（図３（ｄ）、図６（ｄ））。

この後、第１のゲート電極と第２のゲート電極を接続するための第３のゲート電極材料としてタングステンシリサイド（ＷＳｉ₂）１６が基板１０上の全面に形成される（図４（ｅ）、図７（ｅ））。

次に、タングステンシリサイド／ポリＳｉ（第１、および第２ゲート電極）膜がリソグラフィ／ドライエッチング技術により、ゲート配線形状に加工される（図４（ｆ）、図７（ｅ））。

その後、通常の後酸化、側壁残し、ソース／ドレイン形成、メタライゼーションなどの工程を経て、２種類の異なるゲート酸化膜厚の構造を持つトランジスタが完成される。

上述した、従来のトランジスタ製造方法により製造された半導体集積回路は以下に示す問題点を有する。

第１の問題点は、図７（ｅ）から明らかなように、リソグラフィ工程における合わせずれの余裕を含めて考えると、接続部で第１のゲート電極１３と第２のゲート電極１５との幅Ｗの重ね合わせ部分を必ず設ける必要があることである。トランジスタの能動領域であるチャネル部は、この重ね合わせ部分から離して形成する必要があり、この重ね合わせ分だけ必ず素子分離領域の幅が広くなる。このため、必然的に半導体装置全体の寸法が大きくなり、一枚のシリコン基板から取れるチップの数が減少し、ひいては製造コストアップに繋がる。

第２の問題点は、同じく図７（ｅ）に示されるように、半導体装置に段差が生じることである。この段差のため、その後の配線加工時のリソグラフィ／ドライエッチング工程が非常に複雑になり、微細寸法の素子で構成された半導体装置を製造することが困難となる。

半導体基板上に第１の領域と第２の領域とを形成する半導体装置の従来例では、シリコン基板上の２つの領域の一方に酸素をイオン打ち込み法により選択的に導入することなしに、半導体基板上の第１の酸化膜上にパターンニングされた第１のマスク材と、第２の酸化膜上にパターンニングされた第２のマスク材とを酸化膜のマスクとして作用させ、同一半導体基板上に厚さの異なる酸化膜を形成する（例えば、特許文献１参照）。
特開平３−１８４３６８号公報（図１）

このように従来の半導体装置においては、同一基板上に異なる材料および／または異なる厚さのゲート酸化膜および／またはゲート電極を形成することが困難であった。

本発明の目的は同一基板上に膜厚および／または材料の異なるゲート電極および／またはゲート絶縁膜が形成された半導体装置を提供することである。

本発明の一態様によれば、半導体装置は半導体基板と、前記半導体基板の第１の領域上に設けられた第１のゲート絶縁膜と単一の材料からなる第１のゲート電極とを含む第１のトランジスタと、前記半導体基板の前記第１の領域に素子分離領域を介して隣接する第２の領域上に設けられた第２のゲート絶縁膜と単一の材料からなる第２のゲート電極とを含む第２のトランジスタと、一側面が前記第１のゲート電極の側面の一部に接続され、他の側面が前記第２のゲート電極の側面に接触される絶縁膜と、前記第１のゲート電極の側面の他の一部と前記第２のゲート電極の上面に接触される導電膜とを具備し、前記導電膜の上面と前記第１のゲート電極の上面とは同一面であり、前記第１のゲート絶縁膜と前記第２のゲート絶縁膜とは膜厚、材料の少なくとも一方が異なり、あるいは前記第１のゲート電極と前記第２のゲート電極とは厚さ、材料の少なくとも一方が異なり、前記第２ゲート電極と前記導電膜は材料が異なる。

以上説明したように本発明によれば、従来に問題とされていた、接続領域の確保や、半導体装置の段差を無くすことが可能となり、高信頼性および高速性を両立することのでき、同一基板上に膜厚／材料の異なるゲート電極／ゲート絶縁膜が形成された半導体装置が提供される。

第１実施形態
以下、本発明の第１実施形態に係る半導体装置を図８から図１９を参照して説明する。

図８はこの発明の第１実施形態〜第５実施形態に係る半導体装置の製造方法を説明するための図面であり、同一基板上に膜厚や材料の異なるゲート電極／ゲート絶縁膜が形成される半導体装置の平面構成を示している。図９から図１２は第１実施形態の製造方法における各工程を説明するための図面であり、図８に示される破断線XIａ−XIａでの断面を右側に、破断線XIｂ−XIｂの断面を左側に示している。図１３から図１６は図９から図１２に示される各工程における半導体装置の上面図である。図１７から図１８は第１実施形態の製造方法を説明するための図面であり、図８に示される破断線XIII−XIIIでの断面図を示す。図１９は第１実施形態の製造方法において図１０（ｃ）と図１４（ｃ）に示される工程時の半導体装置の斜視図を示す。

図８において、参照符号１は素子分離領域、参照符号２はゲート配線領域、参照符号３ａ，３ｂは拡散領域を示している。

先ず、シリコン基板２０１にウエル領域（図示せず）やＳＴＩ構造の素子分離領域２０２が形成される。その後、ゲート酸化膜２０３が熱酸化法で形成され、その上にポリＳｉ膜２０４、シリコン窒化膜２０５がそれぞれＣＶＤ法で積層形成される（図９（ａ）、図１３（ａ））。ポリＳｉ膜２０４中のドーパント不純物は、成膜中に添加しても、成膜後にイオン注入法などで導入しても良い。

次に、ポリＳｉ膜２０４／シリコン窒化膜２０５の積層膜がリソグラフィー／ドライエッチング技術によりゲート配線に対応した形状にパターニングされる。続いて、パターニングされたゲート配線をマスクとして不純物のイオン注入が行われ、ＬＤＤ(Lightly Doped Drain)層が形成される。その後、パターニングされたゲート配線側壁にシリコン酸化膜２０７が形成される。このようにして、ダミーのゲート配線、および側壁絶縁膜２０７からなるダミーゲート配線構造が形成される。続いて、このダミーゲート配線構造をマスクとして、不純物のイオン注入が行われる。その後、熱処理を行うことによりソース・ドレイン拡散領域２０６が形成される。続いて、ＣＶＤ法で全面にシリコン酸化膜２０８が形成され、ダミーゲート構造を全域が覆われる。その後、シリコン窒化膜２０５をストッパーとして化学的機械的研磨（ＣＭＰ）法でシリコン酸化膜２０８が研磨され、全面が平坦化される（図９（ｂ）、図１３（ｂ））。

次に、主として第１のトランジスタが形成される領域（図８の拡散領域３ａ）をフォトレジスト２０９で覆い、ＳｉＮ４膜２０５およびポリＳｉ膜２０４が、それぞれ例えば加熱燐酸溶液およびヒドラジン溶液で順次除去され、これにより、溝部２１０が形成される。続いて、溝部２１０の底面に露出したゲート酸化膜２０３を通してチャネルイオン注入が行われた後、この露出領域のゲート酸化膜２０３が希フッ酸溶液で除去される（図１０（ｃ）、図１４（ｃ）、図１７（ａ））。

ここで、第２のトランジスタが形成される領域（図８の拡散領域３ｂ）に形成されたダミーゲート構造が取り除かれた状態を、図１９に示す。

次に、露出された領域のシリコン基板２０１の表面に熱酸化法によりゲート酸化膜２１１が形成され、さらに全面にタングステン膜２１２が形成される（図１０（ｄ）、図１４（ｄ）、図１７（ｂ））。

次に、ＣＭＰ法で溝部以外に形成されたタングステン膜２１２が除去され、溝内にのみタングステン膜２１２が残置される（図１１（ｅ）、図１５（ｅ））。

続いて、ポリＳｉ膜２０４上のＳｉＮ膜２０５を、加熱燐酸溶液により剥離することにより、ポリＳｉ膜２０４が露出され、溝部２１３が形成される（図１１（ｆ）、図１５（ｆ））。

次に、タングステン膜２１４が全面に堆積される。タングステン膜２１４を堆積しない場合には、ゲート酸化膜２１１を形成する際にポリＳｉ膜２０４の断面も酸化されて酸化シリコン膜２１１ａが形成されるため、ポリＳｉ膜２０４とタングステン膜２１２とが絶縁されてしまう。しかし、タングステン膜２１４が形成されることにより、ポリＳｉ膜２０４とタングステン膜２１２とがタングステン膜２１４を介して接続される（図１２（ｇ）、図１６（ｇ）、図１８（ｃ））。

次に、ＣＭＰ法でタングステン膜２１４が研磨され、溝内にのみタングステン膜２１４が残置される（図１２（ｈ）、図１６（ｈ）、図１８（ｄ））。

以上のようにして主要な工程が終了し、ゲート酸化膜の膜厚が異なる第１および第２のトランジスタを比較的簡単な工程で作製することができる。この後は、通常の配線工程等を行い、半導体集積回路が完成される。

この第１実施形態によれば、最初に形成したゲート絶縁膜２０３は、直接フォトレジストと接することはない。又、他の工程を挟むことなく、ゲート絶縁膜２０３とその上に形成されるポリシリコン膜２０４とを連続的に形成することが可能となる。また、現状用いられている工程と同様に、最も厳しい微細化が要求されるゲート配線レベルのリソグラフィー／ドライエッチング工程が１回しかなく、工程的にも比較的容易なものとなる。

特に、従来の製造方法により製造された半導体装置と比較した場合、本願の効果がより明確に理解できる。従来の製造方法により製造された半導体装置における２つのトランジスタの境界部分の構成は、図７に示されるようになる。一方、前述したように、この発明の製造方法によって製造された半導体装置における２つのトランジスタの境界部分の構成は、図１８（ｄ）に示されるようになる。

これらの図面から明らかなように、従来の第１の問題点である、接続部で第１のゲート電極と第２のゲート電極との幅Ｗの重ね合わせ部分を設ける必要、が無くなる。従って、この重ね合わせ分だけ必ず素子分離領域の幅が広くなり、半導体装置全体の寸法が大きくなり、一枚のシリコン基板から取れるチップの数が減少するという不具合を回避することができる。これにより、半導体装置の製造コストを低減することができる。

更に、従来の第２の問題点である、半導体装置に段差が生じることを回避することができる。従って、この段差のため、その後の配線加工時のリソグラフィ／ドライエッチング工程が非常に複雑になったり、微細寸法の素子で構成された半導体装置を製造することが困難となるような不具合を解消することができる。

第２実施形態
次に、この発明の第２実施形態に係る半導体装置の製造方法について、図２０（ａ）から図２５（ｅ）を参照して説明する。

この第２実施形態の製造方法により製造される半導体装置の平面構成は、第１実施形態で用いられた図８に示される構成と同様である。更に、第１実施形態と実質的に同一、あるいは対応する構成要素には、同一の参照符号を付して詳細な説明は省略する。

図２０（ａ）から図２３（ｉ）は、この発明の第２実施形態の製造方法における各工程を説明するための図面であり、図８に示される破断線XIａ−XIａを右側に、破断線XIｂ−XIｂの断面を左側に示す。図２４（ａ）から図２５（ｅ）は、図８に示される破断線XIII−XIIIでの断面図を示す。

この第２実施形態の製造方法では、図２０（ａ）から図２１（ｃ）に示される工程、および図２４（ａ）に示される工程は、前述した第１実施形態における図９（ａ）から図１０（ｃ）に示される工程と、図１７（ａ）に示される工程と基本的に同じ工程である。従って、これらの工程については詳細な説明は省略して以降の工程について説明する。

図２１（ｃ）、図２４（ａ）における工程の後、全面にゲート絶縁膜２２１として例えばＳｉＯＮ膜等が堆積される。この第２実施形態では、このようにゲート絶縁膜２２１として堆積膜が用いられているため、側壁絶縁膜２０７の側面およびシリコン酸化膜２０８上にもゲート絶縁膜２２１が形成される（図２１（ｄ））。

続いて、ゲート絶縁膜２２１上にタングステン膜２１２が形成され、このタングステン膜２１２により溝内が埋め込まれる（図２２（ｅ）、図２４（ｂ））。

次に、ＣＭＰ法で溝部以外に形成されたタングステン膜２１２およびゲート絶縁膜２２１が除去され、溝内にのみタングステン膜２１２が残置される（図２２（ｆ）、図２４（ｃ））。

続いて、ポリＳｉ膜２０４上のＳｉＮ膜２０５が除去され、ポリＳｉ膜２０４が露出され、溝部２１３が形成される（図２２（ｇ））。

次に、タングステン膜２１４が全面に堆積される。ゲート絶縁膜２２１が堆積される際には、ポリＳｉ膜２０４の断面にもこのゲート絶縁膜が堆積されるため、ポリＳｉ膜２０４とタングステン膜２１２とが絶縁される。しかし、タングステン膜２１４が形成されることにより（図２４（ｃ））、ポリＳｉ膜２０４とタングステン膜２１２とがタングステン膜２１４を介して接続される（図２３（ｈ）、図２５（ｄ））。

次に、ＣＭＰ法でタングステン膜２１４が研磨され、溝内にのみタングステン膜２１４が残置される（図２３（ｉ）、図２５（ｅ））。

以上のようにして主要な工程が終了し、ゲート絶縁膜の膜種が異なる第１および第２のトランジスタが比較的簡単な工程で作製される。この後は、通常の配線工程等が行われ、半導体集積回路が完成される。

この第２実施形態によっても、前述した第１実施形態と同様に、従来の第１および第２の問題点を解消することが可能となる。

第３実施形態
次に、この発明の第３実施形態に係る、半導体装置の製造方法について図２６（ａ）から図３０（ｅ）を参照して説明する。

この第３実施形態の製造方法により製造される半導体装置の平面構成は、第１実施形態で用いられた図８に示される構成と同様である。更に、第１実施形態と実質的に同一、あるいは対応する構成要素には、同一の参照符号を付して詳細な説明は省略する。

図２６（ａ）から図２８（ｇ）は、この発明の第３実施形態の製造方法における各工程を説明するための図面であり、図８に示される破断線XIａ−XIａを右側に、破断線XIｂ−XIｂの断面を左側に示す。図２９（ａ）から図３０（ｅ）は、図８に示される破断線XIII−XIIIでの断面図を示す。

この第３実施形態の製造方法では、図２６（ａ）から図２６（ｃ）に示される工程、および図２９（ａ）に示される工程は、前述した第１実施形態における図９（ａ）から図１０（ｃ）に示される工程と、図１７（ａ）に示される工程と基本的に同じ工程である。従って、これらの工程については詳細な説明は省略して以降の工程について説明する。

図２６（ｃ）、図２９（ａ）に示される工程の後、溝部において露出されたシリコン基板２０１の表面に熱酸化法でゲート酸化膜２１１が形成される（図２７（ｄ）、図２９（ｂ））。

続いて、ＳｉＮ膜２０５が除去されてポリＳｉ膜２０４が露出され、溝部２２２が形成される（図２７（ｅ）、図２９（ｃ））。

次に、タングステン膜２２３が全面に堆積される。ゲート酸化膜２１１が形成される際にポリＳｉ膜２０４の断面も酸化されて酸化膜２１１ａが形成されるため、ポリＳｉ膜２０４とタングステン膜２１２とが絶縁される。なお、ゲート絶縁膜２１１として堆積膜を用いた場合には、シリコン窒化膜２０５上に形成されたゲート絶縁膜を除去することが困難となる。このため、ゲート絶縁膜２１１には、熱酸化膜又は熱窒化膜、或いはこれらを併用した熱オキシナイトライド膜を用いることが好ましい（図２８（ｆ）、図３０（ｄ））。

次に、ＣＭＰ法によりタングステン膜２２３が研磨され、溝内にのみタングステン膜２２３が残置される（図２８（ｇ）、図３０（ｅ））。

以上のようにして、主要な工程が終了し、ゲート酸化膜の膜厚が異なる第１および第２のトランジスタを比較的簡単な工程で作製される。この後、通常の配線工程等が行われ、半導体集積回路が完成される。

これにより、工程がさらに簡略化される。

次に、前述した第１実施形態〜第３実施形態により製造される第１および第２のトランジスタを適用した例を、図３１、図３２を参照して説明する。

第１実施形態〜第３実施形態と実質的に同一、あるいは対応する構成要素には、同一の参照符号を付している。

図３１（ａ）は、この発明をＤＲＡＭ(Dynamic Random Access Memory)混載デバイスに適用したものを示す。この半導体装置では、第１のトランジスタ（右側断面図）をＤＲＡＭのメモリセル部に、第２のトランジスタ（左側断面図）をロジック部に適用している。すなわち、メモリセル部には比較的厚いシリコン酸化膜２０３を用いることにより信頼性を確保し、ロジック部には薄いシリコン酸化膜２３１を用いることにより高速動作を確保している。

図３１（ｂ）は、この発明をＦｅＲＡＭ(Ferroelectric Random Access Memory)混載デバイスに適用したものを示す。この半導体装置では、第１のトランジスタ（右側断面図）をロジック部に、第２のトランジスタ（左側断面図）をメモリセル部に適用している。すなわち、ロジック部にシリコン酸化膜２０３が適用され、メモリセル部には強誘電体膜２３２が適用されている。

図３２（ａ）は、この発明をＥＥＰＲＯＭ（不揮発性メモリ）に適用したものを示す。この半導体装置では、第１のトランジスタ（右側断面図）をロジック部に、第２のトランジスタ（左側断面図）をメモリセル部に適用している。ロジック部にはシリコン酸化膜２０３が用いられ、メモリセル部には長期信頼性の要求されるトンネル酸化膜としてオキシナイトライド膜２３３が用いられている。また、メモリセル部のトランジスタのゲートにはタングステン膜の代わりにポリシリコン膜２１２ａが用いられている。

図３２（ｂ）は、この発明をＣＭＯＳ(complementary metal oxide semiconductor)高速ロジックデバイスに適用したものを示す。この半導体装置では、第１のトランジスタ（右側断面図）をｎチャネルトランジスタに、第２のトランジスタ（左側断面図）をｐチャネルトランジスタに適用している。すなわち、ｎチャネルトランジスタにはシリコン酸化膜２０３を用い、ｐチャネルトランジスタにはオキシナイトライド膜２３４を用いている。また、ｎチャネルトランジスタではゲート電極を構成するポリＳｉ膜２０４にｎ型不純物が導入されており、ｐチャネルトランジスタではゲート電極がｐ型不純物を導入したポリシリコン膜２１２ｂおよびタングステン膜２１２ｃによって形成されている。これにより、従来、表面チャネル型ｐ型トランジスタで問題になっていた、ｐ型ポリＳｉからのゲート酸化膜を通しての基板へのボロンの染み出しを防止することができる。ｐチャネルトランジスタのゲートはｐ型不純物を導入したポリシリコン膜のみで形成してもよい。このような構成であっても、ｎチャネルトランジスタのゲート電極を構成するｎ型ポリシリコンと、ｐチャネルトランジスタのゲート電極を構成するｐ型ポリシリコンとは、タングステン膜２１４を介して確実に接続される。

このように、前述した第１実施形態〜第３実施形態によれば、ゲート絶縁膜の膜厚や膜種が異なる複数のトランジスタを簡単かつ信頼性の高い工程で作製することができる。これにより、高信頼性および高速性を両立させた集積回路を作製することが可能となる。

第４実施形態
次に、この発明に係る第４実施形態の半導体装置の製造方法を図３３（ａ）から図３７（ｅ）を参照して説明する。

この第４実施形態の製造方法により製造される半導体装置の平面構成は、第１実施形態の説明で用いられた図８に示される構成と同様である。

図３３（ａ）から図３５（ｅ）は、この発明の第４実施形態の製造方法における各工程を説明するための図面であり、図８に示される破断線XIａ−XIａを右側に、破断線XIｂ−XIｂの断面を左側に示す。図３６（ａ）から図３７（ｅ）は、図８に示される破断線XIII−XIIIでの断面図を示す。

先ず、シリコン基板３０１にウェル領域（図示せず）やＳＴＩ構造の素子分離領域３０２が形成される。その後、第１のゲート酸化膜３０３が熱酸化法により形成され、その上に第１のゲート電極であるポリＳｉ膜３０４と、窒化タングステン膜３０５、タングステン膜３０６が、ＣＶＤ法あるいはスパッター法により、順次積層形成される。ポリＳｉ膜３０４中のドーパント不純物は、成膜中に添加、あるいは成膜後にイオン注入法などで導入しても良い（図３３（ａ）、図３６（ａ））。

次に、ポリＳｉ膜３０４／窒化タングステン膜３０５／タングステン膜３０６の積層膜が、リソグラフィ／ドライエッチング技術によりゲート配線に対応した形状にパターニングされる。続いて、パターニングされたゲート配線をマスクとして不純物のイオン注入が行われ、ＬＤＤ(lightly Doped Drain Structure)層３０７が形成される。その後、パターニングされたゲート配線側壁にシリコン酸化膜３０８が形成される。続いて、このゲート配線構造をマスクとして不純物のイオン注入が行われる。その後、短時間で高温熱処理（ＲＴＡ）を行うことでソース・ドレイン拡散領域３０９が形成される。続いて、ＣＶＤ法により全面にシリコン酸化膜３１０が形成され、これによりゲート構造全域が覆われる。その後、タングステン膜３０６をストッパーとして化学的機械的研磨（ＣＭＰ）法でシリコン酸化膜３１０が研磨され、全面が平坦化される（図３３（ｂ）、図３６（ｂ））。

次に、主として第１のトランジスタが形成される領域がフォトレジストで覆われ、第１のタングステン３０６／窒化タングステン３０５積層膜、およびポリＳｉ膜３０４が、それぞれ例えば硫酸／過酸化水素水混合溶液およびヒドラジン溶液で順次除去される。これにより、第２のトランジスタのゲート電極が形成される領域に、溝部３１２が形成される。続いて、溝部３１２の底面に露出したゲート酸化膜を通してチャネルイオン注入を行った後、この露出領域のゲート酸化膜３０３が希フッ酸溶液で除去される（図３４（ｃ）、図３６（ｃ））。

次に、露出した領域（溝部３１２）のシリコン基板の表面に、水素／水蒸気の混合ガスを含んだ雰囲気中でタングステンを酸化せずにシリコンのみを選択酸化する方法（特願平第８−７０１７１６号）により第２のゲート酸化膜３１３が形成される。例えば、水素／水蒸気／希釈窒素の流量比を２．７：１：１３．４とした雰囲気で温度８５０℃、圧力２００ｔｏｒｒ、１時間の条件で、タングステンを酸化させずに、シリコン基板上に約５０オングストロームのゲート酸化膜を形成することができる。その後、全面に第２のタングステン膜３１４が形成される。第２のゲート酸化膜を形成する際に通常の熱酸化法を用いるとポリＳｉ膜３０４の断面のみならず、タングステン膜３０６も酸化されて酸化シリコン膜が形成され、第１のタングステン膜３０６と第２のタングステン膜３１４とが絶縁されてしまうが、選択酸化法を用いることで第１のタングステン膜３０６と第２のタングステン膜３１４とが接続される（図３４（ｄ）、図３７（ｄ））。

次に、ＣＭＰ法で溝部以外に形成されたタングステン膜が除去され、溝部３１２内にのみタングステン膜が残置される（図３５（ｅ）、図３７（ｅ））。

以上のようにして主要な工程が終了し、ゲート配線構造が異なる第１および第２のトランジスタを簡単な工程で作成することができる。この後は、通常の配線工程が施され、半導体集積回路が完成される。

この第４実施形態によれば、前述した第１〜第３実施形態と同様に、ゲート絶縁膜やゲート電極の膜厚や膜種が異なる複数のトランジスタを簡単かつ信頼性の高い工程で作製することができる。これにより、高信頼性および高速性を両立させた集積回路を作製することが可能となる。特に、この第４実施形態では、選択酸化法を適用することにより、第１のトランジスタが形成される領域に、フォトレジストを設ける必要が無くなる。

第５実施形態
次に、この発明に係る第５実施形態の半導体装置の製造方法について、図３８（ａ）から図４２（ｅ）を参照して説明する。

この第５実施形態の製造方法により製造される半導体装置の平面構成は、第１実施形態で用いられた図８に示される構成と同様である。

図３８（ａ）から図４０（ｅ）は、この発明の第５実施形態の製造方法における各工程を説明するための図面であり、図８に示される破断線XIａ−XIａを右側に、破断線XIｂ−XIｂの断面を左側に示す。図４１（ａ）から図４２（ｅ）は、図８に示される破断線XIII−XIIIでの断面図を示す。

先ず、シリコン基板４０１にウェル領域（図示せず）やＳＴＩ構造の素子分離領域４０２が形成される。その後、第１のゲート酸化膜４０３が熱酸化法で形成され、その上に第１のゲート電極であるポリＳｉ膜４０４と、シリコン窒化膜４０５とがＣＶＤ法で積層形成される。ポリＳｉ膜４０４中のドーパント不純物は、成膜中に添加、あるいは成膜後にイオン注入法などで導入しても良い（図３８（ａ）、図４１（ａ））。

次に、ポリＳｉ膜４０４／シリコン窒化膜４０５の積層膜が、リソグラフィ／ドライエッチング技術によりゲート配線に対応した形状にパターニングされる。続いて、パターニングされたゲート配線をマスクとして不純物のイオン注入が行われ、ＬＤＤ層４０７が形成される。その後、パターニングされたゲート配線側壁にシリコン酸化膜４０８が形成される。続いて、このゲート配線構造をマスクとして不純物のイオン注入が行われる。その後、熱処理を行うことでソース・ドレイン拡散領域４０９が形成される。この後、ＣＶＤ法で全面にシリコン酸化膜４１０が形成され、これによりゲート構造全域が覆われる。その後、シリコン窒化膜４０５をストッパーとして化学的機械的研磨（ＣＭＰ）法でシリコン酸化膜４１０が研磨され、全面が平坦化される（図３８（ｂ）、図４１（ｂ））。

次に、主として第１のトランジスタが形成される領域がフォトレジストで覆われ、Ｓｉ₃Ｎ₄膜が、例えば加熱燐酸溶液で除去され、これにより溝部４１２が形成される（図３９（ｃ）、図４１（ｃ））。

次に、全面に窒化タングステン膜４１３およびタングステン膜４１４が順次形成される（図３９（ｄ）、図４２（ｄ））。

更に、ＣＭＰ法で溝部４１２以外に形成された窒化タングステン膜４１３とタングステン膜４１４とを除去し、溝部４１２内にのみ窒化タングステン膜４１３とタングステン膜４１４とが残置される（図４０（ｅ）、図４２（ｅ））。

以上のようにして主要な工程が終了し、ゲート配線構造が異なる第１および第２のトランジスタを簡単な工程で作成することができる。この後は、通常の配線工程が行われ、半導体集積回路が完成される。

この第５実施形態によれば、ゲート絶縁膜が共通であるが、ゲート電極の膜厚や膜種が異なる複数のトランジスタを簡単かつ信頼性の高い工程で作製することができる。これにより、高信頼性および高速性を両立させた集積回路を作製することが可能となる。

なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。

従来の半導体装置の平面構成を示す図。 図１に示される半導体装置の従来の製造工程を説明するための破断線IIａ−IIａ、IIｂ−IIｂに沿った断面図。 図１に示される半導体装置の従来の製造工程を説明するための破断線IIａ−IIａ、IIｂ−IIｂに沿った断面図。 図１に示される半導体装置の従来の製造工程を説明するための破断線IIａ−IIａ、IIｂ−IIｂに沿った断面図。 図１に示される半導体装置の従来の製造工程を説明するための破断線III −III に沿った断面図。 図１に示される半導体装置の従来の製造工程を説明するための破断線III −III に沿った断面図。 図１に示される半導体装置の従来の製造工程を説明するための破断線III −III に沿った断面図。 本発明により同一基板上に膜厚や材料の異なるゲート電極／ゲート絶縁膜が形成された半導体装置の平面構成を示す図。 本発明の第１実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。 本発明の第１実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。 本発明の第１実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。 本発明の第１実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。 図９の各工程における半導体装置の上面図。 図９の各工程における半導体装置の上面図。 図９の各工程における半導体装置の上面図。 図９の各工程における半導体装置の上面図。 本発明の第１実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線XIII−XIIIに沿った断面図。 本発明の第１実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線XIII−XIIIに沿った断面図。 第１実施形態の製造方法において、図１０（ａ）、図１４（ａ）に示される工程時の半導体装置の斜視図。 本発明の第２実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。 本発明の第２実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。 本発明の第２実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。 本発明の第２実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。 本発明の第２実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線XIII−XIIIに沿った断面図。 本発明の第２実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線XIII−XIIIに沿った断面図。 本発明の第３実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。 本発明の第３実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。 本発明の第３実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。 本発明の第２実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線XIII−XIIIに沿った断面図。 本発明の第２実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線XIII−XIIIに沿った断面図。 第１実施形態〜第３実施形態の製造方法により製造された半導体装置の適用例を説明するための断面図。 第１実施形態〜第３実施形態の製造方法により製造された半導体装置の他の適用例を説明するための断面図。 本発明の第４実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。 本発明の第４実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。 本発明の第４実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。 本発明の第４実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線XIII−XIIIに沿った断面図。 本発明の第４実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線XIII−XIIIに沿った断面図。 本発明の第５実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。 本発明の第５実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。 本発明の第５実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。 本発明の第５実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線XIII−XIIIに沿った断面図。 本発明の第５実施形態による半導体装置の製造方法を説明するために図８に示される半導体装置の破断線XIII−XIIIに沿った断面図。

符号の説明

１…素子分離領域、２…ゲート配線領域、３ａ、３ｂ…拡散領域、２０１…シリコン基板、２０２…素子分離領域、２０３…ゲート酸化膜、２０４…ポリＳｉ膜、２０５…シリコン窒化膜、２０７、２０８…シリコン酸化膜、２０９…フォトレジスト、２１０…溝部

Claims (2)

1. 半導体基板と、
   前記半導体基板の第１の領域上に設けられた第１のゲート絶縁膜と単一の材料からなる第１のゲート電極とを含む第１のトランジスタと、
   前記半導体基板の前記第１の領域に素子分離領域を介して隣接する第２の領域上に設けられた第２のゲート絶縁膜と単一の材料からなる第２のゲート電極とを含む第２のトランジスタと、
   一側面が前記第１のゲート電極の側面の一部に接続され、他の側面が前記第２のゲート電極の側面に接触される絶縁膜と、
   前記第１のゲート電極の側面の他の一部と前記第２のゲート電極の上面に接触される導電膜とを具備し、
   前記導電膜の上面と前記第１のゲート電極の上面とは同一面であり、
   前記第１のゲート絶縁膜と前記第２のゲート絶縁膜とは膜厚、材料の少なくとも一方が異なり、あるいは前記第１のゲート電極と前記第２のゲート電極とは厚さ、材料の少なくとも一方が異なり、前記第２ゲート電極と前記導電膜は材料が異なる半導体装置。
2. 前記第１のゲート電極の側面と前記第２のゲート電極の側面は前記半導体基板表面に対して垂直である請求項１記載の半導体装置。

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