JP4054068B2

JP4054068B2 - 電話線へ接続するためのデジタル式の直接アクセス用配置回路とその方法

Info

Publication number: JP4054068B2
Application number: JP54631298A
Authority: JP
Inventors: スコツト，ジエフリー・ダブリユー; スーチ，ナブデイープ・エス; ウエランド，デイビツド・アール
Original assignee: シリコン・ラボラトリーズ・インコーポレーテツド
Priority date: 1997-04-22
Filing date: 1998-04-21
Publication date: 2008-02-27
Anticipated expiration: 2018-04-21
Also published as: EP1418739A1; US7463675B2; US20030002571A1; US7200167B2; KR20010020141A; US20040161023A1; DE69827941D1; DE978190T1; DE69827941T2; JP2002509667A; US6654409B1; US20060215771A1; EP0978190A2; US20040161024A1; US20020154702A1; US7283584B2; EP1418739B1; WO1998048541A3; AU7468198A; US6385235B1

Description

発明の属する技術分野
本発明は電気回路を相互に選択的にアイソレートする（isolating）ことに使用するためのアイソレーションシステムの分野に関する。特に、本発明はキャパシター結合（capacitor-coupled）されたアイソレーションバリア（isolation barrier）を有するアイソレーションシステム（isolation system）にそして電話線へ接続するためのデジタル式の直接アクセス用配置回路に関する。本発明は、例えば、電話通信システム（telephony）、医療電子装置及び産業用プロセス制御応用品に於いて有用である。
従来技術の説明
電気的アイソレーションバリアは１つの電子回路部分をもう１つの電子的部分から電気的にアイソレートすることが必要な多くの産業用、医療用及び通信用応用品で確認することが出来る。この文脈ではもし該バリアにより分離された何等かの２つの回路のノードの間に接続された、大きな値の、典型的には１０００ボルト以上の桁の、電圧の電源が、該電圧源を通して、最小値の、典型的には１０ミリアンペア以下の桁より小さい電流の流れを生ずる場合に２つの電子回路部分間にアイソレーション（isolation）が存在する。例えば、標準的２線式の公共的なスイッチされる電話ネットワークへ直接接続されそして標準的住宅壁差し込み口を通して電力を供給される通信回路では、電気的アイソレーションバリアが存在しなければならない。特に、ネットワークの障碍を防止するために電話ネットワークへの電気的接続を規制する連邦通信委員会パート６８（Federal Communications Commision Part 68）への規制上の適合を達成するためには、１０ｍＡ以下の電流で６０Ｈｚで根二乗平均値（rms）で１０００Ｖに耐えることが出来るアイソレーションバリアが２線式電話ネットワークの直接接続される回路と住宅壁差し込み口に直接接続される回路との間に存在せねばならない。
多くの応用品では該アイソレーションバリアの１つの側にはアナログ又は連続的な時間変化する信号があり、そしてその信号に含まれる情報は該アイソレーションバリアを横切って通信されねならない。例えば、住宅壁差し込み口により電力を供給される通常の電話ネットワーク用変調器／復調器、すなわちモデム（modem）、回路は該２線式の、公共的なスイッチされる電話ネットワーク上での通信用にアイソレーションバリアを横切って約４ｋＨｚのバンド幅でアナログ信号を転送しなければならないのが典型的である。該アイソレーション方法と付随回路はこの通信を信頼性を持ってかつ低廉に提供せねばならない。この文脈では、該アイソレーションバリアを横切る情報転送は次の条件の全てが成立する場合のみ信頼性があると見なすが、それらは、該アイソレーション素子自体が該信号情報を著しくは歪ませないことと、該通信は該アイソレートされた回路部分間に存在する電圧信号とインピーダンスとに実質的に無感応（insensitive）でありかつ両者により外乱を受けないことと、そして最後に、該通信は該アイソレートする素子に物理的に近接したノイズ源に実質的に無感応でありかつそれにより外乱を受けないこととである。
高電圧のアイソレーションバリアは磁界、電界、又は光を使用して実現されるのが普通である。対応する信号通信素子は変圧器、キャパシター（capacitor）及び光式アイソレーター（opto-isolators）である。変圧器は１次及び２次捲き線間の高電圧アイソレーションを提供出来て、そして又該バリアを横切って存在する低電圧信号の高度の除去を提供するが、それはこれらの信号が変圧器でアイソレートされた回路の応用品では同相（common mode）で現れるからである。これらの理由で、変圧器は標準的な、２線式の電話ネットワークへモデム回路をインターフエース（interface）させるために通常使用されて来た。モデム回路では、該バリアを横切って転送される該信号は本来典型的にアナログで、そして該バリアを横切る信号通信は１つの変圧器で両方向をサポート（suport）される。しかしながら、変圧器を通してのアナログ通信はコアの非線形性により起こる歪みのみならず低い周波数バンド幅の制限を受ける。変圧器に更にある欠点はそれらの寸法、重さそしてコストである。
（引用によりここに組み入れられるが）米国特許第５、３６９、６６６号”デジタルアイソレーションを有するモデム（MODEM WITH DIGITAL ISOLATION）”に開示されている様に、該アナログ情報信号のデジタル式にコード化されたバージョン（encoded version）をアイソレーションバリアを横切って伝送するためにより小型のパルス変圧器を使用することにより変圧器結合の該歪み特性が改善出来る一方寸法と重さの心配は減少する。しかしながら、この技術での双方向通信用には２つの別々のパルス変圧器が開示されており、コスト的欠点になっている。変圧器結合のもう１つの欠点は電話線のフックスイッチ制御と呼び出し音（ring）検出の様な、制御信号情報を該アイソレーションバリアを横切って転送するためにリレー及び光式アイソレーターの様な、追加的アイソレーション素子が典型的に必要なことであり、変圧器ベースのアイソレーション解決法のコストと寸法を更に増加させる。
それらの低コストのために、高電圧キャパシターも又アイソレーションシステム回路中の信号転送用に通常的に使用されて来た。典型的に、該アイソレーションバリアを横切って通信されるべき該ベースバンド（baseband）又は低周波アナログ信号は、該容量性アイソレーション素子がより導電的になる、より高い周波数に変調される。該バリアの他の側の受信回路は関心のあるより低いバンド幅の信号を回復するために該信号を復調する。例えば、（引用によりここに組み入れられる）米国特許第５、５００、８９５号”電話用アイソレーション装置（TELEPHONE ISOLATION DEVICE）”は容量性アイソレーションバリアを横切る送信用に該アナログ情報信号に直接印加されるスイッチング変調スキーム（switching modulation scheme）を開示している。該バリアの受信端の同様なスイッチング回路が該アナログ情報を回復するために該信号を復調する。この技術の欠点は該アナログ通信が、差動型ではあるが、強固でないことである。該差動型部品の不整合（mismatch）は該アイソレーションバリアに容量性で結合されるノイズ信号に該アナログ被変調信号の振幅とタイミングを容易に劣化（corrupt）させ、その結果該バリアを横切る信頼性のない通信をもたらすのである。完全に整合した部品を用いても、ノイズ信号は該差動型通信チャンネルの１つの側内へ選択的に（preferentially）結合される。このスキームも又フックスイッチ制御及び呼び出し音検出の様な、制御信号用の別のアイソレーション部品を要し、それは該解決法のコストと複雑さを高める。
該振幅劣化の懸念は（下記参照された全ての特許が引用によりここに組み入れられるが）パルス幅変調スキームを開示する米国特許第４、２９２、５９５号”容量結合アイソレーション増幅器とその使用法（CAPACITANCE COUPLED ISOLATION AMPLIFIER AND METHOD）”、電圧対周波数変調スキームを開示する米国特許第４、８３５、４８６号”アイソレーションバリアを横切って結合され信号の精確なタイミングを有するアイソレーション増幅器（ISOLATION AMPLIFIER WITH PRECISE TIMING OF SIGNALS COUPLED ACROSS ISOLATION BARRIER）”、そして電圧対デューテイサイクル変調スキームを開示する米国特許第４、８４３、３３９号”精密な電圧対デューテイサイクル変換器と低リップル、高バンド幅の電荷バランス復調器とを有するアイソレーション増幅器（ISOLATION AMPLIFIER INCLUDING PRECISION VOLTAGE-TO-DUTY CYCLE CONVERTER AND LOW RIPPLE, HIGH BANDWIDTH CHARGE BALANCE DEMODULATOR）”の様な、他の変調スキームにより除くことは可能である。これらの変調スキームで、該変調された信号の振幅は何等情報を担っておらずそしてノイズによるその値の劣化は精確な受信に干渉はしない。代わりに、該アイソレーションバリアを横切って通信される該信号情報は間に合って精密な瞬間に起こる電圧遷移へとコード付される。この必要なタイミング精度のために、これらの変調スキームは本性としてアナログにとどまっている。更に、容量性結合されたノイズは振幅誤差に加えて電圧遷移のタイミング（又は位相）誤差を引き起こす可能性があるため、これらの変調スキームは該アイソレーションバリアでのノイズ干渉に敏感である。
アイソレーションバリアを横切るアナログ情報信号を通信するためのもう１つの方法はシリコンシステム社（the Silicon Systems, Inc.）の製品番号第ＳＳＩ７３Ｄ２９５０号用データシート（data sheet for product number SSI73D2950）に説明されている。｛その両者が引用によりここに組み入れられる関連米国特許第５、５００、８９４号”交流及び直流相互コンダクタンスループを有する電話線インターフエース（TELEPHONE LINE INTERFACE WITH AC AND DC TRANSCONDUCTANCE LOOPS）”及び同第５、６０２、９１２号”電話用ハイブリッド回路（TELEPHONE HYBRID CIRCUIT）”参照。｝このモデム用チップセット（chipset）で、アイソレーションバリアを横切って通信されるべき情報を有するアナログ信号はデジタルのフオーマットに変換され、該デジタル信号の振幅は標準のデジタルのロジック回路（logic）レベルに制約されている。該デジタル信号は２つの、別の高電圧アイソレーションキャパシターにより該バリアを横切って送信される。１つのキャパシターは該デジタル信号ロジック回路レベルを転送するため使用され、一方別のキャパシターは該バリアを横切ってクロック又はタイミング同期信号を送信するため使用される。該クロック信号は該バリアの受信側でアナログ信号回復用の時間ベースとして使用され、従って該アナログ変調スキームにより要求されるそれと同様なタイミング精度を要する。従ってこの手法の１つの欠点は該アイソレーションバリアで容量性の結合をされるノイズが該回復アナログ信号を劣化させそして該アイソレーションバリア間の信頼性のない通信となるジッターとして知られるクロック信号タイミング誤差を引き起こす可能性があることである。更に信頼性のある信号通信は該アイソレートされた回路部分間に存在する電圧に対するシングルエンデッド信号転送の敏感性により妥協させられる。更にこのデータシートに説明された方法の欠点は、クロック信号用の別の高電圧アイソレーションキャパシター、双方向性通信用のもう１つの別のアイソレーションキャパシター、そして該アイソレーションバリアを横切って制御情報を通信するための光式アイソレーターとリレーを含む、他の必要なアイソレートする素子に付随する特別なコストと基板スペースである。
光式アイソレーターも又高電圧アイソレーションバリア間の情報転送用に通常使用される。信号情報は該光式アイソレーター内部の発光ダイオード｛エルイーデー（LED）｝用に”オン”又は”オフ”状態に対応する２つのレベルに量子化されるのが典型的である。（引用によりここに組み入れられるが）米国特許第５、２８７、１０７号”シグマ−デルタ変調を伴う光式アイソレーション増幅器（OPTICAL ISOLATION AMPLIFIER WITH SIGMA-DELTA MODULATION）”はベースバンド又は低周波信号の２レベル量子化用のデルタ−シグマ変調とその結果の光式アイソレーターを通してのアイソレーションバリアを横切る通信を開示している。デコーダーとアナログのフイルター用回路とが該アイソレーションバリアの受信側での該ベースバンド信号を回復する。説明されている様に、該変調スキームは間に合った精確な瞬間に該信号情報を該エルイーデー（LED）のオン／オフの遷移（transition）にコード付し、それにより該容量性アイソレーション増幅器変調スキームと同じジッター（遷移タイミング）敏感性を持つ可能性がある。
光式アイソレーションバリアを横切る信号送信のもう１つの例が（引用によりここに組み込まれているが）米国特許第４、９０１、２７５号”光電式アイソレーションを備えたアナログデータ収集装置とその方法（ANALOG DATA ACQUISITION APPARATUS AND METHOD PROVIDED WITH ELECTRO-OPTICAL ISOLATION）”に開示されている。この開示ではＡ−Ｄ変換器、すなわちエイデーシー（ADC）が幾つかの多重化されたアナログチャンネルをデジタルシステムへの送信用にデジタルフオーマットに変換するするために使用されている。光式アイソレーターが該デジタルシステム内で発生された電気ノイズから該エイデーシーをアイソレートするために使用されている。該アイソレーションバリアを横切る直列データ送信は別の光式アイソレーターを通されたクロック信号により同期化される。しかしながら、該エイデーシーの時間ベースすなわちクロックは該バリアのアナログ側で発生されるか又は該バリアのデジタル側のソフトウエアのイベント（event）によりトリガーされる。何れの場合も、信頼性のある信号再生に必要な、該エエイデーシークロックのジッターに無感応な該アイソレーションバリアを横切る通信用の機構は備えられてない。更に光式アイソレーションの幾つかの欠点は光式アイソレーターは典型的に高電圧アイソレーションキャパシターより高価であり、そしてそれらは本質的に単方向性であり、それにより双方向性通信を実現するには複数の光式アイソレーターを要することである。
かくして、高電圧のアイソレーションバリアを横切るアナログ信号情報と制御情報との双方の両方向通信を実現し、一方従来技術の欠点を避けるための信頼性があり、精確でそして低廉な装置に対する未だ充足されていない要求が存在する。
発明の概要
従来技術の上記引用した欠点に本発明は向けられているが、本発明は該アイソレートする素子を横切って送信される信号のタイミング及び／又は振幅に影響するノイズを本質的に免れられる（immune）信頼性のある、低廉で、軽量なアイソレーションシステムを提供し、かくして入力信号を該アイソレーションシステムの出力に精確に再生されるようにしている。
本発明は電話線へのそして電話線からの信号用に通信通路を提供するようユーザーの端部で電話接続を成端（terminate）させるため使用されてもよいデジタル式の直接アクセス用配置｛デーエイエイ（DAA）｝回路を提供する。簡単に説明すると、本発明は容量性アイソレーションバリアを横切って信号を送信及び受信するための手段を提供する。該信号は該バリアを通して送信するために標準のロジック回路レベルへとデジタル化され量子化され、従って振幅ノイズ干渉に非常に不感応性になっている。本発明の１実施例では、該デジタル信号は同期しておりそして該信号は該バリアを横切って送られたデジタル信号から回復されたクロック信号を使用して該アイソレーションバリアの受信側で再度タイミングを取られるか又はラッチ（latch）される。該クロック回復回路は該受信デジタルデータ上のジッターをフイルターするための手段を提供するので該回復されたクロックは該受信デジタル信号より実質的に少ないジッターを有する。従って、該容量性アイソレーションバリアを横切る該デジタル通信は又タイミング又は位相ノイズ干渉に非常に不感応性になっている。
１つの実施例では、電話線接続を成端（terminate）させるデジタル式直接アクセス用配置回路が提供される。この回路は電話線側回路とデジタルに通信するよう動作可能な電力を供給される側の回路を含んでもよく、該デジタル通信はアイソレーションバリアを横切って送信されるパルス密度変調フオーマットのデジタルデータ流れを含んでいる。更に、該デーデーエイエイ（DDAA）回路は電力を供給される側の回路とデジタル式に通信するよう動作可能な電話線側回路を含んでもよく、該デジタル通信は前記アイソレーションバリアを横切って通信されるパルス密度変調フオーマットのデジタルデータ流れを含んでいる。
もう１つの実施例では、電話線接続を成端させるためのデジタル式の直接アクセス用配置回路用の電力を供給される側の回路が提供される。この回路は外部装置と結合されてもよい通信インターフエースとアイソレーションバリアを通して電話線側回路とデジタル式に通信してもよいアイソレーションインターフエースとを含んでもよい。又該回路は該アイソレーションバリアを横切る送信用にデジタルデータ流れからのコード付されたデジタル信号を発生するために該アイソレーションインターフエース内にコード付回路を含んでもよい。
なおもう１つの実施例では、電話線接続を成端させるためのデジタル式の直接アクセス用配置回路用の電話線側回路が提供される。この回路は電話線と結合されてもよい通信インターフエースとアイソレーションバリアを通して電力を供給される側の回路とデジタル式に通信してもよいアイソレーションインターフエースとを含んでもよい。更に該回路は該アイソレーションバリアを横切って該電力を供給される側の回路から受信されたコード付されたデジタル信号からデコードされた（decoded）デジタル信号を発生するために該アイソレーションインターフエース内にデコード回路を含んでもよい。
更にもう１つの実施例では、電話線で通信するための方法が提供される。この方法は電話線から受信した信号をパルス密度変調フオーマットのデジタルデータ流れに変換することを含んでもよい。又それは電話線側回路から電力を供給される側の回路へアイソレーションバリアを横切るデジタルデータの流れを通信することを含んでもよい。
もう１つの実施例では、電話線で通信するための方法が提供される。この方法はデジタル信号をパルス密度変調フオーマットのデジタルデータ流れに変換しそして該デジタルデータ流れを電力を供給される側の回路から電話線側の回路へアイソレーションバリアを横切って通信する。
なおもう１つの実施例では、電話線で通信するための方法が提供される。この方法はデジタルデータ信号からコード付されたデジタル信号を発生することとそして該コード付されたデジタル信号を電話線側の回路から電力を供給される側の回路へアイソレーションバリアを横切って通信することとを含んでいてもよい。
更にもう１つの実施例では、電話線で通信するための方法が提供される。この方法はデジタルデータ信号からコード付されたデジタル信号を発生することと、そして該コード付されたデジタル信号を電力を供給される側の回路から電話線側の回路へアイソレーションバリアを横切って通信することを含んでいてもよい。
【図面の簡単な説明】
明らかとなる他のもののみならず本発明のここに説明した利点と特徴とが得られる仕方が詳細に理解されるように、上記で抄録した本発明のより特別な説明がこの明細書の１部を形成する付属図面で図解されたその実施例を引用して行われる。
しかしながら、該付属する図面は本発明の唯典型的な実施例を図解するのであり従ってその範囲を限定すると考えるべきでないことを注意するが、それは本発明が他の等しく有効な実施例にも通用するからである。
図１は本発明の典型的応用品を図解する電話セットのブロック図である。
図２は本発明の単方向性アイソレーションシステムを示すブロック図である。
図３Ａは本発明の好ましい実施例で使用されるデルタ−シグマ変調器へ２相の、ノンオーバーラッピングクロック信号（non-overlapping clock signal）を供給するため使用される回路を詳細に示すブロック図である。
図３Ｂは本発明の回路で起こる種々のクロックとデータ信号間のタイミング関係を図解するタイミング図である。
図４Ａ及び４Ｂは本発明で使用されるエンコーダーにより作られる信号フオーマットを図解する図である。
図５は本発明で使用される典型的なクロック回復回路の部品を示すブロック図である。
図６Ａ及び６Ｂは本発明の好ましい実施例の電源として使用されてもよいアクチブダイオードブリッジ回路の略図である。
図７は本発明の双方向性アイソレーションシステムを図解するブロック図である。
図８は本発明の好ましい実施例のクロック回復及びデータ同期回路のブロック図である。
図９は本発明の好ましい実施例のクロック回復回路で使用されてもよい位相検出器回路の略図である。
図１０は本発明の好ましい実施例のクロック回復回路で使用してもよい周波数検出器回路の略図である。
図１１は本発明の好ましい実施例で使用されてもよいデコーダー回路のブロック図である。
図１２は本発明の好ましい実施例で利便的に使用されてもよいフレーミング（framing）フオーマットを表すイラストレーションである。
図１３Ａ及び１３Ｂは本発明を実施するため使用されてもよいドライバー回路の略図である。
図１４は本発明の双方向性の実施例で使用されてもよい代替えのフレーミングフオーマットを図解するタイミング図である。
図１５は図１４のフレーミングフオーマットでの用法に使われてもよいクロック回復回路のブロック図である。
図１６は本発明の電話線側回路、アイソレーションバリア、そして電力を供給される側の回路を含むデジタル式のデーエイエイ（DAA）回路の総ブロック図である。
図１７は本発明のデジタル式のデーエイエイ回路内の送信及び受信信号通路の総ブロック図である。
図１８は本発明の２つの集積回路｛アイシー（IC's）｝と容量性アイソレーションバリアで実現されたデジタル式のデーエイエイ（DAA）回路の総回路図である。
好ましい実施例の詳細な説明
この説明の理解のための文脈を提供するために、図１は本発明用の典型的応用品、該電話システム（phone system）外の電源により電力を供給される回路を含む電話（telephone）、を図解している。基本的電話回路１１８は公共的電話システムにより供給されそして別の電力用接続を持たない”バッテリー（battery）”電圧により電力を供給されている。しかしながら、多くのモデム式電話１１０は外部電源１１２を要するラジオ（コードレス）、スピーカーフオン、或いは応答機械（answering machine）の特徴を含んでおり、該特徴は該電話を典型的１１０ボルトの住宅壁差し込み口に差し込む（又は電源の変圧器／整流器）ことにより典型的に得られる。公共的電話システム１１４を防護するために（そして政府の規制に適合するために）、危険な又は破壊的電圧又は電流レベルが該電話システムに入るのを防止するために、外部的に電力を供給される”電力を供給される回路”１１６を該電話線に接続される”アイソレートされる回路”１１８からアイソレートすることが必要である。（同様な配慮はこの発明が利便的に適用される通信、医療及び計測の応用品を含む、多くの他の応用品で同様に存在する）該必要なアイソレーションはアイソレーションバリア１２０で供給される。該アイソレーションバリア１２０を通過する信号は典型的電話の応用品ではアナログ音声信号であるが、又それはデジタル信号又は種々の応用品ではアナログ及びデジタル両成分を有する多重化された信号でもよい。幾つかの応用品では、アイソレーションバリア１２０を横切る通信は単方向性（どちらかの方向での）であるが、電話通信システム（telephony）を含む、多くの応用品では双方向通信が必要とされる。双方向通信は１対の単方向性アイソレーターチャンネルを使用して、又は１つのアイソレーションチャンネルを形成しそして該チャンネルを通して双方向性信号を多重通信することにより提供してもよい。
アイソレーションバリア１２０に課される主要な要求はそれが電力の有害レベルの電力がそれを横切って通ることを有効に防止する一方該望ましい信号を該電力を供給される側１２２から該アイソレートされた側１２４へ、或いは望む場合は逆方向に、精確に通過させることである。
図２は本発明の好ましい実施例の基本的ブロック図を図解している。最初に本発明の全体的動作を説明し、次いで当業者に本発明を作りそして使用出来るようにするに必要な程度に詳細に各部品を説明する。専門用語の問題として、該アイソレーションバリア（図２でキャパシター２０９及び２１０）の左側又は電力を供給される側に示された回路を”電力を供給される（powered）”回路又は”送信（transmit）”回路又はシステム、そして該アイソレーションバリアの右側の回路を”アイソレートされた（isolated）”又は”受信（receive）”回路又はシステムと引用する。”送信”側は該バリアのその側で支配的マスター発振器２０２の位置で普通識別出来て、そして該スレーブ発振器（例えば、クロック回復回路２１６）は受信側に配置される。しかしながら、本発明の幾つかの実施例では信号が該受信側から該送信側へ送信されるので、これらの用語は該バリアを横切るデータ流れの方向を必ずしも示していないことは注意すべきである。更に、幾つかの実施例では該マスター発振器は該バリアの該低電力（例えば、電話システム）側にあり、そしてクロック回復用ピーエルエル（PLL）が該バリアの高電力側に配置されてもよい。
図２を参照すると、本発明の好ましい単方向容量性アイソレーションシステムは該アナログ入力２１２で動作可能で発振器２０２からのクロック信号により駆動されるデルタ−シグマ（delta-sigma）Ａ−Ｄ変換器２０１を含んでいる。該デルタ−シグマエイデーシー（ADC）２２４のデジタル出力は発振器２０２の動作周波数と同期しておりそしてエンコーダー回路２１３によりデジタル制御信号２１９で時分割多重化される。又該エンコーダー回路２１３は該結果としてのデジタルデータ流れ２３０を該アイソレーションバリアの受信側で強固なクロック回復を見越すコーデイングスキーム（coding scheme）又はフレーミングフオーマットへのフオーマットにする。該アイソレーションバリアは２つの高電圧キャパシター２０９と２１０とを含んでいる。本発明の１つの実施例では、駆動回路２１４はキャパシター２０９の発信側をデジタル電圧信号で駆動する。クロック回復回路２１６はキャパシター２０９の受信側に非常に高いインピーダンスを示し、該ドライバー２１４のデジタル電圧出力が該アイソレーションバリアを横切って結合出来るようにする。この実施例では、キャパシター２１０は該バリアを横切る戻り電流通路（return current path）を提供する。もう１つの実施例では、キャパシター２０９、２１０はドライバー回路２１４の相補型（complementary）デジタル出力により差動式に（differntially）駆動される。その実施例では、クロック回復回路２１６はキャパシター２０９と２１０の受信側に対し非常に高いインピーダンスを示し、ドライバー２１４の差動デジタル電圧出力が該アイソレーションバリアを横切って結合出来るようにする。ドライバー回路２１４への入力はエンコーダー２１３の出力２３０である。
アイソレーションバリアの受信側はアイソレーションキャパシター２０９と２１０とに接続された入力を有するクロック回復回路２１６を含んでいる。該クロック回復回路は該アイソレーションバリアを横切って駆動される該デジタルデータからクロック信号を回復する。該回復されたクロックはデコーダー２１７及びデルタ−シグマ型Ｄ−Ａ変換器２０８用にクロック作用する信号を供給する。デコーダー回路２１７は制御信号から該時分割多重化されたデータ信号を分離し、デジタル制御出力２２８とデルタ−シグマ型デーエイシー（DAC）２０８へのルートを取るデータ出力２３２を供給する。該デルタ−シグマ型デーエイシー（ADC）２０８は、デコーダー２１７からデジタル入力２１７を供給されそしてクロック回復回路２１６からクロックを供給されて、該アイソレーションシステムの受信側のアナログ出力を供給するが、それは元のアナログ入力２１２に極近く対応している。
又アクチブ（active）ダイオードブリッジ回路６４０は該アイソレーションバリアを横切って送信される信号内に含まれるエネルギーから得られる直流電源２２０をクロック回復回路２１６とデコーダー回路２１７に供給するためにアイソレーションキャパシター２０９と２１０とに接続されていてもよい。
下記の好ましい実施例の説明では、全ての引用回路はモス（MOS）｛金属酸化物半導体（metal oxide-semiconnductor）｝集積回路技術に関して行われているが、本発明が他の技術にも同様に実施されてよいことは、当業者には理解されるところである。好ましい実施例は１つのシリコン基盤上に作られたデルタ−シグマ型エイデーシー（ADC）２０１，発振器２０２、エンコーダー２１３及びドライバー２１４から成る送信システム２２５と１つのシリコン基盤上に作られたクロック回復回路２１６、デコーダー２１７、デルタ−シグマ型デーエイシー（DAC）２０８及びアクチブダイオードブリッジ６４０から成る受信システム２２６と組み合わされる。典型的モス（MOS）技術は１０００ボルト以上の高電圧アイソレーションを提供出来ないので、キャパシター２０９と２１０とで供給される高電圧アイソレーションを保持するために該２つの別々のシリコン基盤が必要である。
図２のブロック２０１で示す、該デルタ−シグマ型Ａ−Ｄ変換器は従来技術で公知である。例えば、両者が引用によりここに組み入れられる、１９８５年３月発行のアイイーイーイー（IEEE）論文集通信編２４９頁乃至２５８頁のジェイシーキャンデイ（J.C.Candy）、”デルタ−シグマ型変調に於ける２重積分の利用（A Use of Double Integration in Sigma Delta Modulation）”、及び１９８８年１２月発行のアイイーイーイー（IEEE）固体回路誌１２９８頁乃至１３０８頁のビーイーボーサー（B.E. Boser）及びビーエイウーリー（B.A. Wooley）、”デルタ−シグマ変調型Ａ−Ｄ変換器の設計（The Design of Sigma-Delta Modulation Analog-to-Digital Converter）”を参照されたい。エイデーシー２０１の特定の設計は該アイソレーションバリアが使用される特定の応用品の必要によって選択する設計の問題である。
該アイソレーションシステム内のデルタ−シグマ型変換器の使用は幾つかの望ましい特徴を提供する。該デルタ−シグマ型変換器が、精確に整合された部品或いは高度の、アナログの折り返し防止フイルター（high-order, analog anti-aliasing filters）を使用することなしに該入力信号バンド幅に亘る精確なＡ−Ｄ変換を提供するために高いオーバーサンプリングレート（oversampling rate）を使用することは評価すべきである。更に、この様な変換器は集積回路上で比較的少量の空間を占めそしてシーモス（CMOS）チップ上での組立が比較的容易である。
デルタ−シグマ型変換器２０１からの該デジタルパルス流れ２２４出力は該アナログ入力信号２１２をパルス密度変調フオーマットでコード付する。パルス密度変調では、該アナログ入力信号の振幅情報は与えられた時間間隔中に発生される出力パルスの密度に含まれる。
発振器２０２用の適当な設計は従来技術で公知でありそして典型的にはリング発振器（ring oscillator）、弛緩発振器（relaxation oscillator）、又は該集積化モス回路（MOS circuit）の外部に配置されたピエゾ電気式水晶に基づく発振器を含んでいる。例えば、引用によりここに組み入れられる、１９８４年、ジョンウイリーアンドサン社（John Wiley and Sons）発行の、エイビーグレベン（A.B. Grebene）、”バイポーラー及びモスのアナログ集積回路設計（Bipolar and MOS Analog Integrated Circuit Design）”を参照されたい。図３Ａは更に本発明の好ましい実施例でデルタ−シグマ型変換器２０１に供給されるクロック信号を図解している。発振器２０２からのクロック信号３０２はクロック分割器回路３０４への入力となり該回路は該入力クロックの周波数を分割し２相の、ノンオーバーラッピング（non-overlapping）のクロック信号Φ₁とΦ₂の形の出力を該デルタ−シグマ型変調器回路へ供給する。クロック分割器回路３０４の設計と構造は通常の従来技術の範囲に入りここでは詳細に立ち入らない。エンコーダー回路２１３は発振器２０２から得られる時間ベースを使用してデジタル制御入力データ２１９でデジタル化されたデータ信号２２４の時分割多重化を行うので、図３Ａのクロック分割器３０４は典型的に少なくとも２の因数により発振器２０２の周波数を分割せねばならない。
図３Ｂは図３Ａのクロック分割回路３０５とデルタ−シグマ型変調器２０１とに付随する典型的信号を図解している。トレース（trace）３１０は線３０２上で発振器２０２から受信するクロック信号である。トレース３１２はクロックドライバー回路３０４により発生される”２で割られたクロック”信号である。トレース３１４と３１６とはそれぞれ典型的な２相の、ノンオーバーラッピングのクロック信号Φ₁とΦ₂を図解しているが、それらはクロック分割器回路３０４からデルタ−シグマ型変調器２０１への出力である。トレース３１８はエイデーシー２０１へのアナログ入力を表すが、それは一般にクロック信号３１０の周波数と比較すると非常にゆっくり変化する。このバンド幅の関係が必要とされるのは該アナログ信号内の情報が１ビットの２進出力で精確に表されるためには該デルタ−シグマ型変調器が典型的ナイキストレート（Nyquist rate）より遙かに高いサンプリングレート（sampling rate）で（例えば、４ｋＨｚ音声バンド信号用で１ＭＨｚのサンプリングレートが典型的である）動作しなければならないからである。最後に、トレース３２０はデルタ−シグマ型変調器２０１のデジタル出力を表すが、それは、例えば、クロック信号Φ１の立ち上がりエッジ（edge）と同期化されている。（図解された出力ビットパターン３２０は典型的なタイミングの関係を示すため提供されており該図解されたアナログ入力３１８を精確に反映するようには意図されていない）。
図２を参照すると、該エンコーダー回路２１３は本発明の好ましい実施例では２つの主要な機能を行っている。エンコーダー２１３の第１の機能は他の回路からの制御信号２１９と該デルタ−シグマ型変調器２０１からのデータ信号２２４との時分割多重化の、従来技術で公知でそして多くの適当な実施法に従える動作である。該多重化機能は発振器２０２からのクロック信号により同期化される。エンコーダー２１３の第２の機能は該データをアイソレーションバリア２０９、２１０を横切る送信用のフオーマットにすることである。図４は該容量性アイソレーションバリアを横切るデジタルパルス送信に使用される１つのコーディングスキーム（coding scheme）の詳細を示す。（もう１つの適当なコーディングスキームが図１４を参照して下記で説明される。）図４Ａは該送信回路から該受信回路へ送られるデータ用のフオーマットを示す。与えられた１ビットのセル（cell）に対してデータが１であると、該エンコーダーの出力は該ビットセル期間の最初の４分の１の間ハイである。与えられた１ビットセルに対してデータが０であると、該エンコーダーの出力は該ビットセル期間の第３の４分の１の間ハイである。このコーディングスキームは該データパターンに無関係に、全てのビットセル期間に対して１つのローからハイへの遷移と続く１つのハイからローへの遷移となることを保証する。この結果としてのデータに無関係の遷移密度はアイソレーションキャパシター２０９，２１０の他の側の受信回路内での強固なクロック回復を見越している。代わって、又強固なクロック回復は一定の平均周波数でないデータパターンが続く周波数ロック用に使用されるプリーアンブル（preamble）の使用によっても達成出来る。
図７に関連して下記で説明する様に、双方向性のシステムでは、該送信システムエンコーダー７０２とドライバー７０３は図４Ａに示すように該ビットセル期間の最後の２分の１の４１０（もし送信データ＝１の場合）か又は該ビットセル期間の最初の２分の１の４１１（もし送信データ＝０の場合）の間該アイソレーションキャパシター７０５に対して高インピーダンスのトライステート（tri-state）出力を供給するよう協力してもよい。これは各ビットセルの該送信ドライバー７０３がトライステート化され（tri-stated）ている部分の間該受信システムから該送信システムへの情報の送信を可能にする。
好ましい実施例では、各ビットセル期間の始めに該受信システムのデコーダー部分７０８は該送信回路が該アイソレーションバリアを横切ってデータ＝１パルスを送ったか否かを検出する。もし送信データ＝１パルスが送られた場合は、該受信ドライバーは該ビットセル期間の第２半分迄トライステート化され（tri-stated）てとどまり、その時間の間受信データ＝０又は１パルスが該アイソレーションバリアを横切って該送信システムへ送り返すことが可能である。もし送信データ＝１パルスが該受信回路により検出されない場合は該受信ドライバーは該ビットセル期間の最初の半分の間は受信データ＝０又は１を送りそして該ビットセル期間の第２の半分の間はトライステート化する。この動作は図４Ｂに示されている。
該デジタル双方向性通信が差動型である、実施例では、キャパシター７０５と７０６は双方向に相補型デジタル電圧（complementary digital voltages）により駆動され、そして両方のキャパシターに付随するドライバー回路は図４に示すコーディングスキームにより該ビットセル期間の選択された部分の間トライステート化される（tri-stated）。
図２の単方向性ドライバー回路２１４の好ましい実施例がシングルエンデッド（差動型でない）通信の場合が図１３Ａにそして該容量性アイソレーションバリアを横切るの差動通信の場合が図１３Ｂに詳述されている。図１３Ａを参照すると、該送信回路ドライバー２１４は該エンコーダー出力信号２３０により駆動されるインバーター２５０を含んでいる。インバーター２５０の出力は該送信Ｖ_DD及び大地電圧レベルにより規定されるロジック回路レベルを送信するようアイソレーションキャパシター２０９の送信側を駆動する。該クロック回復入力バッフアーはキャパシター２０９の受信側に高インピーダンスを示し、それによりキャパシター２０９の受信側にキャパシター２０９の送信側と実質的に同じロジック回路レベル取ることを可能にする。この仕方で該デジタルロジック回路信号は該容量性アイソレーションバリアを横切り有効に結合される。
該アイソレーションバリアを横切る接地電流の帰り通路を形成するために送信回路大地ノード（node）２５４と受信回路大地ノード２５６間にはキャパシター２１０が配置されている。この通路は、該クロック回復バッフアー入力インピーダンスが、高いが、無限大ではないため、必要とされる。従って該デジタルロジック信号を該バリアを横切って結合させるために小さな電流を該バリアを横切って順、逆両方向に流さねばならない。更に、幾つかの受信回路部分用の電源電圧が供給されるようにキャパシター２０９は該アクチブダイオード回路６４０に電荷を供給せねばならない（図２）。該送信回路から該受信回路への電荷のこの転送に付随する該電流は該送信回路へ戻るための通路を持たねばならない。
上記説明の該シングルエンデッド（single-ended）通信システムは、この様な電圧信号の変化の速度が該バリアを横切って送信されるデジタル信号の周波数より実質的に低い場合は、該送信回路大地２５４と受信回路大地２５６間に存在する電圧信号に感応しない。又該シングルエンデッドの方法は該送信回路大地２５４と受信回路大地２５６間に存在する抵抗性及び容量性インピーダンスに感応しない。該システムは、キャパシター２１０と直列に、該送信側大地接続２５４と直列に、該受信側大地接続２５６と直列に、或いはこれらのどんな組み合わせでもよいが、抵抗性素子を付加することにより該送信回路大地２５４と受信回路大地２５６間に存在する誘導性インピーダンスに鈍感にさせることが出来る。
図１３Ｂは容量性アイソレーションバリアを横切る単方向デジタル通信用に適当な差動型ドライバー２５８の例を示す。キャパシター２０９を駆動するインバーター２６０は送信エンコーダー回路２１３からのデジタル信号出力により駆動される一方、キャパシター２１０を駆動するインバーター２６１は送信エンコーダー２１３からのデジタル信号出力の相補出力（complemet）２３１により駆動される。クロック回復入力バッフアー２６２はキャパシター２０９と２１０の受信側に対し高インピーダンスを示し、該差動型デジタル送信電圧が該アイソレーションバリアを横切って結合出来るようにする。この差動型通信方法では、両キャパシター２０９と２１０は該アイソレーションバリアを横切る戻り電流通路を提供する。上記説明の差動型デジタル通信システムは該送信回路大地２５４と受信回路大地２５６間に存在する電圧信号及びインピーダンスには非常に鈍感であるが、それはこれらの電圧とインピーダンスは差動通信内の同相の影響（common mode influence）として現れるからである。
該バリアを横切る双方向通信は、もし該高電圧アイソレーションキャパシターを駆動するインバーター２５０，２６０，２６１が図４に示す該タイミング図又は他の適当なコーディング及びタイミングスキームに依って一般的にトライステート化される場合は、何等追加のアイソレーション素子の必要なしに、図１３で示すそれらと同様な、追加のドライバーと受信バッフアー構造体によりサポート出来る。幾つかの実施例では、追加のトライステート化されるキャパシター駆動用インバーターが受信側ドライバー回路７１３に供給され（図７）そして入力バッフアーが送信側デコーダー回路７１４に供給されてもよい。
現在の好ましい実施例では、実際のアイソレーションバリアは、直流及び低周波電流の該バリアを横切る流れを防止しそして該アイソレートされた回路を高電圧故障と過渡現象から防護する一方選択された送信周波数でのデータの該バリア横断を可能にするために特定の応用品用に選ばれた高電圧キャパシターである１対のアイソレーションキャパシター２０９と２１０を含んでいる。該キャパシターは該バリアの目的である該防護機能を供給するために、該電力を供給される回路２２５内の故障により現れる想定電圧に耐えることが出来なければならない。例えば、好ましい実施例では１００ｐＦの桁の静電容量を有する普通の２０００ボルトのキャパシターが該アイソレーションバリア内に使用される。本発明のバリアシステムでは高精度のキャパシターを使用する必要はないが、それは該システムは電圧及び温度の変動の様な、環境の影響によるキャパシター性能の変動を非常に許容するからである。
本発明で使用するためのクロック回復回路２１６の好ましい実施例は図５に詳細に示されそして下記で説明される。該クロック回復回路の１つの部分は位相／周波数検出器５３１，電荷ポンプ５３２、抵抗器５３３、キャパシター５３４、そして電圧制御発振器｛”ブイシーオー（VCO）”｝５３５から成るフエーズロックドループ｛”ピーエルエル（PLL）”｝回路である。該クロック回復ブロックの他の部分は該アイソレーションバリアを横切って受信されたデジタルデータを再度タイミングを取る（re-time）ために該フエーズロックドループの外部で動作するデータラッチ（data latch）５４２である。これらの機能を実行する回路は当業者には公知である。例えば、引用によりここに組み入れられる、１９７９年ニューヨーク州ジョンウイリーアンドサン社（John Wiley & Sons, NY, ）発行のエフガードナー（F. Gardner）”フエーズロック技術（Phaselock Technique）”第２版及び１９８４年マグローヒル社（McGraw-Hill）発行アールベスト（R. Best）”フエーズロックドループス（Phase-Locked Loops）”を参照されたい。該アイソレーションキャパシターからの該受信システムへのデータ入力は該差動信号をモス入力バッフアー（図示せず）を通過させることにより該バリアにある差動信号から得られるが、それは従来技術で公知であり、そしてシングルエンデッドの２進出力信号５３０を該クロック回復回路へ供給する。
該図解されている典型的な位相／周波数検出器５３１は該アイソレーションバリアからデジタル入力５３０をブイシーオー（VCO）５３５の出力から入力５３６を受信しそしてこれら２入力間の位相比較を行う。もしブイシーオー（VCO）の位相が該入力データ位相より後れている場合は、スピードアップ（speed up）信号５３８が電荷ポンプ５３２に供給される。もし該入力データ５３０の位相が該ブイシーオー（VCO）出力５３６の位相より後れている場合は、スローダウン（slow down）信号５４０が電荷ポンプ５３２に供給される。位相／周波数検出器５３１からの”スピードアップ（speed up）”入力に対応して、電荷ポンプ５３２は直列に接続された抵抗器５３３とキャパシター５３４から成る該ループフイルターに正電流を供給する。位相／周波数検出器からの”スローダウン（slow down）”入力に対応して、電荷ポンプ５３２は該ループフイルターから正電流を減じる。ノード５４２での該ループフイルターの出力電圧が電圧制御発振器５３５を駆動すると、それは該入力電圧の増加につれてその動作周波数を増大する。該ブイシーオー（VCO）５３５の出力は位相／周波数検出器５３１への入力としてフイードバックされ、そして又それはフリップフロップラッチ（flip-flop latch）５４２へのクロック入力として働くことにより入力データ５３０の再度タイミングを取る（re-time）のに使用され、かくして該アイソレートされた回路にクロック信号を供給しそして又クロック信号５４４と同期したデータ信号５４６を供給する。分割器回路が該フイードバック通路５３６に含まれてもよい。
該位相／周波数検出器と電荷ポンプは、もしブイシーオー（VCO）の位相５３６が入力データ位相５３０より進んでいる場合は、ループフイルター電圧５４２とブイシーオー（VCO）周波数を増加するよう動作する。逆に、もし該ブイシーオー（VCO）位相が入力データより進んでいる場合は該ブイシーオー（VCO）周波数は減少する。この仕方で、該ブイシーオー（VCO）出力位相は入力データでフエーズロック（phase lock）が達成される迄調節される。従って、該ブイシーオー（VCO）周波数は該入力データ周波数に実質的に一致するよう駆動される。
もし該アイソレーションバリアでノイズ干渉が起こると、該送信回路ドライバーの遷移時刻（transition times）に対してノイズのある、又はジッターのある時刻の点で入力データの遷移（transition）が起こる。これらのジッターのあるデータのエッジは該ループフイルターを駆動する該電荷ポンプ電流内にノイズ成分を引き起こす。しかしながら、該ループフイルターとブイシーオー（VCO）はこのノイズ成分を低域濾波し（low-pass filter）、この入力データのジッターの影響を実質的に減衰させる。従って、該ブイシーオー（VCO）出力信号は、一方で該入力データに周波数ロックされながら、該ノイズのある入力データより実質的に少ない位相ノイズしか含まない。該位相ノイズフイルター動作のバンド幅は該アイソレーションバリアを横切って通信されるべきアナログ信号のバンド幅に無関係にセットしてもよい。該フイルターされた、フエーズロックドループ出力クロック信号（phase locked loop output clock signal）５４４がフリップフロップ５４２での該ノイズのある入力データのラッチする又は再度タイミングを取るため使用されるので、該容量性アイソレーションバリアでのノイズ干渉の影響は実質的に除かれる。最後に、該フイルターされた、フエーズロックドループ出力クロック信号５４４は、図２に示したデコーダー２１７とデルタ−シグマ型デーエイシー（DAC）２０８を含む、他の受信回路用の時間ベース又はクロックとして使用され、該容量性アイソレーションバリアで導入された何れのノイズ干渉からも実質的に影響されない該容量性アイソレーションシステムのアナログ出力２１８となる。
図２のアクチブダイオードブリッジ回路６４０の好ましい実施例はシングルエンデッドデジタル通信については図６Ａにそして該アイソレーションバリアを横切る差動型デジタル通信については図６Ｂに詳細に示されている。アクチブダイオードブリッジは直流電源電圧Ｖ_DDを発生し、それは、該容量性アイソレーションバリアを横切って受信された該デジタルデータに対応して、該クロック回復回路及び受信側デコーダー回路を動作させるため使用される。アクチブダイオードブリッジ回路は該ゲート動作する素子がバイポーラーダイオードの様な受動素子（passive elements）より寧ろ能動的（active）なトランジスターである点で標準的又はパッシブ（passive）ダイオードブリッジから区別される。
図６Ａに図解する典型的回路を参照すると、アイソレーションキャパシター２０９はノード６２５に接続されそしてアイソレーションキャパシター２１０はノード６２６に接続される。ｎ−チャンネルのモスフエット（MOSFET）６２１のソース（source）とｐ−チャンネルのモスフエット（MOSFET）６２２のソース（source）とはノード６２５に接続される。標準的シーモス（CMOS）インバーター６２３の入力もノード６２５に接続されている。インバーター６２３の出力はモスフエット（MOSFET）６２１と６２２のゲートを駆動する。ｎ−チャンネルモスフエット（MOSFET）６２１のドレイン（drain）は該受信回路の大地ノードである、ノード６２５に接続される一方、ｐ−チャンネルモスフエット（MOSFET）６２２のドレインは該アイソレートされた回路用Ｖ_DD電圧を供給するノード６２７に接続されている。負荷キャパシターＣ_L６２４とシーモス（CMOS）インバーター６２３の電源入力も又Ｖ_DDノード６２７に接続されている。好ましい実施例では、図２に示すクロック回復回路２１６とデコーダー回路２１７の電源入力も又Ｖ_DDノード６２７に接続されている。
図６Ａに図解される典型的実施例を参照して、シングルエンデッドデジタル通信で使用されるアクチブダイオードブリッジ回路の動作をここで説明する。デジタルロジック信号はキャパシター２０９を横切って該送信部分から結合される。デジタルの”ハイ”信号がキャパシター２０９を通して受信されると、ノード６２５はハイとなる。ノード６２５の該ロジック”ハイ”信号は該シーモス（CMOS）インバーター６２３の出力ノードをローにさせ、素子６２１をオフにそして素子６２２をオンにする。従って電流はキャパシター２０９，素子６２２を通り、そしてＶ_DDからキャパシターＣ_Lを通りそして図２に示すクロック回復回路及びデコーダー回路を通り受信回路大地へ流れる。該回路はキャパシター２１０を通り該アイソレーションバリアを横切って戻る電流の流れにより完成する。キャパシター２０９と２１０を通る回路によるＶ_DDへの電流要求はノード６２６に対するノード６２５上の電圧がデジタルのハイのロジックレベルとしてなお認識出来る程度に制限されねばならない。キャパシター２０９を通してデジタルの”ロー”信号が受信されると、シーモス（CMOS）インバーター６２３は素子６２２をオフそして素子６２１をオンにする。従って、電流はキャパシター２１０を通り、素子６２１を通り、そしてキャパシター２０９を通り該アイソレーションバリアを横切って戻る。それ故に、キャパシター２０９と２１０を通して何等平均電流な流れないが、クロック回復回路２１６とデコーダー回路２１７を動作させるためにＶ_DDから受信回路大地へ平均電流が供給出来る。負荷キャパシター６２４はノードＶ_DD上に確立される該直流電源電圧上の供給リップル（supply ripple）を最小化するよう動作する。
図６Ｂで示す実施例を参照すると、アイソレーションキャパシター２０９はノード６４６に接続されそしてアイソレーションキャパシター２１０はノード６４７に接続される。ｎ−チャンネルモスフエット（MOSFET）６４１のソースノード（source node）とｐ−チャンネルモスフエット（MOSFET）６４２のソースノードはノード６４６に接続される。又ノード６４６にはｎ−チャンネルモスフエット（MOSFET）６４３とｐ−チャンエルモスフエット（MOSFET）６４４のゲートが接続される。ｎ−チャンネルモスフエット（MOSFET）６４３のソースノードとｐ−チャンネルモスフエット（MOSFET）６４４のソースノードはノード６４７に接続される。又ｎ−チャンネルモスフエット（MOSFET）６４１とｐ−チャンネルモスフエット（MOSFET）６４２とのゲートはノード６４７に接続される。素子６４２と６４４とのドレインは該受信回路の大地ノードに接続される。素子６４２と６４４のドレインは、該アイソレートされた回路用にＶ_DD電圧を供給する、ノード２２０に接続されている。又負荷キャパシターＣ_L６４５と図２に示すクロック回復回路２１６とデコーダー回路２１７の電源入力はＶ_DDノード２２に接続されている。
図６Ｂに図解された典型的実施例を参照して、差動型デジタル通信で使用される該アクチブダイオードブリッジの動作をここで説明する。差動型デジタル信号がキャパシター２０９と２１０を通して受信される。キャパシター２０９を通してデジタルの”ハイ”信号が受信されると、対応するデジタルの”ロー”信号がキャパシター２１０を通して受信され、そしてノード６４６がハイに一方ノード６４７がローになる。この条件は素子６４２と６４３をオンにする一方素子６４１と６４４をオフにする。従って、電流はキャパシター２０９，素子６４２を通り、Ｖ_DDからキャパシターＣ_Lを通りそして図２に示すデジタル回復回路２１６とデコーダー回路２１７を通り大地へ流れる。該回路は受信回路大地６５０から、素子６４３を通りそして最後にキャパシター２１０を通って該アイソレーションバリアを横切って戻り完成する。Ｖ_DDへの電流要求はノード６５０に対するノード６４６上の電圧が該クロック回復回路及びデコーダー回路によりハイのロジックレベル信号として認識され得る程度に制限されねばならない。
キャパシター２０９を通してデジタルの”ロー（low）”信号が受信されると、キャパシター２１０を通してデジタルの”ハイ”信号が受信され、そしてノード６４６はローに一方ノード６４７はハイになる。この条件は素子６４１と６４４とをオンにする一方素子６４２と６４３とをオフにする。結果として、電流はキャパシター２１０と素子６４４とを通りＶ_DDノード２２０へ、そしてそこからキャパシター６４５を通りそして図２に示すクロック回復回路及びデコーダー回路を通り大地へ流れる。該回路は大地６５０から、素子６４１を通りそして最後にキャパシター２０９を通りアイソレーションバリアを横切って戻り完成される。従って、何れのロジック状態でも、そしてキャパシター２０９と２１０を通る電流の流れ方向に無関係に、電流はＶ_DDから大地へ同じ方向に流れる。それ故、ノードＶ_DD上には平均又は直流電源電圧が確立され、そしてクロック回復回路２１６とデコーダー回路２１７を動作させるために適当な電流が供給される。負荷キャパシター６４５は電源リップルを最小化するよう動作し、Ｖ_DD上のフイルター作用を提供する。該電力を供給される回路から該容量性アイソレーションバリアを横切って送信される該デジタル信号から該アイソレートされた回路の電力部分へ付加される能力の利点はそれが必要に応じたベースでのアイソレートされた回路部分のアイソレートされたパワーのパワーアップ、パワーダウン制御を可能にすることである。
寄生的バイポーラートランジスターが典型的シーモス（CMOS）工程からもたらされるかも知れない。もしこれらが抑制されない場合、これらのバイポーラートランジスターは最初のパワーアップ時間中に図６Ａに示す電源６２７を放電させる可能性がある。もし該寄生的バイポーラートランジスターからの放電電流がトランジスター６２２を通り該電源６２７に供給される電流より大きい場合、該回路は望ましい充分な電圧レベルまでパワーアップしないかも知れない。何れのシーモス（CMOS）工程でもラテラル（lateral）バイポーラートランジスターのベーター（beta）はレイアウト（layout）の関数である。適当なレイアウト（すなわち、大きなベース領域）を用いて、望ましくない放電電流を最小化するに充分な程小さく該ベーターを保つことが出来る。更に、電源６２７に接続される何れの回路の設計でも注意を払う必要がある。電源６２７に接続される回路は、例え該電源が充分な値へランプ（ramp）する前でも該アクチブダイオードブリッジから入手可能なより多い電流を該電源から引き出すことは出来ない。これらの項目に向けた回路設計技術は通常的なもので従来技術で公知である。
図２に示す図解的実施例で、デルタ−シグマ型Ｄ−Ａ変換器｛デーエイシー（DAC）｝２０８はデコーダー２１７からの入力データとクロック回復回路２１６からの同期クロック入力を受ける。アナログ出力信号２１８は該容量性アイソレーションバリアを横切って通信される該デジタルデータに応答してデーエイシー（DAC）２０８により発生される。該出力信号２１８は該バリア回路内で入り込む振幅及び位相ノイズに非常に感じにくいが、それは該アイソレーションキャパシターを横切って通信された該信号は同期化されたデジタル信号であること、そして該受信データは該回復され、ジッターをフイルターされたクロック信号に再同期化されているからである。該デーエイシー（DAC）も又そのクロック信号にタイミングを合わされる。デルタ−シグマ型デーエイシー（DAC）技術は従来技術で公知であり、そして適当なデーエイシー（DAC）回路を選択することは該バリア回路の意図された応用品へ向けられたルーチンの設計的選択の問題である。例えば、引用によりここで組み入れられる１９８７年６月発行のアイイーイーイー固体回路誌（IEEE Journal of Solid State Circuits）３９０頁乃至３９５頁の、ピーナウス他（P. Naus et al）”デジタルオーディオ用シーモスステレオ１６ビットＤ−Ａ変換器（A CMOS Stereo 16-Bit D/A Converter for Digital Audio）”を参照されたい。
図７は本発明の好ましい双方向性の実施例を図解している。ここに説明する原理を使用して当業者には他の単方向性及び双方向性アイソレーションバリアを設計出来ることとこの様なバリアは本発明の範囲に入ることは確認されるところである。該図解されそして説明される実施例では、該容量性アイソレーションシステムは中央の左に”送信”システムを、中央の右に”受信”システムを、そして該図の中央に２つの高電圧キャパシター７０５と７０６とを有する容量性アイソレーションバリアを備えている。該用語”送信”ど受信”はそれぞれ該バリアの電力を供給される側とアイソレートされる側を識別するため使用され、そしてこの実施例ではデータは該バリアを横切り両方向に運ばれることを注意すべきである。この双方向性の実施例での部品の多くは図２を参照して上記で説明した単方向性の実施例のそれらと同じか又は類似している。
該送信システムは該送信回路のアナログ入力７２０で動作可能なそして発振器７０４からのクロック信号７２２に同期化されたデルタ−シグマ型Ａ−Ｄ変換器を含んでいる。該送信システムの該アナログ入力７２０は該アイソレーションバリアを横切って送信されるべき情報を含んだアナログ信号であり、それは例えば電話システムに結合されるべきアナログ音声信号でもよい。該デルタ−シグマ型エイデーシー（ADC）のデジタル出力７２４は該エンコーダー回路７０２によりデジタル制御入力７２６で時分割多重化されている。デジタル制御入力７２６はアイソレーションバリア７０５，７０６を横切って送信されるべき追加情報を含むデジタル信号である。デジタル制御入力７２６は該アイソレーションバリアの受信側のアナログ回路用の制御情報を含んでいるかも知れない。上記で説明した様に、又エンコーダー回路７０２は、該結果としてのデータ流れを、該アイソレーションバリアの受信側で強固なクロックの回復を見越したコーディングスキームのフオーマットにする。
エンコーダー回路７０２は又発振器７０４からクロック信号７２２を受ける。送信システムのドライバー回路７０３はエンコーダー回路７０２の出力に応答して該コード付された信号をアイソレーションキャパシター７０５と７０６とへ駆動する。
該アイソレーションバリアは２つの高電圧キャパシター７０５，７０６を有する。１つの実施例では、キャパシター７０５はドライバー７０３，７１３により双方向に駆動され、一方キャパシター７０６は該アイソレーションバリアを横切る戻り通路を提供する。本発明のもう１つの実施例では、キャパシター７０５と７０６はデジタルドライバー回路７０３，７１３により差動式に駆動される。
図７のアイソレーションキャパシター７０５，７０６の右に示す、該受信システムの好ましい実施例はクロック回復回路７０７を有するが、該回路の入力はアイソレーションキャパシター７０５，７０６に接続されている。該クロック回復回路は該アイソレーションバリアを横切って駆動される該デジタルデータからのクロック信号を回復させそして同期化されたクロック信号７３０を該受信システム内の種々の回路に供給する。該回復されたクロックはデコーダ７０８及びデルタ−シグマ型Ｄ−Ａ変換器用の時刻ベースとして動作する。デコーダー部分７０８は該時分割多重化されたデータと制御情報とを分離し、デジタル制御出力７３２を他の回路へ供給し、そして同期データ信号７３４を入力としてデルタ−シグマ型デーエイシー（DAC）７０９へ供給する。デコーダー７０８により供給されたデジタル入力７３４とそしてクロック回復部分７０７により供給されたクロック信号７３０とを有する該デルタ−シグマ型デーエイシー（DAC）７０９は該送信システムのデルタ−シグマ型エイデーシー（ADC）７０１と同期して動作しそして該アイソレーションバリアの受信側でアナログ出力７３６を供給する。アクチブダイオードブリッジ７１０はアイソレーションキャパシター７０５及び７０６と接続されそして直流電源電圧をクロック回復回路７０７とデコーダー回路７０８とに供給するがそれは、上記で詳細に説明した様に、該アイソレーションバリアを横切って送信された該デジタル信号から電流を導入することに依っている。ドライバー７１３はデコーダー７０８が該受信回路部分の成功裡のパワーアップ（power-up）を示す、正当なフレーム（valid frame）を検出する迄トライステート化されて（tri-stated）とどまらねばならない。
図７に示す実施例は又該受信システムから該送信システムヘ、すなわち図解された該アイソレーションキャパシターを横切って右から左への通信を可能にする。該受信システムエンコーダー回路７１２とドライバー回路７１３は協力して該受信システムから該送信システム内の該デコーダー回路７１４へ情報を返す通信をする。受信システムエンコーダー部分７１２はクロック回復部分７０７からクロック入力７３０を受け、そしてそれにより該送信システム発振器７０４とエンコーダー７０２に同期する。この同期作用は各方向での通信が別個の時間スロット内（distinct time slots）で起こること可能にする。送信ドライバー７０３が該送信システムから該受信システムへ情報を送信するよう動作可能な時間スロットでは、受信ドライバー７１３はトライステート化される（tri-stated）か又は動作出来なくされる（disabled）。代わって、受信ドライバー７１３が該受信システムから該送信システムへ情報を戻り送信するよう動作可能な時間スロットでは、送信ドライバー７０３はトライステート化されるか又は動作出来なくされる。この仕方で、双方向通信が１対の高電圧アイソレーションキャパシターを横切って確立される。
該受信システムのデジタル制御入力７３８は、該バリアの送信システム側のアナログ回路用の制御情報を含め、該アイソレーションバリアを横切って通信されるべき情報を収容したデジタル信号である。該受信システムは又アナログ入力信号７４０上で動作可能なデルタ−シグマ型エイデーシー７１１を含んでいるので該アイソレーションバリアの受信システム側のアナログ信号７４０に含まれた該情報はデジタル形式で該バリアを横切って運ばれそして該バリアの送信システム側で精確に再製される。該受信システムデルタ−シグマ型エイデーシー（ADC）７１１はそのクロック入力をクロック回復回路７０７から受信し、そしてそれにより送信システム発振器７０４と同期化される。受信システムエイデーシー（ADC）７１１により発生されるデジタル出力信号７４２はエンコーダー部分７１２内の受信システムデジタル制御入力７３８で時分割多重化されてもよい。
該送信システム内では、デコーダー回路７１４はアイソレーションキャパシター７０５，７０６と接続されそこから信号を受信し、該受信システムから来る情報を表す信号を識別する。次いでデコーダー７１４は該受信回路から受信したデータの流れから該デジタル制御情報を抽出し、そしてデルタ−シグマ型エイデーシー（ADC）７１１により発生されたデータ信号７４４を送信システムデルタ−シグマ型デーエイシー（DAC）７１５へ送る。デコーダー７１４は又該バリアを横切って受信されたデータをラッチしそして再度タイミングを取り（retime）それを発振器７０４により発生されたクロック信号７２２と同期させるが、それにより位相ノイズ干渉及び該同期デジタル信号内の他のジッター源の影響を取り除く。これらのデコーダー機能を実行するために適当な回路は従来技術で公知である。
送信システムデルタ−シグマ型デーエイシー（DAC）７１５は発振器７０４からそのクロック入力を受信しそしてそれにより受信システムエイデーシー（ADC）７１１と同期化される。送信システムデーエイシー（DAC）７１５はは再生されたアナログデータ出力信号７４６を供給し、それにより該受信システムから該送信システムへのアナログ情報の戻り通信を完了する。
概括すると、図７は容量性アイソレーションバリアを横切りアナログ及びデジタル情報を運ぶための双方向通信システムを説明している。該バリア自体は低廉であるが、それは同期、双方向通信用に唯２つの高電圧アイソレーションキャパシターが必要とするのみだからである。該バリアを横切り通信される該デジタル信号は該アイソレーションバリアで持ち込まれるかも知れない振幅及び位相のノイズ干渉に無感応であるので該バリアは信頼性の高い通信チャンネルである。
図４のコーディングスキームを有し本発明で使用するために適したクロック回復回路のより詳細な説明を、図８を参照して、提供する。クロック回復ピーエルエル（PLL）８０５はデータ入力５３０，データ出力５４６そして回復されたクロック信号出力５４４を有する。位相検出器８１０は入力データ（DATA）５３０とフイードバッククロック信号シーケー２（CK2）５４５を有する。位相検出器８１０の出力はスピードアップ１（SPEED-UP1）とスローダウン１（SLOW-DOWN1）信号であり、両者は位相検出器電荷ポンプ８１６の入力に接続されている。周波数検出器８１８は入力データ（DATA）５３０と出力クロック信号シーケー４（CK4）５４４を有する。周波数検出器８１８の出力はスピードアップ２（SPEED-UP2）及びスローダウウン２（SLOW-DOWN2）と呼称される信号で、それらは周波数検出器電荷ポンプ８２４の入力に接続されている。位相検出器電荷ポンプ８１６と周波数検出器電荷ポンプ８２４との出力は一緒に接続されそして又電圧制御発振器｛”ブイシーオー（VCO）”｝５３５の入力と抵抗器５３３の１つの端子とに接続されている。抵抗器５３３の他の端子はキャパシター５３４の１つの端子に接続されている。キャパシター５３４の他の端子は大地に接続されている。ブイシーオー（VCO）５３５の出力はシーケー２（CK2）信号５４５である。フリップフロップ８２６のクロック入力はシーケー２（CK2）５４５に接続されている。フリップフロップ８２６のキューバー（Q-bar）出力はフリップフロップ８２６のデー（D）入力に接続されている。フリップフロップ８２６のキュー（Q）及びキューバー（Q-bar）出力はマルチプレクサ｛マックス（mux）｝８２８の入力に接続されている。マックス（mux）８２８の制御入力８３０ははマックスコントロール（MUX CONTROL）と呼ばれそしてこの明細書（specification）の他のところで説明されるフレーミングロジック（framing logic）から来る。エムユーエックス（mux）８２８の出力はシーケー４（CK4）信号５４４である。フリップフロップ５４２のデー（D）入力はデータ入力５３０に接続されている。フリップフロップ５４２のクロック入力はシーケー４（CK4）信号５４４に接続されている。フリップフロップ５４２のキュー（Q）出力は再同期化されたデータアウト（DATAOUT）信号５４６であり、それはフレーム検出ロジックへ送られる。
データ（DATA）信号とシーケー４（CK4）信号との周波数が異なる時、周波数検出器８１８が位相検出器８１０より優先される。一旦該データ（DATA）信号とシーケー４信号との周波数が実質的に同じである場合、スピードアップ２（SPEED-UP2）とスローダウン２（SLOW-DOWN2）信号は不活動（inactive）になりそして位相検出器８１０が優先される。該位相検出器と該周波数検出器用の別々の電荷ポンプは該位相検出器と周波数検出器の回路の独立した利得制御を見越している。代わって、もし独立した利得が必要なければ、１つの電荷ポンプ駆動するために該スピードアップ１（SPEED-UP1）信号とスピードアップ２（SPEED-UP2）信号を一緒にして論理和（ORed）を取ることが可能である。そして同様に該電荷ポンプへ他の入力を駆動するために該スローダウン１信号とスローダウン２信号を一緒にして論理和（ORed）を取ることが可能である。
ブイシーオー（VCO）５３５の出力はシーケー２（CK2）信号であり、それはフリップフロップ８２６により周波数を２で割り算される。シーケー２（CK2）がビットレートクロック信号シーケー４（CK4）を発生するために２で割り算されるので、ビット期間のスタートに関しシーケー４（CK4）の２つの位相が存在し得る。周波数検出器の正しい動作を産み出すシーケー４（CK4）の位相はシーケー４（CK4）の立ち上がりエッジがビット期間のスタートと整合する１つである。ビット期間のスタートを検出するためにフレーム検出ロジック（frame-detect logic）が必要でありそして該ロジックはマックス（mux）８２８を使用してシーケー４（CK4）の適当な位相を選択するために使用される。
図８又は図１５で図解されている様に、本発明のクロック回復回路が、データ信号を転送するため使用されるアイソレーション素子とは別のアイソレーション素子を経由してクロック信号が運ばれる該バリアのアイソレートされた側でクロック信号を回復しそして安定化させるために有利に使用されることは評価されるところである。
デコーダー回路７０８の好ましい実施例が図１１に示されている。シフトレジスタ８４０はクロック回復回路８０５からのデータアウト（DATAOUT）信号５４６に接続された入力を有しそして回復されたクロック信号シーケー４（CK4）によりクロックを供給されている。シフトレジスタ８４０の多数ビット出力８４２はフレーム検出ロジック（frame-detect logic）８４４とデマックスロジック（demux logic）８４６とに接続されている。フレーム検出ロジック８４４はマックス（mux）制御ロジック８４８に接続された１つの出力とデマックス（demux）ロジック８４６に接続された１つの出力とを有している。デマックスロジック８４６はシーケー４によりクロックを供給される。カウンター８５０もシーケー４によりクロックを供給される。カウンター８５０の出力はマックス制御ロジック８４８に接続される。マックス制御ロジック８４８の出力は該シーケー４信号用の適当な位相を選択するために該クロック回復用ピーエルエル（PLL）８０５へ送られるマックスコントロール（MUX-CONTROL）信号８３０である。デマックスロジック（demux logic）８４６の出力はデマックスドデータ（DEMUXED DATA）信号とコントロール（CONTROL）信号である。
シフトレジスタ８４０は直列のデータアウト（DATAOUT）信号５４６の予め決められたビット数を記憶する。フレーム検出ロジック（frame-detect logic）８４４はこのデータで動作しそして何時フレーム信号が受信されるかを検出する。多くの可能なフレーミング信号フオーマットが使用出来る。現在の好ましい実施例で使用されるフオーマットを図１２に示す。データ８６０はフレーミング信号８６２および制御信号と交互になる。この図に示したフレーミングフオーマットでは、全８ビットデータに対して制御信号（フックのオフ）８６４の１つが送られる。１６のフレーム内の残りの７ビットはフレームの同期化用に使用される。図解されたフレーミング信号は６個の１とそれに続く制御信号領域内の０とである。それがフレーミング信号と誤解されれないように該データ信号が１つの行に５つより多い１を有しないことを保証されてもよい。異なるデータ信号特性を認めるためそして追加の制御ビットの使用を可能にするために多くの他のフレーミングフオーマットが可能である。
一旦該フレーム検出ロジック８４４が該制御信号領域で６個の１の後に１個の０が続くことを検出すると、マックス（mux）制御ロジック８４８は該シーケー４（CK4）信号の位相を保持するようセットされる。もし予め決められた数のシーケー４（CK4）クロックサイクルの後にフレーミング信号が検出されない場合、カウンター８５０はマックス（mux）制御ロジック８４８にマックス（mux）８２８（図８）を使用してシーケー４（CK4）の位相を変えさせる。次いでカウンター８５０はセットされ、そしてフレーム検出ロジック８４４は同期化を達成するために再び該選択されたフレーミング信号を検出しようと企てる。シーケー４（CK4）の正しい位相のみがフレーム同期化を達成する。一旦フレーム同期化が達成されると、デマックス（demux）ロジック８４６は制御及びデータ信号を正しくデコードする。
フレーム検出ロジック８４４，デマックス（demux）ロジック８４６、及びマックス（mux）制御ロジック８４８はの特定の構造と動作は選択されたフレーミングフオーマット、選択された多重化スキーム、そして他の設計的選び方に依存する。この回路の詳細な設計は従来技術の通常の技術の範囲に入るので好ましい実施例のこの説明からは省略されるべきものである。
位相及び周波数検出器８１０，８１８の典型的実施例が図９及び１０に示されている。図９を参照すると、位相検出器８１０は入力信号シーケー２（CK2）とデータ（DATA）及び出力信号スピードアップ１（SPEED-UP1）とスローダウン１（SLOW-DOWN1）を有する。２入力ナンド（NAND）ゲート８６０は入力データ（DATA）とシーケー２（CK2）を有しその出力はナンド（NAND）ゲート８６２の１つの入力に接続されている。２入力ノア（NOR）ゲート８６４も又入力データ（DATA）とシーケー２（CK2）を有しその出力はインバーター８６６の入力に接続されている。２入力ナンド（NAND）ゲート８６８は該インバーター８６６の出力に接続された１つの入力とナンド（NAND）ゲート８６２の出力に接続された１つの入力とを有している。ナンド（NAND）ゲート８６２はナンド（NAND）ゲート８６０の出力に接続された１つの入力とナンド（NAND）ゲート８６８の出力に接続された他の入力とを有している。３入力アンド（AND）ゲート８７０はインバーター８７２の出力に接続された１つの入力、該データ（DATA）信号に接続されたもう１つの入力そしてナンド（NAND）ゲート８６２の出力に接続されたもう１つの入力を有する。アンド（AND）ゲート８７０の出力は該スローダウン１（SLOW-DOWN1）信号である。インバーター８７２の入力は該シーケー２（CK2）信号に接続されている。３入力アンド（AND）ゲート８７４はナンド（NAND）ゲート８６２の出力に接続された１つの入力、該シーケー２（CK2）信号に接続されたもう１つの入力そしてインバーター８７６の出力に接続されたもう１つの入力を有する。アンド（AND）ゲート８７４の出力は該スピードアップ１（SPEED-UP1）信号である。インバーター８７６の入力は該データ（DATA）信号を受信するよう接続されている。
図解された実施例では、位相検出器８１０はデータ（DATA）及びシーケー２（CK2）の両信号が同じ時刻にハイである後のそれらの立ち下がりエッジで該位相を比較する。ナンド（NAND）ゲート８６２と８６８とはセットリセット型のラッチ（latch）を形成する。該ラッチは該データ（DATA）とシーケー２（CK2）の両信号がハイである時ナンド（NAND）ゲート８６２の出力がハイであるように”セット”の条件を得る。該ラッチは該データ（DATA）とシーケー２（CK2）の両者がローである時ナンド（NAND）ゲート８６２の出力がローであるように”リセット”の条件を得る。該ラッチが”セット”される｛すなわち、データ（DATA）とシーケー２（CK2）の両者がハイ｝と、アンド（AND）ゲート８７０と８７４とはイネーブル（enable）である。一旦アンド（AND）ゲート８７０と８７４とがイネーブルとなると、それらはどちらの信号が最初にローになるかを決定するためにシーケー２（CK2）とデータ（DATA）の立ち下がりエッジを比較する。もしデータ（DATA）が最初にローとなる場合は、シーケー２（CK2）もローになる迄スピードアップ１（SPEED-UP1）信号はハイになり、該データ（DATA）信号と位相整合を達成するために発振器５３５がより速く発振する必要があることを示す。もしシーケー２（CK2）信号が最初にローになる場合はデータ（DATA）もローになる迄該該スローダウン１（SLOW-DOWN1）信号はハイになり、該データ（DATA）信号と位相整合を達成するために発振器５３５がよりゆっくり発振すべきことを示す。該スピードアップ１とスローダウン１信号は位相検出器電荷ポンプ８１６に接続されている。
周波数検出器８１８にお好ましい実施例が図１０に示されている。周波数検出器８１８への入力は該データ（DATA）とシーケー２（CK2）でありそして該出力はスピードアップ２（SPEED-UP2）とスローダウン２（SLOW-DOWN2）信号である。遅延セル（delay cell）８８０はシーケー４（CK4）に接続されたその入力と１入力ノア（NOR）ゲート８８２に接続された出力とを有する。該遅延セル８８０は偶数段の容量性の負荷を負うインバーター又は他の遅延発生回路から成りそして従来技術で公知である。インバーター８８４の出力はノア（NOR）ゲート８８２の他の入力に接続されそしてインバーター８８４の入力はシーケー４（CK4）に接続されている。ノア（NOR）ゲート８８２の出力８８６はシーケー４（CK4）の立ち上がりエッジで起こるリセットパルスであり、そしてデー（D）フリップフロップ８８８，８９０，及び８９２のリセット入力に接続されている。インバーター８９５の入力はデータ（DATA）に接続されている。インバーター８９５の出力はデー（D）フリップフロップ８８８，８９０，そして８９２のクロック入力に接続されている。フリップフロップ８８８のデー（D）入力はＶ_DDに接続されている。フリップフロップ８９０のデー（D）入力はフリップフロップ８８８のキュー（Q）出力に接続されている。フリップフロップ８９２のデー（D）入力はフリップフロップ８９０のキュー（Q）出力に接続されている。デー（D）フリップフロップ８９４と８９６とはシーケー４（CK4）に接続されたそれらのクロック入力を有する。フリップフロップ８９４のデー（D）入力はフリップフロップ８８８のキュー（Q）出力に接続されている。フリップフロップ８９６のデー（D）入力はフリップフロップ８９０のキュー（Q）出力に接続されている。インバーター８９８の入力はフリップフロップ８９４のキュー（Q）出力に接続されており、そしてインバーター８９８の出力はスローダウン２（SLOW-DOWN2）信号である。オア（OR）ゲート９００ははスピードアップ２（SPEED-UP2）信号を供給する。オア（OR）ゲート９００の１つの入力はフリップフロップ８９６のキュー（Q）出力に接続され、そして他の入力はフリップフロップ８９２のキュー（Q）出力に接続されている。該スピードアップ２（SPEED-UP2）及びスローダウン２（SLOW-DOWN2）信号は該周波数電荷ポンプ８２４に接続されている。
周波数検出器８１８の図解された実施例は１つのシーケー４（CK4）サイクル内のデータ（DATA）パルス数をカウントする。シーケー４（CK4）の周波数は該データ（DATA）パターンのビットレート（bit rate）と等しくあるべきである。該データ（DATA）信号に使用されるに適したコード付はもしシーケー４（CK4）の周波数が該データレートに等しい場合は各データパルスの立ち下がりエッジに対して唯１つのシーケー４（CK4）立ち上がりエッジしかないことを保証する。もし該シーケー４（CK4）周波数が該データレートに等しい場合はフリップフロップ８８８のキュー（Q）出力はシーケー４（CK4）の各立ち上がりより前にハイでありそしてフリップフロップ８９０と８９２のキュー（Q）出力はシーケー４（CK4）の立ち上がりエッジの前にローである。もしフリップフロップ８８８のキュー（Q）出力がシーケー４（CK4）の立ち上がりエッジの前にローである場合はスローダウン２（SLOW-DOWN2）信号はつぎのシーケー４（CK4）サイクルの間にハイになり、発振器５３５がスローダウンすべきことの信号を発する。もしフリップフロップ８９０のキュー（Q）出力がシーケー４（CK4）の立ち上がりエッジの前にハイである場合は、該スピードアップ２（SPEED-UP2）信号は次のシーケー４（CK4）サイクルの間にハイとなり該発振器がスピードアップすべきことの信号を発する。
本発明により作られたアイソレーションシステムで使用されるもう１つの典型的データコーディングスキームが図１４に示されている。このスキームでは、各ビット期間が４つの領域に分けられる。第１の領域５７２はクロック領域と引用されそして転送されているデータに無関係に常にハイである。該ビット期間５７０の第２の４分の１を占める、第２の領域５７４は先方へ送信の（forward-going）（送信側から受信側へ）データビットを含んでいる。このデータビットは該デルタ−シグマ型データビット又は制御ビット又は本発明が使用される応用品の要求に応じて、どんな望ましい種類のコード付ビットでもよい。該ビット期間の第３の４分の１を占める、第３の領域５７６は、その少なくとも１つが各ビット期間でハイである最初の２つの領域と一緒になって該先方へ送信の通路での電力伝送を行うのに充分な信号遷移を保証するために常にローである。該先方へ送信（送信側）のドライバー回路は第４の領域５７８の間トライステート化され、かくして該アイソレーションバリアを横切って反対方向でのデータ送信を見越している。勿論、この特定のコーディングスキームは例として提供され、そして本発明の種々の実施例で動作可能な多くの他のコーディングスキームが考案されてもよい。
各ビット期間の始めに存在するロジック”１”を使用することはクロック回復用に望ましいが、それは周期的な時間間隔で常に存在するからである。しかしながら、もし前のビット期間からの逆データビット（reverse data bit）が１である場合、次のビット期間の始めでの立ち上がりエッジはロジックゲートには見え難く従ってクロック回復用に有用でない。この効果を緩和しそして信頼性のあるクロック回復を可能にするために、利用コード付アルゴリズムによって、逆の領域での３ビットおきの１ビットが０であることを保証されてもよい（every fourth bit in the reverse field may be garanteed to be zero）。もし該バリアを横切って逆方向にもっと制御ビットが送られる必要がある場合は全フレーム長さを増加させることも出来る。その時は３クロックエッジおきの１クロックエッジ｛前の逆ビット領域での０に付随する１つ（the one associated with a zero in the previous reverse bit field）｝をクロック回復用に使用してもよい。
図１４のコーディングスキームに依りクロック回復を行う典型的ピーエルエル（PLL）回路のブロック図を図１５に示す。前進するデータ（該送信側から受信側へ運ばれる）は４で割る（devide-by-four）カウンター８００に接続される。カウンター８００の出力は位相−周波数検出器８０１に接続される。位相−周波数検出器８０１の出力は電荷ポンプ８０２に接続される。電荷ポンプ８０２の出力はループフイルター８０３の入力にに接続される。ループフイルター８０３の出力は電圧制御発振器｛ブイシーオー（VCO）｝８０４の入力にに接続される。ブイシーオー８０４の出力は受信されたデータ信号の同期化とクロック信号の該受信側回路への供給に使用されるビットクロックである。ブイシーオー８０４の出力は又４で割るカウンター８０５の入力に接続される。カウンター８０５の出力は位相−周波数検出器８０１の他の入力に接続される。該位相−周波数検出器８０１と図１５の図解されたクロック回復回路内の他の回路は従来技術で公知でありそして特定の応用のために選択される特定の回路はルーチンの設計で選べる内容である。
図１６は本発明による電話線側の回路１１８，アイソレーションバリア１２０、そして電力を供給される側の回路１１６を含むデジタル式のデーエイエイ（DAA）回路１１０の総ブロック図である。アイソレーションバリア１２０は１つ以上のキャパシターを含みそして該電話線側の回路のアイソレーションインターフエース１６１４と該電力を供給される側の回路のアイソレーションインターフエース１６１０との間のデジタル情報の通信を見越している。該電話線側回路１１８は電話ネットワークシステムの電話線に接続され、そして該電力を供給される側の回路１１６は、電話又はモデムの様な、通信装置の部分である、デジタルシグナルプロセサー｛デーエスピー（DSP）｝の様な、外部制御器に接続される。
集積回路｛アイシー（IC）｝として実現される該電力を供給される側の回路１１６はデジタルインターフエース１６０６と制御インターフエース１６０８とを通して外部制御器と通信する。例えば、該デジタルインターフエース１６０６は、マスタークロック入力ピン｛エムシーエルケー（MCLK）｝、直列ポートビットクロック出力｛エスシーエルケー（SCLK）｝、直列ポートデータイン（IN）ピン｛エスデーアイ（SDI）｝、直列ポートデータアウト（OUT）ピン｛エスデーオー（SDO）｝、フレームシンク（SYNC）出力ピン｛エフエスワイエヌシー_バー（FSYNC_bar）｝、そして第２転送要求入力ピン｛エフシー（FC）｝の様な、外部制御器への直列ポートインターフエースを供給する多数の外部ピンを有する。同様に、該制御インターフエース１６０８は、呼び出し音検出ステイタスピン｛アールジデーテー_バー（RGDT_bar）｝、オフ−フックステイタスピン｛オーエフエイチケー_バー（OFHK_bar）｝、リセットピン｛リセット_バー（RESET_bar）｝、そして多数モード選択ピン｛モード（MODE）｝の様な、該外部制御器へ及びそこからの制御及びステータス情報を供給する多数の外部ピンを有する。｛接尾辞”_バー（_bar）”はローのロジックレベルにある時典型的に明示される信号を呼称するために使用されることを注意したい。｝加えて、制御、ステイタス、信号及び他の望ましい情報を該アイソレーションバリア１２０を横切って該電話線側回路１１８へ送信しそしてそこから受信するように該デジタルインターフエース１６０６及び該制御インターフエース１６０８は該アイソレーションインターフエース１６１０に接続されている。
集積回路｛アイシー（IC）｝として実現されてもよい、該電話線側回路１１８はハイブリッド（hybrid）回路１６１６を通して該電話線と通信し、直流電力を受けそして直流成端（DC termination）回路１６１８を通して内部電源電圧を供給し、そしてオフ−フック／呼び出し音−検出ブロック１６２０を通して呼び出し音−検出及びオフ−フックステイタス情報を決定する。加えて、制御、ステイタス、信号及び他の望ましい情報を該アイソレーションバリア１２０を横切って該電力を供給される側の回路１１６へ送信しそしてそこから受信するために該ハイブリッド回路１６１６、該オフ−フック／呼び出し音−検出ブロック１６２０，及び該直流成端回路１６１８は該アイソレーションインターフエース１６１４に接続されている。
描かれている実施例では、該ハイブリッド回路１６１６はフック−スイッチ（hook-switch）回路及びダイオードブリッジの様な外部電話インターフエース回路に接続される出力ピン｛テーエックス（TX）｝と入力ピン｛アールエックス（RX）｝を有している。該ハイブリッド回路１６１６は、典型的に送信及び受信アナログ情報の両方を含んでいる、電話に存在する差動信号を内部の送信信号｛テーエックスイント（TX_INT）｝と受信信号｛アールエックスイント（RX_INT）｝に分けるよう機能する。該テーエックス（TX）出力ピンはアナログ情報を該電話線に送信するため使用されることを示すようラベルを着けられ、そしてアールエックス（RX）ピンは電話線からアナログ情報を受信するため使用されることを示すようラベルを着けられることを注意すべきである。これらの外部ピン信号は該内部アナログ送信信号｛テーエックスイント（TX_INT）｝及びアナログ受信信号｛アールエックスイント（RX_INT）｝とは異なる。
該直流成端回路１６１８はフック−スイッチ回路及びダイオードブリッジの様な外部電話インターフエース回路にも接続する多数の外部ピンを有する。例えば、該直流成端回路１６１８は直流成端ピン｛デーシ−テー（DCT）｝、電圧調整器ピン｛ブイアールイージー（VREG）｝、外部抵抗器ピン｛アールイーエックステー（REXT）｝、そしてアイソレートされた大地ピン｛アイジーエヌデー（IGND）｝を有する。該直流成端回路１６１８は該電話線の該直流電圧を成端し（terminates）そして該電話線側回路１１８用の内部電源を供給する。該直流成端ピン｛デーシーテー（DCT）｝は該電話線直流電流を受け取る。該電圧調整器ピン｛ブイアールイージー（VREG）｝は、キャパシターの様な、外部調整器回路が該直流成端回路１６１８に接続されるのを可能にする。外部電力消費抵抗器が外部抵抗器ピン｛アールイーエックステー（REXT）｝に接続されてもよい。そして該アイソレートされた大地ピン｛アイジーエヌデー（IGND）｝は該アイソレーションバリア１２０内のキャパシターを通して該電力を供給される側の回路１１６用のシステム大地に接続されそして又外部ダイオードブリッジ内の大地接続を通して該電話線に接続されてもよい。
オフ−フック／呼び出し音検出ブロック１６２０は呼び出し音及びコーラー（caller）の識別信号の様な、電話線ステイタス情報｛アールエヌジー１、アールエヌジー２（RNG1,RNG2）｝に関するステイタス情報が供給されるようにする外部入力ピンを有してもよい。例えば、第１呼び出し音検出ピン｛アールエヌジー１（RNG1）｝はキャパシター（２２００ｐＦ）を通して該電話線のチップ｛テー（T）｝リード線に接続され、そして第２呼び出し音検出ピン｛アールエヌジー２（RNG2）｝はキャパシター（２２００ｐＦ）を通して該電話線のリング（ring）｛アール（R）｝リード線に接続されてもよい。加えて、オフ−フック／呼び出し音−検出ブロック１６２０は、外部オフ−フック回路が、例えば、オフ−フック状態に入るか或いは限定電力モードがコーラー（caller）識別情報を得るよう制御する外部出力ピン｛キュービー、キューイー（QB,QE）｝を有してもよい。加えて、該出力ピン｛キュービー、キューイー（QB,QE）｝は外部フック−スイッチ回路内のバイポーラートランジスターの、それぞれ、ベースとエミッターに接続されてもよい。
図１７は本発明のデジタル式のデーエイエイ（DAA）回路１１０内の内部送信｛テエーエックス（TX）｝及び受信｛アールエックス（RX）｝信号通路の総ブロック図である。描かれた実施例では、情報は該アイソレーションバリア１２０を横切って何れの方向に通信してもよい。図１７は電力を供給される側の回路１１６と電話線側の回路１１８内の全ての機能ブロックは描いていないことを注意されたい。又描かれたブロックは同様な機能を実行する多くの追加的ブロックとして実現されてもよいことを注意されたい。
図１７の実施例で、該電話線側回路１１８から該電力を当たられる回路１１６への通信は受信信号と考えられる。電話線側回路１１８内では、デルタ−シグマ型Ａ−Ｄ変換器｛エイデーシー（ADC）｝１７１０は内部アナログ受信信号｛アールエックスイント（RX_INT）｝を受信するが、それは例えばハイブリッド回路１６１６により供給されてもよい。デルタ−シグマ型エイデーシー１７１０の出力はパルス密度変調フオーマットのオーバーサンプルされたデジタルデータ流れである。デコーダー／エンコーダー回路１７０８はこのデジタル情報を、コード付されたデジタル情報としてそれを該アイソレーションバリア１２０を横切って送る前に、望まれた様に処理しそしてフオーマットにする。例えば、デコーダー／エンコーダー１７０８は制御データをそれが該アイソレーションバリア１２０を横切って送られる前にデジタル流れと共に多重化（multiplex）してもよい。この制御データは、呼び出し音検出信号、オフ−フック検出信号、又は他の電話線のステイタス情報の様などんな望まれる情報であってもよい。電力を供給される側の回路１１６内で、該デコーダー／エンコーダー１７０６は該アイソレーションバリア１２０を横切って受信されたこのコード付されたデジタル情報をデコードする。デジタルフイルター１７０２はこのデコードされたデジタルの流れを処理しそしてそれを該デジタルインターフエース１６０６を通して外部制御器に供給されてもよい内部デジタル受信データ｛アールエックスデー（RX_D）｝に変える。
該電力を供給される側の回路１１６から該電話線側の回路１１８への通信は送信信号と見なされる。電力を供給される側の回路１１６内では、デルタ−シグマ型変調器１７０４は内部デジタル送信信号｛テーエックスデー（TX_D）｝を受信するが、それは例えばデジタルインターフエース１６０６を通して外部制御器から供給されてもよい。デルタ−シグマ型変調器１７０４の出力はパルス密度変調フオーマットのオーバーサンプルされたデジタルデータ流れである。該デコーダー／エンコーダー回路１７０６はこのデジタル情報をコード付されたデジタル情報としてそれを該アイソレーションバリア１２０を横切って送る前に望まれた様に処理しそしてフオーマットにする。例えば、デコーダー／エンコーダー１７０６は制御データをデジタル流れと共にで多重化してもよい。この制御データは呼び出し音検出信号、オフ−フック検出信号、又は他の電話線ステイタス情報の様な、どんな望まれる情報であってもよい。加えて、デコーダー／エンコーダー１７０６は該デジタル流れに、それが該アイソレーションバリア１２０を横切って送られる前に、同期化の目的でフレーミング情報を付加してもよい。なお更に、デコーダー／エンコーダー１７０６は、該デジタルデータ流れを、例えば、上記図１４に関連して説明した様に、クロック信号が該電話線側回路１１８内で回復されるようにフオーマットにしてもよい。電話線側回路１１８内では、デコーダー／エンコーダー１７０８はクロック信号を回復しそしてフレーミング、制御又はステイタス情報を得るために該アイソレーションバリア１２０を横切って受信された該コード付されたデジタル情報をデコードしてもよい。Ｄ−Ａ変換器｛デーエイシー（DAC）｝１７１２は該デコードされたデジタルの流れを変換しそしてそれを該ハイブリッド回路１６１６を通してそして最終的に該電話線へのアナログ信号として供給される内部アナログ送信データ｛テーエックスアイエヌテー（TX_INT）｝へ変換する。
図１８は本発明の２つの集積回路｛アイシーエス（ICs）｝と容量性アイソレーションバリア１２０で実現されたデジタル式のデーエイエイ（DAA）回路１１０の総回路図である。特に、電力を供給される側の回路１１６は電力を供給される側の集積回路｛アイシー（IC）｝１８０２Ａを有しており、そして電話線側の回路は電話線側のアイシー（IC）１８０２Ｂを有する。フック−スイッチ回路１８０４及びダイオードブリッジ回路１８０６の様な、外部回路は又該電話側アイシー（IC）１８０２Ｂの外部ピンに接続されて示されている。描かれた実施例では、該電力を供給される側のアイシー（IC）１８０２Ａの外部ピン１８１０は外部のデジタルシグナルプロセサー｛（デーエスピーDSP）｝に接続されそして該外部ピン１８０８は外部の応用品向け特定型アイシー（application specific IC）｛エイシック（ASIC）｝又は制御器に接続される。該アイソレーションバリア１２０は該電力を供給される側のアイシー（IC）１８０２Ａ上の外部の信号｛シー１エイ（C1A）｝ピンを該電話線側アイシー（IC）１８０２Ｂ上の外部信号｛シー１ビー（C1B）｝ピンに接続する第１のキャパシター｛シー１（C1）｝を含んでもよい。加えて、該アイソレーションバリア１２０は該電話線側アイシー（IC）１８０２Ｂ上のアイソレートされた大地｛アイジーエヌデー（IGND）｝ピンを該電力を供給される側のアイシー（IC）１８０２Ａ上の該システム大地｛ジーエヌデー（GND）｝ピンに接続する第２のキャパシター｛シー２（C2）｝を含んでもよい。加えて、該アイソレートされた大地｛アイジーエヌデー（IGND）｝ピンはダイオード回路１８０６内のノード１８１２に接続されそしてそれにより該電話線に接続されてもよい。
本発明の更に進んだ変型と代替えの実施例が本説明を見ると当業者には出現するところである。従って、本説明は図解用としてのみ考慮されておりそして本発明を実行する仕方を当業者に開示する目的用に行われている。ここに示し説明された本発明の形式は現在の好ましい実施例として取り上げられたと理解されるべきである。形状、寸法及び部品配置では種々の変更がなされてもよい。全て本発明のこの説明の利便を得た後では当業者には明らかであるが、例えば、等価な素子がここで図解されそして説明されたそれらと交換されてもよくそして本発明の或る特徴は他の特徴の利用とは独立に使用されてもよい。

Claims

容量性アイソレーションバリア及び電話線と通信する電話線側の回路を設けること、
該アイソレーションバリアを介して、該電話線側の回路にデジタル信号を送ること、
該デジタル信号が該電話線側の回路で受け取られたときに、該アイソレーションバリアを介して送られた該デジタル信号から電力を引出して、該電話線側の回路の少なくとも一部のための電源を生成すること
を含むことを特徴とする、電話線に接続するための回路を作動させる方法。
容量性アイソレーションバリアとデジタル通信する電話線側の回路と、
該電話線側の回路内に配置され、アイソレーションバリアを介して受け取られたデジタル信号から直流電力源を生成する電力源回路と
を具備することを特徴とする、電話線に接続するための回路。
容量性アイソレーションバリアとデジタル的に通信する電話線側の回路と、
該電話線側の回路内の符号化回路とを具備し、
該符号化回路が、該アイソレーションバリアを介して伝達される符号化されたデジタル信号を生成し、該符号化されたデジタル信号が、少なくとも１つの制御信号と電話線データとを含み、該容量性アイソレーションバリヤの少なくとも１つのキャバシターが、該制御信号と電話線データの両者が該１つのキャバシターを通して伝達されるよう、該符号化デジタル信号を受け取ることを特徴とする電話線と接続するための回路。