JP4053972B2 - 無線通信装置とその直交振幅復調回路 - Google Patents

Description

この発明は、例えば２^ｍ（ｍは２以上の自然数またはｍ＝３，５，７…）値直交振幅変調方式を採用した無線通信装置に設けられる直交振幅復調回路の改良に関する。

近年、通信ニーズの増大や通信技術の発展に伴い種々の通信システムが開発されており、その中にディジタルマイクロ波無線通信システムがある。この種のシステムは、例えばマイクロ波からなる搬送波を多値直交振幅変調（多値ＱＡＭ：Quadrature Aｍplitude Ｍodulation ）方式を用いて変調することでディジタルデータを無線伝送するもので、アナログ無線伝送システムや有線ディジタル伝送システムに比べて、安価にして高品質のデータ伝送が可能である。

直交振幅変調方式を採用したディジタルマイクロ波無線通信システムでは、従来より２^2ｍ（ｍ＝１，２，３，…）値ＱＡＭ信号の変復調方式が用いられており、その中で現在ではＩチャネルとＱチャネルの信号数を等しくした１６ＱＡＭ方式や６４ＱＡＭ方式が実用化されている。また、近年の通信ニーズの増大により、さらに伝送レートの高い多値ＱＡＭ方式についても実用化のための検討が行われている。

ところで、多値ＱＡＭ方式の変復調方式では、ＩチャネルおよびＱチャネルの２系列の信号を互いに直交させてベクトル合成を行う。このため、受信側で引き込む位相状態により信号点配置が変化してしまうことを防ぐため、ＩチャネルとＱチャネルの信号数を等しくした２^2ｍ（ｍ＝１，２，３，…）値つまり、４値、１６値、２５６値…をとる多値ＱＡＭ方式を採用することになる。

しかしながら、従来の２^2ｍ（ｍ＝１，２，３，…）値ＱＡＭ方式の変復調方式では、ｍの値を１増やすことで伝送容量は増加してゆくが、例えば図１１に示すように振幅の変動幅が増加するため送信部等に用いられる高周波電力増幅器等には直線性の高いものを用いる必要が生じ、さらに無線伝送における伝送品質の問題等、技術的に解決しなければならない問題が多数発生するため、簡単には伝送容量を増やすことができなかった。

このように、多値ＱＡＭ方式を用いたディジタルマイクロ波無線通信システムでは、伝送容量の不足が問題となったときに、伝送容量を増やそうとすると、信号点配置が４倍の多値ＱＡＭ方式を用いることにより、無線伝送における伝送品質の問題が発生して、実現が困難となってくる。

この発明は、上記事情に着目してなされたもので、その目的とするところは、直交変調方式および伝送容量を手軽に変更することの可能な無線通信装置とその直交振幅復調回路を提供することにある。

上記目的を達成するために、この発明に係わる無線通信装置とその直交振幅復調回路は、第１の変調多値数を有する多値直交振幅変調方式にて変調された信号を受信する能力を有した受信手段と、前記受信手段からのアナログの受信信号を、複数の系列のディジタル信号に変換するアナログ／ディジタル変換手段と、復調すべき多値直交振幅変調信号に対応する第２の変調多値数（前記第１の変調多値数以下の自然数）を指定するための指定手段と、前記復調すべき多値直交振幅変調信号における最低次の系列に位置する系列のディジタル信号と、それ以外の系列に位置するディジタル信号のそれぞれとの排他的論理和を各系列につき演算する排他的論理和手段と、この排他的論理和手段から送出される演算結果のうち、前記復調すべき多値直交振幅変調信号における主信号の次に高次の系列に位置する系列に対応する演算結果を、前記指定手段により指定された前記第２の変調多値数に基づき選択して出力する選択手段と、この選択手段からの信号が与えられ、この信号を積分して前記アナログ／ディジタル変換手段のＡＧＣ（Autoｍatic Gain Control）制御に供するループフィルタとを具備することを特徴とする。

このように、多値直交振幅変調信号における最低次の系列に位置する系列のディジタル信号（ＭＳＢと称される）と、誤差信号との排他的論理和をとり、これをループフィルタを介してアナログ／ディジタル変換手段に与えることで、そのＡＧＣのゲイン調整を最適な値に制御することができる。また指定手段により、ユーザの所望により受信する多値変調信号の変調多値数（信号点の数）を可変でき、これにより様々な多値変調信号を受信できるようになる。

本発明によれば、直交変調方式および伝送容量を手軽に変更することの可能な無線通信装置とその直交振幅復調回路を提供することができる。

（第１の実施形態）
以下、この発明に係わる直交振幅変復調回路の第１の実施形態を説明する。なお、この実施形態では、１２８ＱＡＭ（２^７値ＱＡＭ）方式の直交振幅変復調回路を例にとって説明する。

図１はこの実施形態における直交振幅変調回路の構成を示す回路ブロック図である。同図において、７系列の送信ディジタルデータＤ１〜Ｄ７は、先ず信号点配置変換回路１１に入力される。信号点配置変換回路１１は、マッピング回路１１１と、加算論理回路（ＳＭＬＯＧ）１１２と、ＩチャネルおよびＱチャネル用のロールオフフィルタ（ＲＯＦ）１１３，１１４とから構成される。

マッピング回路１１１は、上記送信ディジタルデータＤ１〜Ｄ７を二次元位相平面上に信号点配置する際に、この信号点配置をＩチャネルとＱチャネルとで同一になるように変換する。加算論理回路１１２は、上記マッピング回路１１１から出力されたマッピングデータＭＩ１〜ＭＱ４の位相の不確定性を除去するための演算を行う。ロールオフフィルタ１１３，１１４は、上記加算論理回路１１２から出力されたマッピングデータＭＩ１′〜ＭＱ４′に対し符号間干渉を低減するためのロールオフ整形を行う。

上記各ロールオフフィルタ１１３，１１４から出力されたＩチャネルおよびＱチャネルの送信マッピングデータは、それぞれディジタル／アナログ変換器（Ｄ／Ａ）１２，１３でアナログ信号に変換されたのち低域通過フィルタ１４，１５を介して直交変調回路１６に入力される。直交変調回路１６は、局部発振器１９から発生された中間周波信号を上記送信ベースバンド信号により変調した信号を出力する。この変調された送信中間周波信号は、低域通過フィルタ１７を介して中間周波増幅器１８で増幅されたのち、図示しない送信回路に入力される。

一方、直交振幅復調回路は次のように構成される。図２はその構成を示す回路ブロック図である。図示しない受信回路から出力された受信中間周波信号は、自動利得制御増幅器２１で信号レベルが調整されたのちロールオフフィルタ（ＲＯＦ）２２および受信中間周波増幅器２３を介して直交復調回路２４に入力される。直交復調回路２４は、上記入力された受信中間周波信号を電圧制御発振器（ＶＣＯ）２４１から発生した基準搬送波とミキシングすることにより復調し、ベースバンドの復調信号を出力する。なお、上記ＶＣＯ２４１から発生される基準搬送波の周波数は、制御回路（ＣＯＮＴ）３２およびループフィルタ３３からなる搬送波同期回路により受信搬送波周波数に同期している。また、３１はクロック再生回路である。

直交復調回路２４から出力されたＩチャネルおよびＱチャネルの復調信号は、それぞれ低域通過フィルタ２５，２６および増幅器２７，２８を介してアナログ／ディジタル変換器（Ａ／Ｄ）２９，３０に入力され、ここでディジタル信号に変換される。そして、この受信ディジタルデータＭＩ１′〜ＭＱ４′は信号点配置変換回路３４に入力される。

信号点配置変換回路３４は、差分論理回路（ＤＩＦＦＬＯＧ）３４１と、デマッピング回路３４２とから構成される。差分論理回路３４１では、入力された受信ディジタルデータＭＩ１′〜ＭＱ４′の位相の不確定性を除去するための論理演算が行われる。デマッピング回路４２は、上記差分論理回路３４１から出力された受信ディジタルデータＭＩ１〜ＭＱ４の二次元位相平面上における信号点配置をマッピング前の状態に戻すための変換処理を行うもので、このデマッピング後のデータを受信ディジタルデータＤ１〜Ｄ７として出力する。

ところで、上記マッピング回路１１１およびデマッピング回路３４２はそれぞれ次のように構成される。図３および図４はそれぞれその回路構成図である。

先ずマッピング回路１１１は、ビット数変換回路１１１ａと、変換信号検出回路１１１ｂと、信号変換回路１１１ｃとを備えている。
ビット数変換回路１１１ａは、７系列の送信ディジタルデータＤ１〜Ｄ７のうち、３系列からなるＱチャネルデータＤ２，Ｄ４，Ｄ６の最上位データＤ２をインバータＩＮＶを使用して論理反転することにより、上記３系列のＱチャネルデータＤ２，Ｄ４，Ｄ６をＩチャネルと同じ４系列のデータＤ２，Ｄ２／，Ｄ４，Ｄ６に変換する。

信号変換回路１１１ｃは、上記ビット数変換回路１１１ａによりビット数変換されて８系列となった送信ディジタルデータをもとに、最上位ビットがＩチャネルから始まる第１のデータ群Ｄ１，Ｄ２，Ｄ３，Ｄ２／，Ｄ５，Ｄ４，Ｄ７，Ｄ６と、最上位ビットがＱチャネルから始まる第２のデータ群Ｄ２，Ｄ１，Ｄ２／，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７とを生成する。そして、このうちの第１のデータ群Ｄ１，Ｄ２，Ｄ３，Ｄ２／，Ｄ５，Ｄ４，Ｄ７，Ｄ６をそのまま選択回路ＳＥＬ１に入力する。一方第２のデータ群Ｄ２，Ｄ１，Ｄ２／，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７は、その中のＩチャネルの下位２ビット目Ｄ５をインバータＩＮＶで論理反転して、選択回路ＳＥＬ１に入力する。

変換信号検出回路１１１ｂは、２個の排他的論理和ゲートとその出力を論理積処理する論理積ゲートとからなり、上記ＩチャネルデータＤ１，Ｄ３，Ｄ５から信号点配置の変換対象を表すビットパターンを検出する。ここで変換対象となる信号点配置は、図５に示すようにＢ１，Ｂ２であるため、変換対象を表すビットパターンは「０００」および「１１１」である。

選択回路ＳＥＬ１は、上記変換信号検出回路１１１ｂにおいて変換対象を表すビットパターンが検出されたときには、上記第２のデータ群Ｄ２，Ｄ１，Ｄ２／，Ｄ３，Ｄ４，Ｄ５／，Ｄ６，Ｄ７を選択し、一方上記変換対象を表すビットパターンが検出されていないときには上記第１のデータ群Ｄ１，Ｄ２，Ｄ３，Ｄ２／，Ｄ５，Ｄ４，Ｄ７，Ｄ６を選択する。そして、この選択回路ＳＥＬ１で選択されたデータ群を、送信マッピングデータＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，ＭＩ４，ＭＱ４として変調に供する。

次にデマッピング回路３４２は、変換信号検出回路３４２ａと、信号変換回路３４２ｂと、ビット数変換回路３４２ｃとを備えている。
このうち先ず変換信号検出回路３４２ａは、排他的論理和ゲートと、その出力を反転して出力するインバータとからなり、受信データＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，ＭＩ４，ＭＱ４のうちのデータＭＩ１，ＭＩ２から変換対象を表すビットパターンを検出する。ここで変換対象となる信号点配置は、図５に示すようにＢ１′，Ｂ２′であるため、変換対象を表すビットパターンは「００」および「１１」となる。

信号変換回路３４２ｂは、上記受信データＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，ＭＩ４，ＭＱ４が、最上位ビットがＩチャネルから始まる第１のデータ群ＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，ＭＩ４，ＭＱ４と、最上位ビットがＱチャネルから始まる第２のデータ群ＭＱ１，ＭＩ１，ＭＱ２，ＭＩ２，ＭＱ３，ＭＩ３，ＭＱ４，ＭＩ４とに分ける。そして、このうちの第１のデータ群ＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，ＭＩ４，ＭＱ４をそのまま選択回路ＳＥＬ２に入力する。一方第２のデータ群ＭＱ１，ＭＩ１，ＭＱ２，ＭＩ２，ＭＱ３，ＭＩ３，ＭＱ４，ＭＩ４は、その中のＭＱ３をインバータＩＮＶで論理反転したのち、選択回路ＳＥＬ２に入力する。

選択回路ＳＥＬ２は、上記変換信号検出回路３４２ａにおいて変換対象を表すビットパターンが検出されたときには、上記第２のデータ群ＭＱ１，ＭＩ１，ＭＱ２，ＭＩ２，ＭＱ３／，ＭＩ３，ＭＱ４，ＭＩ４を選択して出力し、一方上記変換対象を表すビットパターンが検出されていないときには上記第１のデータ群ＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，ＭＩ４，ＭＱ４を選択して出力する。

ビット数変換回路３４２ｃは、上記選択回路ＳＥＬ２から出力されたデータ群の上位４ビット目を削除し、残りの７ビットを受信ディジタルデータＤ１〜Ｄ７として図示しないデータ処理回路へ供給する。

次に、以上のように構成された装置の動作を説明する。
送信側の装置では、マッピング回路１１１において、７系列の送信ディジタルデータＤ１〜Ｄ７のうちＱチャネルデータＤ２，Ｄ４，Ｄ６がビット数変換回路１１１ａで先ず３ビットから４ビットに変換される。このビット数変換は、図６に示すごとくＱチャネルの最上位データを論理反転してこの反転後のデータを上位２ビット目に挿入することにより行われる。そして、このビット数変換されて８系列となった送信ディジタルデータは、変換信号検出回路１１１ｂおよび信号変換回路１１１ｃに入力される。

変換信号検出回路１１１ｂでは、上記８系列の送信ディジタルデータのうちＩチャネルデータの上位３ビットを監視することで、信号点配置の変換対象に対応するビットパターンが検出される。すなわち、１２８ＱＡＭ方式の場合、図５に示すように変換対象の信号点配置Ｂ１，Ｂ２に対応するＩチャネルデータは、その上位３ビットが「０００」および「１１１」である。このため、Ｉチャネルデータの上位３ビットが「０００」および「１１１」であるか否かを監視することで、信号点配置の変換対象に対応するビットパターンを検出できる。

信号変換回路１１１ｃでは、送信ディジタルデータの系列の並べ替えと、１個の論理反転用インバータＩＮＶと、選択回路ＳＥＬ１とにより、上記変換信号検出回路１１１ｂで検出された変換対象のビットパターンが所定の変換規則に従って変換される。すなわち、図５に示すように変換対象の信号点配置Ｂ１，Ｂ２をＢ１′，Ｂ２′に変換するには、図６に示すようにＩチャネルについてはＱチャネルと同じ値とし、ＱチャネルについてはＩチャネルデータの下位２ビット目を反転したものとすればよい。したがって、この変換規則に従って回路を構成すれば、図３に示した信号変換回路１１１ｃとなり、この回路により変換対象の信号点配置に対応するビットパターンの変換が行われる。すなわち、メモリテーブルを用いることなく、ゲート回路などを使用した簡単な回路構成で信号点変換が実現できる。

そうして信号点変換がなされたマッピングデータＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，ＭＩ４，ＭＱ４は、加算論理回路１１２で位相不確定が除去され、さらにロールオフフィルタ１１３で符号間干渉を低減するためのロールオフ整形が施されたのち、Ｄ／Ａ１２，１３によりアナログ信号に変換される。そして、直交変調回路１６で中間周波の変調波信号に変換されたのち図示しない送信回路から無線送信される。

一方、受信側の装置では、図示しない受信回路から出力された受信中間周波信号が自動利得制御増幅器２１でレベル調整されたのちロールオフフィルタ２２で符号間干渉を低減するためにロールオフ整形が施され、さらに中間周波増幅器２３で増幅されたのち直交復調回路２４に入力されて、ここで直交復調される。そして、その復調信号は中間周波フィルタ２５，２６および中間周波増幅器２７，２８を介してＡ／Ｄ２９，３０に入力されて、ここでディジタル信号に変換される。この復調ディジタルデータは、信号点配置変換回路２３に入力され、ここで先ず差分論理回路３４１で位相の不確定性を除去する演算が行われ、続いてデマッピング回路３４２に入力される。

デマッピング回路３４２では、入力された復調ディジタルデータＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，ＭＩ４，ＭＱ４が変換信号検出回路３４２ａおよび信号変換回路３４２ｂに入力される。変換信号検出回路３４２ａでは、上記８系列の復調ディジタルデータのうちＱチャネルデータの上位２ビットを監視することで、信号点配置の変換対象に対応するビットパターンが検出される。すなわち、デマッピング対象となる信号点配置Ｂ１′，Ｂ２′に対応するＱチャネルデータは、図５に示すようにその上位２ビットが「００」および「１１」である。このため、Ｑチャネルデータの上位２ビットが「００」および「１１」であるか否かを監視することで、デマッピング対象のビットパターンを検出できる。

信号変換回路３４２ｂでは、復調ディジタルデータの系列の並べ替えと、１個の論理反転用インバータＩＮＶと、選択回路ＳＥＬ２とにより、上記変換信号検出回路３４２ａで検出されたデマッピング対象のビットパターンが所定の変換規則に従って変換される。すなわち、図５に示すようにデマッピング対象の信号点配置Ｂ１′，Ｂ２′を元の信号点配置Ｂ１，Ｂ２に変換するには、図６に示すようにＱチャネルについてはＩチャネルと同じ値とし、ＩチャネルについてはＱチャネルデータの下位２ビット目を反転したものとすればよい。したがって、この変換規則に従って回路を構成すれば、図４に示した信号変換回路３４２ｂとなり、この回路により変換対象の信号点配置に対応するビットパターンの変換が行われる。

すなわち、デマッピング回路３４２についても、先に述べたマッピング回路１１１と同様に、メモリテーブルを用いることなくゲート回路等を使用した簡単な回路構成で信号点変換が実現できる。

そして信号変換された８系列の復調ディジタルデータは、ビット数変換回路３４２ｃによりその上位２ビット目が削除されて７系列にされたのち、再生された受信ディジタルデータとして図示しないデータ処理回路に入力される。

以上述べたようにこの実施形態では、送信側のマッピング回路３４２において、７系列の送信ディジタルデータＤ１〜Ｄ７のうちＱチャネルデータＤ２，Ｄ４，Ｄ６をビット数変換回路１１１ａで３ビットから４ビットに変換する。そして、変換信号検出回路１１１ｂで上記ビット数変換後の送信ディジタルデータから信号点配置の変換対象、つまりマッピング対象となるビットパターンを検出し、この検出されたビットパターンを信号変換回路１１１ｃで所定の変換規則に従ってパターン変換して変調に供するようにしている。

また、受信側のデマッピング回路３４２においては、復調されたディジタルデータから配置を元に戻すべき信号点、つまりデマッピング対象となるビットパターンを変換信号検出回路３４２ａで検出し、この検出したビットパターンを上記マッピング時の変換規則とは逆の変換規則に従って信号変換回路３４２ｂで変換する。そして、この変換された受信ディジタルデータのＱチャネルデータを、ビット数変換回路３４２ｃで４ビットとから３ビットに変換することで、７系列の受信ディジタルデータＤ１〜Ｄ７を再生するようにしている。

したがってこの実施形態によれば、１２８ＱＡＭ方式でありながら、ＩチャネルとＱチャネルとの信号数を等しくすることができ、これにより大容量でかつ伝送品質の良好なディジタルマイクロ波無線伝送を実現することができる。

また、系列数の変換と、変換対象のビットパターンの検出およびその変換を行うことによりマッピングおよびデマッピング処理を実現しているので、マッピングおよびデマッピング回路を汎用ゲートアレイやＰＬＤ等を使用した簡単な回路により構成することが可能となり、この結果メモリによる変換テーブルを用いる従来の回路に比べて回路規模を小型化することができ、さらには変換速度の高速化を図ることができる。

（第２の実施形態）
図７および図８はそれぞれこの発明に係わるマッピング回路およびデマッピング回路の第２の実施形態を示す回路構成図である。

先ずマッピング回路１１１は、ビット数変換回路１１１ａと、変換信号検出回路１１１ｂと、信号変換回路１１１ｃ′とを備えている。
ビット数変換回路１１１ａは、７系列の送信ディジタルデータＤ１〜Ｄ７のうち、３系列からなるＱチャネルデータＤ２，Ｄ４，Ｄ６の最上位データＤ２をインバータＩＮＶを使用して論理反転することにより、上記３系列のＱチャネルデータＤ２，Ｄ４，Ｄ６をＩチャネルと同じ４系列のデータＤ２，Ｄ２／，Ｄ４，Ｄ６に変換する。

信号変換回路１１１ｃ′は、上記ビット数変換回路１１１ａによりビット数変換されて８系列となった送信ディジタルデータをもとに、最上位ビットがＩチャネルから始まる第１のデータ群Ｄ１，Ｄ２，Ｄ３，Ｄ２／，Ｄ５，Ｄ４，Ｄ７，Ｄ６と、最上位ビットがＱチャネルから始まる第２のデータ群Ｄ２，Ｄ１，Ｄ２／，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７とを生成する。そして、このうちの第１のデータ群Ｄ１，Ｄ２，Ｄ３，Ｄ２／，Ｄ５，Ｄ４，Ｄ７，Ｄ６をそのまま選択回路ＳＥＬ１に入力する。一方第２のデータ群Ｄ２，Ｄ１，Ｄ２／，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７は、その中のＩチャネルの上位２ビットＤ１，Ｄ３および最下位ビットＤ７をインバータＩＮＶでそれぞれ論理反転して、選択回路ＳＥＬ１に入力する。

変換信号検出回路１１１ｂは、２個の排他的論理和ゲートとその出力を論理積処理する論理積ゲートとからなり、上記ＩチャネルデータＤ１，Ｄ３，Ｄ５から信号点配置の変換対象を表すビットパターンを検出する。ここで変換対象となる信号点配置は、図５に示すようにＢ１，Ｂ２であるため、変換対象を表すビットパターンは「０００」および「１１１」である。

選択回路ＳＥＬ１は、上記変換信号検出回路１１１ｂにおいて変換対象を表すビットパターンが検出されたときには、上記第２のデータ群Ｄ２，Ｄ１／，Ｄ２／，Ｄ３／，Ｄ４，Ｄ５，Ｄ６，Ｄ７／を選択し、一方上記変換対象を表すビットパターンが検出されていないときには上記第１のデータ群Ｄ１，Ｄ２，Ｄ３，Ｄ２／，Ｄ５，Ｄ４，Ｄ７，Ｄ６を選択する。そして、この選択回路ＳＥＬ１で選択されたデータ群を、送信マッピングデータＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，ＭＩ４，ＭＱ４として変調に供する。

次にデマッピング回路３４２は、変換信号検出回路３４２ａと、信号変換回路３４２ｂ′と、ビット数変換回路３４２ｃとを備えている。
このうち先ず変換信号検出回路３４２ａは、排他的論理和ゲートと、その出力を反転して出力するインバータとからなり、受信データＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，ＭＩ４，ＭＱ４のうちのデータＭＱ１，ＭＱ２から変換対象を表すビットパターンを検出する。ここで変換対象となる信号点配置は、図５に示すようにＢ１′，Ｂ２′であるため、変換対象を表すビットパターンは「００」および「１１」となる。

信号変換回路３４２ｂ′は、上記受信データＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，ＭＩ４，ＭＱ４が、最上位ビットがＩチャネルから始まる第１のデータ群ＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，ＭＩ４，ＭＱ４と、最上位ビットがＱチャネルから始まる第２のデータ群ＭＱ１，ＭＩ１，ＭＱ２，ＭＩ２，ＭＱ３，ＭＩ３，ＭＱ４，ＭＩ４とに分ける。そして、このうちの第１のデータ群ＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，ＭＩ４，ＭＱ４をそのまま選択回路ＳＥＬ２に入力する。一方第２のデータ群ＭＱ１，ＭＩ１，ＭＱ２，ＭＩ２，ＭＱ３，ＭＩ３，ＭＱ４，ＭＩ４は、その中のＭＱ１，ＭＱ２，ＭＱ４をそれぞれインバータＩＮＶで論理反転したのち、選択回路ＳＥＬ２に入力する。

選択回路ＳＥＬ２は、上記変換信号検出回路３４２ａにおいて変換対象を表すビットパターンが検出されたときには、上記第２のデータ群ＭＱ１／，ＭＩ１，ＭＱ２／，ＭＩ２，ＭＱ３，ＭＩ３，ＭＱ４／，ＭＩ４を選択して出力し、一方上記変換対象を表すビットパターンが検出されていないときには上記第１のデータ群ＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，ＭＩ４，ＭＱ４を選択して出力する。

ビット数変換回路３４２ｃは、上記選択回路ＳＥＬ２から出力されたデータ群の上位４ビット目を削除し、残りの７ビットを受信ディジタルデータＤ１〜Ｄ７として図示しないデータ処理回路へ供給する。

次に、以上のように構成された装置の動作を説明する。
送信側の装置では、マッピング回路において、７系列の送信ディジタルデータＤ１〜Ｄ７のうちＱチャネルデータＤ２，Ｄ４，Ｄ６がビット数変換回路１１１ａで先ず３ビットから４ビットに変換される。このビット数変換は、図１０に示すごとくＱチャネルの最上位データを論理反転してこの反転後のデータを上位２ビット目に挿入することにより行われる。そして、このビット数変換されて８系列となった送信ディジタルデータは、変換信号検出回路１１１ｂおよび信号変換回路１１１ｃ′に入力される。

変換信号検出回路１１１ｂでは、上記８系列の送信ディジタルデータのうちＩチャネルデータの上位４ビットを監視することで、信号点配置の変換対象に対応するビットパターンが検出される。すなわち、１２８ＱＡＭ方式の場合、図９に示すように変換対象の信号点配置Ｂ１，Ｂ２に対応するＩチャネルデータは、その上位３ビットが「０００」および「１１１」である。このため、Ｉチャネルデータの上位３ビットが「０００」および「１１１」であるか否かを監視することで、信号点配置の変換対象に対応するビットパターンを検出できる。

信号変換回路１１１ｃ′では、送信ディジタルデータの系列の並べ替えと、３個の論理反転用インバータＩＮＶと、選択回路ＳＥＬ１とにより、上記変換信号検出回路１１１ｂで検出された変換対象のビットパターンが所定の変換規則に従って変換される。すなわち、図９に示すように変換対象の信号点配置Ｂ１，Ｂ２をＢ１′，Ｂ２′に変換するには、図１０に示すようにＩチャネルについてはＱチャネルと同じ値とし、ＱチャネルについてはＩチャネルデータの上位２ビットおよび最下位ビットを反転したものとすればよい。したがって、この変換規則に従って回路を構成すれば、図７に示した信号変換回路１１１ｃ′となり、この回路により変換対象の信号点配置に対応するビットパターンの変換が行われる。すなわち、メモリテーブルを用いることなく、ゲート回路などを使用した簡単な回路構成で信号点変換が実現できる。

そうして信号点変換がなされたマッピングデータＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，ＭＩ４，ＭＱ４は、加算論理回路１１２で位相不確定が除去され、さらにロールオフフィルタ１１３で符号間干渉を低減するためのロールオフ整形が施されたのち、Ｄ／Ａ１２，１３によりアナログ信号に変換される。そして、直交変調回路１６で中間周波の変調波信号に変換されたのち図示しない送信回路から無線送信される。

一方、受信側の装置では、図示しない受信回路から出力された受信中間周波信号が自動利得制御増幅器２１でレベル調整されたのちロールオフフィルタ２２で符号間干渉を低減するためにロールオフ整形が施され、さらに中間周波増幅器２３で増幅されたのち直交復調回路２４に入力されて、ここで直交復調される。そして、その復調信号は中間周波フィルタ２５，２６および中間周波増幅器２７，２８を介してＡ／Ｄ２９，３０に入力されて、ここでディジタル信号に変換される。この復調ディジタルデータは、信号点配置変換回路２３に入力され、ここで先ず差分論理回路３４１で位相の不確定性を除去する演算が行われ、続いてデマッピング回路３４２に入力される。

デマッピング回路３４２では、入力された復調ディジタルデータＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，ＭＩ４，ＭＱ４が変換信号検出回路３４２ａおよび信号変換回路３４２ｂ′に入力される。変換信号検出回路３４２ａでは、上記８系列の復調ディジタルデータのうちＱチャネルデータの上位２ビットＭＱ１，ＭＱ２を監視することで、信号点配置の変換対象に対応するビットパターンが検出される。すなわち、デマッピング対象となる信号点配置Ｂ１′，Ｂ２′に対応するＱチャネルデータは、図９に示すようにその上位２ビットが「００」および「１１」である。このため、Ｑチャネルデータの上位２ビットが「００」および「１１」であるか否かを監視することで、デマッピング対象のビットパターンを検出できる。

信号変換回路３４２ｂ′では、復調ディジタルデータの系列の並べ替えと、３個の論理反転用インバータＩＮＶと、選択回路ＳＥＬ２とにより、上記変換信号検出回路３４２ａで検出されたデマッピング対象のビットパターンが所定の変換規則に従って変換される。すなわち、図９に示すようにデマッピング対象の信号点配置Ｂ１′，Ｂ２′を元の信号点配置Ｂ１，Ｂ２に変換するには、図１０に示すようにＱチャネルについてはＩチャネルと同じ値とし、ＩチャネルについてはＱチャネルデータの上位２ビットおよび最下位ビットを反転したものとすればよい。したがって、この変換規則に従って回路を構成すれば、図８に示した信号変換回路３４２ｂ′となり、この回路により変換対象の信号点配置に対応するビットパターンの変換が行われる。

すなわち、デマッピング回路３４２についても、先に述べたマッピング回路１１１と同様に、メモリテーブルを用いることなくゲート回路等を使用した簡単な回路構成で信号点変換が実現できる。

そして信号変換された８系列の復調ディジタルデータは、ビット数変換回路３４２ｃによりその上位４ビット目が削除されて７系列にされたのち、再生された受信ディジタルデータとして図示しないデータ処理回路に入力される。

以上述べたように第２の実施形態においても、１２８ＱＡＭ方式でありながら、ＩチャネルとＱチャネルとの信号数を等しくすることができ、これにより大容量でかつ伝送品質の良好なディジタルマイクロ波無線伝送を実現することができる。

また、系列数の変換と、変換対象のビットパターンの検出およびその変換を行うことによりマッピングおよびデマッピング処理を実現している。このため、マッピングおよびデマッピング回路を汎用ゲートアレイやＰＬＤ等を使用した簡単な回路により構成することが可能となり、この結果メモリによる変換テーブルを用いる従来の回路に比べて回路規模を小型化することができ、さらには変換速度の高速化を図ることができる。

（第３の実施形態）
上記第１および第２の実施形態にて示したマッピングの仕方は、いずれも自然２進符号配置上での変換と呼ばれるものである。本実施形態では、これとは別種のマッピングの仕方、すなわち回転対称符号配置上にてマッピングを行う場合について説明する。

図１２および図１３はそれぞれこの発明に係わるマッピング回路およびデマッピング回路の第３の実施形態を示す回路構成図である。

先ずマッピング回路１１１は、ビット数変換回路１１１ａ′と、変換信号検出回路１１１ｂ′と、信号変換回路１１１ｃ′′とを備えている。
ビット数変換回路１１１ａ′は、７系列の送信ディジタルデータＤ１〜Ｄ７に、ＴＴＬレベルのＨ（High）なるもう１系列の信号を付加し、８系列のディジタルデータとする。その際、３系列からなるＱチャネルデータＤ２，Ｄ４，Ｄ６のうち中位データＤ４をインバータＩＮＶを使用して論理反転する。

信号変換回路１１１ｃ′′は、上記ビット数変換回路１１１ａ′によりビット数変換されて８系列となった送信ディジタルデータのうち、Ｄ３，Ｈ，Ｄ４／，Ｄ５をもとに、第１のデータ群Ｄ３，Ｈ，Ｄ５，Ｄ４／と、第２のデータ群Ｈ，Ｄ３，Ｄ４／，Ｄ５／とを生成する。ここで、第２のデータ群Ｈ，Ｄ３，Ｄ４／，Ｄ５／を生成する際、もとのＩチャネルの上位３ビットＤ５をインバータＩＮＶにより論理反転する。そして、これらの第１のデータ群Ｄ３，Ｈ，Ｄ５，Ｄ４／と、第２のデータ群Ｈ，Ｄ３，Ｄ４／，Ｄ５／とを選択回路ＳＥＬ３に入力する。

変換信号検出回路１１１ｂ′は、１個のインバータＩＮＶと２個の論理積ゲートとからなり、上記ＩチャネルデータＤ３，Ｄ５およびＨから信号点配置の変換対象を表すビットパターンを検出する。ここでは、（Ｄ３，Ｄ５）＝（０，０）の場合に、変換すべき信号である旨が検出される。

選択回路ＳＥＬ３は、上記変換信号検出回路１１１ｂ′において変換対象を表すビットパターンが検出されたときには、上記第２のデータ群Ｈ，Ｄ３，Ｄ４／，Ｄ５／を選択し、一方上記変換対象を表すビットパターンが検出されていないときには上記第１のデータ群Ｄ３，Ｈ，Ｄ５，Ｄ４／を選択する。そして、この選択回路ＳＥＬ３で選択されたデータ群を、送信マッピングデータＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，ＭＩ４，ＭＱ４として変調に供する。

次にデマッピング回路３４２は、変換信号検出回路３４２ａ′と、信号変換回路３４２ｂ′′と、ビット数変換回路３４２ｃ′とを備えている。
このうち先ず変換信号検出回路３４２ａ′は、２個の論理積ゲートと２個のインバータとからなり、受信データＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，ＭＩ４，ＭＱ４のうちのＭＩ２，ＭＱ２，ＭＱ３から変換対象を表すビットパターンを検出する。

信号変換回路３４２ｂ′′は、上記受信データＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，ＭＩ４，ＭＱ４のうち、ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３を取り込み、最上位ビットがＩチャネルから始まる第１のデータ群ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３と、最上位ビットがＱチャネルから始まる第２のデータ群ＭＱ２，ＭＩ２，ＭＱ３／，ＭＩ３とを生成する。ここで、第２のデータ群ＭＱ２，ＭＩ２，ＭＱ３／，ＭＩ３を生成する際、もとのＱチャネルの上位３ビットＭＱ３をインバータＩＮＶにより論理反転する。そして、これらの第１のデータ群ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３と、第２のデータ群ＭＱ２，ＭＩ２，ＭＱ３／，ＭＩ３とを選択回路ＳＥＬ４に入力する。

選択回路ＳＥＬ４は、上記変換信号検出回路３４２ａ′において変換対象を表すビットパターンが検出されたときには、上記第２のデータ群ＭＱ２，ＭＩ２，ＭＱ３／，ＭＩ３を選択して出力し、一方上記変換対象を表すビットパターンが検出されていないときには上記第１のデータ群ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３を選択して出力する。

ビット数変換回路３４２ｃ′は、上記選択回路ＳＥＬ４から出力されたデータ群の上位２ビット目を削除し、残りの３ビットおよび受信データＭＩ１，ＭＱ１，ＭＩ４，ＭＱ４を受信ディジタルデータＤ１〜Ｄ７として図示しないデータ処理回路へ供給する。

次に、以上のように構成された装置の動作を説明する。
送信側の装置では、マッピング回路において、７系列の送信ディジタルデータＤ１〜Ｄ７のうちＱチャネルデータＤ２，Ｄ４，Ｄ６がビット数変換回路１１１ａ′で先ず３ビットから４ビットに変換される。このビット数変換は、図１４に示すごとくＤ２、Ｄ４の間にＨを挿入し、かつＤ４を論理反転することにより行われる。そして、このビット数変換されて計８系列となった送信ディジタルデータは、変換信号検出回路１１１ｂ′および信号変換回路１１１ｃ′に入力される。

変換信号検出回路１１１ｂ′では、上記８系列の送信ディジタルデータのうちＩチャネルデータＤ３，Ｄ５を監視することで、信号点配置の変換対象に対応するビットパターンが検出される。

図１５、図１６を参照して、本実施形態における変換対称となるビットパターンの検出の仕方を説明する。図１５は、回転対称符号配置上での１２８ＱＡＭ方式における変換対象の信号点配置の例を示す図である。ここでは、規則性を持たせたマッピングを行うため、図１５におけるＢ１〜Ｂ４の各点（図中白丸にて示す）を変換対称とする。

図１６に、２５６ＱＡＭにおける回転対称符号配置を示す。なお煩雑を避けるため、必要最小限の部分のみを示す。回転対称符号配置による信号点の配置は、自然２進符号配置に対してグレイ変換を施して得られた信号点配置のうち、所定位置にある点の位置を置換することで与えられる。図１５との対比において、マッピング時に変換すべき位置にある点は、図中網掛け部分にて示される箇所にある。

この部分に位置する点は、図から明らかなように、いずれも「第２パスが（０１）であり、かつ第３パスが（００）または（０１）である」という特徴を持っている。そこで、ＩチャネルデータＤ３，Ｄ５を監視し、これらが共に０となる場合を検出することで、信号点配置の変換対象に対応するビットパターンを検出できることになる。

信号変換回路１１１ｃ′では、送信ディジタルデータの系列の並べ替えと、論理反転用インバータＩＮＶと、選択回路ＳＥＬ３とにより、上記変換信号検出回路１１１ｂ′で検出された変換対象のビットパターンが所定の変換規則に従って変換される。すなわち、図１５に示すように変換対象の信号点配置Ｂ１，Ｂ２，Ｂ３，Ｂ４をＢ１′，Ｂ２′，Ｂ３′，Ｂ４′に変換するには、図１７に示すようにＩチャネルについては第２、第３パスをＱチャネルと入れ替え、Ｑチャネルについては第２、第３パスをＩチャネルと入れ替え、さらにＱチャネルデータの第３パスを反転したものとすればよい。したがって、この変換規則に従って回路を構成すれば、図１２に示した信号変換回路１１１ｃ′′となり、この回路により変換対象の信号点配置に対応するビットパターンの変換が行われる。これにより、本実施形態においても、メモリテーブルを用いることなく、ゲート回路などを使用した簡単な回路構成で信号点変換が実現できる。

そうして信号点変換がなされたマッピングデータＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，ＭＩ４，ＭＱ４は、加算論理回路１１２で位相不確定が除去され、さらにロールオフフィルタ１１３で符号間干渉を低減するためのロールオフ整形が施されたのち、Ｄ／Ａ１２，１３によりアナログ信号に変換される。そして、直交変調回路１６で中間周波の変調波信号に変換されたのち図示しない送信回路から無線送信される。

一方、受信側の装置では、図示しない受信回路から出力された受信中間周波信号が自動利得制御増幅器２１でレベル調整されたのちロールオフフィルタ２２で符号間干渉を低減するためにロールオフ整形が施され、さらに中間周波増幅器２３で増幅されたのち直交復調回路２４に入力されて、ここで直交復調される。そして、その復調信号は中間周波フィルタ２５，２６および中間周波増幅器２７，２８を介してＡ／Ｄ２９，３０に入力されて、ここでディジタル信号に変換される。この復調ディジタルデータは、信号点配置変換回路２３に入力され、ここで先ず差分論理回路３４１で位相の不確定性を除去する演算が行われ、続いてデマッピング回路３４２に入力される。

デマッピング回路３４２では、入力された復調ディジタルデータＭＩ１，ＭＱ１，ＭＩ２，ＭＱ２，ＭＩ３，ＭＱ３，ＭＩ４，ＭＱ４が変換信号検出回路３４２ａ′および信号変換回路３４２ｂ′′に入力される。変換信号検出回路３４２ａ′では、上記８系列の復調ディジタルデータのうちＭＩ２，ＭＱ２，ＭＱ３を監視することで、信号点配置の変換対象に対応するビットパターンが検出される。すなわち、デマッピング対象となる信号点配置Ｂ１′，Ｂ２′，Ｂ３′，Ｂ４′に対応するデータは、図１７に示すように、Ｉチャネルについてはその上位２ビットが「１」、Ｑチャネルについてはその上位２ビットおよび３ビットが「０１」である。このため、ＭＩ２，ＭＱ２，ＭＱ３が（１０１）であるか否かを監視することで、デマッピング対象のビットパターンを検出できる。

信号変換回路３４２ｂ′′では、復調ディジタルデータの系列の並べ替えと、論理反転用インバータＩＮＶと、選択回路ＳＥＬ４とにより、上記変換信号検出回路３４２ａ′で検出されたデマッピング対象のビットパターンが所定の変換規則に従って変換される。すなわち、図１５に示すようにデマッピング対象の信号点配置Ｂ１′，Ｂ２′，Ｂ３′，Ｂ４′を元の信号点配置Ｂ１，Ｂ２，Ｂ３，Ｂ４に戻すには、図１７に示すようにＱチャネルについては第２、第３パスをＩチャネルと入れ替え、Ｉチャネルについては第２、第３パスをＱチャネルと入れ替え、さらにＩチャネルデータの第３パスを反転したものとすればよい。したがって、この変換規則に従って回路を構成すれば、図１３に示した信号変換回路３４２ｂ′′となり、この回路により変換対象の信号点配置に対応するビットパターンの変換が行われる。これにより、本実施形態においても、メモリテーブルを用いることなく、ゲート回路などを使用した簡単な回路構成で信号点変換が実現できる。

すなわち、デマッピング回路３４２についても、先に述べたマッピング回路１１１と同様に、メモリテーブルを用いることなくゲート回路等を使用した簡単な回路構成で信号点変換が実現できる。

そして信号変換された８系列の復調ディジタルデータは、ビット数変換回路３４２ｃによりその上位４ビット目が削除されて７系列にされたのち、再生された受信ディジタルデータとして図示しないデータ処理回路に入力される。

以上述べたように第３の実施形態においても、１２８ＱＡＭ方式でありながら、ＩチャネルとＱチャネルとの信号数を等しくすることができ、これにより大容量でかつ伝送品質の良好なディジタルマイクロ波無線伝送を実現することができる。

また、系列数の変換と、変換対象のビットパターンの検出およびその変換を行うことによりマッピングおよびデマッピング処理を実現している。このため、マッピングおよびデマッピング回路を汎用ゲートアレイやＰＬＤ等を使用した簡単な回路により構成することが可能となり、この結果メモリによる変換テーブルを用いる従来の回路に比べて回路規模を小型化することができ、さらには変換速度の高速化を図ることができる。

さらには、マッピング、デマッピングを回転対称符号配置上にて行うことならではの利点として、回路構成をさらに簡易化できるようになることが挙げられる。すなわち上記したように、２^ｍ（ｍ＝３、５、７・・・）値ＱＡＭ方式の変復調方式では、同期検波復調において生じる４通りの引き込み位相によらずデータを正しく再生するために、マッピング、デマッピングおよび和分、差分演算（差動論理演算）を行う。

差動論理演算を行う際には、通常、ビット誤り時における他系列への波及が最も少ない回転対称配置符号が用いられる。ところが、変復調回路で使用されるディジタル／アナログ変換器およびアナログ／ディジタル変換器は、通常、自然２進符号にて処理を行うため、差動論理演算後に自然２進配置に変換する必要がある。

このため、マッピング、デマッピングを自然２進符号配置上にて行う従来方式では、図１８（ｂ）に示すように、送信側では、自然２進符号配置上（Ｎａｔｕｒａｌ）でのマッピング→自然２進符号配置からグレイ（Ｇｒｅｙ）符号配置への変換→グレイ符号配置から回転対称符号配置（Ｑ．Ｓ．（Quadrant Symmetric ：回転対称））への変換→和分演算→回転対称符号配置からグレイ符号配置への変換→グレイ符号配置から自然２進符号配置への変換といった段階を経た上で、Ｄ／Ａ変換および変調処理を行うことになる。また受信側では、復調からＡ／Ｄ変換処理を経たのち、グレイ符号配置から自然２進符号配置への変換→自然２進符号配置から回転対称符号配置への変換→差分演算→回転対称符号配置からグレイ符号配置への変換→グレイ符号配置から自然２進符号配置への変換→自然２進符号配置上（Ｎａｔｕｒａｌ）でのデマッピングといった段階を踏むことになる。

一方、本実施形態による構成では、図１８（ａ）に示すように、送信側ではマッピング直後に和分演算処理を施すことが可能となる。また受信側においても、差分演算処理の直後にデマッピングを行うことが可能となる。これは、マッピング、デマッピング処理を回転対称符号配置上にて行っていることによるもので、これにより回路規模を小さくでき、ひいては装置のさらなる簡略化、小型化、軽量化に寄与できる。

（第４の実施形態）
上記第１〜第３の実施形態では、固定ビットレート（従って固定的な伝送容量）にて行われる通信を想定していた。本実施形態では、ユーザの希望に応じて伝送容量を自在に変化させられるようにした例を説明する。

図１９はこの実施形態における直交振幅復調回路の構成を示す回路ブロック図である。同図における直交振幅復調回路は図２に示す直交振幅復調回路とほぼ同様の構成をしているが、制御回路（ＣＯＮＴ）およびデマッピング回路において異なっており、区別のために制御回路に３７、デマッピング回路に３６１、信号点配置変換回路に３６なる符号をそれぞれ付して説明する。なお、図１９におけるループフィルタ３３２、３３３（ループフィルタ３３１は図２の符号３３と同じもの）、インタフェース部（Ｉ／Ｆ）４０、操作部５０およびこれらに係わる制御信号線は図２に示されていないが、いずれも既存であり、本実施形態において新規に付加されたものではない。

デマッピング回路３６１は、与えられる制御信号に応じて、そのデマッピング機能のオン／オフを切り替えることが可能なものである。すなわち、デマッピング機能がオフされた場合には、与えられたデータ信号をそのまま透過的に出力する。

操作部５０は、操作者（ユーザ）の操作に応じ、インタフェース部４０を介して制御回路３７への指示や、デマッピング回路への制御信号（すなわち、デマッピング機能のオン／オフを切り替えるための信号）を与える。さらに、伝送レートに応じてデータの取得位置を切り替えるための制御信号も与える。

ところで、制御回路３７は次のように構成される。図２０はその主要部構成を示すブロック図である。すなわち制御回路３７は、インバータ（ＩＮＶ）３７１と、排他的論理和ゲート（ＥＸ−ＯＲ）３７２と、セレクタ（ＳＥＬ）３７４、３７５とを備えている。

すなわち、図１９のアナログ／ディジタル変換器２９、３０からそれぞれ出力された各々８系列のＩチャネル、Ｑチャネルデータは、差分論理回路（ＤＩＦＦＬＯＧ）３４１に与えられると共に、その手前で分岐されて制御回路３７に導かれる。

制御回路３７に与えられたＩチャネル、Ｑチャネルデータは、共にインバータ３７１と排他的論理和ゲート３７２とに与えられる。インバータ３７１では、これらの計１６系列のＩチャネル、Ｑチャネルデータが論理反転され、セレクタ３７４に送出される。

一方、排他的論理和ゲート３７２に与えられたＩチャネル、Ｑチャネルデータは、それぞれのチャネルのＭＳＢ（Ｍost Significant Bit）すなわちＤ１と、それ以下のビット（Ｄ２〜Ｄ８）との排他的論理和演算を施され（従って各チャネルごとに７個、計１４個の演算結果が出力される）、その結果がセレクタ３７５に送出される。

セレクタ３７４、３７５は、与えられたデータのうち、指定されたビットレート（すなわち２ｍ値ＱＡＭ変調方式におけるｍの値）に応じた位置にあるデータを各チャネルごとに選択的に出力し、アナログ／ディジタル変換器２９、３０におけるオフセット制御および自動利得制御増幅器２１によるＡＧＣ（Autoｍatic Gain Control）制御に供する。

次に、以上のように構成された装置の動作を説明する。なお、この装置は、本来２５６ＱＡＭ変調方式による受信能力を備えたものとし、この中で、ユーザの要求に応じて変調方式の切り替え（例えば４ＱＰＳＫ、１６、６４、１２８ＱＡＭなど）を行うものとする。
受信側の装置において、Ａ／Ｄ２９、３０から出力される復調ディジタルデータは、信号点配置変換回路３６の差分論理回路３４１および制御回路３７に与えられる。差分論理回路３４１では、上記復調ディジタルデータの位相の不確定性を除去する演算が行われ、続いてデマッピング回路３６１を介して受信ディジタルデータＤ１〜Ｄ８が出力される。

一方、制御部３７では、アナログ／ディジタル変換器２９、３０におけるデータ識別の際のオフセット量の調節、および自動利得制御増幅器２１によるＡＧＣの利得の調節を行うための処理が行われる。

まず、図２１、図２２を参照してオフセット制御に関する説明を行う。なおここでは、変調方式として６４ＱＡＭ、１６ＱＡＭ、４ＱＰＳＫをとりあげ、これらの方式を切り替える場合を想定した説明を行う。

図２１に、６４ＱＡＭにおける自然２進符号配置での信号点配置図を示す。図２１において、１６ＱＡＭ方式における識別ポイント（ＬＳＢ：Least Significant Bit ）は、図中×印で示す１６個の位置に対応する。図中◇印にて示す位置は、４ＱＰＳＫ方式における識別ポイントに対応し、一般にＭＳＢと称される。また、図中黒丸印で示す位置は６４ＱＡＭ方式における識別ポイントに対応するもので、この点は（１６ＱＡＭに対する誤差信号）と称される。

図２２に、１６ＱＡＭ方式でのＩチャネルに係わる識別ポイントを示す。オフセット制御とは、各識別ポイントの位置をシフトして、最適位置にアジャストすることである。１６ＱＡＭの場合、第１、第２パスのデータＤ１、Ｄ２までが主信号と称され、その下位ビットＤ３が誤差信号と呼ばれる。本実施形態では、１６ＱＡＭの場合、誤差信号Ｄ３を論理反転する。

図２１において、オフセット制御とはデータ識別を行う際の誤差範囲の中心に識別ポイントを位置させることと捉えられる。例えば、図中右下の×印（１１００に対応）に着目すると、図中Ａ，Ｂ，Ｃ，Ｄよりなる第１の網掛け部分を、その誤差範囲として利用することができる。

例えば上記点（１１００）に対応する識別ポイントが図中Ａ、Ｂに偏った場合、６４ＱＡＭによる出力データが（ｘｘｘｘｘ１）に偏ることになる（ｘｘｘｘｘは１０１００に対応）。つまりＱチャネルの第３パスデータＤ３が１に偏ることになる。逆に、点（１１００）に対応する識別ポイントが図中Ｃ、Ｄに偏った場合、Ｑチャネルの第３パスデータＤ３が０に偏ることになる。
同様に、識別ポイントが図中Ａ、Ｃに偏った場合はＩチャネルのＤ３が０に、Ｂ、Ｄに偏った場合はＩチャネルのＤ３が１にそれぞれ偏ることになる。

そこで、このことを利用して、０または１への偏りを無くすべく（換言すれば０と１の数の比率（マーク率）を０．５とするべく）負のフィードバックをかけることで、識別ポイントを丁度良い位置にアジャストすることが可能となる。すなわち、１６ＱＡＭの場合、誤差信号としてのＤ３データを論理反転し（インバータ３７１による）、これをループフィルタ３３３により平均化してオフセット制御に供することで、アナログ／ディジタル変換器２９、３０のオフセット制御を自動的に行うことが可能となる。

次に、図２１、図２３を参照してＡＧＣ制御に関する説明を行う。
図２１において、ＡＧＣ制御とは、Ｉ軸、Ｑ軸の交点からの受信信号の距離を最適な長さに制御することと捉えることができる。例えば６４ＱＡＭ方式においては、アナログ／ディジタル変換器２９、３０の識別ポイントは図中黒丸印である。

いま仮に、６４ＱＡＭ方式にて受信を行っていたところ、１６ＱＡＭ方式にて送出された無線電波を受信する必要が生じたとする。そうすると、この無線電波に対してＡＧＣ制御を行い、受信信号の位置を×印に合わせ込む必要がある。

そこで本実施形態では、排他的論理和回路３７２を設け、受信信号のＭＳＢと、変調方式に応じた誤差信号とのＥＸ−ＯＲを取り、これを利用してＡＧＣ制御に供するようにしている。

例えば、上記１６ＱＡＭによる無線電波に対する受信利得が最適値よりも低い状態を考える。この場合、第１パスが（１１）の領域においては、受信信号は図中△印で示すようにシフトしている（他の領域においても同様）。ここで例えば点（ｐ）に注目すると、その６４ＱＡＭによる出力データが（１１１１００）に偏ることになる。すなわち誤差信号が（００）に偏る。そこで、ＭＳＢ（１１）と誤差信号（００）とのＥＸ−ＯＲを取ると、その結果が１に偏ることになる。逆に、受信利得が高すぎる場合には、ＥＸ−ＯＲ出力は０に偏ることになる。

そこで、このことを利用して、ＥＸ−ＯＲ出力の０または１への偏りを無くすべくフィードバックをかけることで、受信利得を丁度良い値にセットすることが可能となる。すなわち、１６ＱＡＭの場合、ＭＳＢとしてのＤ１データと、誤差信号としてのＤ３データとの排他的論理和を取り（排他的論理和ゲート３７２による）、これをループフィルタ３３２により平均化してＡＧＣ制御に供することで、自動利得制御増幅器２１のＡＧＣ制御を自動的に行うことが可能となる。

なお、オフセット制御、ＡＧＣ制御共に、受信ビットレートに応じていずれの反転結果およびＥＸ−ＯＲの結果を選択するかは、セレクタ３７４、３７５により決定する。図２０において、各セレクタにはＱＡＭ ＤＡＴＡ Ａ、Ｂなる制御信号が与えられているが、これによりセレクタ３７４、３７５を切り替えるようにする。すなわち、これらの制御信号が、操作部５０を介してユーザの意志により与えられる制御信号である。
また、誤差信号以下のビットは、受信復調の際に必要ないので、それ以下のビットを切り捨てるようにする。

このように本実施形態では、制御部３７にインバータ（ＩＮＶ）３７１と、排他的論理和ゲート（ＥＸ−ＯＲ）３７２と、セレクタ（ＳＥＬ）３７４、３７５とを設けている。アナログ／ディジタル変換器２９、３０からの各々８系列のＩチャネル、Ｑチャネルデータをそれぞれインバータ（ＩＮＶ）３７１と、排他的論理和ゲート（ＥＸ−ＯＲ）３７２とに与える。そして、受信ビットレートに応じて、誤差信号の反転を平均化してこれを増幅器２７、２８に与えることで、アナログ／ディジタル変換器２９、３０のオフセット制御を行う。また、ＭＳＢと誤差信号との排他的論理和を平均化してこれを自動利得制御増幅器２１に与えることで、アナログ／ディジタル変換器２９、３０のＡＧＣ制御を行うようにしている。

このようにしたので、例えばユニット交換などを行うこと無しに、ユーザの要望により直交変調方式の変更、伝送容量の変更を手軽に行うことが可能となる。なお、３２ＱＡＭや１２８ＱＡＭなどの変調方式においても、同様の考え方により伝送容量の変更が可能であり、その際にはデマッピング回路３６１の機能をオンすれば良い。

（第５の実施形態）
次に、本発明の第５の実施形態を、図１９および図２４〜図２８を参照して説明する。ここでは、Ａ／Ｄコンバータ（図１９の符号２９、３０）に対するオフセット制御方式の改良に関する実施の形態を説明する。これに先立ち、ＤＲＥ（Decision Range Expanded）法と呼ばれるデータ識別の一手法を説明しておく。

図２４は、１２８ＱＡＭ（２^７値ＱＡＭ）方式の信号に対するＡ／Ｄコンバータ（一般のため符号は付さない）の識別の仕方を示す図である。同図中、黒丸で示す復調ベースバンド信号は、通常時にはＡ／Ｄコンバータの識別領域内に収まり、正しい値のデータに識別される。一方、フェージングなどにより波形歪みが生じた場合には、特に端に位置する信号がＡ／Ｄコンバータの識別領域を越えてしまう（オーバーフロー）ことがあり、正確な受信復調を行えなくなってしまう。

これを避けるため、従来からＤＲＥ法が適用されている。図２５は、１２８ＱＡＭ方式の信号に対する、ＤＲＥ法を適用した際のＡ／Ｄコンバータの識別の仕方を示す図である。すなわちＤＲＥ法とは、Ａ／Ｄコンバータ入力信号の振幅を整数分の一にし、これにより見かけ上のＡ／Ｄコンバータの識別範囲を拡大するものである。図２５では、Ａ／Ｄコンバータ入力信号の振幅を１／２（ＤＲＥ１／２と称される）としたものを表している。Ａ／Ｄコンバータ入力信号の振幅を１／２にすることにより、再生信号は第２パス以下が１ビット分だけ下位ビット側にシフトすることになる。

ところで、Ａ／Ｄコンバータのオフセット調整が必要であることは、この実施形態においても同様である。従来は、Ａ／Ｄコンバータ出力のビットレートに応じた誤差信号を反転し、これを積分した信号をもとに誤差信号のマーク率が０．５になるようにフイードバック制御をかけるようにしていた。また、ＤＲＥ１／２では、Ａ／Ｄコンバータの入力信号の振幅が１／２であるため、復調ベースバンド信号の集束点が存在してはならない領域（図２５中矢印にて示す領域：便宜上、禁止領域と称する）がある。この領域に集束点が入り込んだ際には、オフセット電圧を逆方向に制御することで対処している。

しかしながらこのやり方では、特に多値ＱＡＭ方式の場合、禁止領域にて信号が検出されオフセット電圧を逆方向に制御したとしても、信号点（集束点）の数が多いことから積分後の値の変化が少なく、正しいオフセット位置に戻す事ができない場合がある。このような事情から、例えば電源投入直後にオフセット電圧が不安定であった場合、復調ベースバンド信号のオフセット電圧が位置で安定せず、誤ったオフセットで安定してしまう虞がある（疑似安定）という不具合が有った。図２６に、オフセット位置が正側に擬似安定している様子を示す。

そこで本実施形態では、図２７に示すオフセット制御回路を開示する。このオフセット制御回路は、図１９の直交振幅復調回路における制御回路（ＣＯＮＴ）３７に設けられ、オフセット回路３７５と、識別領域検出回路３７６と、クロック（ＣＬＫ）禁止時間制御回路３７７と、クロック（ＣＬＫ）禁止回路３７８と、フリップ・フロップ（Ｆ・Ｆ）３７９とを備えている。

図２７において、識別領域検出回路３７６は、図２５の禁止領域を監視してこの領域内での信号の有無を検出する。この禁止領域内で信号が検出されると、識別領域検出回路３７６はその旨を示すパルスをＣＬＫ禁止時間制御回路３７７に送出する。またこのとき、オフセット回路３７５により正しい方向へのオフセット制御信号が送出される。このオフセット制御信号は、フリップ・フロップ（Ｆ・Ｆ）３７９にてラッチされたうえでループフィルタ３３３に与えられ、Ａ／Ｄコンバータ２９、３０のオフセット制御に供される。

ＣＬＫ禁止時間制御回路３７７では、識別領域検出回路３７６から上記パルスが与えられてから、所定の時間Ｔだけクロック禁止信号を出力する。すなわち‘Ｈ’がアクティブであるならば、‘Ｌ’を出力する。このクロック禁止信号はＣＬＫ禁止回路３７８に与えられ、クロック再生回路３１から与えられるクロック信号との論理積（ＡＮＤ）が取られる。そして、クロック禁止信号とクロック信号とのＡＮＤがフリップ・フロップ（Ｆ・Ｆ）３７９に与えられ、この信号に応じて上記オフセット制御信号がラッチされることになる。

このように構成することで、フリップ・フロップ（Ｆ・Ｆ）３７９へのクロック信号の供給が、ＣＬＫ禁止時間制御回路３７７にて設定されたクロック禁止時間Ｔのあいだだけ停止されることになる。よって、この時間Ｔだけオフセット制御信号が保持され、オフセット制御が連続的に加えられることになる。これによりオフセット制御量を大きくでき、擬似安定を避けて正しいオフセット電圧で安定させることが可能となる。

図２８を参照して、このことをさらに詳しく説明する。オフセット回路３７５によりＬＳＢの誤差信号が反転され、例えば１２８ＱＡＭ方式では図２８の識別領域内に示す論理演算結果が出力される。

ここで、図２８の太枠で示す禁止領域に信号が存在する場合、識別領域検出回路３７６からは‘Ｈ’レベルのパルスが出力される。このパルスを受けたＣＬＫ禁止時間制御回路３７７は、例えば１６クロックに相当する時間Ｔのあいだだけ、クロック禁止回路３７８に対して禁止信号（‘Ｌ’レベルの信号）を与える。これにより、Ｔの期間だけ、フリップ・フロップ（Ｆ・Ｆ）３７９ヘのクロック供給が停止される。

このようにすることで、図２８の領域（１）で信号が検出された場合、ループフィルタ３３３を介してＡ／Ｄコンバータ２９、３０に与えられるオフセット制御信号は強制的に０にラッチされ、これが数クロック（例えば１６クロック）分保持される。同様に領域（２）で信号が検出されると、オフセット制御信号は強制的に１にラッチされ、これが数クロック分保持される。

したがって、存在すべきでない領域に信号が検出された際には、オフセット制御信号が長時間に渡り（あるいは必要な時間だけ）保持される。これにより擬似引き込み時のオフセット制御量が増加し、擬似安定状態を発生させること無く、受信信号を正しい状態に引き込むことが可能になる。

このように本実施の形態では、識別領域検出回路３７６によりＡ／Ｄコンバータ２９、３０の識別領域外（禁止領域）での信号の有無を検出し、禁止領域に信号有りの場合に、クロック禁止時間制御回路３７７にクロック禁止信号を出力させる。このクロック禁止信号を、クロック信号とともにクロック禁止回路３７８に与えて論理積をとり、所定時間だけクロックの供給を停止させる。そして、オフセット回路３７５からのオフセット制御信号をクロック禁止回路３７８を介したクロック信号によりラッチして、ループフィルタ３３３を介してＡ／Ｄコンバータ２９、３０に与えるようにしている。

このようにしたので、ＤＲＥ法を用いることによるオフセット制御量の減少が帳消しになるのみならず、クロック禁止期間Ｔの取り方によってはむしろオフセット制御量を大きくすることが可能となる。したがって、Ａ／Ｄコンバータにおいてデータの識別を行う際のオフセット位置が、誤った位置（電圧）で安定してしまうことを防止することが可能となり、擬似安定を防ぎ、常に正しい受信復調を行うことが可能となる。すなわち、温度による電圧変動等の外的影響や、電源投入時、受信信号入力開始時の引き込み過程によらず、正確なオフセットで同期させる事が可能な無線通信装置を提供する事が可能となる。

（その他の実施形態）
なお、この発明は上記各実施形態に限定されるものではない。例えば、上記第１および第２の実施形態ではマッピング回路およびデマッピング回路をともにゲート回路を使用して構成したが、図６および図１０に示した変換前後のデータをメモりテーブルに記憶しておき、このメモリテーブルに対し変換前のデータをアドレスとして与えることで、当該メモりテーブルから対応する変換後のデータを読み出すように構成することで、マッピングおよびデマッピングを行うように構成してもよい。

また上記第４実施形態において、図２０におけるインバータ（ＩＮＶ）３７１の位置はこれに限らず、例えばセレクタ３７４から出力される信号を反転するようにしても良い。また、セレクタ３７４、３７５についてもこの位置に限らない。排他的論理和ゲート３７２の形式や入力端子の数などに応じて、適宜その位置と選択の仕方を変えれば良い。

また、マッピング回路およびデマッピング回路のビット数変換回路、変換信号検出回路および信号変換回路の回路構成等についても、この発明の要旨を逸脱しない範囲で種々変形して実施できる。

この発明に係わる直交振幅変調回路の第１の実施形態を示す回路ブロック図。 この発明に係わる直交振幅復調回路の第１の実施形態を示す回路ブロック図。 図１に示した直交振幅変調回路におけるマッピング回路の回路構成図。 図２に示した直交振幅復調回路におけるデマッピング回路の回路構成図。 図３および図４に示すマッピング回路およびデマッピング回路による信号点配置変換動作を説明するための図。 図３および図４に示すマッピング回路およびデマッピング回路による信号点配置変換動作の変換規則を示す図。 この発明に係わるマッピング回路の第２の実施形態を示す回路構成図。 この発明に係わるデマッピング回路の第２の実施形態を示す回路構成図。 図７および図８に示すマッピング回路およびデマッピング回路による信号点配置変換動作を説明するための図。 図７および図８に示すマッピング回路およびデマッピング回路による信号点配置変換動作の変換規則を示す図。 ２^2ｍ（ｍ＝１，２，３，…）ＱＡＭ方式の振幅変動幅を説明するための図。 この発明に係わるマッピング回路の第３の実施形態を示す回路構成図。 この発明に係わるデマッピング回路の第３の実施形態を示す回路構成図。 この発明の第３の実施形態におけるビット数変換の仕方を説明するための図。 図１２および図１３に示すマッピング回路およびデマッピング回路による信号点配置変換動作を説明するための図。 ２５６ＱＡＭにおける回転対称符号配置を示す図。 図１２および図１３に示すマッピング回路およびデマッピング回路による信号点配置変換動作の変換規則を示す図。 この発明の第３の実施形態に係わる変調および復調の仕方を、従来方式との比較において示した系統図。 この発明の第４の実施形態に係わる直交振幅復調回路の構成を示す回路ブロック図。 図１９の制御回路３７の主要部構成を示すブロック図。 ６４ＱＡＭにおける自然２進符号配置での信号点配置図を示す図。 １６ＱＡＭ方式でのＩチャネルに係わる識別ポイントを示す図。 １６ＱＡＭ方式でのＩチャネルに係わるＡＧＣ制御の仕方を説明するための図。 １２８ＱＡＭ方式の信号に対するＡ／Ｄコンバータの識別の仕方を示す図。 １２８ＱＡＭ方式の信号に対する、ＤＲＥ法を適用した際のＡ／Ｄコンバータの識別の仕方を示す図。 オフセット位置が正側に擬似安定している様子を示す図。 本発明の第５の実施形態に係わるオフセット制御回路の構成を示すブロック図。 本発明の第５の実施形態におけるオフセット制御の原理を説明するための図。

符号の説明

１１…信号点配置変換回路、１２，１３…ディジタル／アナログ変換回路（Ｄ／Ａ）、１４，１５…低域通過フィルタ、１６…直交変調回路、１７…中間周波フィルタ、１８…中間周波増幅器、１９…局部発振器、１１１…マッピング回路、１１２…加算論理回路（ＳＵＭＬＯＧ）、１１３，１１４…ロールオフフイルタ、２１…自動利得制御増幅器、２２…ロールオフフィルタ、２３…受信中間周波増幅器、２４…直交復調回路、２５，２６…低域通過フィルタ、２７，２８…増幅器、２９，３０…アナログ／ディジタル変換器（Ａ／Ｄ）、３１…クロック再生回路、３２…制御回路（ＣＯＮＴ）、３３、３３１、３３２、３３３…ループフィルタ、３４…信号点配置変換回路、３７…制御回路（ＣＯＮＴ）、３７１…インバータ（ＩＮＶ）、３７２…排他的論理和ゲート（ＥＸ−ＯＲ）、３７４、３７５…セレクタ（ＳＥＬ）、４０…インタフェース部（Ｉ／Ｆ）、５０…操作部、３４１…差分論理回路（ＤＩＦＦＬＯＧ）、３４２…デマッピング回路、１１１ａ，１１１ａ′，３４２ｃ，３４２ｃ′…ビット数変換回路、１１１ｂ，１１１ｂ′，３４２ａ，３４２ａ′…変換信号検出回路、１１１ｃ，３４２ｂ，１１１ｃ′，１１１ｃ′′，３４２ｂ′，３４２ｂ′′…信号変換回路、３７５…オフセット回路、３７６…識別領域検出回路、３７７…クロック（ＣＬＫ）禁止時間制御回路、３７８…クロック（ＣＬＫ）禁止回路、３７９…フリップ・フロップ

Claims (4)

1. 第１の変調多値数を有する多値直交振幅変調方式にて変調された信号を受信する能力を有した受信手段と、
   前記受信手段からのアナログの受信信号を、複数の系列のディジタル信号に変換するアナログ／ディジタル変換手段と、
   復調すべき多値直交振幅変調信号に対応する第２の変調多値数（前記第１の変調多値数以下の自然数）を指定するための指定手段と、
   前記復調すべき多値直交振幅変調信号における最低次の系列に位置する系列のディジタル信号と、それ以外の系列に位置するディジタル信号のそれぞれとの排他的論理和を各系列につき演算する排他的論理和手段と、
   この排他的論理和手段から送出される演算結果のうち、前記復調すべき多値直交振幅変調信号における主信号の次に高次の系列に位置する系列に対応する演算結果を、前記指定手段により指定された前記第２の変調多値数に基づき選択して出力する選択手段と、
   この選択手段からの信号が与えられ、この信号を積分して前記アナログ／ディジタル変換手段のＡＧＣ（Automatic Gain Control）制御に供するループフィルタとを具備することを特徴とする無線通信装置。
2. 第１の変調多値数を有する多値直交振幅変調方式にて変調された信号を受信する能力を有した受信手段と、復調すべき多値直交振幅変調信号に対応する第２の変調多値数（前記第１の変調多値数以下の自然数）を指定するための指定手段とを備える無線通信装置で使用される直交振幅復調回路であって、
   前記受信手段からのアナログの受信信号を、複数の系列のディジタル信号に変換するアナログ／ディジタル変換手段と、
   前記復調すべき多値直交振幅変調信号における最低次の系列に位置する系列のディジタル信号と、それ以外の系列に位置するディジタル信号のそれぞれとの排他的論理和を各系列につき演算する排他的論理和手段と、
   この排他的論理和手段から送出される演算結果のうち、前記復調すべき多値直交振幅変調信号における主信号の次に高次の系列に位置する系列に対応する演算結果を、前記指定手段により指定された前記第２の変調多値数に基づき選択して出力する選択手段と、
   この選択手段からの信号が与えられ、この信号を積分して前記アナログ／ディジタル変換手段のＡＧＣ（Automatic Gain Control）制御に供するループフィルタとを具備することを特徴とする直交振幅復調回路。
3. 第１の変調多値数を有する多値直交振幅変調方式にて変調された信号を受信する能力を有した受信手段と、
   前記受信手段からのアナログの受信信号を、複数の系列のディジタル信号に変換するアナログ／ディジタル変換手段と、
   復調すべき多値直交振幅変調信号に対応する第２の変調多値数（前記第１の変調多値数以下の自然数）を指定するための指定手段と、
   前記復調すべき多値直交振幅変調信号における最低次の系列に位置する系列のディジタル信号と、当該復調すべき多値直交振幅変調信号における主信号の次に高次の系列に位置する系列のディジタル信号とを、前記指定手段により指定された前記第２の変調多値数に基づき選択して出力する選択手段と、
   この選択手段により選択された各系列に位置するディジタル信号の相互の排他的論理和を演算する排他的論理和手段と、
   この排他的論理和手段からの信号が与えられ、この信号を積分して前記アナログ／ディジタル変換手段のＡＧＣ（Automatic Gain Control）制御に供するループフィルタとを具備することを特徴とする無線通信装置。
4. 第１の変調多値数を有する多値直交振幅変調方式にて変調された信号を受信する能力を有した受信手段と、復調すべき多値直交振幅変調信号に対応する第２の変調多値数（前記第１の変調多値数以下の自然数）を指定するための指定手段とを備える無線通信装置で使用される直交振幅復調回路であって、
   前記受信手段からのアナログの受信信号を、複数の系列のディジタル信号に変換するアナログ／ディジタル変換手段と、
   復調すべき多値直交振幅変調信号に対応する第２の変調多値数（前記第１の変調多値数以下の自然数）を指定するための指定手段と、
   前記復調すべき多値直交振幅変調信号における最低次の系列に位置する系列のディジタル信号と、当該復調すべき多値直交振幅変調信号における主信号の次に高次の系列に位置する系列のディジタル信号とを、前記指定手段により指定された前記第２の変調多値数に基づき選択して出力する選択手段と、
   この選択手段により選択された各系列に位置するディジタル信号の相互の排他的論理和を演算する排他的論理和手段と、
   この排他的論理和手段からの信号が与えられ、この信号を積分して前記アナログ／ディジタル変換手段のＡＧＣ（Automatic Gain Control）制御に供するループフィルタとを具備することを特徴とする直交振幅復調回路。

Images