JP3610356B2 - 無線通信装置とその直交振幅復調回路 - Google Patents
無線通信装置とその直交振幅復調回路 Download PDFInfo
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Description
【発明の属する技術分野】
この発明は、例えば2m(mは2以上の自然数またはm=3,5,7…)値直交振幅変調方式を採用した無線通信装置に設けられる直交振幅復調回路の改良に関する。
【0002】
【従来の技術】
近年、通信ニーズの増大や通信技術の発展に伴い種々の通信システムが開発されており、その中にディジタルマイクロ波無線通信システムがある。この種のシステムは、例えばマイクロ波からなる搬送波を多値直交振幅変調(多値QAM:Quadrature Amplitude Modulation )方式を用いて変調することでディジタルデータを無線伝送するもので、アナログ無線伝送システムや有線ディジタル伝送システムに比べて、安価にして高品質のデータ伝送が可能である。
【0003】
直交振幅変調方式を採用したディジタルマイクロ波無線通信システムでは、
従来より22 m(m=1,2,3,…)値QAM信号の変復調方式が用いられており、その中で現在ではIチャネルとQチャネルの信号数を等しくした16QAM方式や64QAM方式が実用化されている。また、近年の通信ニーズの増大により、さらに伝送レートの高い多値QAM方式についても実用化のための検討が行われている。
【0004】
ところで、多値QAM方式の変復調方式では、IチャネルおよびQチャネルの2系列の信号を互いに直交させてベクトル合成を行う。このため、受信側で引き込む位相状態により信号点配置が変化してしまうことを防ぐため、IチャネルとQチャネルの信号数を等しくした22 m(m=1,2,3,…)値つまり、4値、16値、256値…をとる多値QAM方式を採用することになる。
【0005】
しかしながら、従来の22 m(m=1,2,3,…)値QAM方式の変復調方式では、mの値を1増やすことで伝送容量は増加してゆくが、例えば図11に示すように振幅の変動幅が増加するため送信部等に用いられる高周波電力増幅器等には直線性の高いものを用いる必要が生じ、さらに無線伝送における伝送品質の問題等、技術的に解決しなければならない問題が多数発生するため、簡単には伝送容量を増やすことができなかった。
【0006】
【発明が解決しようとする課題】
このように、多値QAM方式を用いたディジタルマイクロ波無線通信システムでは、伝送容量の不足が問題となったときに、伝送容量を増やそうとすると、信号点配置が4倍の多値QAM方式を用いることにより、無線伝送における伝送品質の問題が発生して、実現が困難となってくる。
【0007】
この発明は、上記事情に着目してなされたもので、その目的とするところは、高周波電力増幅器等の直線性の影響を受け難くして、従来の装置より伝送容量を増加させるために、温度による電圧変動等の外的影響や、電源投入時、受信信号入力開始時の引き込み過程によらず、正確なオフセットで同期させることのできる無線通信装置とその直交振幅変復調回路を提供することにある。
【0016】
【課題を解決するための手段】
上記目的を達成するために本発明は、第1の変調多値数を有する多値直交振幅変調方式にて変調された信号を受信する能力を有した受信手段と、DRE( Decision Range Expanded )法に対応するものであって、前記受信手段からのアナログの受信信号を複数の系列のディジタル信号に変換するアナログ/ディジタル変換手段と、復調すべき多値直交振幅変調信号に対応する第2の変調多値数(前記第1の変調多値数以下の自然数)を指定するための指定手段と、前記複数の系列のディジタル信号をそれぞれ論理反転する反転手段と、この反転手段から送出されるそれぞれ反転された前記複数の系列のディジタル信号のうち前記復調すべき多値直交振幅変調信号における主信号の次に高次の系列に位置する系列のディジタル信号を、前記指定手段により指定された前記第2の変調多値数に基づき選択して出力する選択手段と、この選択手段からのディジタル信号が入力され、このディジタル信号のマーク率を平均化すべく前記アナログ/ディジタル変換手段のオフセット位置をフィードバック制御するループフィルタと、前記アナログ/ディジタル変換手段における識別領域外に、前記受信手段からのアナログの受信信号が存在するか否かを検出する検出手段と、この検出手段により前記受信手段からのアナログの受信信号が前記識別領域外に存在する旨が検出された場合に、前記ループフィルタの入力を所定時間所定の値にホールドするホールド手段とを具備することを特徴とする。
【0017】
このように、前記復調すべき多値直交振幅変調信号における主信号の次に高次の系列に位置する系列のディジタル信号(誤差信号と称される)を反転し、
これをループフィルタを介してアナログ/ディジタル変換手段に与えることで、そのオフセット位置調整に負のフィードバックをかけることができる。また指定手段により、ユーザの所望により受信する多値変調信号の変調多値数(信号点の数)を可変でき、これにより様々な多値変調信号を受信できるようになる。
【0018】
また、前記アナログ/ディジタル変換手段がDRE(Decision Range Expanded)法に対応するものである場合に、
前記アナログ/ディジタル変換手段における識別領域外に、前記受信手段からのアナログの受信信号が存在するか否かを検出する検出手段と、この検出手段により、前記受信手段からのアナログの受信信号が前記識別領域外に存在する旨が検出された場合に、そのときの前記ループフィルタの出力を所定時間ホールドするホールド手段とを具備することを特徴とする。
【0019】
このように、識別範囲外にて受信信号が検出された場合、そのときの前記ループフィルタの出力をホールドすることで、オフセット位置の修正を十分に加えることができ、擬似安定を避けることが可能となる。
【0022】
【発明の実施の形態】
(第1の実施形態)
以下、この発明に係わる直交振幅変復調回路の第1の実施形態を説明する。
なお、この実施形態では、128QAM(27値QAM)方式の直交振幅変復調回路を例にとって説明する。
【0023】
図1はこの実施形態における直交振幅変調回路の構成を示す回路ブロック図である。同図において、7系列の送信ディジタルデータD1〜D7は、先ず信号点配置変換回路11に入力される。信号点配置変換回路11は、マッピング回路111と、加算論理回路(SMLOG)112と、IチャネルおよびQチャネル用のロールオフフィルタ(ROF)113,114とから構成される。
【0024】
マッピング回路111は、上記送信ディジタルデータD1〜D7を二次元位相平面上に信号点配置する際に、この信号点配置をIチャネルとQチャネルとで同一になるように変換する。加算論理回路112は、上記マッピング回路111から出力されたマッピングデータMI1〜MQ4の位相の不確定性を除去するための演算を行う。ロールオフフィルタ113,114は、上記加算論理回路112から出力されたマッピングデータMI1′〜MQ4′に対し符号間干渉を低減するためのロールオフ整形を行う。
【0025】
上記各ロールオフフィルタ113,114から出力されたIチャネルおよびQチャネルの送信マッピングデータは、それぞれディジタル/アナログ変換器(D/A)12,13でアナログ信号に変換されたのち低域通過フィルタ14,15を介して直交変調回路16に入力される。直交変調回路16は、局部発振器19から発生された中間周波信号を上記送信ベースバンド信号により変調した信号を出力する。この変調された送信中間周波信号は、低域通過フィルタ17を介して中間周波増幅器18で増幅されたのち、図示しない送信回路に入力される。
【0026】
一方、直交振幅復調回路は次のように構成される。図2はその構成を示す回路ブロック図である。図示しない受信回路から出力された受信中間周波信号は、自動利得制御増幅器21で信号レベルが調整されたのちロールオフフィルタ(ROF)22および受信中間周波増幅器23を介して直交復調回路24に入力される。直交復調回路24は、上記入力された受信中間周波信号を電圧制御発振器(VCO)241から発生した基準搬送波とミキシングすることにより復調し、ベースバンドの復調信号を出力する。なお、上記VCO241から発生される基準搬送波の周波数は、制御回路(CONT)32およびループフィルタ33からなる搬送波同期回路により受信搬送波周波数に同期している。また、31はクロック再生回路である。
【0027】
直交復調回路24から出力されたIチャネルおよびQチャネルの復調信号は、それぞれ低域通過フィルタ25,26および増幅器27,28を介してアナログ/ディジタル変換器(A/D)29,30に入力され、ここでディジタル信号に変換される。そして、この受信ディジタルデータMI1′〜MQ4′は信号点配置変換回路34に入力される。
【0028】
信号点配置変換回路34は、差分論理回路(DIFFLOG)341と、デマッピング回路342とから構成される。差分論理回路341では、入力された受信ディジタルデータMI1′〜MQ4′の位相の不確定性を除去するための論理演算が行われる。デマッピング回路42は、上記差分論理回路341から出力された受信ディジタルデータMI1〜MQ4の二次元位相平面上における信号点配置をマッピング前の状態に戻すための変換処理を行うもので、このデマッピング後のデータを受信ディジタルデータD1〜D7として出力する。
【0029】
ところで、上記マッピング回路111およびデマッピング回路342はそれぞれ次のように構成される。図3および図4はそれぞれその回路構成図である。
【0030】
先ずマッピング回路111は、ビット数変換回路111aと、変換信号検出回路111bと、信号変換回路111cとを備えている。
ビット数変換回路111aは、7系列の送信ディジタルデータD1〜D7のうち、3系列からなるQチャネルデータD2,D4,D6の最上位データD2をインバータINVを使用して論理反転することにより、上記3系列のQチャネルデータD2,D4,D6をIチャネルと同じ4系列のデータD2,D2/,D4,D6に変換する。
【0031】
信号変換回路111cは、上記ビット数変換回路111aによりビット数変換されて8系列となった送信ディジタルデータをもとに、最上位ビットがIチャネルから始まる第1のデータ群D1,D2,D3,D2/,D5,D4,D7,D6と、最上位ビットがQチャネルから始まる第2のデータ群D2,D1,D2/,D3,D4,D5,D6,D7とを生成する。そして、このうちの第1のデータ群D1,D2,D3,D2/,D5,D4,D7,D6をそのまま選択回路SEL1に入力する。一方第2のデータ群D2,D1,D2/,D3,D4,D5,D6,D7は、その中のIチャネルの下位2ビット目D5をインバータINVで論理反転して、選択回路SEL1に入力する。
【0032】
変換信号検出回路111bは、2個の排他的論理和ゲートとその出力を論理積処理する論理積ゲートとからなり、上記IチャネルデータD1,D3,D5から信号点配置の変換対象を表すビットパターンを検出する。ここで変換対象となる信号点配置は、図5に示すようにB1,B2であるため、変換対象を表すビットパターンは「000」および「111」である。
【0033】
選択回路SEL1は、上記変換信号検出回路111bにおいて変換対象を表すビットパターンが検出されたときには、上記第2のデータ群D2,D1,D2/,D3,D4,D5/,D6,D7を選択し、一方上記変換対象を表すビットパターンが検出されていないときには上記第1のデータ群D1,D2,D3,D2/,D5,D4,D7,D6を選択する。そして、この選択回路SEL1で選択されたデータ群を、送信マッピングデータMI1,MQ1,MI2,MQ2,MI3,MQ3,MI4,MQ4として変調に供する。
【0034】
次にデマッピング回路342は、変換信号検出回路342aと、信号変換回路342bと、ビット数変換回路342cとを備えている。
このうち先ず変換信号検出回路342aは、排他的論理和ゲートと、その出力を反転して出力するインバータとからなり、受信データMI1,MQ1,MI2,MQ2,MI3,MQ3,MI4,MQ4のうちのデータMI1,MI2から変換対象を表すビットパターンを検出する。ここで変換対象となる信号点配置は、図5に示すようにB1′,B2′であるため、変換対象を表すビットパターンは「00」および「11」となる。
【0035】
信号変換回路342bは、上記受信データMI1,MQ1,MI2,MQ2,MI3,MQ3,MI4,MQ4が、最上位ビットがIチャネルから始まる第1のデータ群MI1,MQ1,MI2,MQ2,MI3,MQ3,MI4,MQ4と、最上位ビットがQチャネルから始まる第2のデータ群MQ1,MI1,MQ2,MI2,MQ3,MI3,MQ4,MI4とに分ける。そして、このうちの第1のデータ群MI1,MQ1,MI2,MQ2,MI3,MQ3,MI4,MQ4をそのまま選択回路SEL2に入力する。一方第2のデータ群MQ1,MI1,MQ2,MI2,MQ3,MI3,MQ4,MI4は、その中のMQ3をインバータINVで論理反転したのち、選択回路SEL2に入力する。
【0036】
選択回路SEL2は、上記変換信号検出回路342aにおいて変換対象を表すビットパターンが検出されたときには、上記第2のデータ群MQ1,MI1,MQ2,MI2,MQ3/,MI3,MQ4,MI4を選択して出力し、一方上記変換対象を表すビットパターンが検出されていないときには上記第1のデータ群MI1,MQ1,MI2,MQ2,MI3,MQ3,MI4,MQ4を選択して出力する。
【0037】
ビット数変換回路342cは、上記選択回路SEL2から出力されたデータ群の上位4ビット目を削除し、残りの7ビットを受信ディジタルデータD1〜D7として図示しないデータ処理回路へ供給する。
【0038】
次に、以上のように構成された装置の動作を説明する。
送信側の装置では、マッピング回路111において、7系列の送信ディジタルデータD1〜D7のうちQチャネルデータD2,D4,D6がビット数変換回路111aで先ず3ビットから4ビットに変換される。このビット数変換は、図6に示すごとくQチャネルの最上位データを論理反転してこの反転後のデータを上位2ビット目に挿入することにより行われる。そして、このビット数変換されて8系列となった送信ディジタルデータは、変換信号検出回路111bおよび信号変換回路111cに入力される。
【0039】
変換信号検出回路111bでは、上記8系列の送信ディジタルデータのうちIチャネルデータの上位3ビットを監視することで、信号点配置の変換対象に対応するビットパターンが検出される。すなわち、128QAM方式の場合、図5に示すように変換対象の信号点配置B1,B2に対応するIチャネルデータは、その上位3ビットが「000」および「111」である。このため、Iチャネルデータの上位3ビットが「000」および「111」であるか否かを監視することで、信号点配置の変換対象に対応するビットパターンを検出できる。
【0040】
信号変換回路111cでは、送信ディジタルデータの系列の並べ替えと、1個の論理反転用インバータINVと、選択回路SEL1とにより、上記変換信号検出回路111bで検出された変換対象のビットパターンが所定の変換規則に従って変換される。すなわち、図5に示すように変換対象の信号点配置B1,B2をB1′,B2′に変換するには、図6に示すようにIチャネルについてはQチャネルと同じ値とし、QチャネルについてはIチャネルデータの下位2ビット目を反転したものとすればよい。したがって、この変換規則に従って回路を構成すれば、図3に示した信号変換回路111cとなり、この回路により変換対象の信号点配置に対応するビットパターンの変換が行われる。すなわち、メモリテーブルを用いることなく、ゲート回路などを使用した簡単な回路構成で信号点変換が実現できる。
【0041】
そうして信号点変換がなされたマッピングデータMI1,MQ1,MI2,MQ2,MI3,MQ3,MI4,MQ4は、加算論理回路112で位相不確定が除去され、さらにロールオフフィルタ113で符号間干渉を低減するためのロールオフ整形が施されたのち、D/A12,13によりアナログ信号に変換される。そして、直交変調回路16で中間周波の変調波信号に変換されたのち図示しない送信回路から無線送信される。
【0042】
一方、受信側の装置では、図示しない受信回路から出力された受信中間周波信号が自動利得制御増幅器21でレベル調整されたのちロールオフフィルタ22で符号間干渉を低減するためにロールオフ整形が施され、さらに中間周波増幅器23で増幅されたのち直交復調回路24に入力されて、ここで直交復調される。そして、その復調信号は中間周波フィルタ25,26および中間周波増幅器27,28を介してA/D29,30に入力されて、ここでディジタル信号に変換される。この復調ディジタルデータは、信号点配置変換回路23に入力され、ここで先ず差分論理回路341で位相の不確定性を除去する演算が行われ、続いてデマッピング回路342に入力される。
【0043】
デマッピング回路342では、入力された復調ディジタルデータMI1,MQ1,MI2,MQ2,MI3,MQ3,MI4,MQ4が変換信号検出回路342aおよび信号変換回路342bに入力される。変換信号検出回路342aでは、上記8系列の復調ディジタルデータのうちQチャネルデータの上位2ビットを監視することで、信号点配置の変換対象に対応するビットパターンが検出される。すなわち、デマッピング対象となる信号点配置B1′,B2′に対応するQチャネルデータは、図5に示すようにその上位2ビットが「00」および「11」である。このため、Qチャネルデータの上位2ビットが「00」および「11」であるか否かを監視することで、デマッピング対象のビットパターンを検出できる。
【0044】
信号変換回路342bでは、復調ディジタルデータの系列の並べ替えと、1個の論理反転用インバータINVと、選択回路SEL2とにより、上記変換信号検出回路342aで検出されたデマッピング対象のビットパターンが所定の変換規則に従って変換される。すなわち、図5に示すようにデマッピング対象の信号点配置B1′,B2′を元の信号点配置B1,B2に変換するには、図6に示すようにQチャネルについてはIチャネルと同じ値とし、IチャネルについてはQチャネルデータの下位2ビット目を反転したものとすればよい。したがって、この変換規則に従って回路を構成すれば、図4に示した信号変換回路342bとなり、この回路により変換対象の信号点配置に対応するビットパターンの変換が行われる。
【0045】
すなわち、デマッピング回路342についても、先に述べたマッピング回路111と同様に、メモリテーブルを用いることなくゲート回路等を使用した簡単な回路構成で信号点変換が実現できる。
【0046】
そして信号変換された8系列の復調ディジタルデータは、ビット数変換回路342cによりその上位2ビット目が削除されて7系列にされたのち、再生された受信ディジタルデータとして図示しないデータ処理回路に入力される。
【0047】
以上述べたようにこの実施形態では、送信側のマッピング回路342において、7系列の送信ディジタルデータD1〜D7のうちQチャネルデータD2,D4,D6をビット数変換回路111aで3ビットから4ビットに変換する。そして、変換信号検出回路111bで上記ビット数変換後の送信ディジタルデータから信号点配置の変換対象、つまりマッピング対象となるビットパターンを検出し、この検出されたビットパターンを信号変換回路111cで所定の変換規則に従ってパターン変換して変調に供するようにしている。
【0048】
また、受信側のデマッピング回路342においては、復調されたディジタルデータから配置を元に戻すべき信号点、つまりデマッピング対象となるビットパターンを変換信号検出回路342aで検出し、この検出したビットパターンを上記マッピング時の変換規則とは逆の変換規則に従って信号変換回路342bで変換する。そして、この変換された受信ディジタルデータのQチャネルデータを、ビット数変換回路342cで4ビットとから3ビットに変換することで、7系列の受信ディジタルデータD1〜D7を再生するようにしている。
【0049】
したがってこの実施形態によれば、128QAM方式でありながら、IチャネルとQチャネルとの信号数を等しくすることができ、これにより大容量でかつ伝送品質の良好なディジタルマイクロ波無線伝送を実現することができる。
【0050】
また、系列数の変換と、変換対象のビットパターンの検出およびその変換を行うことによりマッピングおよびデマッピング処理を実現しているので、マッピングおよびデマッピング回路を汎用ゲートアレイやPLD等を使用した簡単な回路により構成することが可能となり、この結果メモリによる変換テーブルを用いる従来の回路に比べて回路規模を小型化することができ、さらには変換速度の高速化を図ることができる。
【0051】
(第2の実施形態)
図7および図8はそれぞれこの発明に係わるマッピング回路およびデマッピング回路の第2の実施形態を示す回路構成図である。
【0052】
先ずマッピング回路111は、ビット数変換回路111aと、変換信号検出回路111bと、信号変換回路111c′とを備えている。
ビット数変換回路111aは、7系列の送信ディジタルデータD1〜D7のうち、3系列からなるQチャネルデータD2,D4,D6の最上位データD2をインバータINVを使用して論理反転することにより、上記3系列のQチャネルデータD2,D4,D6をIチャネルと同じ4系列のデータD2,D2/,D4,D6に変換する。
【0053】
信号変換回路111c′は、上記ビット数変換回路111aによりビット数変換されて8系列となった送信ディジタルデータをもとに、最上位ビットがIチャネルから始まる第1のデータ群D1,D2,D3,D2/,D5,D4,D7,D6と、最上位ビットがQチャネルから始まる第2のデータ群D2,D1,D2/,D3,D4,D5,D6,D7とを生成する。そして、このうちの第1のデータ群D1,D2,D3,D2/,D5,D4,D7,D6をそのまま選択回路SEL1に入力する。一方第2のデータ群D2,D1,D2/,D3,D4,D5,D6,D7は、その中のIチャネルの上位2ビットD1,D3および最下位ビットD7をインバータINVでそれぞれ論理反転して、選択回路SEL1に入力する。
【0054】
変換信号検出回路111bは、2個の排他的論理和ゲートとその出力を論理積処理する論理積ゲートとからなり、上記IチャネルデータD1,D3,D5から信号点配置の変換対象を表すビットパターンを検出する。ここで変換対象となる信号点配置は、図5に示すようにB1,B2であるため、変換対象を表すビットパターンは「000」および「111」である。
【0055】
選択回路SEL1は、上記変換信号検出回路111bにおいて変換対象を表すビットパターンが検出されたときには、上記第2のデータ群D2,D1/,D2/,D3/,D4,D5,D6,D7/を選択し、一方上記変換対象を表すビットパターンが検出されていないときには上記第1のデータ群D1,D2,D3,D2/,D5,D4,D7,D6を選択する。そして、この選択回路SEL1で選択されたデータ群を、送信マッピングデータMI1,MQ1,MI2,MQ2,MI3,MQ3,MI4,MQ4として変調に供する。
【0056】
次にデマッピング回路342は、変換信号検出回路342aと、信号変換回路342b′と、ビット数変換回路342cとを備えている。
このうち先ず変換信号検出回路342aは、排他的論理和ゲートと、その出力を反転して出力するインバータとからなり、受信データMI1,MQ1,MI2,MQ2,MI3,MQ3,MI4,MQ4のうちのデータMQ1,MQ2から変換対象を表すビットパターンを検出する。ここで変換対象となる信号点配置は、図5に示すようにB1′,B2′であるため、変換対象を表すビットパターンは「00」および「11」となる。
【0057】
信号変換回路342b′は、上記受信データMI1,MQ1,MI2,MQ2,MI3,MQ3,MI4,MQ4が、最上位ビットがIチャネルから始まる第1のデータ群MI1,MQ1,MI2,MQ2,MI3,MQ3,MI4,MQ4と、最上位ビットがQチャネルから始まる第2のデータ群MQ1,MI1,MQ2,MI2,MQ3,MI3,MQ4,MI4とに分ける。そして、このうちの第1のデータ群MI1,MQ1,MI2,MQ2,MI3,MQ3,MI4,MQ4をそのまま選択回路SEL2に入力する。一方第2のデータ群MQ1,MI1,MQ2,MI2,MQ3,MI3,MQ4,MI4は、その中のMQ1,MQ2,MQ4をそれぞれインバータINVで論理反転したのち、選択回路SEL2に入力する。
【0058】
選択回路SEL2は、上記変換信号検出回路342aにおいて変換対象を表すビットパターンが検出されたときには、上記第2のデータ群MQ1/,MI1,MQ2/,MI2,MQ3,MI3,MQ4/,MI4を選択して出力し、一方上記変換対象を表すビットパターンが検出されていないときには上記第1のデータ群MI1,MQ1,MI2,MQ2,MI3,MQ3,MI4,MQ4を選択して出力する。
【0059】
ビット数変換回路342cは、上記選択回路SEL2から出力されたデータ群の上位4ビット目を削除し、残りの7ビットを受信ディジタルデータD1〜D7として図示しないデータ処理回路へ供給する。
【0060】
次に、以上のように構成された装置の動作を説明する。
送信側の装置では、マッピング回路において、7系列の送信ディジタルデータD1〜D7のうちQチャネルデータD2,D4,D6がビット数変換回路111aで先ず3ビットから4ビットに変換される。このビット数変換は、図10に示すごとくQチャネルの最上位データを論理反転してこの反転後のデータを上位2ビット目に挿入することにより行われる。そして、このビット数変換されて8系列となった送信ディジタルデータは、変換信号検出回路111bおよび信号変換回路111c′に入力される。
【0061】
変換信号検出回路111bでは、上記8系列の送信ディジタルデータのうちIチャネルデータの上位4ビットを監視することで、信号点配置の変換対象に対応するビットパターンが検出される。すなわち、128QAM方式の場合、図9に示すように変換対象の信号点配置B1,B2に対応するIチャネルデータは、その上位3ビットが「000」および「111」である。このため、Iチャネルデータの上位3ビットが「000」および「111」であるか否かを監視することで、信号点配置の変換対象に対応するビットパターンを検出できる。
【0062】
信号変換回路111c′では、送信ディジタルデータの系列の並べ替えと、3個の論理反転用インバータINVと、選択回路SEL1とにより、上記変換信号検出回路111bで検出された変換対象のビットパターンが所定の変換規則に従って変換される。すなわち、図9に示すように変換対象の信号点配置B1,B2をB1′,B2′に変換するには、図10に示すようにIチャネルについてはQチャネルと同じ値とし、QチャネルについてはIチャネルデータの上位2ビットおよび最下位ビットを反転したものとすればよい。したがって、この変換規則に従って回路を構成すれば、図7に示した信号変換回路111c′となり、この回路により変換対象の信号点配置に対応するビットパターンの変換が行われる。すなわち、メモリテーブルを用いることなく、ゲート回路などを使用した簡単な回路構成で信号点変換が実現できる。
【0063】
そうして信号点変換がなされたマッピングデータMI1,MQ1,MI2,MQ2,MI3,MQ3,MI4,MQ4は、加算論理回路112で位相不確定が除去され、さらにロールオフフィルタ113で符号間干渉を低減するためのロールオフ整形が施されたのち、D/A12,13によりアナログ信号に変換される。そして、直交変調回路16で中間周波の変調波信号に変換されたのち図示しない送信回路から無線送信される。
【0064】
一方、受信側の装置では、図示しない受信回路から出力された受信中間周波信号が自動利得制御増幅器21でレベル調整されたのちロールオフフィルタ22で符号間干渉を低減するためにロールオフ整形が施され、さらに中間周波増幅器23で増幅されたのち直交復調回路24に入力されて、ここで直交復調される。そして、その復調信号は中間周波フィルタ25,26および中間周波増幅器27,28を介してA/D29,30に入力されて、ここでディジタル信号に変換される。この復調ディジタルデータは、信号点配置変換回路23に入力され、ここで先ず差分論理回路341で位相の不確定性を除去する演算が行われ、続いてデマッピング回路342に入力される。
【0065】
デマッピング回路342では、入力された復調ディジタルデータMI1,MQ1,MI2,MQ2,MI3,MQ3,MI4,MQ4が変換信号検出回路342aおよび信号変換回路342b′に入力される。変換信号検出回路342aでは、上記8系列の復調ディジタルデータのうちQチャネルデータの上位2ビットMQ1,MQ2を監視することで、信号点配置の変換対象に対応するビットパターンが検出される。すなわち、デマッピング対象となる信号点配置B1′,B2′に対応するQチャネルデータは、図9に示すようにその上位2ビットが「00」および「11」である。このため、Qチャネルデータの上位2ビットが「00」および「11」であるか否かを監視することで、デマッピング対象のビットパターンを検出できる。
【0066】
信号変換回路342b′では、復調ディジタルデータの系列の並べ替えと、3個の論理反転用インバータINVと、選択回路SEL2とにより、上記変換信号検出回路342aで検出されたデマッピング対象のビットパターンが所定の変換規則に従って変換される。すなわち、図9に示すようにデマッピング対象の信号点配置B1′,B2′を元の信号点配置B1,B2に変換するには、図10に示すようにQチャネルについてはIチャネルと同じ値とし、IチャネルについてはQチャネルデータの上位2ビットおよび最下位ビットを反転したものとすればよい。したがって、この変換規則に従って回路を構成すれば、図8に示した信号変換回路342b′となり、この回路により変換対象の信号点配置に対応するビットパターンの変換が行われる。
【0067】
すなわち、デマッピング回路342についても、先に述べたマッピング回路111と同様に、メモリテーブルを用いることなくゲート回路等を使用した簡単な回路構成で信号点変換が実現できる。
【0068】
そして信号変換された8系列の復調ディジタルデータは、ビット数変換回路342cによりその上位4ビット目が削除されて7系列にされたのち、再生された受信ディジタルデータとして図示しないデータ処理回路に入力される。
【0069】
以上述べたように第2の実施形態においても、128QAM方式でありながら、IチャネルとQチャネルとの信号数を等しくすることができ、これにより大容量でかつ伝送品質の良好なディジタルマイクロ波無線伝送を実現することができる。
【0070】
また、系列数の変換と、変換対象のビットパターンの検出およびその変換を行うことによりマッピングおよびデマッピング処理を実現している。このため、マッピングおよびデマッピング回路を汎用ゲートアレイやPLD等を使用した簡単な回路により構成することが可能となり、この結果メモリによる変換テーブルを用いる従来の回路に比べて回路規模を小型化することができ、さらには変換速度の高速化を図ることができる。
【0071】
(第3の実施形態)
上記第1および第2の実施形態にて示したマッピングの仕方は、いずれも自然2進符号配置上での変換と呼ばれるものである。本実施形態では、これとは別種のマッピングの仕方、すなわち回転対称符号配置上にてマッピングを行う場合について説明する。
【0072】
図12および図13はそれぞれこの発明に係わるマッピング回路およびデマッピング回路の第3の実施形態を示す回路構成図である。
【0073】
先ずマッピング回路111は、ビット数変換回路111a′と、変換信号検出回路111b′と、信号変換回路111c′′とを備えている。
ビット数変換回路111a′は、7系列の送信ディジタルデータD1〜D7に、TTLレベルのH(High)なるもう1系列の信号を付加し、8系列のディジタルデータとする。その際、3系列からなるQチャネルデータD2,D4,D6のうち中位データD4をインバータINVを使用して論理反転する。
【0074】
信号変換回路111c′′は、上記ビット数変換回路111a′によりビット数変換されて8系列となった送信ディジタルデータのうち、D3,H,D4/,D5をもとに、第1のデータ群D3,H,D5,D4/と、第2のデータ群H,D3,D4/,D5/とを生成する。ここで、第2のデータ群H,D3,D4/,D5/を生成する際、もとのIチャネルの上位3ビットD5をインバータINVにより論理反転する。そして、これらの第1のデータ群D3,H,D5,D4/と、第2のデータ群H,D3,D4/,D5/とを選択回路SEL3に入力する。
【0075】
変換信号検出回路111b′は、1個のインバータINVと2個の論理積ゲートとからなり、上記IチャネルデータD3,D5およびHから信号点配置の変換対象を表すビットパターンを検出する。ここでは、(D3,D5)=(0,0)の場合に、変換すべき信号である旨が検出される。
【0076】
選択回路SEL3は、上記変換信号検出回路111b′において変換対象を表すビットパターンが検出されたときには、上記第2のデータ群H,D3,D4/,D5/を選択し、一方上記変換対象を表すビットパターンが検出されていないときには上記第1のデータ群D3,H,D5,D4/を選択する。そして、この選択回路SEL3で選択されたデータ群を、送信マッピングデータMI1,MQ1,MI2,MQ2,MI3,MQ3,MI4,MQ4として変調に供する。
【0077】
次にデマッピング回路342は、変換信号検出回路342a′と、信号変換回路342b′′と、ビット数変換回路342c′とを備えている。
このうち先ず変換信号検出回路342a′は、2個の論理積ゲートと2個のインバータとからなり、受信データMI1,MQ1,MI2,MQ2,MI3,MQ3,MI4,MQ4のうちのMI2,MQ2,MQ3から変換対象を表すビットパターンを検出する。
【0078】
信号変換回路342b′′は、上記受信データMI1,MQ1,MI2,MQ2,MI3,MQ3,MI4,MQ4のうち、MI2,MQ2,MI3,MQ3を取り込み、最上位ビットがIチャネルから始まる第1のデータ群MI2,MQ2,MI3,MQ3と、最上位ビットがQチャネルから始まる第2のデータ群MQ2,MI2,MQ3/,MI3とを生成する。ここで、第2のデータ群MQ2,MI2,MQ3/,MI3を生成する際、もとのQチャネルの上位3ビットMQ3をインバータINVにより論理反転する。そして、これらの第1のデータ群MI2,MQ2,MI3,MQ3と、第2のデータ群MQ2,MI2,MQ3/,MI3とを選択回路SEL4に入力する。
【0079】
選択回路SEL4は、上記変換信号検出回路342a′において変換対象を表すビットパターンが検出されたときには、上記第2のデータ群MQ2,MI2,MQ3/,MI3を選択して出力し、一方上記変換対象を表すビットパターンが検出されていないときには上記第1のデータ群MI2,MQ2,MI3,MQ3を選択して出力する。
【0080】
ビット数変換回路342c′は、上記選択回路SEL4から出力されたデータ群の上位2ビット目を削除し、残りの3ビットおよび受信データMI1,MQ1,MI4,MQ4を受信ディジタルデータD1〜D7として図示しないデータ処理回路へ供給する。
【0081】
次に、以上のように構成された装置の動作を説明する。
送信側の装置では、マッピング回路において、7系列の送信ディジタルデータD1〜D7のうちQチャネルデータD2,D4,D6がビット数変換回路111a′で先ず3ビットから4ビットに変換される。このビット数変換は、図14に示すごとくD2、D4の間にHを挿入し、かつD4を論理反転することにより行われる。そして、このビット数変換されて計8系列となった送信ディジタルデータは、変換信号検出回路111b′および信号変換回路111c′に入力される。
【0082】
変換信号検出回路111b′では、上記8系列の送信ディジタルデータのうちIチャネルデータD3,D5を監視することで、信号点配置の変換対象に対応するビットパターンが検出される。
【0083】
図15、図16を参照して、本実施形態における変換対称となるビットパターンの検出の仕方を説明する。図15は、回転対称符号配置上での128QAM方式における変換対象の信号点配置の例を示す図である。ここでは、規則性を持たせたマッピングを行うため、図15におけるB1〜B4の各点(図中白丸にて示す)を変換対称とする。
【0084】
図16に、256QAMにおける回転対称符号配置を示す。なお煩雑を避けるため、必要最小限の部分のみを示す。回転対称符号配置による信号点の配置は、自然2進符号配置に対してグレイ変換を施して得られた信号点配置のうち、所定位置にある点の位置を置換することで与えられる。図15との対比において、マッピング時に変換すべき位置にある点は、図中網掛け部分にて示される箇所にある。
【0085】
この部分に位置する点は、図から明らかなように、いずれも「第2パスが(01)であり、かつ第3パスが(00)または(01)である」という特徴を持っている。そこで、IチャネルデータD3,D5を監視し、これらが共に0となる場合を検出することで、信号点配置の変換対象に対応するビットパターンを検出できることになる。
【0086】
信号変換回路111c′では、送信ディジタルデータの系列の並べ替えと、論理反転用インバータINVと、選択回路SEL3とにより、上記変換信号検出回路111b′で検出された変換対象のビットパターンが所定の変換規則に従って変換される。すなわち、図15に示すように変換対象の信号点配置B1,B2,B3,B4をB1′,B2′,B3′,B4′に変換するには、図17に示すようにIチャネルについては第2、第3パスをQチャネルと入れ替え、Qチャネルについては第2、第3パスをIチャネルと入れ替え、さらにQチャネルデータの第3パスを反転したものとすればよい。したがって、この変換規則に従って回路を構成すれば、図12に示した信号変換回路111c′′となり、この回路により変換対象の信号点配置に対応するビットパターンの変換が行われる。これにより、本実施形態においても、メモリテーブルを用いることなく、ゲート回路などを使用した簡単な回路構成で信号点変換が実現できる。
【0087】
そうして信号点変換がなされたマッピングデータMI1,MQ1,MI2,MQ2,MI3,MQ3,MI4,MQ4は、加算論理回路112で位相不確定が除去され、さらにロールオフフィルタ113で符号間干渉を低減するためのロールオフ整形が施されたのち、D/A12,13によりアナログ信号に変換される。そして、直交変調回路16で中間周波の変調波信号に変換されたのち図示しない送信回路から無線送信される。
【0088】
一方、受信側の装置では、図示しない受信回路から出力された受信中間周波信号が自動利得制御増幅器21でレベル調整されたのちロールオフフィルタ22で符号間干渉を低減するためにロールオフ整形が施され、さらに中間周波増幅器23で増幅されたのち直交復調回路24に入力されて、ここで直交復調される。そして、その復調信号は中間周波フィルタ25,26および中間周波増幅器27,28を介してA/D29,30に入力されて、ここでディジタル信号に変換される。この復調ディジタルデータは、信号点配置変換回路23に入力され、ここで先ず差分論理回路341で位相の不確定性を除去する演算が行われ、続いてデマッピング回路342に入力される。
【0089】
デマッピング回路342では、入力された復調ディジタルデータMI1,MQ1,MI2,MQ2,MI3,MQ3,MI4,MQ4が変換信号検出回路342a′および信号変換回路342b′′に入力される。変換信号検出回路342a′では、上記8系列の復調ディジタルデータのうちMI2,MQ2,MQ3を監視することで、信号点配置の変換対象に対応するビットパターンが検出される。すなわち、デマッピング対象となる信号点配置B1′,B2′,B3′,B4′に対応するデータは、図17に示すように、Iチャネルについてはその上位2ビットが「1」、Qチャネルについてはその上位2ビットおよび3ビットが「01」である。このため、MI2,MQ2,MQ3が(101)であるか否かを監視することで、デマッピング対象のビットパターンを検出できる。
【0090】
信号変換回路342b′′では、復調ディジタルデータの系列の並べ替えと、論理反転用インバータINVと、選択回路SEL4とにより、上記変換信号検出回路342a′で検出されたデマッピング対象のビットパターンが所定の変換規則に従って変換される。すなわち、図15に示すようにデマッピング対象の信号点配置B1′,B2′,B3′,B4′を元の信号点配置B1,B2,B3,B4に戻すには、図17に示すようにQチャネルについては第2、第3パスをIチャネルと入れ替え、Iチャネルについては第2、第3パスをQチャネルと入れ替え、さらにIチャネルデータの第3パスを反転したものとすればよい。したがって、この変換規則に従って回路を構成すれば、図13に示した信号変換回路342b′′となり、この回路により変換対象の信号点配置に対応するビットパターンの変換が行われる。これにより、本実施形態においても、メモリテーブルを用いることなく、ゲート回路などを使用した簡単な回路構成で信号点変換が実現できる。
【0091】
すなわち、デマッピング回路342についても、先に述べたマッピング回路111と同様に、メモリテーブルを用いることなくゲート回路等を使用した簡単な回路構成で信号点変換が実現できる。
【0092】
そして信号変換された8系列の復調ディジタルデータは、ビット数変換回路342cによりその上位4ビット目が削除されて7系列にされたのち、再生された受信ディジタルデータとして図示しないデータ処理回路に入力される。
【0093】
以上述べたように第3の実施形態においても、128QAM方式でありながら、IチャネルとQチャネルとの信号数を等しくすることができ、これにより大容量でかつ伝送品質の良好なディジタルマイクロ波無線伝送を実現することができる。
【0094】
また、系列数の変換と、変換対象のビットパターンの検出およびその変換を行うことによりマッピングおよびデマッピング処理を実現している。このため、マッピングおよびデマッピング回路を汎用ゲートアレイやPLD等を使用した簡単な回路により構成することが可能となり、この結果メモリによる変換テーブルを用いる従来の回路に比べて回路規模を小型化することができ、さらには変換速度の高速化を図ることができる。
【0095】
さらには、マッピング、デマッピングを回転対称符号配置上にて行うことならではの利点として、回路構成をさらに簡易化できるようになることが挙げられる。すなわち上記したように、2m(m=3、5、7・・・)値QAM方式の変復調方式では、同期検波復調において生じる4通りの引き込み位相によらずデータを正しく再生するために、マッピング、デマッピングおよび和分、差分演算(差動論理演算)を行う。
【0096】
差動論理演算を行う際には、通常、ビット誤り時における他系列への波及が最も少ない回転対称配置符号が用いられる。ところが、変復調回路で使用されるディジタル/アナログ変換器およびアナログ/ディジタル変換器は、通常、自然2進符号にて処理を行うため、差動論理演算後に自然2進配置に変換する必要がある。
【0097】
このため、マッピング、デマッピングを自然2進符号配置上にて行う従来方式では、図18(b)に示すように、送信側では、自然2進符号配置上(Natural)でのマッピング→自然2進符号配置からグレイ(Grey)符号配置への変換→グレイ符号配置から回転対称符号配置(Q.S.(Quadrant Symmetric :回転対称))への変換→和分演算→回転対称符号配置からグレイ符号配置への変換→グレイ符号配置から自然2進符号配置への変換といった段階を経た上で、D/A変換および変調処理を行うことになる。また受信側では、復調からA/D変換処理を経たのち、グレイ符号配置から自然2進符号配置への変換→自然2進符号配置から回転対称符号配置への変換→差分演算→回転対称符号配置からグレイ符号配置への変換→グレイ符号配置から自然2進符号配置への変換→自然2進符号配置上(Natural)でのデマッピングといった段階を踏むことになる。
【0098】
一方、本実施形態による構成では、図18(a)に示すように、送信側ではマッピング直後に和分演算処理を施すことが可能となる。また受信側においても、差分演算処理の直後にデマッピングを行うことが可能となる。これは、マッピング、デマッピング処理を回転対称符号配置上にて行っていることによるもので、これにより回路規模を小さくでき、ひいては装置のさらなる簡略化、小型化、軽量化に寄与できる。
【0099】
(第4の実施形態)
上記第1〜第3の実施形態では、固定ビットレート(従って固定的な伝送容量)にて行われる通信を想定していた。本実施形態では、ユーザの希望に応じて伝送容量を自在に変化させられるようにした例を説明する。
【0100】
図19はこの実施形態における直交振幅復調回路の構成を示す回路ブロック図である。同図における直交振幅復調回路は図2に示す直交振幅復調回路とほぼ同様の構成をしているが、制御回路(CONT)およびデマッピング回路において異なっており、区別のために制御回路に37、デマッピング回路に361、信号点配置変換回路に36なる符号をそれぞれ付して説明する。なお、図19におけるループフィルタ332、333(ループフィルタ331は図2の符号33と同じもの)、インタフェース部(I/F)40、操作部50およびこれらに係わる制御信号線は図2に示されていないが、いずれも既存であり、
本実施形態において新規に付加されたものではない。
【0101】
デマッピング回路361は、与えられる制御信号に応じて、そのデマッピング機能のオン/オフを切り替えることが可能なものである。すなわち、デマッピング機能がオフされた場合には、与えられたデータ信号をそのまま透過的に出力する。
【0102】
操作部50は、操作者(ユーザ)の操作に応じ、インタフェース部40を介して制御回路37への指示や、デマッピング回路への制御信号(すなわち、デマッピング機能のオン/オフを切り替えるための信号)を与える。さらに、伝送レートに応じてデータの取得位置を切り替えるための制御信号も与える。
【0103】
ところで、制御回路37は次のように構成される。図20はその主要部構成を示すブロック図である。すなわち制御回路37は、インバータ(INV)371と、排他的論理和ゲート(EX−OR)372と、セレクタ(SEL)374、375とを備えている。
【0104】
すなわち、図19のアナログ/ディジタル変換器29、30からそれぞれ出力された各々8系列のIチャネル、Qチャネルデータは、差分論理回路(DIFFLOG)341に与えられると共に、その手前で分岐されて制御回路37に導かれる。
【0105】
制御回路37に与えられたIチャネル、Qチャネルデータは、共にインバータ371と排他的論理和ゲート372とに与えられる。インバータ371では、これらの計16系列のIチャネル、Qチャネルデータが論理反転され、セレクタ374に送出される。
【0106】
一方、排他的論理和ゲート372に与えられたIチャネル、Qチャネルデータは、それぞれのチャネルのMSB(Most Significant Bit)すなわちD1と、それ以下のビット(D2〜D8)との排他的論理和演算を施され(従って各チャネルごとに7個、計14個の演算結果が出力される)、その結果がセレクタ375に送出される。
【0107】
セレクタ374、375は、与えられたデータのうち、指定されたビットレート(すなわち2m値QAM変調方式におけるmの値)に応じた位置にあるデータを各チャネルごとに選択的に出力し、アナログ/ディジタル変換器29、30におけるオフセット制御および自動利得制御増幅器21によるAGC(Automatic Gain Control)制御に供する。
【0108】
次に、以上のように構成された装置の動作を説明する。なお、この装置は、
本来256QAM変調方式による受信能力を備えたものとし、この中で、ユーザの要求に応じて変調方式の切り替え(例えば4QPSK、16、64、128QAMなど)を行うものとする。
受信側の装置において、A/D29、30から出力される復調ディジタルデータは、信号点配置変換回路36の差分論理回路341および制御回路37に与えられる。差分論理回路341では、上記復調ディジタルデータの位相の不確定性を除去する演算が行われ、続いてデマッピング回路361を介して受信ディジタルデータD1〜D8が出力される。
【0109】
一方、制御部37では、アナログ/ディジタル変換器29、30におけるデータ識別の際のオフセット量の調節、および自動利得制御増幅器21によるAGCの利得の調節を行うための処理が行われる。
【0110】
まず、図21、図22を参照してオフセット制御に関する説明を行う。なおここでは、変調方式として64QAM、16QAM、4QPSKをとりあげ、
これらの方式を切り替える場合を想定した説明を行う。
【0111】
図21に、64QAMにおける自然2進符号配置での信号点配置図を示す。
図21において、16QAM方式における識別ポイント(LSB:Least Significant Bit )は、図中×印で示す16個の位置に対応する。図中◇印にて示す位置は、4QPSK方式における識別ポイントに対応し、一般にMSBと称される。また、図中黒丸印で示す位置は64QAM方式における識別ポイントに対応するもので、この点は(16QAMに対する誤差信号)と称される。
【0112】
図22に、16QAM方式でのIチャネルに係わる識別ポイントを示す。オフセット制御とは、各識別ポイントの位置をシフトして、最適位置にアジャストすることである。16QAMの場合、第1、第2パスのデータD1、D2までが主信号と称され、その下位ビットD3が誤差信号と呼ばれる。本実施形態では、16QAMの場合、誤差信号D3を論理反転する。
【0113】
図21において、オフセット制御とはデータ識別を行う際の誤差範囲の中心に識別ポイントを位置させることと捉えられる。例えば、図中右下の×印(1100に対応)に着目すると、図中A,B,C,Dよりなる第1の網掛け部分を、その誤差範囲として利用することができる。
【0114】
例えば上記点(1100)に対応する識別ポイントが図中A、Bに偏った場合、64QAMによる出力データが(xxxxx1)に偏ることになる(xxxxxは10100に対応)。つまりQチャネルの第3パスデータD3が1に偏ることになる。逆に、点(1100)に対応する識別ポイントが図中C、Dに偏った場合、Qチャネルの第3パスデータD3が0に偏ることになる。 同様に、識別ポイントが図中A、Cに偏った場合はIチャネルのD3が0に、B、Dに偏った場合はIチャネルのD3が1にそれぞれ偏ることになる。
【0115】
そこで、このことを利用して、0または1への偏りを無くすべく(換言すれば0と1の数の比率(マーク率)を0.5とするべく)負のフィードバックをかけることで、識別ポイントを丁度良い位置にアジャストすることが可能となる。すなわち、16QAMの場合、誤差信号としてのD3データを論理反転し(インバータ371による)、これをループフィルタ333により平均化してオフセット制御に供することで、アナログ/ディジタル変換器29、30のオフセット制御を自動的に行うことが可能となる。
【0116】
次に、図21、図23を参照してAGC制御に関する説明を行う。
図21において、AGC制御とは、I軸、Q軸の交点からの受信信号の距離を最適な長さに制御することと捉えることができる。例えば64QAM方式においては、アナログ/ディジタル変換器29、30の識別ポイントは図中黒丸印である。
【0117】
いま仮に、64QAM方式にて受信を行っていたところ、16QAM方式にて送出された無線電波を受信する必要が生じたとする。そうすると、この無線電波に対してAGC制御を行い、受信信号の位置を×印に合わせ込む必要がある。
【0118】
そこで本実施形態では、排他的論理和回路372を設け、受信信号のMSBと、変調方式に応じた誤差信号とのEX−ORを取り、これを利用してAGC制御に供するようにしている。
【0119】
例えば、上記16QAMによる無線電波に対する受信利得が最適値よりも低い状態を考える。この場合、第1パスが(11)の領域においては、受信信号は図中△印で示すようにシフトしている(他の領域においても同様)。ここで例えば点(p)に注目すると、その64QAMによる出力データが(111100)に偏ることになる。すなわち誤差信号が(00)に偏る。そこで、MSB(11)と誤差信号(00)とのEX−ORを取ると、その結果が1に偏ることになる。逆に、受信利得が高すぎる場合には、EX−OR出力は0に偏ることになる。
【0120】
そこで、このことを利用して、EX−OR出力の0または1への偏りを無くすべくフィードバックをかけることで、受信利得を丁度良い値にセットすることが可能となる。すなわち、16QAMの場合、MSBとしてのD1データと、誤差信号としてのD3データとの排他的論理和を取り(排他的論理和ゲート372による)、これをループフィルタ332により平均化してAGC制御に供することで、自動利得制御増幅器21のAGC制御を自動的に行うことが可能となる。
【0121】
なお、オフセット制御、AGC制御共に、受信ビットレートに応じていずれの反転結果およびEX−ORの結果を選択するかは、セレクタ374、375により決定する。図20において、各セレクタにはQAM DATA A、Bなる制御信号が与えられているが、これによりセレクタ374、375を切り替えるようにする。すなわち、これらの制御信号が、操作部50を介してユーザの意志により与えられる制御信号である。
また、誤差信号以下のビットは、受信復調の際に必要ないので、それ以下のビットを切り捨てるようにする。
【0122】
このように本実施形態では、制御部37にインバータ(INV)371と、排他的論理和ゲート(EX−OR)372と、セレクタ(SEL)374、375とを設けている。アナログ/ディジタル変換器29、30からの各々8系列のIチャネル、Qチャネルデータをそれぞれインバータ(INV)371と、排他的論理和ゲート(EX−OR)372とに与える。そして、受信ビットレートに応じて、誤差信号の反転を平均化してこれを増幅器27、28に与えることで、アナログ/ディジタル変換器29、30のオフセット制御を行う。また、MSBと誤差信号との排他的論理和を平均化してこれを自動利得制御増幅器21に与えることで、アナログ/ディジタル変換器29、30のAGC制御を行うようにしている。
【0123】
このようにしたので、例えばユニット交換などを行うこと無しに、ユーザの要望により直交変調方式の変更、伝送容量の変更を手軽に行うことが可能となる。なお、32QAMや128QAMなどの変調方式においても、同様の考え方により伝送容量の変更が可能であり、その際にはデマッピング回路361の機能をオンすれば良い。
【0124】
(第5の実施形態)
次に、本発明の第5の実施形態を、図19および図24〜図28を参照して説明する。ここでは、A/Dコンバータ(図19の符号29、30)に対するオフセット制御方式の改良に関する実施の形態を説明する。これに先立ち、DRE(Decision Range Expanded)法と呼ばれるデータ識別の一手法を説明しておく。
【0125】
図24は、128QAM(27値QAM)方式の信号に対するA/Dコンバータ(一般のため符号は付さない)の識別の仕方を示す図である。同図中、黒丸で示す復調ベースバンド信号は、通常時にはA/Dコンバータの識別領域内に収まり、正しい値のデータに識別される。一方、フェージングなどにより波形歪みが生じた場合には、特に端に位置する信号がA/Dコンバータの識別領域を越えてしまう(オーバーフロー)ことがあり、正確な受信復調を行えなくなってしまう。
【0126】
これを避けるため、従来からDRE法が適用されている。図25は、128QAM方式の信号に対する、DRE法を適用した際のA/Dコンバータの識別の仕方を示す図である。すなわちDRE法とは、A/Dコンバータ入力信号の振幅を整数分の一にし、これにより見かけ上のA/Dコンバータの識別範囲を拡大するものである。図25では、A/Dコンバータ入力信号の振幅を1/2(DRE1/2と称される)としたものを表している。A/Dコンバータ入力信号の振幅を1/2にすることにより、再生信号は第2パス以下が1ビット分だけ下位ビット側にシフトすることになる。
【0127】
ところで、A/Dコンバータのオフセット調整が必要であることは、この実施形態においても同様である。従来は、A/Dコンバータ出力のビットレートに応じた誤差信号を反転し、これを積分した信号をもとに誤差信号のマーク率が0.5になるようにフイードバック制御をかけるようにしていた。また、DRE1/2では、A/Dコンバータの入力信号の振幅が1/2であるため、復調ベースバンド信号の集束点が存在してはならない領域(図25中矢印にて示す領域:便宜上、禁止領域と称する)がある。この領域に集束点が入り込んだ際には、オフセット電圧を逆方向に制御することで対処している。
【0128】
しかしながらこのやり方では、特に多値QAM方式の場合、禁止領域にて信号が検出されオフセット電圧を逆方向に制御したとしても、信号点(集束点)の数が多いことから積分後の値の変化が少なく、正しいオフセット位置に戻す事ができない場合がある。このような事情から、例えば電源投入直後にオフセット電圧が不安定であった場合、復調ベースバンド信号のオフセット電圧が位置で安定せず、誤ったオフセットで安定してしまう虞がある(疑似安定)という不具合が有った。図26に、オフセット位置が正側に擬似安定している様子を示す。
【0129】
そこで本実施形態では、図27に示すオフセット制御回路を開示する。このオフセット制御回路は、図19の直交振幅復調回路における制御回路(CONT)37に設けられ、オフセット回路375と、識別領域検出回路376と、クロック(CLK)禁止時間制御回路377と、クロック(CLK)禁止回路378と、フリップ・フロップ(F・F)379とを備えている。
【0130】
図27において、識別領域検出回路376は、図25の禁止領域を監視してこの領域内での信号の有無を検出する。この禁止領域内で信号が検出されると、識別領域検出回路376はその旨を示すパルスをCLK禁止時間制御回路377に送出する。またこのとき、オフセット回路375により正しい方向へのオフセット制御信号が送出される。このオフセット制御信号は、フリップ・フロップ(F・F)379にてラッチされたうえでループフィルタ333に与えられ、A/Dコンバータ29、30のオフセット制御に供される。
【0131】
CLK禁止時間制御回路377では、識別領域検出回路376から上記パルスが与えられてから、所定の時間Tだけクロック禁止信号を出力する。すなわち‘H’がアクティブであるならば、‘L’を出力する。このクロック禁止信号はCLK禁止回路378に与えられ、クロック再生回路31から与えられるクロック信号との論理積(AND)が取られる。そして、クロック禁止信号とクロック信号とのANDがフリップ・フロップ(F・F)379に与えられ、
この信号に応じて上記オフセット制御信号がラッチされることになる。
【0132】
このように構成することで、フリップ・フロップ(F・F)379へのクロック信号の供給が、CLK禁止時間制御回路377にて設定されたクロック禁止時間Tのあいだだけ停止されることになる。よって、この時間Tだけオフセット制御信号が保持され、オフセット制御が連続的に加えられることになる。
これによりオフセット制御量を大きくでき、擬似安定を避けて正しいオフセット電圧で安定させることが可能となる。
【0133】
図28を参照して、このことをさらに詳しく説明する。オフセット回路375によりLSBの誤差信号が反転され、例えば128QAM方式では図28の識別領域内に示す論理演算結果が出力される。
【0134】
ここで、図28の太枠で示す禁止領域に信号が存在する場合、識別領域検出回路376からは‘H’レベルのパルスが出力される。このパルスを受けたCLK禁止時間制御回路377は、例えば16クロックに相当する時間Tのあいだだけ、クロック禁止回路378に対して禁止信号(‘L’レベルの信号)を与える。これにより、Tの期間だけ、フリップ・フロップ(F・F)379ヘのクロック供給が停止される。
【0135】
このようにすることで、図28の領域▲1▼で信号が検出された場合、ループフィルタ333を介してA/Dコンバータ29、30に与えられるオフセット制御信号は強制的に0にラッチされ、これが数クロック(例えば16クロック)分保持される。同様に領域▲2▼で信号が検出されると、オフセット制御信号は強制的に1にラッチされ、これが数クロック分保持される。
【0136】
したがって、存在すべきでない領域に信号が検出された際には、オフセット制御信号が長時間に渡り(あるいは必要な時間だけ)保持される。これにより擬似引き込み時のオフセット制御量が増加し、擬似安定状態を発生させること無く、受信信号を正しい状態に引き込むことが可能になる。
【0137】
このように本実施の形態では、識別領域検出回路376によりA/Dコンバータ29、30の識別領域外(禁止領域)での信号の有無を検出し、禁止領域に信号有りの場合に、クロック禁止時間制御回路377にクロック禁止信号を出力させる。このクロック禁止信号を、クロック信号とともにクロック禁止回路378に与えて論理積をとり、所定時間だけクロックの供給を停止させる。そして、オフセット回路375からのオフセット制御信号をクロック禁止回路378を介したクロック信号によりラッチして、ループフィルタ333を介してA/Dコンバータ29、30に与えるようにしている。
【0138】
このようにしたので、DRE法を用いることによるオフセット制御量の減少が帳消しになるのみならず、クロック禁止期間Tの取り方によってはむしろオフセット制御量を大きくすることが可能となる。したがって、A/Dコンバータにおいてデータの識別を行う際のオフセット位置が、誤った位置(電圧)で安定してしまうことを防止することが可能となり、擬似安定を防ぎ、常に正しい受信復調を行うことが可能となる。すなわち、温度による電圧変動等の外的影響や、電源投入時、受信信号入力開始時の引き込み過程によらず、正確なオフセットで同期させる事が可能な無線通信装置を提供する事が可能となる。
【0139】
(その他の実施形態)
なお、この発明は上記各実施形態に限定されるものではない。例えば、上記第1および第2の実施形態ではマッピング回路およびデマッピング回路をともにゲート回路を使用して構成したが、図6および図10に示した変換前後のデータをメモりテーブルに記憶しておき、このメモリテーブルに対し変換前のデータをアドレスとして与えることで、当該メモりテーブルから対応する変換後のデータを読み出すように構成することで、マッピングおよびデマッピングを行うように構成してもよい。
【0140】
また上記第4実施形態において、図20におけるインバータ(INV)371の位置はこれに限らず、例えばセレクタ374から出力される信号を反転するようにしても良い。また、セレクタ374、375についてもこの位置に限らない。排他的論理和ゲート372の形式や入力端子の数などに応じて、適宜その位置と選択の仕方を変えれば良い。
【0141】
また、マッピング回路およびデマッピング回路のビット数変換回路、変換信号検出回路および信号変換回路の回路構成等についても、この発明の要旨を逸脱しない範囲で種々変形して実施できる。
【0142】
【発明の効果】
以上詳述したようにこの発明では、DRE対応のアナログ/ディジタル変換器のオフセット制御おける擬似安定を避けることが可能となる。したがって、この発明によれば、高周波系の電力増幅器の直線性の影響を受けることがなく、従来の装置より伝送容量を増加させるために、温度による電圧変動等の外的影響や、電源投入時、受信信号入力開始時の引き込み過程によらず、正確なオフセットで同期させることのできる無線通信装置とその直交振幅変復調回路を提供することができる。
【図面の簡単な説明】
【図1】この発明に係わる直交振幅変調回路の第1の実施形態を示す回路ブロック図。
【図2】この発明に係わる直交振幅復調回路の第1の実施形態を示す回路ブロック図。
【図3】図1に示した直交振幅変調回路におけるマッピング回路の回路構成図。
【図4】図2に示した直交振幅復調回路におけるデマッピング回路の回路構成図。
【図5】図3および図4に示すマッピング回路およびデマッピング回路による信号点配置変換動作を説明するための図。
【図6】図3および図4に示すマッピング回路およびデマッピング回路による信号点配置変換動作の変換規則を示す図。
【図7】この発明に係わるマッピング回路の第2の実施形態を示す回路構成図。
【図8】この発明に係わるデマッピング回路の第2の実施形態を示す回路構成図。
【図9】図7および図8に示すマッピング回路およびデマッピング回路による信号点配置変換動作を説明するための図。
【図10】図7および図8に示すマッピング回路およびデマッピング回路による信号点配置変換動作の変換規則を示す図。
【図11】22 m(m=1,2,3,…)QAM方式の振幅変動幅を説明するための図。
【図12】この発明に係わるマッピング回路の第3の実施形態を示す回路構成図。
【図13】この発明に係わるデマッピング回路の第3の実施形態を示す回路構成図。
【図14】この発明の第3の実施形態におけるビット数変換の仕方を説明するための図。
【図15】図12および図13に示すマッピング回路およびデマッピング回路による信号点配置変換動作を説明するための図。
【図16】256QAMにおける回転対称符号配置を示す図。
【図17】図12および図13に示すマッピング回路およびデマッピング回路による信号点配置変換動作の変換規則を示す図。
【図18】この発明の第3の実施形態に係わる変調および復調の仕方を、従来方式との比較において示した系統図。
【図19】この発明の第4の実施形態に係わる直交振幅復調回路の構成を示す回路ブロック図。
【図20】図19の制御回路37の主要部構成を示すブロック図。
【図21】64QAMにおける自然2進符号配置での信号点配置図を示す図。
【図22】16QAM方式でのIチャネルに係わる識別ポイントを示す図。
【図23】16QAM方式でのIチャネルに係わるAGC制御の仕方を説明するための図。
【図24】128QAM方式の信号に対するA/Dコンバータの識別の仕方を示す図。
【図25】128QAM方式の信号に対する、DRE法を適用した際のA/Dコンバータの識別の仕方を示す図。
【図26】オフセット位置が正側に擬似安定している様子を示す図。
【図27】本発明の第5の実施形態に係わるオフセット制御回路の構成を示すブロック図。
【図28】本発明の第5の実施形態におけるオフセット制御の原理を説明するための図。
【符号の説明】
11…信号点配置変換回路
12,13…ディジタル/アナログ変換回路(D/A)
14,15…低域通過フィルタ
16…直交変調回路
17…中間周波フィルタ
18…中間周波増幅器
19…局部発振器
111…マッピング回路
112…加算論理回路(SUMLOG)
113,114…ロールオフフイルタ
21…自動利得制御増幅器
22…ロールオフフィルタ
23…受信中間周波増幅器
24…直交復調回路
25,26…低域通過フィルタ
27,28…増幅器
29,30…アナログ/ディジタル変換器(A/D)
31…クロック再生回路
32…制御回路(CONT)
33、331、332、333…ループフィルタ
34…信号点配置変換回路
37…制御回路(CONT)
371…インバータ(INV)
372…排他的論理和ゲート(EX−OR)
374、375…セレクタ(SEL)
40…インタフェース部(I/F)
50…操作部
341…差分論理回路(DIFFLOG)
342…デマッピング回路
111a,111a′,342c,342c′…ビット数変換回路
111b,111b′,342a,342a′…変換信号検出回路
111c,342b,111c′,111c′′,342b′,342b′
′…信号変換回路
375…オフセット回路
376…識別領域検出回路
377…クロック(CLK)禁止時間制御回路
378…クロック(CLK)禁止回路
379…フリップ・フロップ
Claims (2)
- 第1の変調多値数を有する多値直交振幅変調方式にて変調された信号を受信する能力を有した受信手段と、
DRE( Decision Range Expanded )法に対応するものであって、前記受信手段からのアナログの受信信号を複数の系列のディジタル信号に変換するアナログ/ディジタル変換手段と、
復調すべき多値直交振幅変調信号に対応する第2の変調多値数(前記第1の変調多値数以下の自然数)を指定するための指定手段と、
前記複数の系列のディジタル信号をそれぞれ論理反転する反転手段と、
この反転手段から送出されるそれぞれ反転された前記複数の系列のディジタル信号のうち、前記復調すべき多値直交振幅変調信号における主信号の次に高次の系列に位置する系列のディジタル信号を、前記指定手段により指定された前記第2の変調多値数に基づき選択して出力する選択手段と、
この選択手段からのディジタル信号が入力され、このディジタル信号のマーク率を平均化すべく前記アナログ/ディジタル変換手段のオフセット位置をフィードバック制御するループフィルタと、
前記アナログ/ディジタル変換手段における識別領域外に、前記受信手段からのアナログの受信信号が存在するか否かを検出する検出手段と、
この検出手段により前記受信手段からのアナログの受信信号が前記識別領域外に存在する旨が検出された場合に、前記ループフィルタの入力を所定時間所定の値にホールドするホールド手段とを具備することを特徴とする無線通信装置。 - 第1の変調多値数を有する多値直交振幅変調方式にて変調された信号を受信する能力を有した受信手段と、復調すべき多値直交振幅変調信号に対応する第2の変調多値数(前記第1の変調多値数以下の自然数)を指定するための指定手段とを備える無線通信装置で使用される直交振幅復調回路であって、
DRE( Decision Range Expanded )法に対応するものであって、前記受信手段からのアナログの受信信号を複数の系列のディジタル信号に変換するアナログ/ディジタル変換手段と、
前記複数の系列のディジタル信号をそれぞれ論理反転する反転手段と、
この反転手段から送出されるそれぞれ反転された前記複数の系列のディジタル信号のうち、前記復調すべき多値直交振幅変調信号における主信号の次に高次の系列に位置する系列のディジタル信号を、前記指定手段により指定された前記第2の変調多値数に基づき選択して出力する選択手段と、
この選択手段からのディジタル信号が入力され、このディジタル信号のマーク率を平均化すべく前記アナログ/ディジタル変換手段のオフセット位置をフィードバック制御するループフィルタと、
前記アナログ/ディジタル変換手段における識別領域外に、前記受信手段からのアナログの受信信号が存在するか否かを検出する検出手段と、
この検出手段により前記受信手段からのアナログの受信信号が前記識別領域外に存在する旨が検出された場合に、前記ループフィルタの入力を所定時間所定の値にホールドするホールド手段とを具備することを特徴とする直交振幅復調回路。
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