JP4026267B2 - 電子部品の実装構造及び実装方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子、チップ型コンデンサ、抵抗などの電子部品において、少なくとも裏面に配置された電極によって実装基板との電気的接続を行なう電子部品の実装構造及び実装方法に関する。
【０００２】
【従来の技術】
近年、例えばＨＩＣ（混成集積回路）のような電子回路装置においては、基板上に面実装電子部品を搭載する際に、Ｐｂフリー化や脱フロン（フラックス残渣洗浄工程の不要化）を目的として、良く知られたリフローはんだ付けによる実装構造に代えて、Ａｇペーストのような導電性接着剤を利用した実装構造が数多く採用される状況となってきている。このような実装構造の一例を図１５に示す。
【０００３】
この図に示すように、セラミック或いは樹脂のような絶縁材料からなる実装基板４１上に、一対の電極４３を備えた面実装用の積層セラミックコンデンサ４２を実装した状態を示したものであり、その実装時には、実装基板４１上に形成された一対の電極４３上にスクリーン印刷によってＡｇペースト４４を転写すると共に、このＡｇペースト４４上に所定の荷重及び時間条件で積層セラミックコンデンサ４２をマウントした後に、Ａｇペースト４４を硬化させる構成となっている。
【０００４】
【発明が解決しようとする課題】
上記従来の実装構造を備えたサンプルを用意して、ヒートサイクル試験（例えば−４０〜１５０℃、１０００サイクル）を行なったところ、積層セラミックコンデンサ４２側の電極４２ａもしくは実装基板４１側の電極４３とＡｇペースト４４との界面において、クラックが発生して両者間の接合性が劣化するものが存在することが判明した。このようなクラック発生の原因は以下に述べるような理由によると考えられる。
【０００５】
即ち、リフローはんだ付けによる実装構造にあっては、はんだペースト内のフラックス成分が電子部品側の電極上および実装基板側の電極上の酸化物や有機物の汚れ等を除去するようになると共に、リフロー加熱に応じてはんだと電極材料とが金属間結合することになるため、その結合状態の電極材料に対する依存性が低いという特性がある。
【０００６】
これに対して、Ａｇペースト４４を利用した実装構造の場合は、Ａｇペースト４４のバインダ用樹脂が硬化収縮するのに応じて、そのＡｇペースト４４内に独立して存在しているＡｇフィラーが、鎖状に連結（接続）されると同時に上記各電極４２ａ、４３と接合された状態となるのである。
このため、電極材料の物性（特に表面物性）に影響されやすいという事情があって、上記各電極４２ａ、４３とＡｇペースト４４との各間の接合力がはんだ付けの場合に比べて小さくなることが避けられず、これが上記のようなクラック発生の原因になると考えられる。
【０００７】
そこで、本発明者らは、上記のようなヒートサイクル試験を行なった際に、Ａｇペーストのどの部位でクラックが発生するのか、その挙動を詳細に調べた。その結果、Ａｇペースト４４におけるクラックは、主に上記各電極４２ａ、４３との接合端部付近で発生していることが分かった。つまり、高温下でのＡｇペースト４４の熱収縮に応じて接合力が小さい電極４２ａ、４３との接合部分でクラックが発生すると考えられる。
【０００８】
これに対して、Ａｇペースト４４は、実装基板４１や積層セラミックコンデンサ４２の外殻部材の材料となるセラミック（例えば、アルミナ）、或いは実装基板４１を構成する絶縁材料（樹脂或いはセラミック）に対しては、その接合性が金属材料に比べて良好であるということが判った。
本発明は上記問題に鑑みて成され、絶縁材料からなる外殻部材及びこの表面に露出した状態の電極を備えた電子部品を、実装基板上に配置された電極上に導電性接着剤を介して実装する場合に、その導電性接着剤でのクラック発生を防止できるようにすることを第１の目的とする。
【０００９】
また、ピッチの狭いランド（電極）を必要とする部品、例えば半導体素子を実装基板にはんだにてフリップチップ実装する場合、図１６（ａ）〜（ｄ）に示す工程を経て実装を行なっていた。まず、図１６（ａ）に示すように、電極（以下、ランドとも称する）５１が形成された実装基板５２を用意する。次に、図１６（ｂ）に示すように、はんだペースト５３を印刷する。このとき、所望のはんだ接合寿命を得るために、はんだペースト５３の径とランド５１の径を同等にしている。そして、図１６（ｃ）に示すように、はんだバンプ５４を備えた半導体素子５５を実装基板上に位置決め搭載（マウント）する。さらに、リフロー処理によってはんだバンプ５４とはんだペースト５３とを溶融接合させると、図１６（ｄ）に示すように、半導体素子５５と実装基板５２との電気的接続が成される。
【００１０】
この実装に際し、ランド５１のパターン公差、はんだペースト５３の印刷ズレ、半導体素子５５の実装基板５２へのマウントズレが発生する。このため、ランド５１とはんだペースト５３とが位置ズレする場合がある。しかしながら、はんだの性能上、はんだペースト５３及びはんだバンプ５４がリフロー時にランド５１に濡れ広がり、ランド５１に戻ろうとする。この溶融したはんだが完全にランド５１に戻るようにするためには、はんだペースト５３がランド５１に半分以上接するように印刷する必要があることが経験上判っており、半分以上接していない場合にはランド５１にはんだが戻りきらず、実装基板５２上にはんだボールとして残存するか、もしくは隣接するランド５１にはんだが取り込まれるか、或いは隣接ランド間がはんだによりショートする（図１７参照）。
【００１１】
その結果、ランド５１のはんだ量が減少し、或いは隣接ランドとの短絡により、半導体素子或いは電子部品の電気的接続信頼性を損ねる。
一方、近年では、微細化に伴い半導体素子５５のランドピッチを３００μｍ以下にしたいとう要求がある。これを満たすためには、実装基板５２に形成されるランド５１のパターン精度、はんだペースト５３の印刷位置、量精度、半導体素子５５の実装基板５２上へのマウント精度が厳しく要求される。特に、実装基板５２としてセラミック積層基板を採用する場合には、焼成収縮の不均一により、パターン精度が悪くなり、例えば１％程度の寸法公差が発生してしまうため、上記各精度が要求される。
【００１２】
しかしながら、半導体素子５５に例えば１０ｍｍ角のものを用いる場合、半導体素子５５の中心に対して隅にあるランド５１ではパターン公差が０．０７ｍｍ、印刷ズレが０．０５ｍｍ、マウントズレが０．０３ｍｍ程度発生する。このため、ランド５１に対してはんだペースト５３とはんだバンプ５４のズレは、各ズレの２乗平均を取ると、略０．１３ｍｍと見込まれ、ランドピッチ（間隔）をこれ以下にすると図１７に示すように、隣り合うはんだ同士が付着してショートする可能性がある。
【００１３】
その一方、上述したように、ランド５１の寸法は接合寿命や所定のズレを考慮して設定されているため、ランドサイズを０．１５ｍｍとすると、ランドピッチは０．２８ｍｍ以下にできず、上記要求を満たすことができない。
本発明は上記問題を鑑みて成され、ランド（電極）ピッチを狭くできる電子部品の実装構造及び実装方法を提供することを第２の目的とする。
【００１４】
【課題を解決するための手段】
上記問題を解決するために、請求項１に記載の発明においては、導電性接着剤（５、１６）は、複数の電極のそれぞれと対応する位置に配列されたランドの配列の外側にはみ出るように配置され、少なくとも導電性接着剤の周縁部の一部がランドの外側において実装基板に接合部位を有していると共に、セラミック積層基板からなる実装基板上に印刷形成されており、該印刷の際の印刷ズレをＸ、配列方向における導電性接着剤のサイズをφ１、該配列方向におけるランドのサイズをφ２とすると、２（Ｘ―φ２／２）＜φ１の関係を満たすように、配列方向におけるランドのサイズが設定されていることを特徴としている。
このように、導電性接着剤がランドの配列の外側にはみ出る構成とし、少なくとも導電性接着剤の周縁部の一部がランドの外側において実装基板に接合部位を有するようにできる。このため、この部位において導電性接着剤の接合強度を強くすることができる。
また、導電性接着剤を印刷形成する場合には印刷ズレが発生する。特に、本発明のように、実装基板をセラミック積層基板を採用する場合には、焼成収縮の不均一により、パターン精度が悪くなり、例えば１％程度の寸法公差が発生してしまう。したがって、ランドの径を小さくした場合に小さくしすぎると、印刷ズレによってランドと導電性接着剤が接触しなくなってしまう。このため、上記関係を満たす程度の径でランドを形成することにより、印刷ズレによっても導電性接着剤とランドとが確実に接触できるようにすることができる。
【００１５】
具体的には、請求項２に示すように、少なくとも導電性接着剤の周縁部の一部が、電子部品の外殻部材に接合部位を有する構造となればよい。そして、請求項３に示すように、電極に、外殻部材を露出させるための露出窓部が少なくとも１つ形成し、この露出窓部を通じて導電性接着剤が外殻部材に接合されるようにしたり、請求項４に示すように、ランドに、実装基板を露出させるための露出窓部が少なくとも１つ形成し、この露出窓部を通じて導電性接着剤が実装基板に接合されるようにするとよい。
【００１６】
請求項５に記載の発明においては、ランド（４、１５、１７、２２）と電極（３、１３、３３）との間が導電性接着剤（５、１６）で接続されていると共に、導電性接着剤が前記実装基板と接触させられており、ランド及び電極の配列方向において、導電性接着剤が前記実装基板と接触させられている部位のサイズよりもランドと接触させられている部位のサイズが小さくされ、さらに、導電性接着剤は、実装基板上に印刷形成されており、該印刷の際の印刷ズレをＸ、配列方向における前記導電性接着剤のサイズをφ１、該配列方向における前記ランドのサイズをφ２とすると、２（Ｘ―φ２／２）＜φ１の関係を満たすように、配列方向におけるランドのサイズが設定されていることを特徴としている。
導電性接着剤を用いた場合、導電性接着剤は硬化してもランドに濡れ広がらない。このため、ランド及び電極の配列方向において、導電性接着剤が前記実装基板と接触させられている部位のサイズよりもランドと接触させられている部位のサイズが小さくなるようにすれば、導電性接着剤を介してランドと電極との間の接合を行なうことができると共に、ランドのサイズを小さくできるため、この分、ランドピッチを狭めることができる。
また、この場合にも、上述したように、導電性接着剤を印刷形成する場合には印刷ズレが発生するが、ランドの径を小さくした場合に小さくしすぎると、印刷ズレによってランドと導電性接着剤が接触しなくなってしまう。このため、上記関係を満たす程度の径でランドを形成することにより、印刷ズレによっても導電性接着剤とランドとが確実に接触できるようにすることができる。
【００１９】
なお、請求項６に示すように、導電性接着剤として、Ａｇ、Ａｕ、Ｎｉ、Ｃｕ、Ｐｄ、Ｐｔ、Ｉｒ、ＡｇＰｄ、ＡｇＰｔのうちの少なくとも１つを含む金属製フィラーが、エポキシ、フェノール、アクリル、ポリエステル、ポリイミドのうちの少なくとも１つを含む樹脂に混入されたペースト状のものを用いることができる。
【００２１】
このように、実装基板上においてランドが形成されていない位置に、導電性接着剤を配置するようにしても、その部位において導電性接着剤の接合強度を向上させることができる。
請求項７乃至１３に記載の発明においては、実装基板に備えられたランド（４、１５、１７、２２）の上に、該ランドおよび複数の電極それぞれとを接続するための導電性接着剤（５、１６）を、導電性接着剤が実装基板と接触させられており、ランド及び電極の配列方向において、導電性接着剤が実装基板と接触させられている部位のサイズよりもランドと接触させられている部位のサイズが小さくなるように印刷する工程と、導電性接着剤と電極（３、１３、３３）が接するように位置決めして、電子部品（１、１１、３０）を実装基板上に搭載する工程と、熱処理によって導電性接着剤を硬化させる工程と、を備え、導電性接着剤を印刷する際における印刷ズレをＸ、配列方向における導電性接着剤のサイズをφ１、該配列方向におけるランドのサイズをφ２とすると、２（Ｘ―φ２／２）＜φ１の関係を満たすように、配列方向におけるランドをサイズを設定する、導電性接着剤を印刷する際における印刷ズレをＸ、配列方向における導電性接着剤のサイズをφ１、該配列方向におけるランドのサイズをφ２とすると、２（Ｘ―φ２／２）＜φ１の関係を満たすように、配列方向におけるランドをサイズを設定することを特徴としている。
【００２２】
このように、導電性接着剤のサイズをランドよりも大きくすることにより、導電性接着剤がランドからはみ出るようにでき、請求項１と同様の効果が得られる。
請求項９に記載の発明においては、導電性接着剤を印刷する工程では、実装基板のうち、前記電子部品を搭載する位置以外にも該導電性接着剤をアライメント用として印刷しておき、電子部品を実装基板上に搭載する工程では、アライメント用の導電性接着剤を基準として、電子部品の位置決めを行なうことを特徴としている。
【００２３】
このように、導電性接着剤を基準として位置決めを行なえば、ランドを基準として位置決めを行なうよりも、バンプと導電性接着剤とがより一致するようにできるため、よりバンプと導電性接着剤との接合を好適に行なうことができる。
なお、請求項１１に示すように、電子部品を搭載する工程では、電子部品搭載時において電子部品への荷重を制御することによって、導電性接着剤の形状を制御するようにしてもよい。
【００２４】
例えば、請求項１２に示すように、電子部品搭載時において電子部品もしくは実装基板を振動させるようにすればよい。なお、請求項１３に記載の発明のように、導電性接着剤を印刷する工程において、実装基板のうちランドが形成されていない位置においても導電性接着剤を印刷し、電子部品を搭載する工程時において、導電性接着剤と外殻部材とが接合部位を有するようにすれば、この部位において導電性接着剤の整合強度を高くすることができる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を図に基づいて説明する。
（第１実施形態）
本実施形態では、面実装用の電子部品として積層セラミックコンデンサを用いた場合について説明する。図１に積層セラミックコンデンサ（電子部品）１１を実装基板１４に実装したときの断面図を示す。また、図２に、図１に示す実装構造の要部のレイアウトを示す。
【００２６】
積層セラミックコンデンサ１１は、いわゆる３２１６サイズのもので、セラミック誘電体からなる六面体状（縦３．２ｍｍ×横１．６ｍｍ、高さ１．２５ｍｍ）の本体チップ（外殻部材）１２の内部に、例えばＡｇ−Ｐｄ合金よりなる複数枚ずつの内層電極を交互に積層状に配置すると共に、当該本体チップ１２における対向側面（内層電極が露出する側面）に、内層電極とそれぞれ導通した状態の一対の膜状の端子電極（電極）１３を露出状態で形成した構造となっている（但し、内部構造は図示略）。ここでは、上記端子電極１３の接地面（下面投影面）サイズは、図２に示すように、例えば０．５ｍｍ×１．６ｍｍに設定している。
【００２７】
上述のような構造とされた積層セラミックコンデンサ１１を搭載するための実装基板１４は、例えば９２％アルミナ基板によりなるもので、その上面には一対の基板電極１５が例えば銅メッキにより形成されている。この場合、各基板電極１５は、その面積が積層セラミックコンデンサ１１側の端子電極１３の接地面積より小さい状態（例えば１／４程度の面積）に設定されるものであり、図２に示すように、０．２ｍｍ×１．０ｍのサイズに設定されている。なお、上記基板電極１５からの引出配線については図示していないが、これは実装基板１４上に形成された配線パターン或いは実装基板１４に形成されたスルーホール配線により構成することができる。
【００２８】
上記積層セラミックコンデンサ１１は、実装基板１４上にＡｇペースト１６（導電性接着剤、導電性接合部材）を利用して実装されるものである。
具体的には、この実装前において、Ａｇペースト１６は、実装基板１４上における前記一対の基板電極１５を中心とした各位置に、例えば７０±２０μｍの膜厚でスクリーン印刷され、その印刷サイズは、図２に示すように、０．３５ｍｍ×１．４ｍｍ程度に設定されている。このような印刷サイズとすることにより、基板電極１５がＡｇペースト１６よりも相対的に小さくなるようにしている。なお、上記Ａｇペースト１６は、バインダとしてアミン硬化タイプのエポキシ樹脂を使用したものであり、Ａｇフィラーとエポキシ樹脂の配合比は８０：２０（Ｗｔ％）に設定されている。
【００２９】
そして、かかるＡｇペースト１６上に積層セラミックコンデンサ１１を荷重が１（Ｎ）、時間が０．５（秒）の条件にてマウントする。これにより、図１に示すように、Ａｇペースト１６が積層セラミックコンデンサ１１及び実装基板１４間で押し広げられ、その接触面積が拡大される。つまり、Ａｇペースト１６が基板電極１５からはみ出て、外殻部材としての本体チップ１２と接した状態となる。このとき、積層セラミックコンデンサ１１にかける荷重を制御することによって、Ａｇペースト１６の形状、具体的にはＡｇペースト１６の接地面積を制御するようにしている。また、Ａｇペースト１６を硬化させた時よりも厚めに印刷形成しておけば、荷重制御時に確実にＡｇペースト１６を基板電極１５からはみ出させることができる。
【００３０】
なお、このマウント時に、積層セラミックコンデンサ１１若しくは実装基板１４を振動させることによって、Ａｇペースト１６の形状を制御するようにしても良い。
そして、この状態で酸化抑止雰囲気での加熱処理を所定条件で行ない、Ａｇペースト１６を硬化させる。これにより、Ａｇペースト１６内のＡｇフィラーによって端子電極１３及び基板電極１５間が電気的に接続されると共に、Ａｇペースト１６の周縁部が積層セラミックコンデンサ１１の本体チップ１２並びに実装基板１４のそれぞれに対して面接触状態で接合されるようになる。
【００３１】
ここで、積層セラミックコンデンサ１１の本体チップ１２並びに実装基板１４は、それぞれセラミック、つまり絶縁性部材で構成されている。このような絶縁性部材にＡｇペースト１６を接合させた場合の接合性を実験により確認したところ、Ａｇペースト１６を金属に接合させた場合よりも接合性が良好になることが確認された。
【００３２】
従って、本実施形態のように、Ａｇペースト１６の周縁部が本体チップ１２並びに実装基板１４のそれぞれに対して面接触状態で接合された構造となった場合には、金属のみにＡｇペースト１６を接合させた場合と比べて接合強度を向上させることができる。これにより、温度上昇などによりＡｇペースト１６が収縮するような状況となったときでも当該Ａｇペースト１６でのクラック発生を効果的に抑止することができ、実装信頼性の向上を実現できるようになる。
【００３３】
なお、上記のような接着強度の向上効果を実証するために、本実施形態による実装構造にて積層セラミックコンデンサ１１を実装した構造体の複数サンプル、並びに従来の実装構造にて積層セラミックコンデンサ１１を実装した構造体の複数サンプルについて、そのコンデンサ１１の接着強度を実際に測定した。その結果を図３に示す。この結果からも、Ａｇペースト１６の周縁部が本体チップ１２に接合されているものの方が、接合されていない従来構造よりもＡｇペースト１６による接合強度が向上していることが分かる。
【００３４】
（第２実施形態）
図４に、本実施形態における実装構造を示す。本実施形態は、上記第１実施形態と異なる構成によって、基板電極の面積がＡｇペースト（導電性接着剤、導電性接合部材）１６に対して相対的に小さくなるようにしたものである。以下、本実施形態の実装構造について説明するが、本実施形態は、第１実施形態と略同様の構成及びマウント方法を採用するため、第１実施形態と異なる部分についてのみ説明する。
【００３５】
図４において、実装基板１４上における積層セラミックコンデンサ（電子部品）１１の搭載位置には、一対の基板電極１７が銅メッキなどによって形成されている。実装基板１４の上面には、絶縁材料（例えば、ガラス或いは樹脂等）よりなる保護膜１８が形成されており、この保護膜１８の開口部から基板電極１７が部分的に露出された状態となっている。この保護膜１８に形成された開口部は、例えば０．２ｍｍ×１．０ｍｍのサイズとなっており、基板電極１７の露出面積がＡｇペースト１６のサイズよりも小さくなるように構成されている。
【００３６】
そして、スクリーン印刷されたＡｇペースト１６と一対の基板電極１７に一致するように、積層セラミックコンデンサ１１が実装基板１４上にマウントされ、Ａｇペースト１６が硬化されている状態となっている。これにより、Ａｇペースト１６内のＡｇフィラーを介して、端子電極（電極）１３及び基板電極１７間が電気的に接続されていると共に、Ａｇペースト１６の周縁部が積層セラミックコンデンサ１１の本体チップ１２並びに実装基板１４上の保護膜１８のそれぞれに対して面接触状態で接合されている。この場合においても、Ａｇペースト１６の周縁部が絶縁材料からなる保護膜１８に面接触状態とされているため、この部分における接合強度を向上させることができる。
【００３７】
このように、基板電極１７の表面にコーティング材料を配置し、基板電極１７の露出面積がＡｇペースト１６のサイズよりも小さくなるようにしても、第１実施形態と同様の効果が得られる。さらに、本実施形態では、基板電極１７をコーティング材料で覆うことができるため、基板電極１７自体の形状が制約されないという効果も得られる。
【００３８】
（第３実施形態）
本発明の第５実施形態を図５に基づいて説明する。なお、本実施形態は、第１実施形態の構成を部分的に変更したものであるため、第１実施形態と異なる部分についてのみ説明する。
図５に示すように、本実施形態で実装対象となる面実装用の電子部品は、面実装用のアルミ電解コンデンサ（電子部品）３０であり、これはコンデンサ本体３１の基部に樹脂製のベース部（外殻部材）３２が備えられていると共に、このベース部３２の下面に一対の端子電極（電極）３３が露出状態でそなえられた構造を有している。
【００３９】
そして、スクリーン印刷されたＡｇペースト（導電性接着剤、導電性接合部材）１６と一対の基板電極１５とが一致するように、積層セラミックコンデンサ１１を実装基板１４上にマウントされ、Ａｇペースト１６が硬化されている状態となっている。これにより、Ａｇペースト１６内のＡｇフィラーを介して、端子電極３３及び基板電極１５間が電気的に接続されていると共に、Ａｇペースト１６の周縁部アルミ電解コンデンサ３０のベース部３２並びに実装基板１４のそれぞれに対して面接触状態で接合されている。この場合においても、Ａｇペースト１６の周縁部が絶縁材料からなる実装基板１４に面接触状態とされているため、この部分における接合強度を向上させることができる。
【００４０】
このように、ベース部３２の下面に端子電極３３が露出状態で設けられるようなアルミ電解コンデンサ３０を用いる場合においても、上記第１実施形態と同様の効果が得られる。
（第４実施形態）
本発明の第４実施形態を図６に基づいて説明する。本実施形態は、Ａｇペースト（導電性接着剤、導電性接合部材）１６と基板電極１５の大きさの関係に関わらず、他の部位において所望の接合強度を得られるようにしたものである。なお、本実施形態は、第１実施形態の構成を部分的に変更したものであるため、第１実施形態と異なる部分についてのみ説明する。
【００４１】
図６に示すように、実装基板１４のうち基板電極１５が形成されている部位以外においてもＡｇペースト１６ａが印刷されて配置されており、この部位において本体チップ部１２と実装基板１４とにＡｇペースト１６ａが面接触した状態となっている。
このように、実装基板１４のうち基板電極１５が形成されている部位以外にＡｇペースト１６ａを配置することによっても実装基板１４と積層セラミックコンデンサ（電子部品）１１との接合強度を向上させることができる。
【００４２】
なお、図６では、基板電極１５上に配置されたＡｇペースト１６の周縁部が基板電極１５内で終端するように示されているが、当然、これらの位置にに配置されたＡｇペースト１６を基板電極１５からはみ出るように印刷などして構成してもよい。
（第５実施形態）
本発明の第５実施形態を図７に基づいて説明する。なお、本実施形態の基本的構成は、第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４３】
図７に示すように、本実施形態では、基板電極１５にスリット（露出窓部）１５ａが形成されており、このスリット１５ａを通じて実装基板１４が部分的に露出するようになっている。そして、このように露出した部分において、実装基板１４にＡｇペースト（導電性接着剤、導電性接合部材）１６が面接触した状態となっている。
【００４４】
このように、基板電極１５にスリット１５ａを形成しても、第１実施形態と同様の効果が得られる。なお、このスリット１５ａを複数箇所に設けても良い。
なお、図７では、基板電極１５上に配置されたＡｇペースト１６の周縁部が基板電極１５内で終端するように示されているが、当然、これらの位置にに配置されたＡｇペースト１６を基板電極１５からはみ出るように印刷などして構成してもよい。
【００４５】
（第６実施形態）
本発明の第６実施形態を図８に基づいて説明する。なお、本実施形態の基本的構成は、第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図８に示すように、本実施形態では、端子電極（電極）１３にスリット（露出窓部）１３ａが形成されており、このスリット１３ａを通じて端子電極１３が部分的に露出するようになっている。そして、このように露出した部分において、端子電極１３ａにＡｇペースト（導電性接着剤、導電性接合部材）１６が面接触した状態となっている。
【００４６】
このように、端子電極１３ａにスリットを形成しても、第１実施形態と同様の効果が得られる。なお、このスリット１３ａを複数箇所に形成してもよい。
なお、図８では、基板電極１５上に配置されたＡｇペースト１６の周縁部が基板電極１５内で終端するように示されているが、当然、これらの位置にに配置されたＡｇペースト１６を基板電極１５からはみ出るように印刷などして構成してもよい。また、電極１３よりＡｇペースト１６がはみ出しても良い。
【００４７】
（第７実施形態）
本実施形態では、第１実施形態と同様に電子部品と実装基板とを接合するために用いるＡｇペーストの接合強度を向上させ、さらに各種のズレ（Ａｇペーストの印刷ズレ等）による隣接電極間でのショートを防止できる構造について説明する。なお、上記実施形態では、コンデンサを例に挙げて説明したが、本実施形態では、電子部品としてフリップチップタイプの半導体素子を使用する場合を例に挙げて説明する。
【００４８】
図９に電子部品として半導体素子１をフリップチップ法でアルミナ積層基板（実装基板）２の上に実装したときの模式図を示す。以下、図９に基づいて半導体素子１の実装構造について説明する。
半導体素子１として、寸法が１０ｍｍ×１０ｍｍを用いている。半導体素子１の裏面には、複数の電極（以下、はんだバンプとも称する）３が備えられている。このはんだバンプ３は、０．１ｍｍの径で構成されており、０．２５ｍｍのピッチを持って、半導体素子１の一辺に３２個づつロの字に配置されている。
【００４９】
一方、アルミナ積層基板２の上には、はんだバンプ３と対応する位置においてランド（基板電極）４が形成されている。このランド４は、０．０８ｍｍの径で構成されており、アルミナと同時にタングステンを焼結し、焼結後、タングステン上に銅メッキ８を形成してある。
また、アルミナ積層基板２の上に、ランド４のそれぞれと電気的に接続されるように、印刷塗布されたＡｇペースト（導電性接着剤、導電性接合部材）５が備えられている。このＡｇペースト５は、０．１５ｍｍの径となっており、銀のフィラー入りのエポキシ樹脂で構成されている。従って、ランド４の径はＡｇペースト５の径よりも小さく（ランド４の径よりＡｇペースト５の径の方が大きく）なっている。具体的には、ランド４の配列方向において、Ａｇペースト５のサイズ（幅）よりもランド４のサイズ（幅）の方が小さくなるようにしている。
【００５０】
半導体素子１は、はんだバンプ３とＡｇペースト５とが一致するように位置合わせされて、アルミナ積層基板２の上に搭載されている。そして、熱処理によってＡｇペースト５とはんだバンプ３とが電気的に接続されることで、半導体素子１とアルミナ積層基板２とが電気的に接続された状態となっている。
ここで、半導体素子１とアルミナ積層基板２との電気的接続に導電性接着剤であるＡｇペースト５を用いているが、図９に示されるように、Ａｇペースト５はランド４に濡れ広がっておらず、ほぼ印刷されたままの状態に維持されている。
【００５１】
なお、アルミナ積層基板２のうち、半導体素子１が搭載されない位置には、半導体素子１と電気的接続が成されないダミーランド７が形成されており、実装時にランド４の位置を確認するためのアライメントとして用いている。
次に、このように構成される半導体素子１をアルミナ積層基板２に実装する工程を図１０に示し、この図に基づいて実装工程の説明を行なう。
【００５２】
まず、図１０（ａ）に示すように、ランド４及びダミーランド７を備えたアルミナ積層基板２を用意する。なお、ランド４及びダミーランド７の表面には、銅メッキ８が形成されているが、以下の説明においては、各ランド４、７の関係を明確にするために銅メッキ８についての説明は省略する。
半導体素子１を搭載する領域に形成されたランド４は、径が０．０８ｍｍ、ピッチが０．２５ｍｍとなっている。また、半導体素子１を搭載する領域以外に形成されたダミーランド７のサイズに特に制限はないが、このダミーランド７によって半導体素子１を搭載する領域に形成されたランド４の位置が認識できるようになっている。
【００５３】
そして、図１０（ｂ）に示すように、ダミーランド７をアライメント基準として、ランド４の上に０．１５ｍｍの径を有するＡｇペースト５を印刷形成する。このとき、印刷ズレが発生するが、印刷ズレが発生してもランド４とＡｇペースト５とが部分的に接触するようになっている。
上述したように、ランド４の径は０．０８ｍｍとしているが、これはランド４の径をＡｇペースト５の径に比して小さくしつつ、Ａｇペースト５の印刷ズレによってＡｇペースト５とランド４とが離れてしまわないように、サイズを設定したものである。
【００５４】
Ａｇペースト５の場合、印刷された形状を維持したまま硬化されるため、はんだペーストのようにランド４に濡れ広がることがない。このため、Ａｇペースト５のサイズよりもランド４のサイズを小さくすることができるのであるが、サイズを小さくしすぎるとランド４とＡｇペースト５とが離れてしまうので、印刷ズレを見込んだサイズにする必要がある。
【００５５】
図１１の模式図に基づいてＡｇペースト５の径とランド４の径及び印刷ズレの関係を説明する。なお、図中φ１はＡｇペースト５の径を示し、φ２はランド４の径を示し、Ｘは印刷ズレが最大となったときの量を示している。
この図からも判るように、印刷ズレによってＡｇペースト５とランド４と離れてしまわないようにするには、２（Ｘ−φ２／２）＜φ１の関係を満たす必要がある。よって、この関係と、ランド４の径をＡｇペースト５の径より小さくした場合の関係（φ１＞φ２）とから、φ１は、２（Ｘ−φ２／２）＜φ１の関係を満たすように設定している。
【００５６】
このように、ランド４を小さくすることができるため、ランド４の径やＡｇペースト５の径及びＡｇペースト５の印刷ズレ等を見込んで設定されるランドピッチを小さくすることができる。
具体的に、図１２に示す従来との比較図に基づいて説明する。なお、図１２（ａ）は、従来のようにはんだペースト２０を用いた場合において、はんだペースト２０をリフローさせた前後の図を示しており、図１２（ｂ）は、本実施形態のようにＡｇペースト５を用いた場合において、Ａｇペースト５を硬化させた前後の図を示している。
【００５７】
図１２（ａ）に示されるように、はんだペースト２０は、リフロー後にランド２１に濡れ広がるため、ランド２１の径をはんだペースト２０の径と同等にする必要がある。しかしながら、図１２（ｂ）に示されるように、Ａｇペースト５の場合には、熱処理後においても印刷時の形状をほぼ維持するものであるため、ランド４とＡｇペースト５とが少しでも接触していれば電気的接続を行なうことができる。
【００５８】
従って、Ａｇペースト５を用いた場合にはランド４のサイズを小さくすることができ、その結果、図１２（ｂ）に示される間隔Ｄは、図１２（ａ）に示される間隔ｄと比べて、ランド４のサイズを小さくした分だけ大きくなる。このため、間隔Ｄが大きくなった分だけ、ランドピッチを小さくすることができるのである。
【００５９】
次に、図１０（ｃ）に示されるように、ダミーランド７をアライメント基準として、はんだバンプ３とＡｇペースト５とが一致するように位置合わせして、半導体素子１をアルミナ積層基板２にマウントする。このとき、半導体素子１に１０ｇの荷重をかけて、全はんだバンプ３がＡｇペースト５に接するようにしている。
【００６０】
なお、図１０（ｂ）に示す工程において、Ａｇペースト５を印刷する際に、半導体素子１を搭載する部分以外にもアライメント用にＡｇペースト５を印刷するようにしておけば、Ａｇペースト５の印刷ズレを見込んだものをアライメント基準にして半導体素子１の位置合わせを行なうことができるため、よりＡｇペースト５とはんだバンプ３との位置ズレを少なくすることができる。これにより、Ａｇペースト５とはんだバンプ３との接合をより良好に行なうことができる。
【００６１】
さらに、図１０（ｄ）に示すように、１５０℃、１時間の熱処理を施して、Ａｇペースト５を硬化させて、はんだバンプ３とＡｇペースト５とを接合させる。これにより、半導体素子１とアルミナ積層基板２とが電気的に接続され、図９に示す実装構造が完成する。
このように、Ａｇペースト５等の導電性接着剤を用いることにより、ランド４を小さくすることができる。これにより、ランドピッチを小さくすることができる。
【００６２】
また、このようにランド４を小さくすることにより、ランド４からＡｇペースト５がはみ出るようにできるため、第１実施形態と同様の効果が得られる。
（第８実施形態）
本発明の第８実施形態を図１３に基づいて説明する。なお、本実施形態は、第１実施形態等における積層セラミックコンデンサにおいて、第７実施形態と同様に各種ズレによる隣接ランド間のショートなどを防止するものである。従って、本実施形態における構成は、第１実施形態とほぼ同様であるので、異なる部分についてのみ説明する。
【００６３】
ところで、近年、上記第１実施形態で説明したようないわゆる３２１６サイズのコンデンサよりも小型の２０１２サイズのコンデンサ、さらに小型の１００５サイズのコンデンサへと小型化（電極の狭ピッチ化）の要求が強い。
本実施形態は、いずれのサイズのコンデンサにおいても十分適用可能なものである。本実施形態では、特に小型の１００５サイズの積層セラミックコンデンサ（電子部品）１１を用いた場合について説明する。図１３において、実装基板１４に配置された各基板電極１５の端部から端部までの間隔は０．６ｍｍに設定されている。
【００６４】
そして、基板電極１５の配列方向における幅が０．６ｍｍとなるように、Ａｇペースト（導電性接着剤、導電性接合部材）１６を印刷したのち、積層セラミックコンデンサ１１をマウントし、Ａｇペースト１６を硬化させている。これにより、Ａｇペースト１６が基板電極１５からはみ出し、実装基板１４若しくは本体チップ１２とＡｇペースト１６とが面接触した状態となる。
【００６５】
このような構成の実装構造において、仮に、積層セラミックコンデンサ１１の焼成収縮バラツキが０．５％（つまり、１０ｍｍ×１０ｍｍであれば０．５ｍｍのバラツキ）があるとして中心部からのズレが０．２５ｍｍ、Ａｇペースト５の印刷ズレが０．０５ｍｍであるとすると、その２乗平均より、各種ズレ要因に起因するズレ量の最大値は０．２５５ｍｍ程度になると考えられる。
【００６６】
図１４に、本実施形態における実装構造と従来における実装構造を示し、これらそれぞれの実装構造に対する上記ズレ量の関係とについて説明する。なお、図１４（ａ）は、従来のようにはんだペースト２１を用い、基板電極２２とはんだペースト２１とのサイズを一致させた場合において、はんだペースト２１をリフローさせた前後の図を示しており、図１４（ｂ）は、本実施形態のようにＡｇペースト１６を用いた場合において、Ａｇペースト１６を硬化させた前後の図を示している。なお、図１４（ａ）、（ｂ）においては、隣接する基板電極１５、２の中心位置間の距離（ランドピッチ）を同等にさせている。
【００６７】
図１４（ａ）に示されるように、従来の構造では、基板電極２２とはんだペースト２１とのサイズを一致させた場合に、各基板電極２２間の間隔が０. ３ｍｍとなるため、上記ズレ量が最大となると、はんだペースト２１の熱だれによって隣接する基板電極間でショートしてしまう場合がある。
これに対して、図１４（ｂ）に示されるように、本実施形態では、各基板電極１５の間隔を０．６ｍｍに設定できるため、上記ズレ量が最大値となってもＡｇペースト１６から基板電極１５までの距離が０．３４５ｍｍとなる。そして、上述したように、Ａｇペースト１６は印刷されたときの形状を維持できるため、各基板電極１５間におけるショートを防止することができる。
【００６８】
このように、基板電極１５をＡｇペースト１６のサイズよりも小さくすることにより基板電極１５間のショートを防止することができ、さらに、Ａｇペースト１６と実装基板１４若しくは本体チップ１２との接合強度を向上させることができる。
（他の実施形態）
上記実施形態では、実装対象の面実装電子部品として積層セラミックコンデンサ１１や面実装用コンデンサ１９等を例に挙げたが、他の形式の面実装用コンデンサや面実装用コイルなど種々の電子部品の実装構造に適用可能である。また、導電性接着剤として、バインダとしてのエポキシ樹脂内にＡｇフィラーを充てんしたＡｇペーストを利用する構成としたが、バインダの材質及び導電性充填フィラーの種類は適宜選択できるものである。さらに、基板１４の材料として９２％アルミナ基板を例に挙げたが、他のセラミック基板や樹脂基板を利用することもできる。
【００６９】
具体的には、上記第１実施形態では、実装基板としてアルミナ積層基板２を用いているが、この他、ガラス基板、アルミナ基板、ガラスセラミック等の低温焼成基板や、エポキシ、ガラスエポキシ、紙フェノール、ポリイミド、の樹脂基板、金属をベースとしたＡｌＮ基板などを用いても良い。また、第３実施形態に示したように、これらの材質を用いたコーティング材料を実装基板上に配置したものであっても良い。なお、コーティング材料としては、これらの材料の他のもの、例えば、エポキシアクリレートなどの紫外線硬化型樹脂等を用いても良い。
【００７０】
また、上記第１〜第８実施形態に用いる導電性接着剤として、Ａｇ、Ａｕ、Ｎｉ、Ｃｕ、Ｐｄ、Ｐｔ、Ｉｒ、ＡｇＰｄ、ＡｇＰｔのうちの少なくとも１つを含む金属製フィラーがエポキシ、フェノール、アクリル、ポリエステル、ポリイミドのうちの少なくとも１つを含む樹脂に混入されたペースト状のものを用いるようにしても良い。
【００７１】
なお、アルミナ又はガラスエポキシとＡｇペーストとの接合力が、例えばランド（電極）を構成する銅とＡｇペーストとの接合力よりも大きくなると同様に、上記他の材質のものであっても、ランドを小さくすることは、各種導電性接着剤と外殻部材及び実装基板との接触面積を増加させるので好適であるといえる。
また、上記いずれの実施形態においても少なくともＡｇペースト５、１６の周縁部の一部が本体チップ１２表面や樹脂製のベース部３２表面に接合されるか、又は実装基板３２、１４表面に接合されるか、またはそれら両方の表面に接合されるようにすれば、接合性を向上させてＡｇペーストでもクラックを防止する効果は得られる。
【図面の簡単な説明】
【図１】本発明の第１実施形態における電子部品の実装構造を示す断面図である。
【図２】図１の実装構造における要部のレイアウトを示す図である。
【図３】Ａｇペースト１６の接合強度の測定結果を示す図である。
【図４】第２実施形態における電子部品の実装構造を示す断面図である。
【図５】第３実施形態における電子部品の実装構造を示す断面図である。
【図６】第４実施形態における電子部品の実装構造を示す断面図である。
【図７】第５実施形態における電子部品の実装構造を示す断面図である。
【図８】第６実施形態における電子部品の実装構造を示す断面図である。
【図９】第７実施形態における電子部品の実装構造を示す断面図である。
【図１０】図９における電子部品の実装工程を示す図である。
【図１１】Ａｇペースト５の径、ランド４の径及び印刷ズレの関係を説明するための図である。
【図１２】Ａｇペースト５を用いた場合とはんだペースト２０を用いた場合のランドピッチを比較するための説明図である。
【図１３】第８実施形態における電子部品の実装構造を示す断面図である。
【図１４】Ａｇペースト１６を用いた場合とはんだペースト２０を用いた場合のランドピッチを比較するための説明図である。
【図１５】従来の電子部品の実装構造を説明するための断面図である。
【図１６】従来の電子部品の実装工程を示す図である。
【図１７】図１６に示す実装工程によって隣接する電極間がショートした場合を説明するための図である。
【符号の説明】
１…半導体素子、２…アルミナ積層基板、３…はんだバンプ、４…ランド、
５…Ａｇペースト、７…ダミーランド、１１…積層セラミックコンデンサ、
１２…外殻部材、１３…端子電極、１４…実装基板、１５…基板電極、
１６…Ａｇペースト。

Claims (13)

1. 絶縁材料からなる外殻部材及び該外殻部材の表面に露出した複数の電極（３、１３、３３）を備えた電子部品（１、１１、３０）を、前記複数の電極のそれぞれと対応する位置に配列されたランド（４、１５、１７、２２）が備えられたセラミック積層基板からなる実装基板（２、１４）上に位置決めし、導電性接着剤（５、１６）を介して前記複数の電極と前記ランドとを接続することにより、前記電子部品と前記実装基板との電気的接続を行なう電子部品の実装構造であって、
   前記導電性接着剤は、前記複数の電極のそれぞれと対応する位置に配列された前記ランドの前記配列の外側にはみ出るように配置され、少なくとも前記導電性接着剤の周縁部の一部が前記ランドの外側において前記実装基板に接合部位を有していると共に、前記実装基板上に印刷形成されており、該印刷の際の印刷ズレをＸ、前記配列方向における前記導電性接着剤のサイズをφ１、該配列方向における前記ランドのサイズをφ２とすると、２（Ｘ―φ２／２）＜φ１の関係を満たすように、前記配列方向における前記ランドのサイズが設定されていることを特徴とする電子部品の実装構造。
2. 少なくとも前記導電性接着剤の周縁部の一部は、前記電子部品の外殻部材に接合部位を有していることを特徴とする請求項１に記載の電子部品の実装構造。
3. 前記電極には、前記外殻部材を露出させるための露出窓部が少なくとも１つ形成されており、この露出窓部を通じて前記導電性接着剤が前記外殻部材に接合されていることを特徴とする請求項２に記載の電子部品の実装構造。
4. 前記ランドには、前記実装基板を露出させるための露出窓部が少なくとも１つ形成されており、この露出窓部を通じて前記導電性接着剤が前記実装基板に接合されていることを特徴とする請求項１ないし３のいずれか１つに記載の電子部品の実装構造。
5. 複数の電極（３、１３、３３）を備えた電子部品（１、１１、３０）を、前記複数の電極のそれぞれと対応する位置にランド（４、１５、１７，２２）が備えられたセラミック積層基板からなる実装基板（２、１４）上に位置決めし、前記複数の電極と前記ランドとを接続することにより、前記電子部品と前記実装基板との電気的接続を行なう電子部品の実装構造において、
   前記ランドと前記電極との間が導電性接着剤（５、１６）で接続されていると共に、該導電性接着剤が前記実装基板と接触させられており、前記ランド及び前記電極の配列方向において、該導電性接着剤が前記実装基板と接触させられている部位のサイズよりも前記ランドと接触させられている部位のサイズが小さくされ、
   さらに、前記導電性接着剤は、前記実装基板上に印刷形成されており、該印刷の際の印刷ズレをＸ、前記配列方向における前記導電性接着剤のサイズをφ１、該配列方向における前記ランドのサイズをφ２とすると、２（Ｘ―φ２／２）＜φ１の関係を満たすように、前記配列方向における前記ランドのサイズが設定されていることを特徴とする電子部品の実装構造。
6. 前記導電性接着剤として、Ａｇ、Ａｕ、Ｎｉ、Ｃｕ、Ｐｄ、Ｐｔ、Ｉｒ、ＡｇＰｄ、ＡｇＰｔのうちの少なくとも１つを含む金属製フィラーが、エポキシ、フェノール、アクリル、ポリエステル、ポリイミドのうちの少なくとも１つを含む樹脂に混入されたペースト状のものを用いることを特徴とする請求項１乃至５のいずれか１つに記載の電子部品の実装構造。
7. 複数の電極（３、１３、３３）を備えた電子部品（１、１１、３０）を、前記複数の電極のそれぞれと対応する位置にランド（４、１５、１７、２２）が形成されたセラミック積層基板からなる実装基板（２、１４）上に位置決めし、前記複数の電極と前記ランドとを接続することにより、前記電子部品と前記実装基板との電気的接続を行なう電子部品の実装方法において、
   前記実装基板に備えられたランドの上に、該ランドおよび前記複数の電極それぞれとを接続するための導電性接着剤（５、１６）を、該導電性接着剤が前記実装基板と接触させられており、前記ランド及び前記電極の配列方向において、該導電性接着剤が前記実装基板と接触させられている部位のサイズよりも前記ランドと接触させられている部位のサイズが小さくなるように印刷する工程と、
   前記導電性接着剤と前記電極が接するように位置決めして、前記電子部品を前記実装基板上に搭載する工程と、
   熱処理によって前記導電性接着剤を硬化させる工程と、を備え、
   前記導電性接着剤を印刷する際における印刷ズレをＸ、前記配列方向における前記導電性接着剤のサイズをφ１、該配列方向における前記ランドのサイズをφ２とすると、２（Ｘ―φ２／２）＜φ１の関係を満たすように、前記配列方向における前記ランドをサイズを設定することを特徴とする電子部品の実装方法。
8. 前記導電性接着剤を印刷する工程では、前記ランドからはみ出るように前記導電性接着剤を印刷することを特徴とする請求項７に記載の電子部品の実装方法。
9. 前記導電性接着剤を印刷する工程では、前記実装基板のうち、前記電子部品を搭載する位置以外にも該導電性接着剤をアライメント用として印刷しておき、前記電子部品を前記実装基板上に搭載する工程では、前記アライメント用の導電性接着剤を基準として、前記電子部品の位置決めを行なうことを特徴とする請求項７または８に記載の電子部品の実装方法。
10. 前記導電性接着剤を印刷する工程では、硬化させた時よりも厚めに該導電性接着剤を印刷することを特徴とする請求項７乃至９のいずれか１つに記載の電子部品の実装方法。
11. 前記電子部品を搭載する工程では、当該電子部品搭載時において前記電子部品への荷重を制御することによって、前記導電性接着剤の形状を制御することを特徴とする請求項７乃至１０のいずれか１つに記載の電子部品の実装方法。
12. 前記電子部品を搭載する工程では、当該電子部品搭載時において前記電子部品もしくは前記実装基板を振動させることによって、前記導電性接着剤の形状を制御することを特徴とする請求項７乃至１１のいずれか１つに記載の電子部品の実装方法。
13. 前記導電性接着剤を印刷する工程では、前記実装基板のうち前記ランドが形成されていない位置においても前記導電性接着剤を印刷し、前記電子部品を搭載する工程時において、前記導電性接着剤と前記外殻部材及び／又は前記実装基板とが接合部位を有するようにすることを特徴とする請求項７乃至１１のいずれか１つに記載の電子部品の実装方法。

Images