JP4021676B2 - ポリフェーズフィルタ - Google Patents
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Description
【発明の属する技術分野】
本発明は、高周波直交アナログ信号を高精度に得るためのオンチップ型のポリフェーズフィルタに関するものである。
【0002】
【従来の技術】
現在一般的に使用されているスーパーヘテロダイン受信機の構成を図8に示す。受信されたRF信号は2分岐され、乗算器1、2においてオンチップ型のポリフェーズフィルタ3から入力するそれぞれ90度位相の異なる内部信号が乗ぜられた後、これら両信号はそれぞれローパスフィルタ4、5を通ることで、90度位相の異なる中間周波信号(以下IF信号と呼ぶ。)が得られる。この後、一方のIF信号を移相器6により90度位相をシフトして加算器7により両者を加算することでスプリアス成分であるイメージ信号の抑圧を行っている。このとき、これら2つのIF信号間に信号の振幅のずれΔA/A(Aは一方の振幅、ΔAは両者間の振幅のずれ)や目標としている位相差の90度からのずれΔθ(ラジアン)が存在するとイメージ抑圧比IRRが劣化して、
IRR≒{(ΔA/A)2+(Δθ)2}/4 (1)
のようになる(資料:RF Microelectronics, Rehzad Razavi,Prentice Hall PTR,p143)。
【0003】
また、現在一般的に使用されている直交変調器の構成を図9に示す。入力する直交関係にあるベースバンド信号は、乗算器11、12においてオンチップ型のポリフェーズフィルタ13から入力するそれぞれ90度位相の異なる内部信号が乗ぜられた後、加算器14で加算され、バンドパスフィルタ15を通過して、パワーアンプ16に供給される。この場合も送信機信号におけるIRRは上記式(1)で示される。
【0004】
このためオンチップ型のポリフェーズフィルタ3、13としては、90度からの位相のずれができるだけ小さいものが必要となる。このポリフェーズフィルタ3、13としては例えば以下のような回路構成が知られている。
【0005】
図10にその1例であるオンチップ型のポリフェーズフィルタのパターンレイアウトを示す。これは、同じ容量値の容量素子C1〜C4、同じ抵抗値の抵抗素子R1〜R4の該抵抗素子と該容量素子を交互にループ形状に接続したRCネットワークからなるものである。C1とR1の共通接続点を21、C2とR2の共通接続点を22、C3とR3の共通接続点を23、C4とR4の共通接続点を24とし、R1とC2の共通接続点を25、R2とC3の共通接続点を26、R3とC4の共通接続点を27、R4とC1の共通接続点を28とすると、共通接続点21、22と共通接続点23、24との間に差動信号(−cos(ωt)、cos(ωt))を入力することで、共通接続点25〜28に90度づつ位相の異なる直交信号が得られる。すなわち、共通接続点25と27の間に第1の差動出力信号(−sin(ωt+θ)、sin(ωt+θ))が、共通接続点26と28の間に第2の差動出力信号(−cos(ωt+θ)、cos(ωt+θ))が得られ、第1の差動出力信号と第2の差動出力信号は直交関係にある。なお、容量素子C1〜C4の容量値と抵抗素子R1〜R4の抵抗値は使用する周波数に応じて設定される。
【0006】
オンチップ容量素子C1〜C4は図11(a)に示すように、P型シリコン基板31のN型層32の上部に形成されたSiO2絶縁層33に、ポリシリコン34、35の間にSiO2絶縁層33を介在させて構成した「ポリシリコン/SiO2/ポリシリコン構造」からなるPIP容量素子が使用される。36はメタル1層である。又は、図11(b)に示すようにメタル37、38の間にSiO2絶縁層33を介在させて構成した「メタル/SiO2/メタル構造」からなるMIM容量素子が使用される。さらに、オンチップ抵抗素子R1〜R4は図11(c)に示すようにポリシリコン抵抗素子39が通常用いられる。
【0007】
【発明が解決しようとする課題】
ところで、前記した式(1)より、高いイメージ抑圧比IRRを得るには信号の移相量の90度からのずれおよび振幅のずれはできるだけ小さい必要がある。しかしながら図10に示した従来技術のパターンレイアウトでは、信号線291が信号線292、信号線293、信号線294とは非対称となり、C1とR1、C2とR2、C3とR3、C4とR4の各組の配線の容量値、抵抗値、インダクタンス値を完全に一致させることができないため、扱う信号周波数が数百MHz以上になると、出力信号の移相量が90度からずれるという問題があった。また、シリコン基板31上に図11(a)〜(c)に示した容量素子と抵抗素子を用いてポリフェーズフィルタを形成すると、100MHz以上の信号では、信号が基板31を通して干渉してしまうという問題もあった。
【0008】
図12はシリコン基板の一種であるSIMOX基板を用いて、基板上で150μm離れたところからの基板を介した信号の干渉(SパラメータのS21)を測定したものである(Jpn.J.Appl.Phys.Vol.39(2000),p.2256)。通常(Normal SIMOX)型基板の場合を○印で、高抵抗(High-R SIMOX)型基板の場合を▲印で示した。信号周波数が100MHz以上になると基板を介した信号の干渉が大きくなるのが確認されている。なお、図12にはエアギャップを介した干渉の測定結果も示した。このように図10のようにレイアウトが出力する4位相信号に対して対称的でないと、互いに干渉して精度の良い直交信号が得られないという問題があった。
【0009】
本発明は以上のような点に鑑みてなされたものであり、その目的は、信号の移相量および信号振幅のずれの小さい直交信号を得ることができるようにして、高精度・高性能な送受信機を実現できるようにしたポリフェーズフィルタを提供することである。
【0010】
【課題を解決するための手段】
請求項1にかかる発明は、抵抗値が同一の4個の抵抗素子と容量値が同一の4個の容量素子の該抵抗素子と該容量素子を交互にループ形状に接続した第1のRCネットワークを設け、前記抵抗素子と前記容量素子の各共通接続点の内の1つ置きの4個の共通接続点を入力ノードとし、残り4個の共通接続点を出力ノードとし、前記4個の入力ノードの内の隣接する2個の入力ノードの共通接続点を第1の入力点とし、残りの隣接する2個のノードの共通接続点を第2の入力点として、前記第1、第2の入力点の間に差動入力信号を入力し、前記出力ノードの内の1つ置きの2個の出力ノードを各々第1、第2の出力点として該第1、第2の出力点の間に第1差動出力信号を出力し、残りの2個の出力ノードを各々第3、第4の出力点として該第3、第4の出力点の間に前記第1の差動出力信号と直交関係にある第2の差動出力信号を出力するポリフェーズフィルタであって、隣接する前記1個の抵抗素子と前記1個の容量素子とそれらを接続する配線を1組として、4組をパターン中心を中心に90度の角度間隔をもって回転対称に配置し、前記第1、第2の入力点を前記パターン中心部分に配置し、前記第1乃至第4の出力点を前記4個の抵抗素子と前記4個の容量素子の外側に配置したことを特徴とするポリフェーズフィルタとした。
【0011】
請求項2にかかる発明は、抵抗値が同一の4個の抵抗素子と容量値が同一の4個の容量素子の該抵抗素子と該容量素子を交互にループ形状に接続した第1のRCネットワークを設け、前記抵抗素子と前記容量素子の各共通接続点の内の1つ置きの4個の共通接続点を入力ノードとし、残り4個の共通接続点を出力ノードとし、前記4個の入力ノードの内の隣接する2個の入力ノードの共通接続点を第1の入力点とし、残りの隣接する2個のノードの共通接続点を第2の入力点として、前記第1、第2の入力点の間に差動入力信号を入力し、前記出力ノードの内の1つ置きの2個の出力ノードを各々第1、第2の出力点として該第1、第2の出力点の間に第1差動出力信号を出力し、残りの2個の出力ノードを各々第3、第4の出力点として該第3、第4の出力点の間に前記第1の差動出力信号と直交関係にある第2の差動出力信号を出力するポリフェーズフィルタであって、隣接する前記1個の抵抗素子と前記1個の容量素子とそれらを接続する配線を1組として、4組をパターン中心を中心に90度の角度間隔をもって回転対称に配置し、前記第1、第2の入力点を前記4個の抵抗素子と前記4個の容量素子の外側に配置し、前記第1乃至第4の出力点を前記パターン中心部分に配置したことを特徴とするポリフェーズフィルタとした。
【0012】
請求項3にかかる発明は、請求項1にかかる発明において、抵抗値が同一の4個の抵抗素子と容量値が同一の4個の容量素子の該抵抗素子と該容量素子を交互にループ形状に接続した第2のRCネットワークを設け、該第2のRCネットワークの前記抵抗素子と前記容量素子の各共通接続点の内の1つ置きの4個の共通接続点を入力ノードとし、残り4個の共通接続点を出力ノードとし、該第2のネットワークの4個の入力ノードに前記第1のRCネットワークの前記各出力点を接続したポリフェーズフィルタであって、前記第2のRCネットワークの隣接する前記1個の抵抗素子と前記1個の容量素子とそれらを接続する配線を1組として、4組を前記パターン中心を中心に90度の角度間隔をもって回転対称に配置し、前記第1乃至第4の出力ノードを前記第2のRCネットワークの前記4個の抵抗素子と前記4個の容量素子の外側に配置したことを特徴とするポリフェーズフィルタとした。
【0013】
請求項4にかかる発明は、請求項2にかかる発明において、抵抗値が同一の4個の抵抗素子と容量値が同一の4個の容量素子の該抵抗素子と該容量素子を交互にループ形状に接続した第2のRCネットワークを設け、該第2のRCネットワークの前記抵抗素子と前記容量素子の各共通接続点の内の1つ置きの4個の共通接続点を入力ノードとし、残り4個の共通接続点を出力ノードとし、該第2のネットワークの4個の入力ノードに前記第1のRCネットワークの前記各出力点を接続したポリフェーズフィルタであって、前記第2のRCネットワークの隣接する前記1個の抵抗素子と前記1個の容量素子とそれらを接続する配線を1組として、4組を前記パターン中心を中心に90度の角度間隔をもって回転対称に配置し、前記第1乃至第4の出力ノードを前記第2のRCネットワークの前記4個の抵抗素子と前記4個の容量素子の内側に配置したことを特徴とするポリフェーズフィルタとした。
【0014】
請求項5にかかる発明は、請求項1乃至4のいずれか1つにかかる発明において、前記第1、第2の入力点から引き出される入力配線とシリコン基板との間、前記抵抗素子と容量素子を接続する配線とシリコン基板との間、および前記抵抗素子と前記容量素子の間の部分に、接地されたメタル配線層を配置したことを特徴とするポリフェーズフィルタとした。
【0015】
請求項6にかかる発明は、請求項5にかかる発明において、前記接地されたメタル配線層を最も前記シリコン基板側に近い配線層としたことを特徴とするポリフェーズフィルタとした。
【0016】
【発明の実施の形態】
[第1の実施形態]
図1に本発明における第1の実施形態のポリフェーズフィルタのレイアウトパターン図を示す。図1において、抵抗値が同一の4個の抵抗素子R1〜R4と容量値が同一の4個の容量素子C1〜C4は、抵抗素子と容量素子が交互接続されてループ形状のRCネットワークをなしている。容量素子C1〜C4の容量値と抵抗素子R1〜R4の抵抗値は使用する周波数に応じて設定される。抵抗素子R1〜R4はパターン中心を中心として90度の角度間隔で中心から等距離に配置されている。また、容量素子C1〜C4もパターン中心を中心として90度の角度間隔で中心から等距離に配置されているが、抵抗素子R1〜R4の配置位置に対してほぼ45度ずれている。すなわち、R1とC1の組、R2とC2の組、R3とC3の組、R4とC4の組は、それらの配線も含めてパターン中心を中心として90度の角度間隔で中心から等距離に配置されている。
【0017】
抵抗素子と容量素子のループ接続における各共通接続点の内の1つ置きの4個の共通接続点21〜24は入力ノードとしてパターン中央に配置され、その内の共通接続点21と22はさらに共通接続されて入力点となりそこから入力配線41によりパターン外側に引き出され、また共通接続点23と24もさらに共通接続されて入力点となりそこから入力配線42によりパターン外側に引き出されている。
【0018】
一方、抵抗素子と容量素子のループ接続における各共通接続点の内の1つ置きの残りの4個の共通接続点25〜28は出力ノードとしてパターン外側に配置され、その内の共通接続点25と27は各々出力点となり図1において左側に出力配線43、44により引き出され、共通接続点26と28も各々出力点となりそこから図1において下側に出力配線45、46により引き出されている。
【0019】
入力配線41と42間に差動信号(−cos(ωt)、cos(ωt))を入力すると、出力配線43と44間に第1の差動出力信号(−sin(ωt+θ)、sin(ωt+θ))が現れ、出力配線45と46間に第2の差動出力信号(−cos(ωt+θ)、cos(ωt+θ))が現れる。この第1、第2の差動出力信号は直交関係にある。
【0020】
このように、本実施形態では、抵抗素子と容量素子が90度回転対称で配置されており、配線も同様に対称である。従って、配線の容量値、抵抗値、およびインダクタンス値のずれが大幅に改善されるため、精度のよい直交信号が得られるようになる。
【0021】
[第2の実施形態]
図2に本発明における第2の実施の形態のポリフェーズフィルタのレイアウトパターン図を示す。図2において、抵抗値が同一の4個の抵抗素子R1〜R4と容量値が同一の4個の容量素子C1〜C4は、抵抗素子と容量素子が交互接続されてループ形状のRCネットワークをなしている。抵抗素子R1〜R4はパターン中心を中心として90度の角度間隔で中心から等距離に配置されている。また、容量素子C1〜C4もパターン中心を中心として90度の角度間隔で中心から等距離に配置されているが、抵抗素子R1〜R4の配置位置に対してほぼ45度ずれている。すなわち、R1とC1の組、R2とC2の組、R3とC3の組、R4とC4の組は、それらの配線も含めてパターン中心を中心として90度の角度間隔で中心から等距離に配置されている。
【0022】
抵抗素子と容量素子のループ接続における各共通接続点の内の1つ置きの4個の共通接続点21〜24は入力ノードとしてパターン外側に配置され、その内の共通接続点21と22はさらに共通接続されて入力点となりそこから入力配線51により図2において右上に引き出され、また共通接続点23と24もさらに共通接続されて入力点となりそこから入力配線52により同様に右上に引き出されている。
【0023】
一方、抵抗素子と容量素子のループ接続における各共通接続点の内の1つ置きの残りの4個の共通接続点25〜28は出力ノードとしてパターンの内側に配置され、その内の共通接続点25と27は各々出力点となりそこから図2において右側に出力配線53、54により引き出され、共通接続点26と28も各々出力点となりそこから図2において下側に出力配線55、56により引き出されている。
【0024】
入力配線51と52間に差動信号(−cos(ωt)、cos(ωt))を入力すると、出力配線53と54間に第1の差動出力信号(−sin(ωt+θ)、sin(ωt+θ))が現れ、出力配線55と56間に第2の差動出力信号(−cos(ωt+θ)、cos(ωt+θ))が現れる。この第1、第2の差動出力信号は直交関係にある。
【0025】
このように、本実施形態は、入力ノードがパターン外側に、出力ノードがパターン中心部に配置されている点で、前記した第1の実施形態と異なるが、抵抗素子と容量素子が90度回転対称で配置されており、配線も同様に対称である。従って、第1の実施形態と同様に、配線の容量値、抵抗値、およびインダクタンス値のずれが大幅に改善されるため、精度のよい直交信号が得られるようになる。
【0026】
[第3の実施形態]
図3に本発明における第3の実施の形態のポリフェーズフィルタのレイアウトパターン図を示す。図3においても、抵抗値が同一の4個の抵抗素子R1〜R4と容量値が同一の4個の容量素子C1〜C4は、抵抗素子と容量素子が交互接続されてループ形状のRCネットワークをなしているが、C1−R1−C2−R2−C3−R3−C4−R4−C1の並びが、第1の実施形態では時計回りであったのに対し、この第3の実施形態では反時計回りに配置されている点が異なっている。
【0027】
よって、この第3の実施形態でも、抵抗素子と容量素子が90度回転対称で配置されており、配線も同様に対称である。従って、第1の実施形態と同様に、配線の容量値、抵抗値、およびインダクタンス値のずれが大幅に改善されるため、精度のよい直交信号が得られるようになる。
【0028】
[第4の実施形態]
図4に本発明における第4の実施の形態のポリフェーズフィルタのレイアウトパターン図を示す。図4において、図1と同じものには同じ符号を付けた。本実施形態では、図1に示したパターンの外側の共通接続点25〜28を共通接続点とするように、そのパターンの外側に、抵抗値が同一の4個の抵抗素子R5〜R8と容量値が同一の4個の容量素子C5〜C8の抵抗素子と容量素子が交互接続によりループ接続されている。抵抗素子R5〜R8はパターン中心から抵抗素子R1〜R4の放射方向外側に同一距離はなれて配置され、容量素子C5〜C8は容量素子C1〜C4の放射方向外側に同一距離はなれて配置されている。すなわち、抵抗素子R1〜R4と容量素子C1〜C4および関連配線を第1のRCネットワークとし、抵抗素子R5〜R8と容量素子C5〜C8および関連配線を第2のRCネットワークとして、第2のRCネットワークを第1のRCネットワークの外側に配置したものである。
【0029】
ここでは、R5とC6の共通接続点61、R7とC8の共通接続点63を出力ノードとしてそこから出力配線71、72が図4の左側に引き出され、R6とC7の共通接続点62、R8とC5の共通接続点64を出力ノードとしてそこから出力配線73、74が図4の下側に引き出されている。
【0030】
入力配線41と42間に差動信号(−cos(ωt)、cos(ωt))を入力すると、出力配線71と72間に第1の差動出力信号(−sin(ωt+θ)、sin(ωt+θ))が現れ、出力配線73と74間に第2の差動出力信号(−cos(ωt+θ)、cos(ωt+θ))が現れる。この第1、第2の差動出力信号は直交関係にある。
【0031】
このように、本実施形態では、2段のRCネットワークによりポリフェーズフィルタを構成しているので、移相量の90度からのずれがより小さくなる。また、全ての抵抗素子と容量素子が90度回転対称で配置されており、配線も同様に対称であるので、配線の容量値、抵抗値、およびインダクタンス値のずれが大幅に改善されるため、精度のよい直交信号が得られるようになる。なお、第3の実施形態(図3)で説明したポリフェーズフィルタについても全く同様に2段のRCネットワーク構成にできる。また、第2の実施形態(図2)で説明したポリフェーズフィルタでは、第2のRCネットワークをパターン内側に接続すればよい。さらに第3、第4あるいはそれ以上のRCネットワークを設けて多段のRCネットワークを構築することもでき、振幅のずれや移相量の90度からのずれをより小さくすることができる。
【0032】
[第5の実施形態]
図5と図6に本発明における第5の実施の形態のポリフェーズフィルタのレイアウトパターン図を示す。図5はポリフェーズフィルタ部分全体の説明図、図6は部分説明図で、図6(b)〜(d)は図6(a)のB,C,D部分の拡大断面図である。ここでは、第1の実施形態のポリフェーズフィルタにおいて、差動の入力配線41、42とシリコン基板31の間、抵抗素子と容量素子を接続する配線47とシリコン基板31との間、抵抗素子と容量素子の相互間に、接地されたメタル配線層81を配置したものである。
【0033】
このため、抵抗素子や容量素子への信号成分以外のノイズの重畳が低減でき、信号振幅のずれが大幅に改善できる。また、第2、第3、第4の各実施形態のポリフェーズフィルタにおいても、差動の入力配線とシリコン基板間、抵抗素子と容量素子を接続する配線とシリコン基板間、抵抗素子および容量素子の間に、接地されたメタル配線層を配置することで、同様の効果を得ることができる。
【0034】
[第6の実施形態]
第6の実施形態は、第5の実施形態における接地されたメタル配線層81を、最も下層のメタル配線層により形成するものである(図示省略)。このようにシリコン基板に最も近いメタル配線層に、接地となるメタル配線層を配置することにより、シリコン基板を介した信号成分以外のノイズの重畳がより効果的に低減される。
【0035】
[実験例]
ここで、図8に示したスーパーヘテロダイン受信機におけるポリフェーズフィルタ3として、第1の実施形態(図1)のポリフェーズフィルタと第6の実施形態のポリフェーズフィルタを適用し、イメージ波抑圧比IRRを測定した結果を図7に示す。第6の実施形態は第1の実施形態に比べて、信号の精度が高いため、高いIRRが得られている。
【0036】
【発明の効果】
以上説明したように、本発明によれば、信号振幅および位相のずれの小さいポリフェーズフィルタを提供することができ、より高精度、高性能な直交変復調器を実現できる。無線通信システムにおいては、高精度のイメージ抑圧を実現できる。
【図面の簡単な説明】
【図1】 本発明の第1の実施形態のポリフェーズフィルタのパターンレイアウト図である。
【図2】 本発明の第2の実施形態のポリフェーズフィルタのパターンレイアウト図である。
【図3】 本発明の第3の実施形態のポリフェーズフィルタのパターンレイアウト図である。
【図4】 本発明の第4の実施形態のポリフェーズフィルタのパターンレイアウト図である。
【図5】 本発明の第5の実施形態のポリフェーズフィルタのパターンレイアウト図である。
【図6】 図5の一部の詳細な説明図である。
【図7】 図8のポリフェーズフィルタとして第1、第6の実施形態のものを使用したときのイメージ抑圧比の特性図である。
【図8】 スーパーヘテロダイン受信機の構成を示すブロック図である。
【図9】 直交変調器の構成を示すブロック図である。
【図10】 従来のポリフェーズフィルタのパターンレイアウト図である。
【図11】 LSIにおける素子の断面を示す図で、(a)はLSIにおけるPIP容量素子の断面図、(b)はMIM容量素子の断面図、(c)はポリシリコン抵抗素子の断面図である。
【図12】 SIMOX基板による基板を介した信号干渉の測定結果の特性図である。
【符号の説明】
R1〜R8:抵抗素子、C1〜C8:容量素子
1,2:乗算器、3:ポリフェーズフィルタ、4,5:ローパスフィルタ、6:90度移相器、7:加算器
11,12:乗算器、13:ポリフェーズフィルタ、14:加算器、15:バンドパスフィルタ、16:パワーアンプ
21〜28:共通接続点
31:P型シリコン基板、32:N型層、33:絶縁層、34,35:ポリシリコン、36:メタル1層、37,38:メタル層、39:ポリシリコン抵抗
41,42:入力配線、43〜46:出力配線
51,52:入力配線、53〜56:出力配線
61〜64:共通接続点
71〜74:出力配線
81:メタル配線層
Claims (6)
- 抵抗値が同一の4個の抵抗素子と容量値が同一の4個の容量素子の該抵抗素子と該容量素子を交互にループ形状に接続した第1のRCネットワークを設け、前記抵抗素子と前記容量素子の各共通接続点の内の1つ置きの4個の共通接続点を入力ノードとし、残り4個の共通接続点を出力ノードとし、前記4個の入力ノードの内の隣接する2個の入力ノードの共通接続点を第1の入力点とし、残りの隣接する2個のノードの共通接続点を第2の入力点として、前記第1、第2の入力点の間に差動入力信号を入力し、前記出力ノードの内の1つ置きの2個の出力ノードを各々第1、第2の出力点として該第1、第2の出力点の間に第1差動出力信号を出力し、残りの2個の出力ノードを各々第3、第4の出力点として該第3、第4の出力点の間に前記第1の差動出力信号と直交関係にある第2の差動出力信号を出力するポリフェーズフィルタであって、
隣接する前記1個の抵抗素子と前記1個の容量素子とそれらを接続する配線を1組として、4組をパターン中心を中心に90度の角度間隔をもって回転対称に配置し、前記第1、第2の入力点を前記パターン中心部分に配置し、前記第1乃至第4の出力点を前記4個の抵抗素子と前記4個の容量素子の外側に配置したことを特徴とするポリフェーズフィルタ。 - 抵抗値が同一の4個の抵抗素子と容量値が同一の4個の容量素子の該抵抗素子と該容量素子を交互にループ形状に接続した第1のRCネットワークを設け、前記抵抗素子と前記容量素子の各共通接続点の内の1つ置きの4個の共通接続点を入力ノードとし、残り4個の共通接続点を出力ノードとし、前記4個の入力ノードの内の隣接する2個の入力ノードの共通接続点を第1の入力点とし、残りの隣接する2個のノードの共通接続点を第2の入力点として、前記第1、第2の入力点の間に差動入力信号を入力し、前記出力ノードの内の1つ置きの2個の出力ノードを各々第1、第2の出力点として該第1、第2の出力点の間に第1差動出力信号を出力し、残りの2個の出力ノードを各々第3、第4の出力点として該第3、第4の出力点の間に前記第1の差動出力信号と直交関係にある第2の差動出力信号を出力するポリフェーズフィルタであって、
隣接する前記1個の抵抗素子と前記1個の容量素子とそれらを接続する配線を1組として、4組をパターン中心を中心に90度の角度間隔をもって回転対称に配置し、前記第1、第2の入力点を前記4個の抵抗素子と前記4個の容量素子の外側に配置し、前記第1乃至第4の出力点を前記パターン中心部分に配置したことを特徴とするポリフェーズフィルタ。 - 請求項1において、
抵抗値が同一の4個の抵抗素子と容量値が同一の4個の容量素子の該抵抗素子と該容量素子を交互にループ形状に接続した第2のRCネットワークを設け、該第2のRCネットワークの前記抵抗素子と前記容量素子の各共通接続点の内の1つ置きの4個の共通接続点を入力ノードとし、残り4個の共通接続点を出力ノードとし、該第2のネットワークの4個の入力ノードに前記第1のRCネットワークの前記各出力点を接続したポリフェーズフィルタであって、
前記第2のRCネットワークの隣接する前記1個の抵抗素子と前記1個の容量素子とそれらを接続する配線を1組として、4組を前記パターン中心を中心に90度の角度間隔をもって回転対称に配置し、前記第1乃至第4の出力ノードを前記第2のRCネットワークの前記4個の抵抗素子と前記4個の容量素子の外側に配置したことを特徴とするポリフェーズフィルタ。 - 請求項2において、
抵抗値が同一の4個の抵抗素子と容量値が同一の4個の容量素子の該抵抗素子と該容量素子を交互にループ形状に接続した第2のRCネットワークを設け、該第2のRCネットワークの前記抵抗素子と前記容量素子の各共通接続点の内の1つ置きの4個の共通接続点を入力ノードとし、残り4個の共通接続点を出力ノードとし、該第2のネットワークの4個の入力ノードに前記第1のRCネットワークの前記各出力点を接続したポリフェーズフィルタであって、
前記第2のRCネットワークの隣接する前記1個の抵抗素子と前記1個の容量素子とそれらを接続する配線を1組として、4組を前記パターン中心を中心に90度の角度間隔をもって回転対称に配置し、前記第1乃至第4の出力ノードを前記第2のRCネットワークの前記4個の抵抗素子と前記4個の容量素子の内側に配置したことを特徴とするポリフェーズフィルタ。 - 請求項1乃至4のいずれか1つにおいて、
前記第1、第2の入力点から引き出される入力配線とシリコン基板との間、前記抵抗素子と容量素子を接続する配線とシリコン基板との間、および前記抵抗素子と前記容量素子の間の部分に、接地されたメタル配線層を配置したことを特徴とするポリフェーズフィルタ。 - 請求項5において、
前記接地されたメタル配線層を最も前記シリコン基板側に近い配線層としたことを特徴とするポリフェーズフィルタ。
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