JP4017058B2 - プローブおよびこれを備えたセンサ - Google Patents
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- Measurement And Recording Of Electrical Phenomena And Electrical Characteristics Of The Living Body (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は、脳の神経電位測定、半導体集積回路の動作テスト、あるいは生体中のイオン濃度測定等に使用するセンサおよびそのプローブに関する。
【０００２】
【従来の技術】
従来より、脳の研究において神経電位を測定する場合には、センサのプローブを検体に接触させ、その位置の電位等を測定することが行われている。この測定には、通常、太さ数μｍ〜数百μｍのプローブが１０本以上並べて配置された剣山状のプローブアレイが使用されている。また、このプローブアレイとセンサの信号処理装置は別体であり、プローブアレイの各プローブからの配線を信号処理装置の対応する端子に接続して使用される。そして、この信号処理装置に各プローブからの信号が入力されて、増幅、演算、ＡＤ変換、スイッチング等の処理が行われるようになっている。
【０００３】
このように、従来の脳神経電位測定用のセンサは、プローブアレイと信号処理装置（ＩＣチップ）が別々になっているため、多数のプローブからの配線をＩＣチップの各端子にハンダ付け等によって接続する必要があり、膨大な手間がかかる上に、配線ミス等の危険性もある。また、このような接続作業が必要であるために、プローブ同士の間隔をあまり小さくすることができず、検出点の数や検出分解能には限界がある。
【０００４】
一方、半導体集積回路の動作テスト用のセンサに関しては、特開平５−１９８６３６号公報に、基板から成長させた針状結晶の表面に金属膜を形成することによりプローブを形成し、この金属膜と前記基板に形成された信号伝送用の配線パターンを接続することが記載されている。また、具体的には、直径が５０μｍ、相互間隔が１００μｍ、高さが１〜２ｍｍのプローブを作ることができたと記載されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記公報に記載のセンサには、プローブの形成方法等に改善の余地がある。また、プローブの直径および隣り合うプローブの間隔については、上記具体例よりもさらに小さくしたい要求がある。
本発明は、プローブと信号処理回路が一体になっているセンサであって、プローブの形成方法が上記公報の方法よりも簡単で、プローブの直径および隣り合うプローブの間隔がより小さいものを提供することを課題とする。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、本発明は、半導体基板の拡散層の上にＡｕ薄膜を形成し、前記拡散層から半導体を結晶成長させた突起からなることを特徴とするプローブを提供する。この突起は、結晶成長の下地が拡散層であるため、下地が拡散層でない場合よりも高い導電性を有する。これにより、この突起は、表面に金属膜を形成することなく、そのままでプローブとして使用できる。
【０００７】
本発明は、また、検体に接触させて接触位置の電気的特性を検出するプローブと、このプローブから入力された電気信号を処理する信号処理回路とを、半導体基板上に備えたセンサにおいて、前記プローブは、前記半導体基板の拡散層の上にＡｕ薄膜を形成し、前記拡散層から半導体を結晶成長させた突起からなることを特徴とするセンサを提供するものである。
【０００８】
このセンサの実施態様としては、前記信号処理回路は各プローブ毎にＭＯＳＦＥＴを備え、各ＭＯＳＦＥＴのソースまたはドレインを構成する半導体拡散層に前記突起が形成されているものが挙げられる。
本発明のプローブは、例えば、公知の方法であるＶＬＳ（Vapor-Liquid-Solid）成長法を利用して、半導体基板の高濃度拡散層を下地としてシリコンを選択的にエピタキシャル成長させることにより形成することができる。
【０００９】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
図１は、本発明の一実施形態に相当するセンサを示す斜視図である。この図に示すように、このセンサは、半導体基板１上に、多数の針状突起からなるプローブ２と、各プローブ２から入力された電気信号を処理する信号処理回路３が形成されたものである。
【００１０】
図２は、このセンサのプローブ２側の部分を示す平面図である。この図に示すように、このセンサは、信号処理回路のスイッチアレイとして、ゲート４、ソース５、ドレイン６からなるＮＭＯＳＦＥＴを各プローブ２毎に備え、各ＮＭＯＳＦＥＴのドレイン６にプローブ２が形成されている。
図３は図２の部分断面図に相当し、この図を用いて、このセンサの作製手順の一例を説明する。先ず、図３（ａ）に示すように、ｐ型シリコン基板１上に、通常のＭＯＳプロセスによって、多結晶シリコンからなるゲート４と、ｎ＋（高濃度拡散層）からなるソース５と、ｎ＋（高濃度拡散層）からなるドレイン６とで構成されるＮＭＯＳＦＥＴを形成する。符号７はＳｉＯ2 膜であり、符号８はタングステンからなる配線層である。なお、このＮＭＯＳＦＥＴの形成と同時に、信号処理回路３のこれ以外の部分の形成も行う。
【００１１】
次に、図３（ｂ）に示すように、この信号処理回路の上に（すなわち、ＳｉＯ2 膜７および配線層８の上に）、ＳｉＯ2 から成る保護層９を形成する。保護層９の形成方法としては、ＳＯＧ（スピンオングラス）法やＴＥＯＳ（テトラエトキシシラン）ＣＶＤ（化学的気相成長法）法等を採用することができる。
次に、保護層９の上にレジスト膜１０を形成してフォトリソ・エッチング工程を行うことにより、図３（ｃ）に示すように、ＳｉＯ2 膜７，９のドレイン６中心位置に、シリコン基板１まで達する開口部１１を形成する。開口部１１の大きさは、形成するプローブ２の太さよりも大きくする必要があるが、あまり大きすぎてもプローブ２の位置精度が悪くなるため、プローブ２の断面積の１．０５倍〜１００倍、好ましくは１．１倍〜５０倍とする。
【００１２】
次に、図３（ｄ）に示すように、レジスト膜１０の上にＡｕ薄膜１２を形成する。これにより、開口部１１の形成によって生じたドレイン６の開口面の上にもＡｕ薄膜１２ａが形成される。
ここで形成するＡｕ薄膜１２の厚さは、成膜温度、成長させるプローブ２の太さによって変える必要があり、例えば、Ａｕ薄膜１２の成膜温度が７００℃で、直径数μｍのプローブ２を形成する場合には、Ａｕ薄膜１２の厚さを１０〜１００ｎｍとすることが適当である。
【００１３】
次に、リフトオフ法により、レジスト膜１０上に形成されたＡｕ薄膜をレジスト膜１０とともにすべて除去する。これにより、図３（ｅ）に示すように、ドレイン６の開口面に形成されたＡｕ薄膜１２ａのみが残る。
次に、ドレイン６のＡｕ薄膜１２ａの部分に、ＶＬＳ成長法によりシリコンをエピタキシャル成長させる。すなわち、図３（ｅ）の状態のシリコン基板１を、ＳｉＨ4 やＳｉＣｌ4 等のシリコンを含むガスの雰囲気中で、Ａｕ−Ｓｉ合金の共晶点よりも高い温度に加熱する。
【００１４】
これにより、先ず、Ａｕ薄膜１２ａの中心部に、Ａｕとドレイン６をなすｎ＋シリコンとの混合溶液からなる液滴が生じる。次に、ガスの熱分解で生じたシリコン原子がこの液滴に取り込まれて、液滴中のシリコン濃度が過剰となる。この過剰となったシリコンが、ドレイン６の表面からエピタキシャル成長する。その結果、単結晶シリコンからなる突起２０が得られる。突起２０の先端には、前記液滴の固化により、Ａｕ−Ｓｉ合金からなる半球状の合金部１３が形成される。図３（ｆ）はこの状態を示す。
【００１５】
この突起２０は、ドレイン６をなすｎ＋シリコン（高濃度拡散層）から成長しているため、シリコン基板１から直接成長させたものよりも導電性が高い。したがって、この突起はそのままプローブ２として使用できる。また、この突起２０の先端にはＡｕ−Ｓｉ合金からなる合金部１３があるため、このプローブ２は検体に接触したときに良好なオーミック接合が得られ易い。
【００１６】
なお、上記実施形態では、プローブ２とする突起２０をＮＭＯＳＦＥＴのドレイン６から結晶成長させているが、ソース５から結晶成長させてもよい。また、プローブ２とする突起を結晶成長させる下地は、センサの信号処理回路を構成する素子の高濃度拡散層であればよく、ＮＭＯＳＦＥＴのソースまたはドレイン以外に、ＰＭＯＳＦＥＴやＣＭＯＳＦＥＴのソースまたはドレイン、Ｂｉ−ＣＭＯＳやバイポーラトランジスタのエミッタまたはコレクタ、ダイオードのｎ＋層またはｐ＋層等が挙げられる。
【００１７】
図４は、ｎｐｎバイポーラトランジスタのコレクタをなすｎ＋層６０から、プローブ２となる突起２０を結晶成長させた例を示す。図３と同様に、符号１はｐ型シリコン基板、符号８は配線層、符号１３は合金部である。また、符号１５はｎ＋埋め込み層であり、符号１６はエピタキシャルｎ層であり、符号１７はｐ層であり、符号１８はエミッタをなすｎ＋層である。
【００１８】
図５は、ダイオードのｐ＋層６１からプローブ２となる突起２０を結晶成長させた例を示す。図３と同様に、符号１はｐ型シリコン基板、符号８は配線層、符号１３は合金部である。符号２１はｎ層であり、符号２２はｎ＋層である。
また、上記実施形態では、半導体基板としてｐ型シリコン基板１を用いているが、シリコンの伝導型はｎ型でもよい。また、半導体基板としては、バルクシリコン基板以外に、ＳＩＭＯＸ（セパレーション バイ イオン インプランテッドオキサイド）基板、貼り合わせＳＯＩ（シリコン オン インシュレータ）基板、バルクシリコン基板上にγ−Ａｌ2 Ｏ3 層を介してシリコン層が形成された構造の基板、或いはＳＯＳ（シリコン オン サファイア）等のＳＯＩ基板等を使用することができる。
【００１９】
半導体基板としてＳＯＩ基板を使用すると、基板とドレイン或いはソースとの間にあるｐｎ接合部の逆方向電流によるリーク電流を低減できる等、信号処理回路の特性が高くなるため好ましい。また、シリコン基板を用いる場合のシリコンの結晶方位についても特に制限はなく、（１１１）面、（１００）面等、通常入手できるものはいずれも使用することができる。
【００２０】
また、ドレイン６の開口面に形成する金属層は、上記実施形態のようなＡｕ薄膜に限定されない。ただし、Ａｕは、シリコンと共晶を形成可能でしかも共晶点が比較的低い金属であるため、Ａｕ薄膜を形成することが好ましい。
また、この金属層形成温度は、金属とシリコンの共晶液滴を生じさせるために十分に高い温度とする必要があるが、通常４００℃〜１０００℃、好ましくは５００℃〜９００℃である。金属層形成温度を高くする方法としては、金属層成長の際に加熱する方法、低温で成長させた後に熱処理を行う方法が挙げられる。また、金属層の形成方法にも特に制限はないが、後でリフトオフ工程を行う場合には、蒸着法やスパッタリング法等を採用することが好ましい。
【００２１】
また、上記実施形態では、ドレイン６の開口部のみに金属層を形成する方法としてリフトオフ法を採用しているが、これに代えて、選択性を有する無電解メッキ法等を採用してもよい。
また、シリコンの成長方法も特に制限はないが、選択成長が容易な、ＣＶＤ（化学的気相成長）法、ＧＳＭＢＥ（気体原料分子線エピタキシー）法、ＵＨＶ−ＣＶＤ（超高真空ＣＶＤ）法等を採用することが好ましい。シリコンの成長温度は金属とシリコンの共晶点よりも高くする必要があるが、あまり高いと既に形成されている信号処理回路に悪影響を及ぼす。そのため、シリコンの成長温度は通常４００℃〜１０００℃とし、好ましくは５００℃〜９００℃とする。また、シリコンのエピタキシャル成長の際に、導電性を制御するために、Ｐ、Ａｓ、Ｂ等のドーパント元素を添加してもよい。
【００２２】
【実施例】
以下に、本発明の具体的な実施例を示す。
ｐ型Ｓｉ（１１１）基板上に、通常のＮＭＯＳプロセスにより、ポリシリコンゲートで層間配線にＷを使ったＮＭＯＳＦＥＴから成るスイッチング回路を作製した。その後、回路上に、ＳＯＧを用いてＳｉＯ2 からなる保護層を形成した。次に、通常のリソグラフィ技術により、各ＮＭＯＳＦＥＴのドレイン部に、基板のシリコンが露出した４μｍ角の開口部を作製した。
【００２３】
次に、レジスト及び開口部の上に、蒸着法により、室温で、厚さ５０ｎｍのＡｕ層を形成した。次に、リフトオフプロセスにより、開口部以外のＡｕ層を除去後、ジシランを原料に用いたＧＳＭＢＥ法により、温度７００℃、圧力７×１０-2Ｐａという成長条件にて、シリコンの選択エピタキシャル成長を行った。
以上のようにして、プローブアレイと信号処理回路が一体となった電位測定用センサを作製した。得られた各プローブは、直径が１μｍで長さが８μｍであった。また、得られたセンサのＮＭＯＳＦＥＴの特性を評価したところ、正常な動作特性を示した。
【００２４】
また、この実施例の方法により、２次元のプローブアレイであって、隣り合うプローブの間隔が１０μｍ以下のものを得ることができた。
【００２５】
【発明の効果】
以上説明したように、本発明のセンサは、プローブと信号処理回路が一体になっているセンサであって、プローブの形成方法が上記公報の方法よりも簡単で、プローブの直径および隣り合うプローブの間隔がより小さいものとなる。
その結果、センサのプローブの配置密度を従来より高くできるため、検出点の数を増加でき、検出分解能が向上し、さらにはランダムアクセスが可能になるという効果が得られる。
【００２６】
また、従来の脳神経電位測定用のセンサとの比較では、これに加えて、多数のプローブからの配線をＩＣチップの各端子にハンダ付け等によって接続する作業が不要となり、配線ミス等による誤動作の危険性が低減できる効果もある。
さらに、本発明のセンサおよびプローブは、生体中のイオン濃度測定等に使用するセンサおよびそのプローブとしても好適に使用できる。
【図面の簡単な説明】
【図１】本発明の一実施形態に相当するセンサを示す斜視図である。
【図２】図１のセンサのプローブ側の部分を示す平面図である。
【図３】図１のセンサの作製手順を示す工程図であって、図２の部分断面図に相当する。
【図４】本発明の別の実施形態に相当するセンサのプローブ側の部分を示す断面図であって、プローブとなる突起を結晶成長させる下地がｎｐｎバイポーラトランジスタのコレクタである場合を示す。
【図５】本発明の別の実施形態に相当するセンサのプローブ側の部分を示す断面図であって、プローブとなる突起を結晶成長させる下地がダイオードのｐ＋層である場合を示す。
【符号の説明】
１ ｐ型シリコン基板（半導体基板）
２ プローブ
３ 信号処理回路
４ ゲート
５ ソース
６ ドレイン
７ ＳｉＯ2 層
９ 保護層
１０ レジスト膜
１１ プローブを成長させるための開口部
１２ Ａｕ薄膜
１２ａ Ａｕ薄膜
２０ 突起
【発明の属する技術分野】
本発明は、脳の神経電位測定、半導体集積回路の動作テスト、あるいは生体中のイオン濃度測定等に使用するセンサおよびそのプローブに関する。
【０００２】
【従来の技術】
従来より、脳の研究において神経電位を測定する場合には、センサのプローブを検体に接触させ、その位置の電位等を測定することが行われている。この測定には、通常、太さ数μｍ〜数百μｍのプローブが１０本以上並べて配置された剣山状のプローブアレイが使用されている。また、このプローブアレイとセンサの信号処理装置は別体であり、プローブアレイの各プローブからの配線を信号処理装置の対応する端子に接続して使用される。そして、この信号処理装置に各プローブからの信号が入力されて、増幅、演算、ＡＤ変換、スイッチング等の処理が行われるようになっている。
【０００３】
このように、従来の脳神経電位測定用のセンサは、プローブアレイと信号処理装置（ＩＣチップ）が別々になっているため、多数のプローブからの配線をＩＣチップの各端子にハンダ付け等によって接続する必要があり、膨大な手間がかかる上に、配線ミス等の危険性もある。また、このような接続作業が必要であるために、プローブ同士の間隔をあまり小さくすることができず、検出点の数や検出分解能には限界がある。
【０００４】
一方、半導体集積回路の動作テスト用のセンサに関しては、特開平５−１９８６３６号公報に、基板から成長させた針状結晶の表面に金属膜を形成することによりプローブを形成し、この金属膜と前記基板に形成された信号伝送用の配線パターンを接続することが記載されている。また、具体的には、直径が５０μｍ、相互間隔が１００μｍ、高さが１〜２ｍｍのプローブを作ることができたと記載されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記公報に記載のセンサには、プローブの形成方法等に改善の余地がある。また、プローブの直径および隣り合うプローブの間隔については、上記具体例よりもさらに小さくしたい要求がある。
本発明は、プローブと信号処理回路が一体になっているセンサであって、プローブの形成方法が上記公報の方法よりも簡単で、プローブの直径および隣り合うプローブの間隔がより小さいものを提供することを課題とする。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、本発明は、半導体基板の拡散層の上にＡｕ薄膜を形成し、前記拡散層から半導体を結晶成長させた突起からなることを特徴とするプローブを提供する。この突起は、結晶成長の下地が拡散層であるため、下地が拡散層でない場合よりも高い導電性を有する。これにより、この突起は、表面に金属膜を形成することなく、そのままでプローブとして使用できる。
【０００７】
本発明は、また、検体に接触させて接触位置の電気的特性を検出するプローブと、このプローブから入力された電気信号を処理する信号処理回路とを、半導体基板上に備えたセンサにおいて、前記プローブは、前記半導体基板の拡散層の上にＡｕ薄膜を形成し、前記拡散層から半導体を結晶成長させた突起からなることを特徴とするセンサを提供するものである。
【０００８】
このセンサの実施態様としては、前記信号処理回路は各プローブ毎にＭＯＳＦＥＴを備え、各ＭＯＳＦＥＴのソースまたはドレインを構成する半導体拡散層に前記突起が形成されているものが挙げられる。
本発明のプローブは、例えば、公知の方法であるＶＬＳ（Vapor-Liquid-Solid）成長法を利用して、半導体基板の高濃度拡散層を下地としてシリコンを選択的にエピタキシャル成長させることにより形成することができる。
【０００９】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
図１は、本発明の一実施形態に相当するセンサを示す斜視図である。この図に示すように、このセンサは、半導体基板１上に、多数の針状突起からなるプローブ２と、各プローブ２から入力された電気信号を処理する信号処理回路３が形成されたものである。
【００１０】
図２は、このセンサのプローブ２側の部分を示す平面図である。この図に示すように、このセンサは、信号処理回路のスイッチアレイとして、ゲート４、ソース５、ドレイン６からなるＮＭＯＳＦＥＴを各プローブ２毎に備え、各ＮＭＯＳＦＥＴのドレイン６にプローブ２が形成されている。
図３は図２の部分断面図に相当し、この図を用いて、このセンサの作製手順の一例を説明する。先ず、図３（ａ）に示すように、ｐ型シリコン基板１上に、通常のＭＯＳプロセスによって、多結晶シリコンからなるゲート４と、ｎ＋（高濃度拡散層）からなるソース５と、ｎ＋（高濃度拡散層）からなるドレイン６とで構成されるＮＭＯＳＦＥＴを形成する。符号７はＳｉＯ2 膜であり、符号８はタングステンからなる配線層である。なお、このＮＭＯＳＦＥＴの形成と同時に、信号処理回路３のこれ以外の部分の形成も行う。
【００１１】
次に、図３（ｂ）に示すように、この信号処理回路の上に（すなわち、ＳｉＯ2 膜７および配線層８の上に）、ＳｉＯ2 から成る保護層９を形成する。保護層９の形成方法としては、ＳＯＧ（スピンオングラス）法やＴＥＯＳ（テトラエトキシシラン）ＣＶＤ（化学的気相成長法）法等を採用することができる。
次に、保護層９の上にレジスト膜１０を形成してフォトリソ・エッチング工程を行うことにより、図３（ｃ）に示すように、ＳｉＯ2 膜７，９のドレイン６中心位置に、シリコン基板１まで達する開口部１１を形成する。開口部１１の大きさは、形成するプローブ２の太さよりも大きくする必要があるが、あまり大きすぎてもプローブ２の位置精度が悪くなるため、プローブ２の断面積の１．０５倍〜１００倍、好ましくは１．１倍〜５０倍とする。
【００１２】
次に、図３（ｄ）に示すように、レジスト膜１０の上にＡｕ薄膜１２を形成する。これにより、開口部１１の形成によって生じたドレイン６の開口面の上にもＡｕ薄膜１２ａが形成される。
ここで形成するＡｕ薄膜１２の厚さは、成膜温度、成長させるプローブ２の太さによって変える必要があり、例えば、Ａｕ薄膜１２の成膜温度が７００℃で、直径数μｍのプローブ２を形成する場合には、Ａｕ薄膜１２の厚さを１０〜１００ｎｍとすることが適当である。
【００１３】
次に、リフトオフ法により、レジスト膜１０上に形成されたＡｕ薄膜をレジスト膜１０とともにすべて除去する。これにより、図３（ｅ）に示すように、ドレイン６の開口面に形成されたＡｕ薄膜１２ａのみが残る。
次に、ドレイン６のＡｕ薄膜１２ａの部分に、ＶＬＳ成長法によりシリコンをエピタキシャル成長させる。すなわち、図３（ｅ）の状態のシリコン基板１を、ＳｉＨ4 やＳｉＣｌ4 等のシリコンを含むガスの雰囲気中で、Ａｕ−Ｓｉ合金の共晶点よりも高い温度に加熱する。
【００１４】
これにより、先ず、Ａｕ薄膜１２ａの中心部に、Ａｕとドレイン６をなすｎ＋シリコンとの混合溶液からなる液滴が生じる。次に、ガスの熱分解で生じたシリコン原子がこの液滴に取り込まれて、液滴中のシリコン濃度が過剰となる。この過剰となったシリコンが、ドレイン６の表面からエピタキシャル成長する。その結果、単結晶シリコンからなる突起２０が得られる。突起２０の先端には、前記液滴の固化により、Ａｕ−Ｓｉ合金からなる半球状の合金部１３が形成される。図３（ｆ）はこの状態を示す。
【００１５】
この突起２０は、ドレイン６をなすｎ＋シリコン（高濃度拡散層）から成長しているため、シリコン基板１から直接成長させたものよりも導電性が高い。したがって、この突起はそのままプローブ２として使用できる。また、この突起２０の先端にはＡｕ−Ｓｉ合金からなる合金部１３があるため、このプローブ２は検体に接触したときに良好なオーミック接合が得られ易い。
【００１６】
なお、上記実施形態では、プローブ２とする突起２０をＮＭＯＳＦＥＴのドレイン６から結晶成長させているが、ソース５から結晶成長させてもよい。また、プローブ２とする突起を結晶成長させる下地は、センサの信号処理回路を構成する素子の高濃度拡散層であればよく、ＮＭＯＳＦＥＴのソースまたはドレイン以外に、ＰＭＯＳＦＥＴやＣＭＯＳＦＥＴのソースまたはドレイン、Ｂｉ−ＣＭＯＳやバイポーラトランジスタのエミッタまたはコレクタ、ダイオードのｎ＋層またはｐ＋層等が挙げられる。
【００１７】
図４は、ｎｐｎバイポーラトランジスタのコレクタをなすｎ＋層６０から、プローブ２となる突起２０を結晶成長させた例を示す。図３と同様に、符号１はｐ型シリコン基板、符号８は配線層、符号１３は合金部である。また、符号１５はｎ＋埋め込み層であり、符号１６はエピタキシャルｎ層であり、符号１７はｐ層であり、符号１８はエミッタをなすｎ＋層である。
【００１８】
図５は、ダイオードのｐ＋層６１からプローブ２となる突起２０を結晶成長させた例を示す。図３と同様に、符号１はｐ型シリコン基板、符号８は配線層、符号１３は合金部である。符号２１はｎ層であり、符号２２はｎ＋層である。
また、上記実施形態では、半導体基板としてｐ型シリコン基板１を用いているが、シリコンの伝導型はｎ型でもよい。また、半導体基板としては、バルクシリコン基板以外に、ＳＩＭＯＸ（セパレーション バイ イオン インプランテッドオキサイド）基板、貼り合わせＳＯＩ（シリコン オン インシュレータ）基板、バルクシリコン基板上にγ−Ａｌ2 Ｏ3 層を介してシリコン層が形成された構造の基板、或いはＳＯＳ（シリコン オン サファイア）等のＳＯＩ基板等を使用することができる。
【００１９】
半導体基板としてＳＯＩ基板を使用すると、基板とドレイン或いはソースとの間にあるｐｎ接合部の逆方向電流によるリーク電流を低減できる等、信号処理回路の特性が高くなるため好ましい。また、シリコン基板を用いる場合のシリコンの結晶方位についても特に制限はなく、（１１１）面、（１００）面等、通常入手できるものはいずれも使用することができる。
【００２０】
また、ドレイン６の開口面に形成する金属層は、上記実施形態のようなＡｕ薄膜に限定されない。ただし、Ａｕは、シリコンと共晶を形成可能でしかも共晶点が比較的低い金属であるため、Ａｕ薄膜を形成することが好ましい。
また、この金属層形成温度は、金属とシリコンの共晶液滴を生じさせるために十分に高い温度とする必要があるが、通常４００℃〜１０００℃、好ましくは５００℃〜９００℃である。金属層形成温度を高くする方法としては、金属層成長の際に加熱する方法、低温で成長させた後に熱処理を行う方法が挙げられる。また、金属層の形成方法にも特に制限はないが、後でリフトオフ工程を行う場合には、蒸着法やスパッタリング法等を採用することが好ましい。
【００２１】
また、上記実施形態では、ドレイン６の開口部のみに金属層を形成する方法としてリフトオフ法を採用しているが、これに代えて、選択性を有する無電解メッキ法等を採用してもよい。
また、シリコンの成長方法も特に制限はないが、選択成長が容易な、ＣＶＤ（化学的気相成長）法、ＧＳＭＢＥ（気体原料分子線エピタキシー）法、ＵＨＶ−ＣＶＤ（超高真空ＣＶＤ）法等を採用することが好ましい。シリコンの成長温度は金属とシリコンの共晶点よりも高くする必要があるが、あまり高いと既に形成されている信号処理回路に悪影響を及ぼす。そのため、シリコンの成長温度は通常４００℃〜１０００℃とし、好ましくは５００℃〜９００℃とする。また、シリコンのエピタキシャル成長の際に、導電性を制御するために、Ｐ、Ａｓ、Ｂ等のドーパント元素を添加してもよい。
【００２２】
【実施例】
以下に、本発明の具体的な実施例を示す。
ｐ型Ｓｉ（１１１）基板上に、通常のＮＭＯＳプロセスにより、ポリシリコンゲートで層間配線にＷを使ったＮＭＯＳＦＥＴから成るスイッチング回路を作製した。その後、回路上に、ＳＯＧを用いてＳｉＯ2 からなる保護層を形成した。次に、通常のリソグラフィ技術により、各ＮＭＯＳＦＥＴのドレイン部に、基板のシリコンが露出した４μｍ角の開口部を作製した。
【００２３】
次に、レジスト及び開口部の上に、蒸着法により、室温で、厚さ５０ｎｍのＡｕ層を形成した。次に、リフトオフプロセスにより、開口部以外のＡｕ層を除去後、ジシランを原料に用いたＧＳＭＢＥ法により、温度７００℃、圧力７×１０-2Ｐａという成長条件にて、シリコンの選択エピタキシャル成長を行った。
以上のようにして、プローブアレイと信号処理回路が一体となった電位測定用センサを作製した。得られた各プローブは、直径が１μｍで長さが８μｍであった。また、得られたセンサのＮＭＯＳＦＥＴの特性を評価したところ、正常な動作特性を示した。
【００２４】
また、この実施例の方法により、２次元のプローブアレイであって、隣り合うプローブの間隔が１０μｍ以下のものを得ることができた。
【００２５】
【発明の効果】
以上説明したように、本発明のセンサは、プローブと信号処理回路が一体になっているセンサであって、プローブの形成方法が上記公報の方法よりも簡単で、プローブの直径および隣り合うプローブの間隔がより小さいものとなる。
その結果、センサのプローブの配置密度を従来より高くできるため、検出点の数を増加でき、検出分解能が向上し、さらにはランダムアクセスが可能になるという効果が得られる。
【００２６】
また、従来の脳神経電位測定用のセンサとの比較では、これに加えて、多数のプローブからの配線をＩＣチップの各端子にハンダ付け等によって接続する作業が不要となり、配線ミス等による誤動作の危険性が低減できる効果もある。
さらに、本発明のセンサおよびプローブは、生体中のイオン濃度測定等に使用するセンサおよびそのプローブとしても好適に使用できる。
【図面の簡単な説明】
【図１】本発明の一実施形態に相当するセンサを示す斜視図である。
【図２】図１のセンサのプローブ側の部分を示す平面図である。
【図３】図１のセンサの作製手順を示す工程図であって、図２の部分断面図に相当する。
【図４】本発明の別の実施形態に相当するセンサのプローブ側の部分を示す断面図であって、プローブとなる突起を結晶成長させる下地がｎｐｎバイポーラトランジスタのコレクタである場合を示す。
【図５】本発明の別の実施形態に相当するセンサのプローブ側の部分を示す断面図であって、プローブとなる突起を結晶成長させる下地がダイオードのｐ＋層である場合を示す。
【符号の説明】
１ ｐ型シリコン基板（半導体基板）
２ プローブ
３ 信号処理回路
４ ゲート
５ ソース
６ ドレイン
７ ＳｉＯ2 層
９ 保護層
１０ レジスト膜
１１ プローブを成長させるための開口部
１２ Ａｕ薄膜
１２ａ Ａｕ薄膜
２０ 突起
Claims (4)
- 半導体基板の拡散層の上にＡｕ薄膜を形成し、前記拡散層から半導体を結晶成長させた突起からなることを特徴とするプローブ。
- 検体に接触させて接触位置の電気的特性を検出するプローブと、このプローブから入力された電気信号を処理する信号処理回路とを、半導体基板上に備えたセンサにおいて、
前記プローブは、前記半導体基板の拡散層の上にＡｕ薄膜を形成し、前記拡散層から半導体を結晶成長させた突起からなることを特徴とするセンサ。 - 前記信号処理回路は各プローブ毎にＭＯＳＦＥＴを備え、各ＭＯＳＦＥＴのソースまたはドレインを構成する半導体拡散層に前記突起が形成されていることを特徴とする請求項２記載のセンサ。
- 前記半導体基板はシリコン基板であり、前記拡散層はｎ＋層またはｐ＋層である請求項２または３に記載のセンサ。
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