JP4014753B2 - 半導体装置の製造方法および膜厚測定方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体装置、半導体装置の製造方法、膜厚測定方法および膜厚測定装置に関し、特に、半導体基板上に形成された膜を有する半導体装置、その半導体装置の製造方法、その膜の膜厚測定方法および膜厚測定装置に関するものである。
【0002】
【従来の技術】
近年、コンピュータなどの情報機器のめざましい普及によって、半導体装置の需要が急速に拡大している。また、機能的には、大規模な記憶容量を有し、かつ高速動作が可能なものが要求されている。これに伴って、半導体装置の高集積化および高速応答性あるいは高信頼性に関する技術開発が進められている。
【0003】
半導体装置を構成する要素として、MOS(Metal-Oxide Semiconductor )型トランジスタが広く用いられている。図65は、従来のMOSトランジスタの断面図である。図65を参照して、シリコン基板501上に分離酸化膜502が形成されている。分離酸化膜502の間には、高濃度不純物領域509と低濃度不純物領域507が形成されている。シリコン基板501の上にはゲート酸化膜503が形成されている。ゲート酸化膜503上にはゲート電極505およびシリコン酸化膜506が形成されている。
【0004】
ゲート電極505とシリコン酸化膜506の側壁にはサイドウォール酸化膜508が形成されている。ゲート電極505およびシリコン酸化膜506を覆うようにシリコン酸化膜515が形成されている。シリコン酸化膜515には高濃度不純物領域509に達するコンタクトホール515aが形成されており、コンタクトホール515aを充填するようにプラグ516が形成されている。プラグ516上には配線層517が形成されている。
【0005】
近年、半導体装置の微細化に伴い、不純物領域の電気抵抗を減少させてMOS型トランジスタの動作速度を向上させるために、ソース・ドレイン領域を持ち上げた、いわゆるせり上げ構造のMOSトランジスタが検討されている。図66は、改良されたMOS型トランジスタの断面図である。図65で示すMOS型トランジスタでは、高濃度不純物領域509とプラグ516とが直接接触していたのに対して、図66で示すMOSトランジスタでは、ソース・ドレイン領域としての高濃度不純物領域509上にエピタキシャル成長したシリコン膜512とそのシリコン膜512をシリサイド化したシリサイド膜514とが形成されている。このシリコン膜512には不純物が注入されており、シリサイド膜514とともにソース・ドレイン領域としての役割を果たす。このようなシリコン膜512は、シリコン基板1を形成するシリコンと同じ材質(シリコン)で形成される薄膜を、選択的にソース・ドレイン領域のみに堆積することにより得られる。
【0006】
【発明が解決しようとする課題】
上述したせり上げ型のMOS型トランジスタではシリコン膜をエピタキシャル成長させた後、その膜に不純物を注入するためのイオン注入工程を行なうことが必要となる。このとき、選択成長させたシリコン膜に膜厚の不均一性があると、トランジスタの不純物濃度の分布がずれ、また不純物濃度が不均一となりデバイスの特性にばらつきが生じる。これにより、品質の低下や歩留まりの低下につながる。そのため、せり上げ構造のMOS型トランジスタを製造する際には、選択成長させたシリコン膜の膜厚を厳密に管理することが必要となる。
【0007】
しかし、上述のエピタキシャル成長においては、シリコン基板上にシリコンの膜を形成することから、従来用いられている膜厚管理手法を用いることが著しく困難であるという問題がある。
【0008】
たとえば、ポリシリコンの膜厚管理に用いられているようなエリプソメータを用いた方法では、シリコン基板と、ポリシリコンの膜との界面で反射する光を検出して膜厚を測定する。しかし、シリコン基板とエピタキシャル成長したシリコン膜の光学定数(屈折率など)の差は非常に小さいため、両者の界面を認識することができない。そのため、シリコン上にシリコン膜をエピタキシャル成長させた場合には、その膜厚を測定するためにはエリプソメータを用いることはできない。
【0009】
また、従来、膜厚を測定するための膜厚モニタ専用のウエハを作製しておき、その上にエピタキシャルシリコン膜を成長させた後、ウエハを劈開し断面形状を走査型電子顕微鏡で観察することでシリコン膜の膜厚を求める方法も用いられている。しかし、この方法では、膜厚モニタ専用のウエハを作製する必要があり、この膜厚モニタ用のウエハは劈開するため一度しか使用できない。そのため、膜厚モニタにコストがかかり、半導体装置の製造コストが増大する。また、膜厚の測定に時間がかかるという問題もある。さらに製造工程も増加する。
【0010】
その他の方法においても、せり上げ構造のように、測定する膜の厚さが比較的薄い場合には、正確な膜厚を求めることができないという問題があった。
【0011】
そこで、本発明は、上述のような問題点を解決するためになされたものであり、半導体基板を構成する元素と同一の元素を含む膜の厚さを容易に測定できる膜厚測定方法およびその装置を提供することを目的とするものである。
【0012】
また、この発明の目的は、上述の膜厚測定方法を利用した半導体装置の製造方法およびその方法に従って製造された半導体装置を提供することである。
【0019】
【課題を解決するための手段】
この発明の1つの局面に従った半導体装置の製造方法は、半導体基板上に形成された膜を有する半導体装置の製造方法であって、以下の工程を備える。
【0020】
(1) 半導体基板上に素子形成領域と膜の厚さを測定するための膜厚モニタ領域とを設ける工程。
【0021】
(2) 素子形成領域において半導体基板上に半導体基板を構成する元素と同一の元素を含む膜を形成し、かつ膜厚モニタ領域において半導体基板上に互いに一定の距離を隔てて一方向に延在し、かつ互いに平行な複数の帯状の膜を形成する工程。
【0022】
(3) 膜厚モニタ領域に電磁波を照射することにより、複数の膜による回折を用いて膜の厚さを測定することによって素子形成領域に形成された膜の厚さを測定する工程。
【0023】
このような工程を備えた半導体装置の製造方法においては、電磁波の回折を用いて膜厚を測定するので、膜の種類にかかわらず膜厚を測定できる。そのため、膜が半導体基板と同一元素を含む場合にもエリプソメータ等で測定した場合に比べて確実に膜厚を測定できる。その結果、膜厚のばらつきが少なく高品質な半導体装置を提供できる。
【0024】
また、膜厚モニタ用の専用のウエハが不要で膜厚をモニタするためにウエハを劈開する必要がない。そのため、製造工程を削減でき、さらに製造コストも低減できる。
【0026】
また、膜厚モニタ領域において、半導体基板の上に選択的に膜を形成する工程は、半導体基板の表面に互いに一定の距離を隔てて一方向に延在し、かつ互いに平行な複数本の帯状の膜が選択成長可能な部分と選択成長不可能な部分とを形成する工程と、選択成長可能な部分に互いに一定の距離を隔てて一方向に延在し、かつ互いに平行な複数本の帯状の膜を選択成長させる工程とを含む。なお、「選択成長」とはエピタキシャル膜、アモルファス膜または多結晶膜の少なくとも1つを特定の部分に成長させることをいう。
【0039】
この発明の別の局面に従った半導体装置の製造方法は、半導体基板上に形成された膜を有する半導体装置の製造方法であって、以下の工程を備える。
【0040】
(1) 半導体基板上に素子形成領域と膜の厚さを測定するための膜厚モニタ領域とを設ける工程。
【0041】
(2) 素子形成領域において半導体基板上に半導体基板を構成する元素と同一の元素を含む膜を形成し、かつ膜厚モニタ領域において半導体基板上に所定の面方位のファセット面を有する膜を形成する工程。
【0042】
(3) ファセット面の幅を半導体基板の表面に平行な方向に投影した距離を測定して、その測定値から膜の厚さを算出する工程。
【0043】
このような工程を備えた半導体装置の製造方法においては、ファセット面と半導体基板の表面とのなす角度は一定であるので、ファセット面の幅を半導体基板の表面に平行な方向に投影した距離を測定すれば、その距離と角度とから膜厚を測定できる。つまり、ファセット面を利用して膜厚を測定するのでファセット面を有する膜であれば膜の種類にかかわらず膜厚を測定でき、膜が半導体基板と同一元素を含む場合にも、エリプソメータ等を用いて測定した場合に比べて確実に膜厚を測定できる。その結果、膜厚のばらつきが少なく高品質の半導体装置を提供できる。
【0044】
また、膜厚モニタ用の専用のウエハが不要で、膜厚をモニタするためにウエハを劈開する工程も必要がない。そのため、製造工程を削減でき製造コストも低減する。
【0082】
この発明に従った膜厚測定方法は、半導体基板上に形成された膜の厚さを測定する方法であって、以下の工程を備える。
【0083】
(1) 半導体基板上に素子形成領域と膜の厚さを測定するための膜厚モニタ領域とを設ける工程。
【0084】
(2) 素子形成領域において半導体基板上に半導体基板を構成する元素と同一の元素を含む膜を形成し、かつ膜厚モニタ領域において半導体基板上に所定の面方位のファセット面を有する膜を形成する工程。
【0085】
(3) ファセット面の幅を半導体基板の表面に平行な方向に投影した距離を測定して、その測定値から膜の厚さを算出する工程。
【0086】
このような工程を備えた膜厚測定方法においては、ファセット面と半導体基板の表面とのなす角度は一定であるため、ファセット面の幅を半導体基板の表面に平行な方向に投影した距離を測定すれば、その距離と角度とから膜厚を測定できる。つまり、ファセット面を利用して膜厚を測定するので、ファセット面を有する膜であれば、膜の種類にかかわらず膜厚を測定できる。その結果、膜が半導体基板を構成する元素と同一元素を含む場合にも、エリプソメータ等で測定した場合に比べて確実に膜厚を測定できる。
【0087】
また、膜厚モニタ用の専用のウエハが不要で膜厚をモニタするためにウエハを劈開する必要もない。そのため、測定工程を削減でき、測定コストを低減することができる。
【0102】
【発明の実施の形態】
(実施の形態1)
図1は、この発明の実施の形態1に従った半導体装置の製造装置を示す配置図である。図1を参照して、半導体装置の製造装置200は、搬送チャンバ201と、成膜室202と、アニール装置203と、ロードロック室204および205と、膜厚測定装置206とを有する。
【0103】
搬送チャンバ201は、シリコン基板を搬送する経路として用いられ、たとえば成膜室202からアニール装置203へシリコン基板を搬送するときの経路として用いられる。ロードロック室204および205は搬送チャンバ201内を真空に保持した状態でシリコン基板を搬送チャンバ201へ出し入れするための装置である。ロードロック室205からシリコン基板が搬送チャンバ201内に入れられ、搬送チャンバ201からロードロック室204を介してシリコン基板が外部へ出される。
【0104】
成膜装置202は、シリコン基板上に膜を堆積したり、または、エッチングをする装置である。アニール装置203はシリコン基板をアニール(加熱)するための装置である。膜厚測定装置206は、シリコン基板上に形成された膜の厚さを、原子間力を用いた方法(原子間力顕微鏡)で測定するための装置である。
【0105】
この製造装置200のロードロック室205および搬送チャンバ201を介して、まず成膜室202に半導体装置を製造するためのシリコン基板を搬入する。図2〜図5は、この発明に従った半導体装置の製造方法および膜厚測定方法を説明するための断面図である。図2を参照して、シリコン基板1の表面に、素子形成領域と膜厚モニタ領域とを形成する。なお、図2〜図5は素子が形成されない膜厚モニタ領域の断面である。シリコン基板1の表面に堆積した酸化膜のエッチングをし、さらに、シリコン基板1に不純物を注入する。これにより、シリコン基板1の表面には、不純物元素、シリコン酸化膜または表面のシリコン結晶の乱れなどからなるダメージ層2が形成される。このダメージ層上にはシリコンはエピタキシャル成長不可能である。
【0106】
図3を参照して、ダメージ層2上に所定の形状のレジストパターン3を形成する。
【0107】
図4を参照して、レジストパターン3をマスクとしてダメージ層2にケミカルドライエッチングを行なう。このとき、シリコン基板1の表面において、レジストパターン3で覆われていないダメージ層2が除去され、レジストパターン3で覆われているダメージ層2が残存する。
【0108】
図5を参照して、レジストパターン3を、たとえば硫酸を主成分とした溶液で剥離する。このとき、レジストパターン3は硫酸により分解されて完全に除去されるが、シリコン基板1の表面に形成されたダメージ層2は残存する。また、シリコン基板1の表面には新たなダメージ層は形成されない。
【0109】
図5を参照して、シリコンの選択エピタキシャル成長を行なう。このとき、ダメージ層2の上ではシリコンのエピタキシャル成長は起こらない。ダメージ層2が存在しない部分では、素子形成領域と膜厚モニタ領域においてシリコン基板1の表面はエピタキシャル成長可能であるため、この上にシリコンの孤立したエピタキシャル層4が形成される。このようにエピタキシャル層4を形成したシリコン基板を図1中の搬送チャンバ201を用いて膜厚測定装置206に搬入する。
【0110】
図6は膜厚測定装置の構成を示す図である。図6を参照して、膜厚測定装置206は、シリコン基板1を移動させる移動手段としての精密移動部208と、シリコン基板1の表面状態を調べる原子間力検出手段としての原子間力検出部207と、精密移動部208の位置を読取るデータ処理部210と、さまざまな判断を行なう比較手段としての比較部209とを備える。精密移動部208は、シリコン基板1を3次元的に移動させる。精密移動部208は、シリコン基板1を大きく移動させる粗調整部とシリコン基板1をわずかに移動させる微調整部とからなる。原子間力検出部207は、レーザ光源211と、フォトディテクタ212と、カンチレバー213とにより構成される。レーザ光源211はレーザ214を発する。このレーザ214はカンチレバー213で反射して、この反射したレーザ214をフォトディテクタ212が検出する。このカンチレバー213から反射したレーザ214の強度等によって、フォトディテクタ212は、シリコン基板1の表面とカンチレバー213間の原子間力を検出する。
【0111】
比較部209は、精密移動部208と、データ処理部210と、原子間力検出部207のフォトディテクタ212とに接続される。シリコン基板1の表面とカンチレバー213の先端との原子間力が所定値を超えているか、所定値未満か、または所定値であるかによって、比較部209は、さまざまな信号を精密移動部208またはデータ処理部210へ送る。この信号を受けてデータ処理部210は精密移動部208の高さ位置を読取る。
【0112】
図7は、図6中の原子間力検出部207と精密移動部208とを詳細に示す図である。図7を参照して、原子間力検出部207のカンチレバー213の先端はシリコン基板1の表面と、わずかに距離をあけるように位置決めされる。そのため、カンチレバー213とシリコン基板1の表面とには、原子間力が働く。レーザ光源211がレーザ214をカンチレバー213の先端に照射し、反射したレーザ214の強度等をフォトディテクタが検出する。
【0113】
精密移動部208は、スキャナ222と高圧電源221とを有する。スキャナ222はピエゾ素子を有し、このピエゾ素子が高圧電源221と電気的に接続されている。ピエゾ素子は、シリコン基板1を3次元的、すなわち、x軸方向、y軸方向およびz軸方向に動かせることができる。
【0114】
図8は、実施の形態1に従った半導体装置の製造方法および膜厚測定方法のフローチャートである。図8を参照して、まず、シリコン基板1を精密移動部208に取付けてシリコン基板1の高さを所定値に設定する(ステップ250)。
【0115】
このとき、原子間力検出部207のカンチレバー213の先端とシリコン基板1の表面との原子間力Fをフォトディテクタ212が検出する(ステップ251)。
【0116】
原子間力Fが所定値F0 を超えているか、F0 未満かまたはF0 であるかを比較部209が判断する。原子間力Fが所定値F0 を超えていれば、シリコン基板1の高さを低くするように比較部209が精密移動部208へ信号を送る。これにより、精密移動部208はピエゾ素子に与える電圧を低くすることにより、シリコン基板1の高さzを低くする(ステップ253)。その後、さらに、原子間力を検出する(ステップ251)。
【0117】
原子間力Fが所定値F0 未満であれば、シリコン基板1の高さzを高くするように比較部209が精密移動部208へ信号を送る。これにより、精密移動部208は、ピエゾ素子に与える電圧を高くすることにより、シリコン基板1の高さzを高くする(ステップ254)。その後、さらに原子間力を検出する(ステップ251)。
【0118】
原子間力Fが所定値F0 であれば、シリコン基板1の高さを読込むように比較部209がデータ処理部210へ信号を送る。データ処理部210は精密移動部208のピエゾ素子に与えられる電圧を読込むことにより、シリコン基板1の高さを読込む(ステップ255)。その後、精密移動部208が高さ方向と垂直な方向にシリコン基板1を移動させ、次の測定地点へシリコン基板1を移動させる(ステップ256)。
【0119】
次に、すべての測定点でシリコン基板1の表面の高さzを測定していなければ、シリコン基板1の表面とカンチレバー213の先端との原子間力を検出する(ステップ251)。その後、上述のステップ252〜256を繰返す。すべての測定点でシリコン基板1の表面の高さzを測定し終えれば、測定が終了する。
【0120】
このようにして、すべての測定点でのシリコン基板1の高さを測定すると、図9で示すようなグラフが得られる。図9では、横軸にシリコン基板表面の位置(X座標)、縦軸に、シリコン基板の表面の高さ(Z座標)を示している。この曲線260において、シリコン基板1の表面の凹凸、すなわち、エピタキシャル層4の高さがH1 となる。このように、原子間力を用いてシリコン基板1の表面の厚さを測定する。
【0121】
その後、アニール装置203での熱処理、シリコン基板上への所定の層の形成等を経て半導体装置を完成させる。
【0122】
このような半導体装置の製造方法および膜厚測定方法に従えば、シリコン基板1の表面に形成されたエピタキシャル層とカンチレバーとの間の原子間力を用いてシリコン基板1表面に形成されたエピタキシャル層4の厚さを測定するため、シリコン基板1とエピタキシャル層4の材質が同一である場合にも、エピタキシャル層4の厚さを確実に測定することができる。
【0123】
また、膜厚をモニタするために、シリコン基板1をへき開する必要もないため、製造工程を削減でき、さらには製造コストを低下させることができる。また、図6および7で示すような装置を用いれば、この方法を確実に行なうことができる。
【0124】
(実施の形態2)
図10〜図13は、この発明の実施の形態2に従った半導体装置の製造方法および膜厚測定方法を説明するための断面図である。図10を参照して、シリコン基板1の表面に素子形成領域としてのPMOS領域1aと、素子形成領域としてのNMOS領域1bと、素子が形成されない膜厚モニタ領域1cとを設ける。シリコン基板1の表面に分離酸化膜21を形成する。
【0125】
シリコン基板1の表面を熱酸化してゲート酸化膜20を形成する。ゲート酸化膜20上にドープトポリシリコン層を堆積する。ドープトポリシリコン層上にシリコン酸化膜を堆積する。このシリコン酸化膜上にレジストパターンを形成し、レジストパターンに従ってシリコン酸化膜とドープトポリシリコン膜とを所定の形状にパターニングすることにより、PMOS領域1aとNMOS領域1bにおいてゲート電極23とシリコン酸化膜24とを形成する。NMOS領域1bに砒素を注入してn型の低濃度不純物領域26aを形成する。PMOS領域1aにBF2 をイオン注入してp型の低濃度不純物領域26bを形成する。
【0126】
シリコン酸化膜24を覆うようにさらにシリコン酸化膜を形成し、このシリコン酸化膜を全面エッチバックすることによりサイドウォール酸化膜19を形成する。エッチバックにより、シリコン基板1の表面にはダメージ層22が形成される。ダメージ層22上にはシリコンのエピタキシャル層が成長不可能である。
【0127】
図11を参照して、シリコン基板1の表面にレジストパターニング27を形成する。レジストパターニング22はPMOS領域1aの全面を覆いNMOS領域1bは覆わない。また膜厚モニタ領域1cの一部分を覆う。この状態でシリコン基板1に矢印28で示す方向に砒素のイオン注入を行なう。
【0128】
これにより、イオン注入によるスパッタ効果と、注入されたイオン種の化学的効果とにより、イオンが注入されたNMOS領域1bのダメージ層は除去される。また、膜厚モニタ領域1cのうち露出した部分のダメージ層も除去される。なお、砒素の注入エネルギーは100keV以下であり、注入量は1×1013cm-2以上である。レジストパターン27で覆われたPMOS領域1aや膜厚モニタ領域1cの一部分にはイオン注入が行なわれないため、ダメージ層22が残存する。
【0129】
図12を参照して、レジストパターン27を硫酸を主成分とした薬液で除去する。このとき、レジストは硫酸により分解されて完全に除去されるがシリコン基板1の表面にはダメージ層22が残存する。また、新たなダメージ層の形成は起こらない。
【0130】
PMOS領域1aのみを露出させるようにレジストパターン29を形成する。次に、シリコン基板1に矢印30で示す方向にBF2 イオンを注入する。イオン注入によるスパッタ効果と、注入されたイオンの化学的効果とによりイオンが注入されたPMOS領域1aのダメージ層は除去される。膜厚モニタ領域1cはレジストパターン29で覆われているため、膜厚モニタ領域1cではダメージ層22が除去されない。
【0131】
図13を参照して、シリコンの選択的なエピタキシャル成長を行なう。このとき、ダメージ層22上ではエピタキシャル層が成長せず、ダメージ層22がない部分では、シリコン基板1の表面にシリコンのエピタキシャル層31が形成する。これにより、膜厚モニタ領域1cでは、シリコン基板1の表面が露出した部分と、シリコン基板1の表面に孤立したエピタキシャル層31が形成された部分とが存在する。このように形成された膜厚モニタ領域1cにおいて、実施の形態1の図6および図7で示した膜厚測定装置を用いて図8で示すフローに従って膜厚を測定する。これにより、膜厚測定領域1cのエピタキシャル層31の厚さを容易に測定することができるので、この厚さを素子形成領域のエピタキシャル層31の厚さとすることができる。その後、所定の工程を経て半導体装置が完成する。
【0132】
このような実施の形態2に従った半導体装置の製造方法および膜厚測定方法においては、まず、実施の形態1と同様の効果が得られる。また、この実施の形態では、特に新たな工程を追加することなく膜厚モニタ領域1cを形成できるので製造コストも上昇しない。
【0133】
なお、この実施の形態では、砒素とBF2 の注入によるダメージ層の除去について説明したが、酸素を含まない他のイオン種を注入した場合についても同様の効果を得ることができる。この場合、ダメージ層の除去に最適な注入エネルギーと最小注入量はイオン種により異なるので、それぞれのイオンに応じて必要な値を設定することが望ましい。
【0134】
(実施の形態3)
図14および図15は、この発明の実施の形態3に従った半導体装置の製造方法および膜厚測定方法を説明するための断面図である。図14を参照して、シリコン基板1の表面に素子形成領域と膜厚モニタ領域とを形成する。なお、図14および図15は素子が形成されない膜厚モニタ領域の断面を示す。シリコン基板1の表面をエッチングとすることにより、シリコン基板1の表面にダメージ層21が形成される。このダメージ層をフラッシング、ケミカルドライエッチングまたはイオン注入等により除去する。次に、シリコン基板1上にレジストパターン13を形成する。レジストパターン13をマスクとしてシリコン基板1に矢印15で示す方向から酸素をイオン注入する。注入エネルギーは100keV以下であり、注入量は1×1013cm-2以上である。これにより、酸素イオンが注入された部分にはシリコン酸化物からなる酸化物層12が形成される。
【0135】
図15を参照して、レジストパターン13を、たとえば硫酸を主成分とした溶液で剥離する。次に、シリコン基板1の表面に選択的にシリコンのエピタキシャル成長を行なう。このとき、酸化物層12が存在する部分ではシリコンのエピタキシャル層が成長せず、酸化物層12の存在しない部分では、素子形成領域と膜厚モニタ領域とにおいてシリコン基板1の表面にシリコンの孤立したエピタキシャル層14が成長する。このようにして、膜厚モニタ領域に選択的にエピタキシャル層14を形成する。この膜厚モニタ領域において実施の形態1の図6および7で示す装置を用いて図8で示すフローチャートに従ってエピタキシャル層14の膜厚を測定する。このエピタキシャル層14は素子形成領域に形成されたエピタキシャル層と同一のものであるため、膜厚モニタ領域のエピタキシャル層の厚さを素子形成領域のエピタキシャル層の厚さとすることができる。その後、所定の工程を経て半導体装置が完成する。
【0136】
この実施の形態に従えば、実施の形態1と同様の効果がある。なお、この実施の形態については、酸素の注入によって酸化物層の形成を行なう方法について説明したが、酸素を含む他のイオン、たとえばNO+、CO+とを用いた場合についても同様の効果を得ることができる。この場合、イオン種により酸化物層または酸窒化物層の作製に最適な注入エネルギーが異なるので、それぞれのイオン種に応じた量を設定することが好ましい。
【0137】
(実施の形態4)
図16〜図19は、この発明の実施の形態4に従った半導体装置の製造方法および膜厚測定方法を説明するための断面図である。図16を参照して、シリコン基板1の表面に素子形成領域と膜厚モニタ領域とを形成する。なお、図16〜図19は、素子が形成されない膜厚モニタ領域の断面を示す。シリコン基板1の表面をエッチングすることにより、シリコン基板1の表面にダメージ層が形成される。このダメージ層をフラッシング、ケミカルドライエッチングまたはイオン注入などにより除去する。次に、縦型拡散炉またはRTP装置を用い、酸素雰囲気で温度700℃〜900℃で熱処理を行なうことにより、シリコン基板1の表面に厚さが約1〜2nmのシリコン酸化膜32を形成する。なお、このシリコン酸化膜32は硫酸および硝酸を含んだ薬液または塩酸と過酸化水素水の混合液など酸化性の薬液にシリコン基板1を浸すことによって形成してもよい。また、シリコン酸化膜32の厚さは、本発明の趣旨を実現するためには1〜2nm程度で十分であるが、他のプロセスとの整合性を取る上で必要であればさらに厚くすることも可能である。
【0138】
図17を参照して、シリコン酸化膜32上にレジストパターン33を形成する。レジストパターン33をマスクとして希フッ酸によるウエットエッチングによりシリコン酸化膜32を一部除去する。ウエットエッチングの条件はさまざまなであるが、たとえば、シリコン酸化膜32を塩酸と過酸化水素水の混合液で厚さが1〜3nmとなるように形成した場合には、0.5重量%希フッ酸の水溶液に1分間シリコン基板1を浸せばよい。
【0139】
図18を参照して、レジストパターン33をたとえばアセトンのような有機溶剤を主成分とした溶液で除去する。このとき、レジストパターン33はアセトンにより溶解されて完全に除去されるが、シリコン基板1の表面のシリコン酸化膜32は残存する。また、新たなシリコン酸化膜の形成は起こらない。なお、上述のシリコン酸化膜32の厚さを十分厚くする場合には、レジストパターン33の除去を硫酸を主成分とした薬液で行ない、その後にレジスト除去の際に形成したシリコン酸化膜を希フッ酸に短時間浸すことにより除去してもよい。
【0140】
その後、素子形成領域と膜厚モニタ領域とにおいてシリコン基板1の表面にシリコンの選択的なエピタキシャル成長を行ない、孤立したエピタキシャル層34を成長させる。このとき、シリコン酸化膜32が存在するところでは、シリコンのエピタキシャル層34は成長しない。
【0141】
図19を参照して、シリコン基板1の表面のシリコン酸化膜32を希フッ酸でエッチングして除去する。これにより、シリコン基板1の表面にエピタキシャル層が成長した部分とエピタキシャル層が存在しない部分とを有する膜厚モニタ領域を形成する。この膜厚モニタ領域において実施の形態1の図6および図7で示す膜厚測定装置を用いて図8で示すフローに従ってエピタキシャル層34の膜厚を測定する。これにより、膜厚モニタ領域でのエピタキシャル層34の厚さを測定できるため、この厚さを素子形成領域でのエピタキシャル層34の厚さとすることができる。その後、所定の工程を経て半導体装置が完成する。
【0142】
このような工程を備えた半導体装置の製造方法および膜厚測定方法においては、実施の形態1で示した方法と同様の効果がある。
【0143】
(実施の形態5)
図20〜図22は、この発明の実施の形態5に従った半導体装置の製造方法および膜厚測定方法を説明するための断面図である。図20を参照して、シリコン基板1の表面に素子形成領域と膜厚モニタ領域とを形成する。なお、図20〜図22は、素子が形成されない膜厚モニタ領域の断面を示す。シリコン基板1の表面をエッチング等することにより、シリコン基板1の表面にダメージ層42を形成する。このダメージ層42上にはシリコンがエピタキシャル成長不可能である。
【0144】
図21を参照して、シリコン基板1の表面にレジストパターン43を形成する。レジストパターン43に従ってシリコン基板1の表面をフラッシング、ケミカルドライエッチング等することにより、露出したシリコン基板1の表面に形成されたダメージ層42を除去する。レジストパターン43の下に位置するダメージ層42は残存したままである。
【0145】
図22を参照して、シリコン基板1の表面にシリコンを選択的にエピタキシャル成長させる。これにより、ダメージ層42が存在しない部分では、シリコン基板1の表面に孤立したエピタキシャル層44a〜44eが成長する。このエピタキシャル層44a〜44eは、紙面の奥側から手前側へ直線状に延びるようにかつ互いに一定の距離を隔てて平行に位置するように形成される。また、図22では示さないが、素子形成領域においてもエピタキシャル層が形成される。ダメージ層42の上にはエピタキシャル層が成長しない。このようにして選択的にシリコンのエピタキシャル層42が一方向に延びるように互いに一定の距離を隔てて平行に位置する膜厚モニタ領域が完成する。
【0146】
図23は実施の形態5に従った膜厚測定装置の模式図である。図23を参照して、膜厚測定装置300は、シリコン基板1を支持するための支持手段305と、シリコン基板1に波長のそろったX線を照射する照射手段としてのX線源301と、シリコン基板1の表面で回折したX線を測定する回折光検出手段としてのフォトディテクタ302と、フォトディテクタから得られたデータに基づいて演算する演算手段304とを備える。
【0147】
支持手段305はシリコン基板1を支持して位置決めする。X線源301はシリコン基板1の表面に形成されたエピタキシャル層にレーザ306を照射する。フォトディテクタ302はシリコン基板1の表面で回折して強め合うX線306を検出する。また、フォトディテクタ302は矢印302aで示す方向に移動することが可能である。フォトディテクタ302は演算手段304と接続されている。フォトディテクタ302により検出されたX線の強度から演算手段304がエピタキシャル層の厚さを算出する。
【0148】
図24は、この発明に従った半導体装置の製造方法および膜厚測定方法の工程図である。図24を参照して、まず、膜厚測定装置300の支持手段305に図20〜図22で示す工程に従って製造したシリコン基板1を取付ける。このシリコン基板1の表面には1方向に一定の距離を隔てて延びるように互いに平行な複数のエピタキシャル層44a〜44eが形成されている。このシリコン基板1にX線源301からX線306をシリコン基板1の表面に照射する(ステップ310)。
【0149】
シリコン基板1の表面に照射されたX線306はシリコン基板1の表面に形成されたエピタキシャル層44a〜44eにより回折して強め合う。この強め合ったX線がフォトディテクタ302により検出される。このX線は、図25で示すロッキングカーブ303として検出される(ステップ311)。
【0150】
その後、このロッキングカーブ303についてのデータをフォトディテクタ302が演算手段304へ送る。演算手段304が以下に示すような式に従ってエピタキシャル層44a〜44eの厚さを演算する(ステップ312)。
【0151】
この演算手法について以下に詳細に説明する。L.Tapferらが、Appl.Phys.A50,B3(1990)に発表した論文に従えば、X線の運動学的回折理論によると、散乱振幅φHは次式で与えられる。
【0152】
【数1】
【0153】
ここで、θBはブラッグ角、Δθはブラッグ角からのずれ、ψhは分極率のフーリエ係数である。また、図26で示すような、膜厚がt、幅がD、周期がLのエピタキシャル層44aおよび44bにより形成されるグレーティングによる反射率R(Δθ)(ピークの高さ)は次式で表わされる。
【0154】
【数2】
【0155】
なお、上式中、Dは回折項、Iは干渉項と呼ばれる。
以上の式から、ロッキングカーブ303のメインピーク303cの反射率R0 はΔθ=0として次式で与えられる。
【0156】
【数3】
【0157】
ここで、Nはグレーティングの個数である。
また、サブピーク303a、303b、303dおよび303eの角度はα=0である。したがって、サブピークのブラッグ角からのずれΔθ=sin-1(mλ/d)で与えられる。ここで、m=1,2,3,…である。m=1の一次のサブピークの反射率R1 の反射率、およびn=1の一次のサブピークとメインピークとの強度比はそれぞれ次式で与えられる。
【0158】
【数4】
【0159】
ここで、ブラッグ角θBとX線の波長λは定数であり、周期Lと幅Dが常に同じマスクパターンを用いることによってR1 /R0 はエピタキシャル層44a〜44eの厚さtのみの関数となる。したがって、得られたエピタキシャル層44a〜44eについて、R1 /R0 を測定することにより膜厚tを決定することができる。この膜厚を素子形成領域のエピタキシャル層の厚さとすることができる。その後、所定の工程を経て半導体装置が完成する。
【0160】
この方法によれば、X線の回折を用いて上述の計算式に従いエピタキシャル層の厚さを計算することができるため、シリコン基板上にシリコンのエピタキシャル層を成長させた場合にも、その厚さを測定することができる。また、膜厚モニタ用のウエハを準備する必要がなく、さらにウエハをへき開する工程もないため製造工程を削減でき、さらに製造コストを低減することができる。
【0161】
また、膜厚測定装置で得られたデータを成膜室にフィードバックすることにより成膜の安定性が向上する。
【0162】
図23で示す膜厚測定装置は、図27で示すような膜厚測定装置310としてもよい。図27を参照して、膜厚測定装置310は、チャンバ311と、サセプタ312と、ヒータ313と、ガスヘッド314と、X線源315とフォトディテクタ316と演算手段324とを有する。
【0163】
この膜厚測定装置310は、チャンバ311内にヒータ313、サセプタ312およびガスヘッド314から構成される成膜装置と、X線源315とフォトディテクタ316と演算手段324とを組込んだものである。
【0164】
サセプタ312がシリコン基板1を保持している。そのため、ガスヘッド314から所定のガスを流すことにより、シリコン基板1上にエピタキシャル膜を形成することができる。その後、X線源315からX線318をシリコン基板1に照射する。これにより、回折により得られたロッキングカーブをもとに演算手段324が上述の式に従いエピタキシャル層の厚さを算出することができる。このように、成膜室の内部に膜厚測定装置を組込むことにより、成膜中に膜厚をモニタできるという効果がある。
【0165】
(実施の形態6)
図28〜図31は、この発明の実施の形態6に従った半導体装置の製造方法および膜厚測定方法を説明するための断面図である。図28を参照して、シリコン基板1の表面に素子形成領域としてのPMOS領域1aおよびNMOS領域1bと素子が形成されない膜厚モニタ領域1cとを設ける。シリコン基板1の表面に分離酸化膜21を形成する。
【0166】
シリコン基板1の表面を熱酸化してゲート酸化膜20を形成する。ゲート酸化膜20上にドープトポリシリコン層を堆積する。ドープトポリシリコン層上にシリコン酸化膜を堆積する。シリコン酸化膜上にレジストパターンを形成し、このレジストパターンに従ってシリコン酸化膜とドープトポリシリコン層をエッチングすることによりシリコン酸化膜24とゲート電極23とを形成する。NMOS領域1bに砒素を注入してn型の低濃度不純物領域26aを形成する。PMOS領域1aにBF2 をイオン注入する。これにより、p型の低濃度不純物領域25aを形成する。
【0167】
シリコン酸化膜24を覆うシリコン酸化膜を形成する。このシリコン酸化膜を全面エッチバックすることによりサイドウォール酸化膜19を形成する。このとき、サイドウォール酸化膜19を形成する際の全面エッチバックによりシリコン基板1の表面には結晶欠陥が発生し、シリコン基板1の表面にダメージ層52が形成される。このダメージ層52上にはシリコンのエピタキシャル層は成長不可能である。
【0168】
図29を参照して、PMOS領域1aの全面を覆い、膜厚モニタ領域1cを部分的に覆うレジストパターン57を形成する。このレジストパターン57をマスクとしてNMOS領域1bと膜厚モニタ領域1cとに矢印28で示す方向に砒素を注入する。これにより、NMOS領域1bではn型の高濃度不純物領域26bが形成される。また、NMOS領域1bおよび膜厚モニタ領域1cでは、砒素が注入された部分では結晶欠陥等がなくなりダメージ層52が消滅する。一方、レジストパターン57で覆われた部分には砒素が注入されないのでダメージ層52は残存したままである。
【0169】
図30を参照して、シリコン基板1のPMOS領域1aに矢印30で示す方向にBF2 をイオン注入する。これにより、PMOS領域1aにp型の高濃度不純物領域25bが形成される。また、この注入によりPMOS領域1aではダメージ層が消滅する。
【0170】
図31を参照して、シリコン基板1上にエピタキシャル層61、61a〜61eを成長させる。このエピタキシャル層61a〜61eは互いに一定の距離を隔てて一方向にかつ平行に延びるように延在する。また、エピタキシャル層61a〜61eとエピタキシャル層61の膜厚は等しい。このエピタキシャル層61a〜61eを利用して図23および図27で示す装置により図24に示す工程に従えばエピタキシャル層61a〜61eの膜厚を算出することができる。そのため、エピタキシャル層61の膜厚を求めることができる。その後、所定の工程を経て半導体装置が完成する。
【0171】
このような半導体装置の製造方法および膜厚測定方法においては、まず、実施の形態5で示した示した方法と同様の効果がある。また、通常のトランジスタを製造する工程に従って膜厚モニタ領域を形成できるので、特に製造工程を増やすことがないという効果もある。
【0172】
(実施の形態7)
図32および図33は、この発明の実施の形態7に従った半導体装置の製造方法および膜厚測定方法を説明するための断面図である。図32を参照して、シリコン基板1の表面に素子形成領域と膜厚モニタ領域とを形成する。なお、図32および図33は、素子が形成されない膜厚モニタ領域の断面を示す。シリコン基板1表面をエッチング等することにより形成されたダメージ層をフラッシング、ケミカルドライエッチングまたはイオン注入などにより除去する。次に、シリコン基板1の表面に互いに一定の距離を隔てて一方向に延びるレジストパターン63を形成する。このレジストパターン63は、いわゆるラインアンドスペース構造を有する。
【0173】
シリコン基板1の表面にレジストパターン63をマスクとして矢印66で示す方向から注入エネルギー100keV以下、注入量1×1013cm-2以上で酸素イオンを注入する。これにより、レジストパターン63が存在しない部分ではシリコン基板1の表面に酸化物層62が形成される。レジストパターン63の下では、酸化物層が形成されない。なお、通常の拡散炉またはRTP装置でシリコン基板1を加熱することにより効率的に酸化物層62を形成してもよい。
【0174】
図33を参照して、硫酸を主成分とした溶液でレジストを除去する。このとき、レジストは硫酸により完全に分解されて除去されるが、シリコン基板1の表面の酸化物層62は残存する。その後、シリコン基板1の表面にシリコンを選択的にエピタキシャル成長させる。このとき、酸化物層62の上ではシリコンのエピタキシャル成長は起こらず、酸化物層62のない部分でシリコンの孤立したエピタキシャル層64a〜64eが形成される。このとき、素子形成領域においても、同様のシリコンのエピタキシャル層が形成する。このエピタキシャル層64a〜64eは、互いに一定の距離を隔ててかつ互いに平行に1方向に延びる櫛形のパターンであり、これにより、膜厚モニタ領域が完成する。
【0175】
このような膜厚モニタ領域を、図23または図27で示すような装置を用いて図24で示すステップに従ってエピタキシャル層64a〜64eの厚さを測定することができる。この厚さを素子形成領域のエピタキシャル層の厚さとすることができる。その後所定の工程を経て、半導体装置が完成する。
【0176】
このような工程に従えば、実施の形態5の方法と同様の効果がある。
(実施の形態8)
図34〜図37は、この発明の実施の形態8に従った半導体装置の製造方法および膜厚測定方法を説明するための断面図である。図34を参照して、シリコン基板1の表面に素子形成領域と膜厚モニタ領域とを形成する。なお、図34〜図37は、素子が形成されない膜厚モニタ領域の断面を示す。シリコン基板1の表面をエッチング等することにより形成されたダメージ層をフラッシング、ケミカルドライエッチングまたはイオン注入などにより除去する。次に、縦型拡散炉またはRTP装置を用いて酸素雰囲気中で温度700℃〜900℃でシリコン基板1の表面を熱処理することにより厚さが約1〜2nm程度のシリコン酸化膜72を形成する。なお、シリコン酸化膜72の形成方法としては、硫酸、硝酸を含んだ薬液、または塩酸と過酸化水素水の混合溶液など酸化性の薬液にシリコン基板1を浸すことによって形成してもよい。さらに、シリコン酸化膜72の膜厚も、他のプロセスとの整合性をとる上で必要であれば厚くすることも可能である。
【0177】
図35を参照して、シリコン酸化膜72の上にレジストパターン73を形成する。レジストパターン73は互いに一定の距離を隔てて1方向に平行に延びるように形成されたいわゆるラインアンドスペース構造である。レジストパターン73をマスクとしてシリコン酸化膜72を希フッ酸でウエットエッチングすることによりシリコン酸化膜72を部分的に除去する。このウエットエッチングの条件は形成されているシリコン酸化膜72の膜質、膜厚等によって異なる。たとえば、塩酸と過酸化水素水の混合溶液で形成された厚さ1〜3nm程度のシリコン酸化膜72であれば、シリコン酸化膜72を0.5重量%の希フッ酸溶液に1分間浸せばよい。
【0178】
図36を参照して、アセトンのような有機溶剤を主成分とした薬液でレジストパターン73を除去する。このとき、レジストパターン73はアセトンにより完全に溶解されて除去されるが、シリコン基板1の表面にはシリコン酸化膜72が残存する。また、シリコン基板1において新たなシリコン酸化膜は形成されない。なお、シリコン酸化膜72が十分厚い場合には、硫酸を主成分とした薬液でレジストパターン73を除去し、その後、レジストパターン73を除去する際に形成された酸化膜を希フッ酸等を用いて除去してもよい。
【0179】
シリコン基板1の表面にシリコンを選択的にエピタキシャル成長させる。このとき、シリコン酸化膜72が存在する部分では、シリコンの薄膜のエピタキシャル成長は起こらない。これにより、シリコン酸化膜72が存在しない部分には、シリコン基板1の表面にシリコンの孤立したエピタキシャル層74a〜74eが形成される。また、素子が形成される素子形成領域でも、同様のエピタキシャル層が形成される。
【0180】
図37を参照して、希フッ酸でシリコン酸化膜72をエッチングにより除去する。これにより、互いに一定の距離を隔てて一方向に平行に延びるように形成されたエピタキシャル層74a〜74eを有する膜厚モニタ領域が形成される。この膜厚モニタ領域のエピタキシャル層74a〜74eを用いて図23および図27で示す装置を利用して図24で示すステップに従いエピタキシャル層74a〜74eの膜厚を測定すれば、エピタキシャル層の膜厚を素子形成領域のエピタキシャル層の膜厚とすることができる。その後所定の工程を経て半導体装置が完成する。
【0181】
このような方法に従えば、実施の形態5で示した方法と同様の効果がある。
(実施の形態9)
図38、39、41は、この発明の実施の形態9に従った半導体装置の製造方法および膜厚測定方法を説明するための断面図である。図40は、この発明の実施の形態9に従った半導体装置の製造方法を説明するための平面図である。また、図41は図40中のA−A線に沿って見た断面を示す図である。
【0182】
図38を参照して、シリコン基板1の表面に素子形成領域と膜厚モニタ領域とを設ける。なお、図38、図39、図41は素子が形成されない膜厚モニタ領域の断面を示す。シリコン基板1の表面をエッチングとすることにより形成されたダメージ層をイオン注入などにより除去する。縦型拡散炉またはRTP装置を用いて酸素雰囲気中で温度700℃〜900℃でシリコン基板1の表面を熱処理することによりシリコン酸化膜82を形成する。シリコン酸化膜82上には、シリコンがエピタキシャル成長不可能である。
【0183】
図39を参照して、シリコン酸化膜82の表面にレジストパターン83を形成する。レジストパターン83をマスクとしてドライエッチングによりシリコン酸化膜82を部分的に除去する。これにより、シリコン基板1の表面が露出する。
【0184】
図40および図41を参照して、シリコン基板1の温度を約670℃とし、Si2 H6 の流量を1.0sccmとしてシリコン基板1の表面にシリコンを選択的にエピタキシャル成長させる。これにより、シリコン酸化膜82が存在する部分では、シリコンのエピタキシャル成長が起こらず、シリコン酸化膜82が存在しない部分では、シリコンのエピタキシャル層84が成長する。このエピタキシャル層84は、面方位が(311)面のファセット面(へき開面)84aを有する。またファセット面の下端とシリコン基板1との距離はt1 であり、この高さt1 は経験上既知の値である。さらに、エピタキシャル層84の上面84bの面方位は(100)面である。
【0185】
図42は、この実施の形態に従った膜厚測定装置の模式図であり、図43は、この発明の実施の形態10に従った半導体装置の製造方法および膜厚測定方法の工程図である。図42を参照して、この発明に従った膜厚測定装置360はシリコン基板を支持する支持手段361と、シリコン基板1の表面状態を観察する測定手段としての走査型電子顕微鏡362と、走査型電子顕微鏡362に接続された演算手段363とを備える。
【0186】
図43を参照して、図42で示す膜厚測定装置360の支持手段361に図40および41で示すようなファセット面を有するエピタキシャル層84が形成されたシリコン基板1を取付ける。走査型電子顕微鏡362によりファセット面84aを有するエピタキシャル層84を観測する(ステップ351)。
【0187】
次に、シリコンのエピタキシャル層84のファセット面84aの幅をシリコン基板1の表面に投影した幅x1 の長さを測定する(ステップ352)。また同時に、エピタキシャル層84の幅x0 も測定する。
【0188】
走査型電子顕微鏡362が測定したx1 とx0 とを演算手段363に送る。演算手段363はファセット面84aとシリコン基板1の表面とのなす角度θ(既知の値であり25°)と、上述の工程で測定したx1 と、既知の値であるエピタキシャル層84の下部の厚さt1 とからエピタキシャル層全体の厚さ(t1 +t2 =t1 +x1 ×tanθ)を演算する(ステップ353)。このエピタキシャル層の厚さは素子形成領域のエピタキシャル層の厚さと同様であるため、この厚さを素子形成領域でのエピタキシャル層の厚さとすることにより、エピタキシャル層の厚さを求めることができる。その後所定の工程を経て半導体装置が形成される。
【0189】
このような工程に従った半導体装置の製造方法および膜厚測定方法によれば、エピタキシャル層のファセット面を利用して膜厚を測定するためエピタキシャル層とシリコン基板が同一の元素を含む場合にもエピタキシャル層の膜厚を確実に測定することができる。また、膜厚モニタ用のウエハを準備する必要がなくさらにウエハをへき開する工程もないため、製造工程を削減でき製造コストを低減させることができる。また、膜厚測定装置と成膜室とを接続することにより、膜厚の測定値をフィードバックすることが可能となり、成膜の安定性が向上する。
【0190】
(実施の形態10)
図44〜図48、図49および図50は、この発明の実施の形態10に従った半導体装置の製造方法および膜厚測定方法を説明するための断面図である。図48はこの発明の実施の形態10に従った半導体装置の製造方法および膜厚測定方法を説明するための平面図である。なお、図49は図48中のB−B線に沿って見た断面を示す図である。図44を参照して、シリコン基板1の表面に素子形成領域であるPMOS領域1aと、素子形成領域であるNMOS領域1bと、素子が形成されない膜厚モニタ領域1cとを設ける。シリコン基板1の表面に分離酸化膜21を形成する。シリコン基板1の表面を熱酸化することによりゲート酸化膜20を形成する。ゲート酸化膜20上にドープトポリシリコン層を堆積する。ドープトポリシリコン層上にシリコン酸化膜を形成する。シリコン酸化膜上にレジストパターンを形成し、このレジストパターンに従ってシリコン酸化膜とドープトポリシリコン層とを所定の形状にパターニングすることによりゲート電極23とシリコン酸化膜24とを形成する。NMOS領域1bに砒素をイオン注入することによりn型の低濃度不純物領域26aを形成する。PMOS領域1aにBF2 をイオン注入することによりp型の低濃度不純物領域25aを形成する。シリコン酸化膜24を覆うシリコン酸化膜を形成する。このシリコン酸化膜を全面エッチバックすることによりサイドウォール酸化膜19を形成する。このとき、全面エッチバックによりシリコン基板1の表面がエッチングされ結晶欠陥が発生する。シリコン基板1の表面にダメージ層22が形成される。ダメージ層22上にはシリコンがエピタキシャル成長不可能である。
【0191】
図45を参照して、シリコン基板1上にPMOS領域1aを覆いNMOS領域1bと膜厚モニタ領域1cとを露出させるレジストパターン97を形成する。レジストパターン97をマスクとして矢印28で示す方向に砒素をイオン注入する。これにより、NMOS領域1bにn型の高濃度不純物領域26bを形成する。また、このイオン注入により、NMOS領域1bと膜厚モニタ領域1cの表面に形成されたダメージ層22が消滅する。
【0192】
図46を参照して、シリコン基板1の表面にNMOS領域1bと膜厚モニタ領域1cとを覆い、PMOS領域1aを露出させるレジストパターン98を形成する。このレジストパターン98をマスクとしてシリコン基板1に矢印30で示す方向にBF2 をイオン注入する。これにより、PMOS領域1aにp型の高濃度不純物領域25bを形成する。また、PMOS領域1aにおいて、イオン注入によりダメージ層22が消滅する。
【0193】
図47を参照して、シリコン基板1の表面に層間絶縁膜としてのシリコン酸化膜99を堆積する。このシリコン酸化膜99上に所定の形状のレジストパターンを形成し、このレジストパターンに従ってシリコン酸化膜99をエッチングすることによりコンタクトホール99a、99bおよび99cを形成する。開口としてのコンタクトホール99cは長方形であり各辺は[110]方向と垂直または平行である。コンタクトホール99a、99bおよび99cの底面、すなわち、露出したシリコン基板1の表面に形成されたダメージ層を除去するためにケミカルドライエッチングを行なう。
【0194】
図48および図49を参照して、シリコン基板1の温度を約670℃とし、Si2 H6 の流量を1.0sccmとすることによりシリコン基板1の表面にシリコンのエピタキシャル層100を形成する。このエピタキシャル層100は、PMOS領域1a、NMOS領域1bおよび膜厚モニタ領域1cに形成される。
【0195】
膜厚モニタ領域1cにおいては、孤立したエピタキシャル層100はファセット面100aを有する。ファセット面100aの面方位は(311)面である。ファセット面の下端はシリコン酸化膜99と接しておりシリコン基板1の表面とは接触していない。このファセット面100aを利用して実施の形態9の図42で示す装置を用いて図43で示す工程に従ってエピタキシャル層100の膜厚を測定することができる。
【0196】
図50を参照して、コンタクトホール99a〜99cを充填するタングステン層101を形成し、このタングステン層101上にアルミニウムの配線層95a〜95cを形成することにより半導体装置が完成する。なお、配線層95cは、他の配線層95aおよび95bとは接続されていない。
【0197】
このような半導体装置の製造方法および膜厚測定方法では、まず実施の形態9と同様の効果がある。さらに、素子を形成する工程と、膜厚モニタ領域を形成する工程とを同一工程で行なうことができるので、新たな工程を増やすことがなく製造工程が増加しないという効果もある。
【0198】
また、従来、コンタクトホール内に形成されたエピタキシャル層の膜厚を測定するためには、断面形状を観察する必要があった。さらに、コンタクトホール内部に形成されたエピタキシャル層のファセット形状は一般に変動しやしすく自動測定することは困難である。しかしながら、この方法に従えば、膜厚モニタ部を配置することにより、コンタクトホールの中に形成されたエピタキシャル層の膜厚を非破壊で容易に測定することができる。
【0199】
(実施の形態11)
図51、52および54はこの発明の実施の形態11に従った半導体装置の製造方法および膜厚測定方法を説明するための断面図である。図53はこの発明の実施の形態11に従った半導体装置の製造方法および膜厚測定方法を説明するための平面図である。なお、図54は図53中のC−C線に沿った断面を示す図である。
【0200】
図51を参照して、シリコン基板1の表面に素子形成領域1dと素子が形成されない膜厚モニタ領域1cとを設ける。シリコン基板1の表面に分離酸化膜107を形成する。シリコン基板1の表面を熱酸化してゲート酸化膜108を形成する。ゲート酸化膜108上にドープトポリシリコン層を堆積する。ドープトポリシリコン層上にシリコン酸化膜を形成する。シリコン酸化膜上にレジストパターンを形成し、このレジストパターンに従ってシリコン酸化膜とドープトポリシリコン層とを所定の形状にパターニングすることによりゲート電極105とシリコン酸化膜109とを形成する。このゲート電極105は[110]方向と45°の角度をなす方向に延びるように形成される。
【0201】
膜厚モニタ領域1cに開口部102aを有するシリコン酸化膜102を形成する。開口部102は長方形の形状である。それぞれの辺が、[110]方向と平行または垂直である。
【0202】
図52を参照して、シリコン基板1の表面にシリコン酸化膜109をマスクとして砒素をイオン注入する。これにより、n型の低濃度不純物領域111aを形成する。なお、膜厚モニタ領域1cにも低濃度不純物領域111aが形成される。シリコン酸化膜109を覆うシリコン酸化膜を形成し、このシリコン酸化膜を全面エッチバックする。これにより、素子形成領域1dと膜厚モニタ領域1cにおいてサイドウォール酸化膜110を形成する。
【0203】
サイドウォール酸化膜110をマスクとしてシリコン基板1の表面に矢印106で示す方向に砒素をイオン注入する。これにより、n型の高濃度不純物領域111bを形成する。この高濃度不純物領域111bは膜厚モニタ領域1cにも形成される。なお、サイドウォール酸化膜110をエッチングする際にシリコン基板1の表面にダメージ層が形成されることがあるが、このダメージ層は後の工程の砒素のイオン注入により消滅する。
【0204】
図53および図54を参照して、シリコン基板1の温度を670℃とし、Si2 H6 の流量を1.0sccmとすることにより、シリコン基板1の表面にシリコンのエピタキシャル層104を成長させる。このとき、膜厚モニタ領域1cのシリコン酸化膜102が存在する部分ではエピタキシャル層104が成長せずシリコン酸化膜102が存在しない部分にシリコンの孤立したエピタキシャル層104が成長する。また、素子形成領域1dにおいても分離酸化膜100が存在しない部分にエピタキシャル層104が成長する。素子形成領域1dではゲート電極105が[110]方向と45°傾いた方向になるため、素子形成領域1dのエピタキシャル層104にはファセット面が存在しない。このようなファセット面104aの投影距離を実施の形態9の図42で示す装置を用いて図43で示すステップに従って測定することによりエピタキシャル層104の厚さを測定することができる。その後、この上に所定の層を形成して半導体装置が完成する。
【0205】
このような工程に従った半導体装置の製造方法および膜厚測定方法においては、実施の形態9で示した方法と同様の効果がある。
【0206】
また、図55は、この実施の形態の別の局面に従った半導体装置の製造方法および膜厚測定方法を説明するための断面図である。図55では、ゲート電極105が[110]方向と垂直または平行な方向に延びている。この場合、素子形成領域1dにおいてもエピタキシャル層104にファセット面104bが出現する。このとき、エピタキシャル層104に不純物を注入する際にファセット面が存在する部分では、エピタキシャル層104に注入させるための不純物がシリコン基板1内に注入されてシリコン基板1に意図しない不純物領域103が形成される。
【0207】
一般には、このような不純物領域113は半導体装置に好ましい影響を与えることは少ないが、この不純物領域113を利用した半導体装置を製造することも可能である。
【0208】
(実施の形態12)
図56、図57および図59は、この発明の実施の形態12に従った半導体装置の製造方法および膜厚測定方法を説明するための断面図である。図58は、この発明の実施の形態12に従った半導体装置の製造方法および膜厚測定方法を説明するための平面図である。なお、図59は図58中のD−D線に沿って見た断面を示す図である。
【0209】
図56を参照して、シリコン基板1上に素子形成領域1dと素子が形成されない膜厚モニタ領域1cとを設ける。シリコン基板1の表面に分離酸化膜107を形成する。シリコン基板1の表面を熱酸化してゲート酸化膜108を形成する。ゲート酸化膜108上にドープトポリシリコン層を堆積する。ドープトポリシリコン層上にシリコン酸化膜を形成する。シリコン酸化膜上にレジストパターンを形成し、このレジストパターンに従ってシリコン酸化膜とドープトポリシリコン層とをエッチングすることによりゲート電極105とシリコン酸化膜109を形成する。ゲート電極105は[110]方向と垂直または平行な方向に延びる。シリコン基板1の表面上に開口102aを有するシリコン酸化膜102を形成する。開口102は長方形の形状であり、それぞれの辺は[110]方向と垂直または平行な方向に延びている。
【0210】
図57を参照して、膜厚モニタ領域1c上にレジストパターンを形成し、素子形成領域1dにおいてシリコン酸化膜109をマスクとしてシリコン基板1に砒素をイオン注入することによりn型の低濃度不純物領域121aを形成する。シリコン基板1を覆うシリコン酸化膜を形成し、このシリコン酸化膜を全面エッチバックすることにより素子形成領域1dと膜厚モニタ領域1cにサイドウォール酸化膜110を形成する。膜厚モニタ領域1cにレジストパターン111を形成する。素子形成領域1dにおいてシリコン酸化膜109とサイドウォール酸化膜110とをマスクとして矢印126で示す方向にシリコン基板1に砒素をイオン注入する。これにより、高濃度不純物領域121bを形成する。なお、この低濃度不純物領域121aの濃度と高濃度不純物領域121bの不純物濃度は図52で示す低濃度不純物領域111aの不純物濃度および高濃度不純物領域111bの不純物濃度とは異なる。また、この不純物の注入により、素子形成領域1dにおいてはイオンの注入により結晶の乱れがわずかに存在する。
【0211】
図58および図59を参照して、シリコン基板1の膜厚モニタ領域1cにおいて孤立したシリコンのエピタキシャル層124を成長させる。またこのとき、素子形成領域1dではエピタキシャル層が成長せずシリコンのアモルファス層125が成長する。これは、シリコン基板1の表面に生成した結晶欠陥によるためである。エピタキシャル層124は所定のファセット面124aを有する。このファセット面124aの投影距離を実施の形態9の図42で示す装置を用いて図43で示す方法に従って測定することによりエピタキシャル層124の厚さを求めることができる。このエピタキシャル層124の厚さはアモルファス層125の厚さと等しいため、このエピタキシャル層124の厚さをアモルファス層125の厚さすることができる。その後、所定の工程を経て半導体装置が完成する。
【0212】
このような半導体装置の製造方法および膜厚測定方法においては、まず、実施の形態9と同様の効果がある。さらに、この実施の形態に従えば、素子形成領域1dにおいてアモルファス層125を形成するため、このアモルファス層125は化学的に等方的である。そのため、後の工程における化学的な反応の面内の均一性が向上する。
【0213】
たとえば、トランジスタの不純物領域(ソース・ドレイン領域)上にチタンやコバルトなどを堆積した後に熱処理によりシリサイド膜を形成する、いわゆるサリサイドプロセスにおいて、シリサイド化反応の異常な進行(いわゆるスパイク)が抑制され、面内の均一性が向上する。このため、半導体薄膜を利用した半導体装置において、リーク電流が低く信頼性の高い半導体装置を実現できる。
【0214】
また、シリコン基板1に形成された高濃度不純物領域121bおよび低濃度不純物領域121aの濃度を変化させることにより素子形成領域1dにアモルファス層125ではなく多結晶シリコンの多結晶層を形成することも可能である。この場合、多結晶層は堆積速度が速く、また後の熱処理工程による膜特性の変化が少ない。そのため、この多結晶層を利用した半導体装置では製造コストも低い半導体装置を提供できる。
【0215】
(実施の形態13)
図60および図61は、この発明の実施の形態13に従った半導体装置の製造方法および膜厚測定方法を説明するための断面図である。図60を参照して、シリコン基板1の表面に素子形成領域と素子が形成されない膜厚モニタ領域とを設ける。なお、図60および61は、膜厚モニタ領域の断面を示す。シリコン基板1の表面をエッチングすることにより形成されたダメージ層をイオン注入等により除去する。シリコン基板1の表面にレジストパターン131を形成する。
【0216】
図61を参照して、レジストパターン131をマスクとして矢印132で示す方向にシリコン基板1に砒素をイオン注入する。これにより、シリコン基板1内には、n型の不純物領域133が形成される。
【0217】
図62は、この発明の実施の形態13に従った膜厚測定装置を説明するための模式図である。図62を参照して、膜厚測定装置は、照射手段としてのX線源135と、測定手段としての光電子検出装置139と、演算手段140と支持手段161とを備える。X線源135と光電子検出装置139とは矢印136で示す方向に移動することが可能である。また、X線源135はX線137を発する。このX線137はシリコン基板1の表面でシリコン基板中の元素に作用して、この元素から電子を放出させる。この放出した電子を光電子検出装置139が検出する。光電子検出装置139が検出した電子の数やエネルギーから演算手段140がさまざまなデータを算出する。
【0218】
図63はこの発明の実施の形態13に従った半導体装置の製造方法および膜厚測定方法を説明するための工程図である。図63を参照して、まず、図61で示すように不純物領域133が形成されてその表面が露出したシリコン基板1を支持手段161に取付ける。次に、X線源135から一定エネルギーのX線137を照射しながらX線源135を矢印136で示す方向に移動させる(ステップ401)。
【0219】
不純物領域133内の砒素原子と衝突したX線は砒素原子のK殻の軌道電子を放出させる。この放出した電子の強度I0 を光電子検出装置140が検出する(ステップ402)。
【0220】
このとき、光電子検出装置139により検出される電子の強度I0 は以下の式に従う。
【0221】
【数5】
【0222】
ここで、Aは所定の定数、nは不純物領域133内の砒素の濃度でありn=n0 (一定値)である。また、zはシリコン基板1の表面からの深さでありλは定数である。
【0223】
図62を参照して、シリコン基板1の表面に所定の条件でシリコンの孤立したエピタキシャル層134を成長させる(ステップ403)。次に、ステップ401と同様にX線源135からX線137を不純物領域133に照射する(ステップ404)。これによりX線137が不純物領域133中の砒素に衝突して砒素中のK殻の軌道電子を放出させる。この放出した電子はエピタキシャル層134で減衰してこの減衰した電子の強度を光電子検出装置139が検出する。この電子の強度I1 は以下の式に従う。
【0224】
【数6】
【0225】
ここで、zはエピタキシャル層134の表面からの深さである。ここで、エピタキシャル層134の厚さをtとすると、0≦Z≦tの範囲では砒素の濃度nは0、t≦z<∞の範囲ではn=n0 と仮定する。すると、上式は以下のように変形できる。
【0226】
【数7】
【0227】
光電子検出装置139が検出した電子の強度についてのデータを演算手段140に渡し、演算手段が上述の式に従ってエピタキシャル層134の厚さtを求める(ステップ406)。その後、所定の工程を経て半導体装置は完成する。
【0228】
このような半導体装置の製造方法および膜厚測定方法に従えば、不純物領域が放出する電子を利用してエピタキシャル層の膜厚を測定するためエピタキシャル層がシリコン基板と同一の元素を含む場合にもその厚さを測定することができる。また、膜厚モニタ用のウエハを準備する必要もなく、さらにそのウエハをへき開する工程もない。そのため、製造工程を削減でき製造コストを低減させることができる。
【0229】
また、この実施の形態では、原子にX線をあてて電子を放出させるいわゆるXPS(X線光電子分光法)を用いたが、他の分光学的方法は、たとえば赤外線を用いたFTIR(フーリエ変換赤外分光法)や電子線を用いたEPMA(電子プローブX線マイクロアナライザ)などでも同様の効果が得られる。
【0230】
また、不純物領域には砒素を注入したが、砒素だけでなく、硼素、リン、フッ素、ゲルマニウムなど他の元素を導入してもよい。この場合、イオン種により膜厚モニタ領域の作製に最適な注入エネルギーと注入量が異なることは言うまでもない。
【0231】
さらに、図64で示すように、膜厚測定装置と成膜装置とを組込んだ装置としてもよい。図64を参照して、装置150は、チャンバ311と、サセプタ312と、ヒータ313と、ガスヘッド314と、X線源141と、光電子検出装置142と、演算手段149とを有する。チャンバ311内に成膜用のサセプタ312、ヒータ、およびガスヘッド314が設けられている。チャンバ311内にX線源141と光電子検出装置142が設けられており、光電子検出装置142と演算手段149が接続されている。
【0232】
このような装置においては、成膜の際には、ガスヘッド314からガスを供給し、さらに、ヒータ313でシリコン基板1を加熱する。膜厚を測定する際には、X線源141からX線143を照射させ、これにより発生した電子を光電子検出装置142が検出し、このようなデータから演算手段149が膜厚を演算する。
【0233】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0234】
【発明の効果】
請求項1から3に記載の発明に従えば、膜が半導体基板と同一元素を含む場合にも、従来の方法に比べて確実に膜厚を測定できる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1に従った半導体装置の製造装置を示す図である。
【図2】 この発明の実施の形態1に従った半導体装置の製造方法および膜厚測定方法の第1工程を説明するために示す断面図である。
【図3】 この発明の実施の形態1に従った半導体装置の製造方法および膜厚測定方法の第2工程を説明するために示す断面図である。
【図4】 この発明の実施の形態1に従った半導体装置の製造方法および膜厚測定方法の第3工程を説明するために示す断面図である。
【図5】 この発明の実施の形態1に従った半導体装置の製造方法および膜厚測定方法の第4工程を説明するために示す断面図である。
【図6】 膜厚測定装置の構成を示す図である。
【図7】 図6中の原子間力検出部207と精密移動部208とを詳細に示す図である。
【図8】 実施の形態1に従った半導体装置の製造工程および膜厚測定方法のフローチャートである。
【図9】 実施の形態1に従った方法で得られる膜厚についてのグラフである。
【図10】 この発明の実施の形態2に従った半導体装置の製造方法および膜厚測定方法の第1工程を示す断面図である。
【図11】 この発明の実施の形態2に従った半導体装置の製造方法および膜厚測定方法の第2工程を示す断面図である。
【図12】 この発明の実施の形態2に従った半導体装置の製造方法および膜厚測定方法の第3工程を示す断面図である。
【図13】 この発明の実施の形態2に従った半導体装置の製造方法および膜厚測定方法の第4工程を示す断面図である。
【図14】 この発明の実施の形態3に従った半導体装置の製造方法および膜厚測定方法の第1工程を示す断面図である。
【図15】 この発明の実施の形態3に従った半導体装置の製造方法および膜厚測定方法の第2工程を示す断面図である。
【図16】 この発明の実施の形態4に従った半導体装置の製造方法および膜厚測定方法の第1工程を示す断面図である。
【図17】 この発明の実施の形態4に従った半導体装置の製造方法および膜厚測定方法の第2工程を示す断面図である。
【図18】 この発明の実施の形態4に従った半導体装置の製造方法および膜厚測定方法の第3工程を示す断面図である。
【図19】 この発明の実施の形態4に従った半導体装置の製造方法および膜厚測定方法の第4工程を示す断面図である。
【図20】 この発明の実施の形態5に従った半導体装置の製造方法および膜厚測定方法の第1工程を示す断面図である。
【図21】 この発明の実施の形態5に従った半導体装置の製造方法および膜厚測定方法の第2工程を示す断面図である。
【図22】 この発明の実施の形態5に従った半導体装置の製造方法および膜厚測定方法の第3工程を示す断面図である。
【図23】 この発明の実施の形態5に従った膜厚測定装置を模式的に示す図である。
【図24】 この発明の実施の形態5に従った膜厚測定方法の工程図である。
【図25】 この発明に従って得られるX線のロッキングカーブを示す図である。
【図26】 エピタキシャル層を拡大して示す模式図である。
【図27】 実施の形態5の別の局面に従った膜厚測定装置の模式図である。
【図28】 この発明の実施の形態6に従った半導体装置の製造方法および膜厚測定方法の第1工程を示す断面図である。
【図29】 この発明の実施の形態6に従った半導体装置の製造方法および膜厚測定方法の第2工程を示す断面図である。
【図30】 この発明の実施の形態6に従った半導体装置の製造方法および膜厚測定方法の第3工程を示す断面図である。
【図31】 この発明の実施の形態6に従った半導体装置の製造方法および膜厚測定方法の第4工程を示す断面図である。
【図32】 この発明の実施の形態7に従った半導体装置の製造方法および膜厚測定方法の第1工程を示す断面図である。
【図33】 この発明の実施の形態7に従った半導体装置の製造方法および膜厚測定方法の第2工程を示す断面図である。
【図34】 この発明の実施の形態8に従った半導体装置の製造方法および膜厚測定方法の第1工程を示す断面図である。
【図35】 この発明の実施の形態8に従った半導体装置の製造方法および膜厚測定方法の第2工程を示す断面図である。
【図36】 この発明の実施の形態8に従った半導体装置の製造方法および膜厚測定方法の第3工程を示す断面図である。
【図37】 この発明の実施の形態8に従った半導体装置の製造方法および膜厚測定方法の第4工程を示す断面図である。
【図38】 この発明の実施の形態9に従った半導体装置の製造方法および膜厚測定方法の第1工程を示す断面図である。
【図39】 この発明の実施の形態9に従った半導体装置の製造方法および膜厚測定方法の第2工程を示す断面図である。
【図40】 この発明の実施の形態9に従った半導体装置の製造方法および膜厚測定方法の第3工程を示す平面図である。
【図41】 図40中のA−A線に沿って見た断面を示す図である。
【図42】 この発明の実施の形態9に従った膜厚測定装置の模式図である。
【図43】 この発明の実施の形態9に従った半導体装置の製造方法および膜厚測定方法の工程図である。
【図44】 この発明の実施の形態10に従った半導体装置の製造方法および膜厚測定方法の第1工程を示す断面図である。
【図45】 この発明の実施の形態10に従った半導体装置の製造方法および膜厚測定方法の第2工程を示す断面図である。
【図46】 この発明の実施の形態10に従った半導体装置の製造方法および膜厚測定方法の第3工程を示す断面図である。
【図47】 この発明の実施の形態10に従った半導体装置の製造方法および膜厚測定方法の第4工程を示す断面図である。
【図48】 この発明の実施の形態10に従った半導体装置の製造方法および膜厚測定方法の第5工程を示す平面図である。
【図49】 図48中のB−B線に沿って見た断面を示す図である。
【図50】 この発明の実施の形態10に従った半導体装置の製造方法の第6工程を説明するための断面図である。
【図51】 この発明の実施の形態11に従った半導体装置の製造方法および膜厚測定方法の第1工程を説明するための断面図である。
【図52】 この発明の実施の形態11に従った半導体装置の製造方法および膜厚測定方法の第2工程を説明するための断面図である。
【図53】 この発明の実施の形態11に従った半導体装置の製造方法および膜厚測定方法の第3工程を説明するための平面図である。
【図54】 図53中のC−C線に沿って見た断面を示す図である。
【図55】 実施の形態11の別の局面に従った半導体装置の製造方法および膜厚測定方法の1つの工程を示す断面図である。
【図56】 この発明の実施の形態12に従った半導体装置の製造方法および膜厚測定方法の第1工程を説明するための断面図である。
【図57】 この発明の実施の形態12に従った半導体装置の製造方法および膜厚測定方法の第2工程を説明するための断面図である。
【図58】 この発明の実施の形態12に従った半導体装置の製造方法および膜厚測定方法の第3工程を説明するための平面図である。
【図59】 図58中のD−D線に沿って見た断面を示す図である。
【図60】 この発明の実施の形態13に従った半導体装置の製造方法および膜厚測定方法の第1工程を示す断面図である。
【図61】 この発明の実施の形態13に従った半導体装置の製造方法および膜厚測定方法の第2工程を示す断面図である。
【図62】 この発明の実施の形態13に従った膜厚測定装置を説明するための模式図である。
【図63】 この発明の実施の形態13に従った膜厚測定方法の工程図である。
【図64】 実施の形態13の別の局面に従った膜厚測定装置の模式図である。
【図65】 従来の半導体装置の断面図である。
【図66】 改良された従来の半導体装置の断面図である。
【符号の説明】
1 シリコン基板、2 ダメージ層、4 エピタキシャル層、84 エピタキシャル層、84a ファセット面、139 光電子検出装置、206 膜厚測定装置、207 原子間力検出部、208 精密移動部、209 比較部、210データ処理部、301 X線源、302 フォトディテクタ、304 演算手段、305 支持手段、362 走査型電子顕微鏡、363 演算手段。
Claims (3)
- 半導体基板上に形成された膜を有する半導体装置の製造方法であって、
前記半導体基板上に素子形成領域と前記膜の厚さを測定するための膜厚モニタ領域とを設ける工程と、
前記素子形成領域において前記半導体基板上に前記半導体基板を構成する元素と同一の元素を含む前記膜を形成し、かつ前記膜厚モニタ領域において前記半導体基板上に互いに一定の距離を隔てて一方向に延在し、かつ互いに平行な複数の帯状の前記膜を形成する工程と、
前記膜厚モニタ領域に電磁波を照射することにより、複数の前記膜による回折を用いて前記膜の厚さを測定することによって前記素子形成領域に形成された前記膜の厚さを測定する工程とを備え、
前記膜厚モニタ領域において前記半導体基板の上に選択的に前記膜を形成する工程は、前記半導体基板の表面に互いに一定の距離を隔てて一方向に延在し、かつ互いに平行な複数本の帯状の前記膜が選択成長可能な部分と選択成長不可能な部分とを形成する工程と、前記選択成長可能な部分に互いに一定の距離を隔てて一方向に延在し、かつ互いに平行な複数本の帯状の前記膜を選択成長させる工程とを含む、半導体装置の製造方法。 - 半導体基板上に形成された膜を有する半導体装置の製造方法であって、
前記半導体基板上に素子形成領域と前記膜の厚さを測定するための膜厚モニタ領域とを設ける工程と、
前記素子形成領域において前記半導体基板上に前記半導体基板を構成する元素と同一の元素を含む膜を形成し、かつ前記膜厚モニタ領域において前記半導体基板上に所定の面方位のファセット面を有する前記膜を形成する工程と、
前記ファセット面の幅を前記半導体基板の表面に平行な方向に投影した距離を測定して、その測定値から前記膜の厚さを算出する工程とを備えた、半導体装置の製造方法。 - 半導体基板上に形成された膜の厚さを測定する方法であって、
前記半導体基板上に素子形成領域と前記膜の厚さを測定するための膜厚モニタ領域とを
設ける工程と、
前記素子形成領域において前記半導体基板上に前記半導体基板を構成する元素と同一の元素を含む膜を形成し、かつ前記膜厚モニタ領域において前記半導体基板上に所定の面方位のファセット面を有する前記膜を形成する工程と、
前記ファセット面の幅を前記半導体基板の表面に平行な方向に投影した距離を測定して、その測定値から前記膜の厚さを算出する工程とを備えた、膜厚測定方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06778899A JP4014753B2 (ja) | 1999-03-15 | 1999-03-15 | 半導体装置の製造方法および膜厚測定方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06778899A JP4014753B2 (ja) | 1999-03-15 | 1999-03-15 | 半導体装置の製造方法および膜厚測定方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2000269289A JP2000269289A (ja) | 2000-09-29 |
JP2000269289A5 JP2000269289A5 (ja) | 2005-12-02 |
JP4014753B2 true JP4014753B2 (ja) | 2007-11-28 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06778899A Expired - Fee Related JP4014753B2 (ja) | 1999-03-15 | 1999-03-15 | 半導体装置の製造方法および膜厚測定方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4014753B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4510661B2 (ja) * | 2005-02-14 | 2010-07-28 | 日本電信電話株式会社 | 酸化炉装置 |
JP5423069B2 (ja) * | 2009-03-12 | 2014-02-19 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
-
1999
- 1999-03-15 JP JP06778899A patent/JP4014753B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000269289A (ja) | 2000-09-29 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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