JP4008108B2 - 同期信号処理回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、映像受信機における同期信号処理回路に係り、特に、映像信号のコピーを防止するいわゆるコピーガード信号を含む映像信号が入力された際の垂直帰線期間後の水平同期信号周波数の安定を図ったものに関する。
【０００２】
【従来の技術】
従来、この種の同期信号処理回路としては、テレビジョン受像機やいわゆるビデオデッキ装置等のいわゆる映像受信機において用いられるものが公知・周知となっている。例えば、図５には、水平同期パルス信号HDを、入力映像信号から生成するために用いられる自動周波数制御回路（以下「ＡＦＣ回路」と言う）の例が示されており、以下、同図を参照しつつこのＡＦＣ回路について概括的に説明する。
このＡＦＣ回路は、同期分離回路１と、垂直同期分離回路２と、垂直同期パルス生成回路３と、入力制御回路７Ａと、水平ＡＦＣ回路８とに大別されてなるもので、さらに水平ＡＦＣ回路８は、位相比較器２５、ローパスフィルタ２６、電圧制御発振器２７及び水平分周回路２８により公知・周知のいわゆるＰＬＬ(Phase Locked Loop)回路が構成されたものとなっている。
【０００３】
かかる構成において、入力端子１０に映像信号が入力されると、同期分離回路１により、映像と複合同期信号との分離が行われ、複合同期信号が出力される。このＡＦＣ回路が、正常な状態においては、同期分離回路１からの複合同期信号と、垂直同期パルス生成回路３との論理和が成立し、同期分離回路１からの複合同期信号は、２入力ＡＮＤ回路３０を用いてなる入力制御回路７Ａを通過して水平ＡＦＣ回路８へ入力されることとなる。
水平ＡＦＣ回路８に入力された複合同期信号は、位相比較器２５で、水平分周回路２８からの信号Ｐ1と位相比較され、その位相比較結果は、ローパスフィルタ２６により平滑されて、電圧制御発振器２７へ印加されるようになっている。そして、電圧制御発振器２７からは、水平同期周波数ｆHのｍ倍の周波数ｍ・ｆHの発振出力Ｐoが得られ、水平分周回路２８へ印加され、その印加信号は、１／ｍ分周されたものが水平同期信号HDとして出力されると共に、１／２ｍ分周された周波数２ｆHの信号が、垂直同期パルス生成回路３のクロック信号として出力されるようになっている。そして、垂直同期パルス生成回路３においては、入力されたクロック信号の分周が行われ、所定の分周信号が出力されるようになっている。
【０００４】
ここで、水平ＡＦＣ回路８における位相比較動作について、図６（Ａ）〜図６（Ｄ）を参照しつつ説明すれば、まず、図６は、水平ＡＦＣ回路８がいわゆるロック状態における主要部のタイミングを示している。
すなわち、入力端子１０に、図６（Ａ）に示されたような同期信号が入力され、同期分離回路１から、図６（Ｂ）で示されたように図６（Ａ）に示された信号を丁度反転した信号が出力されると、水平ＡＦＣ回路８は、この同期分離回路１が論理値Ｈｉｇｈに対応するレベルの期間のみ動作するようになっている。
【０００５】
すなわち、水平分周回路２８から位相比較器２５へ対して出力される比較用信号Ｐ1は、同期分離回路１の出力信号（図６（Ｂ）参照）が論理値Ｈｉｇｈに対応したレベルにある期間の丁度中間点において、論理値Ｈｉｇｈに対応するレベルに立ち上がるようなものとなっている（図６（Ｃ）参照）。そして、同期分離回路１の出力信号（図６（Ｂ）参照）が論理値Ｈｉｇｈに対応したレベルにあって、比較用信号Ｐ1が論理値Ｌｏｗに対応するレベルにある場合には、ローパスフィルタ２６が放電状態とされる一方、同期分離回路１の出力信号（図６（Ｂ）参照）が論理値Ｈｉｇｈに対応したレベルにあって、比較用信号Ｐ1が論理値Ｈｉｇｈに対応するレベルにある場合、ローパスフィルタ２６は、充電状態とされる。そして、そのローパスフィルタ２６における充放電の電荷が等しい場合には、ローパスフィルタ２６の出力電圧Ｖｃは、図６（Ｄ）に示されたように、入力端子１０に印加された入力信号（図６（Ａ）参照）の周期と等しい周期で充放電が繰り返され、しかも、その充放電の大きさが等しいものとなる。
【０００６】
一方、いわゆる垂直帰線期間の動作について図７（Ａ）乃至図７（Ｄ）を参照しつつ説明すれば、次述するようなものとなる。
まず、入力端子１０に、図７（Ａ）に示されたようないわゆる複合映像信号が入力されると、同期分離回路１により映像信号と同期信号が同期分離され、同期信号は、垂直同期分離回路２と、入力制御回路７Ａとへ、それぞれ出力される。垂直同期パルス生成回路３は、垂直同期分離回路２から得られた垂直同期信号に同期するように動作し、第１の出力信号φ1として、図７（Ｂ）に示されたように、等化パルス、垂直同期信号を含む期間（図７（Ｂ）においてＴａで示された期間）が論理値Ｌｏｗに対応するレベルとなるような信号が出力されることとなる。ここで、垂直同期パルス生成回路３は、通常、垂直カウントダウン回路と称される例えばＴ型フリップフロップが１０段縦続接続されてなる分周回路（図示せず）と、その分周回路の各々の分周出力を任意に組み合わせるためのデコーダ回路（図示せず）とを具備して構成されたものとなっている。
かかる構成において、垂直同期パルス生成回路３においては、垂直同期分離回路２から入力される信号が、水平分周回路２８からクロック信号として入力される周波数２ｆHの信号と同期され、同期分離回路１に入力される入力信号が例えばＮＴＳＣ(National Television System Commitee)方式によるものである場合には、クロック信号を５２５カウントすることとなる。
【０００７】
ところで、垂直同期パルス生成回路３から出力される第１の出力信号φ1が論理値Ｌｏｗに対応するレベルにある区間、映像入力信号は、同期信号周期が１／２になっているため、このような信号が位相比較器２５に入力されると、水平ＡＦＣ回路８は、周波数２ｆHに同期するように動作することとなる。そのため、ローパスフィルタ２６の出力電圧Ｖｃは定常状態における場合に比して大きく振られてしまい、水平分周回路２８からの水平同期信号HDの周波数が、入力映像信号の同期信号周波数とずれを生じてしまうこととなる。
このローパスフィルタ２６の出力電圧Ｖｃの定常電圧とのずれは、数水平同期期間経過しないと解消されず、定常状態に戻らない。
そのため、垂直同期パルス生成回路３の第１の出力信号φ1と同期分離回路１の出力とは、入力制御回路７Ａを介して水平ＡＦＣ回路８に印加されるようになっており、入力同期信号周期が１／２ｆHとなる期間、いわゆるＡＦＣがかからないようにしてある。これにより、垂直帰線期間における水平同期信号HDの周波数変動が最小限に抑えられるようになっている。
【０００８】
【発明が解決しようとする課題】
ところで、上述のような回路構成及び動作を有する回路にいわゆるコピーガード信号を含んだ信号が入力されると次のような不都合を生ずる。
すなわち、まず、同期分離回路１に入力信号として、例えば、図７（Ｃ）に示されたように、垂直帰線期間の所定の位置において、いわゆるコピーガード信号ＳCGを含むような信号が入力されたとする。同期分離回路１は、このような入力信号であっても、コピーガード信号も同時に同期分離してしまうため、同期分離回路１からは、図７（Ｄ）に示されたような信号が出力されることとなる。
図８（Ａ）には、図７（Ｃ）に示された同期分離回路１への入力信号の特にコピーガード信号を含む部分の拡大波形図が、図８（Ｂ）には、図７（Ｄ）に示された同期分離回路１の出力信号の特にコピーガード信号を含む部分の拡大波形図が、それぞれ示されている。
【０００９】
図８（Ｂ）に示されたように、コピーガード信号含んだ同期信号が論理値Ｈｉｇｈに対応するレベルにある場合、水平ＡＦＣ回路８においては、位相比較が行われ、水平分周回路２８の出力信号Ｐ1が論理値Ｌｏｗに対応するレベルにおいて、ローパスフィルタ２６が放電される一方、水平分周回路２８の出力信号Ｐ1が論理値Ｈｉｇｈに対応するレベルにおいては、ローパスフィルタ２６は、充電されることとなり、ローパスフィルタ２６の出力電圧は、図８（Ｃ）に示されたようなものとなり、電圧制御発振器２７へ印加されることとなる。
電圧制御発振器２７は、通常、制御電圧がずれると、その状態から、正常な同期信号が入力されて、この同期信号と水平分周回路２８の出力信号とが完全に同期するまでの間、数水平同期期間を要する。
すなわち、コピーガード信号が挿入された期間、ローパスフィルタ２６の出力電圧Ｖｃが定常状態に比して大きく振られる（図８（Ｃ）参照）ため、垂直帰線期間が終了して再び映像信号が入力されても、数水平同期期間の間、水平分周回路２８の出力信号Ｐ1の発振周波数が、入力映像信号の水平同期周波数とずれてしまうという問題を生ずる。
【００１０】
本発明は、上記実状に鑑みてなされたもので、コピーガード信号が挿入された映像信号が入力されても、垂直帰線期間終了後に水平発振周波数が乱されることがなく、安定した水平同期信号を得ることのできる同期信号処理回路を提供するものである。
本発明の他の目的は、安定性、信頼性の高い同期信号処理回路を提供することにある。
本発明の他の目的は、コピーガード信号が挿入されたＶＴＲ信号が入力される場合には、コピーガード信号が挿入された複合同期信号をそのままクロック生成手段へ入力することができ、ＶＴＲ信号に起因した不完全なコピーガード信号のマスクによりクロック生成手段の誤動作が生じないようにして、より安定性、信頼性の高い同期信号処理回路を提供することにある。
【００１１】
【課題を解決するための手段】
請求項１記載の発明に係る同期信号処理回路は、複合映像信号から複合同期信号を分離する同期分離手段と、前記同期分離手段から出力された複合同期信号から垂直同期信号を分離する垂直同期分離手段と、前記同期分離手段から出力された複合同期信号を基に、当該複合同期信号に同期したクロック信号を生成するクロック生成手段と、前記クロック生成手段から出力されたクロック信号と前記垂直同期分離手段から出力された垂直同期信号とを基に、前記垂直同期信号に同期した分周信号を生成し、入力制御信号として出力する垂直同期パルス生成手段と、前記垂直同期パルス生成手段から出力された入力制御信号により、前記同期分離手段から出力された複合同期信号の前記クロック発生手段への入力を制御する入力制御手段とを具備してなる同期信号処理回路であって、前記クロック生成手段は、前記複合同期信号に含まれる水平同期信号を基に、当該水平同期信号に同期し、かつ、当該水平同期信号よりも広いパルス幅を有する前記水平同期信号をマスクするためのブランキング信号を発生するブランキング発生回路を有してなり、前記垂直同期パルス生成手段は、垂直同期分離手段からの垂直同期信号を分周して、前記複合映像信号に含まれるコピーガード信号の出現する期間のタイミングを規定するマスクタイミング信号と、前記同期分離手段から出力された複合同期信号において、水平同期信号の周期が本来の周期１／２となる期間に、論理値Ｌｏｗに対応するレベルとなる垂直帰線期間マスク信号とを、それぞれ生成して、それぞれ入力制御信号として出力してなり、前記垂直同期分離手段から出力された垂直同期信号が所定整数倍周波数であるか否かを前記垂直同期パルス生成手段における分周信号の一つを基に判別し、前記垂直同期信号が前記分周信号周波数の所定整数倍周波数である場合には論理値Ｈｉｇｈに対応する信号を、前記垂直同期信号が前記分周信号周波数の所定整数倍周波数ではない場合には論理値Ｌｏｗに対応する信号を出力する標準・非標準判別手段を設け、前記入力制御手段を３入力ＮＡＮＤ回路と第３の３入力ＡＮＤ回路とを用いて構成し、前記３入力ＮＡＮＤ回路には、前記クロック生成手段により生成されたブランキング信号を反転した信号と、前記垂直同期パルス生成手段によるマスクタイミング信号と、前記標準・非標準判別手段の出力信号とが入力され、前記第３の３入力ＡＮＤ回路には、前記３入力ＮＡＮＤ回路の出力信号と、前記同期分離手段から出力された複合同期信号と、前記垂直同期パルス生成手段の垂直帰線期間マスク信号とが入力されてなることを特徴とする。
【００１２】
かかる構成においては、複合同期信号が標準信号である場合、標準・非標準判別手段からは、論理値Ｈｉｇｈに対応するレベルの信号が出力されるように構成しておくと好適である。そして、この論理値Ｈｉｇｈに対応するレベルの信号が入力制御手段の３入力ＮＡＮＤ回路に入力されることで、この３入力ＮＡＮＤ回路の他の２つの入力信号の一つであるクロック生成手段からのブランキング信号は、同じく３入力ＮＡＮＤ回路の他の２つの入力信号の残りの一つである垂直同期パルス生成手段からのマスクタイミング信号が論理値Ｈｉｇｈに対応するレベルにある期間のみ、この３入力ＮＡＮＤ回路から出力され、入力制御手段の第３の３入力ＡＮＤ回路に入力されることとなる。一方、複合同期信号が非標準信号である場合には、標準・非標準判別手段から論理値Ｌｏｗに対応するレベルの信号が出力され、入力制御手段の３入力ＮＡＮＤ回路に入力されるため、クロック生成手段からのブランキング信号は、３入力ＮＡＮＤ回路からは出力されず、３入力ＮＡＮＤ回路からは、論理値Ｈｉｇｈに対応するレベルの信号が出力され、入力制御手段の第３の３入力ＡＮＤ回路へ入力されることとなる。
【００１３】
第３の３入力ＡＮＤ回路においては、３入力ＮＡＮＤ回路からの論理値Ｈｉｇｈに対応するレベルの信号と共に、同期分離手段からの複合同期信号と、垂直同期パルス生成手段からの入力制御信号としての垂直帰線期間マスク信号とが、それぞれ入力される結果、複合同期信号は、垂直帰線期間マスク信号が論理値Ｌｏｗに対応するレベルにある間、第３の３入力ＡＮＤ回路を通過することが阻止される一方、他の区間は、複合同期信号にコピーガード信号が挿入されている場合であっても、複合同期信号は第３の３入力ＡＮＤ回路から出力され、クロック生成手段へ入力されることとなる。したがって、入力制御手段において、非標準信号に対してずれたタイミングで入力制限が行われ、それによる異常な出力信号がクロック生成手段へ入力されて、クロック生成手段の動作が大きくずれ出力信号周波数が乱されるようなことが回避できるものとなる。
【００１４】
請求項２記載の発明に係る同期信号処理回路は、複合映像信号から複合同期信号を分離する同期分離手段と、前記同期分離手段から出力された複合同期信号から垂直同期信号を分離する垂直同期分離手段と、前記同期分離手段から出力された複合同期信号を基に、当該複合同期信号に同期したクロック信号を生成するクロック生成手段と、前記クロック生成手段から出力されたクロック信号と前記垂直同期分離手段から出力された垂直同期信号とを基に、前記垂直同期信号に同期した分周信号を生成し、入力制御信号として出力する垂直同期パルス生成手段と、前記垂直同期パルス生成手段から出力された入力制御信号により、前記同期分離手段から出力された複合同期信号の前記クロック発生手段への入力を制御する入力制御手段とを具備してなる同期信号処理回路であって、前記クロック生成手段は、前記複合同期信号に含まれる水平同期信号を基に、当該水平同期信号に同期し、かつ、当該水平同期信号よりも広いパルス幅を有する前記水平同期信号をマスクするためのブランキング信号を発生するブランキング発生回路を有してなり、前記垂直同期パルス生成手段は、垂直同期分離手段からの垂直同期信号を分周して、前記複合映像信号に含まれるコピーガード信号の出現する期間のタイミングを規定するマスクタイミング信号と、前記同期分離手段から出力された複合同期信号において、水平同期信号の周期が本来の周期１／２となる期間に、論理値Ｌｏｗに対応するレベルとなる垂直帰線期間マスク信号とを、それぞれ生成してそれぞれ入力制御信号として出力してなり、前記同期分離手段から出力された複合同期信号がＶＴＲ信号におけるものであるか否かを判別するＶＴＲ判別手段を設け、該ＶＴＲ判別手段は、第１の３入力ＡＮＤ回路を有し、該第１の３入力ＡＮＤ回路には、前記複合同期信号と、前記垂直同期パルス生成手段における分周信号の一つと、前記クロック生成手段により生成されたブランキング信号を反転した信号とが入力され、前記第１の３入力ＡＮＤ回路の出力が論理値Ｌｏｗである期間が所定期間継続する場合には前記複合同期信号がＶＴＲ信号ではないものと、該所定期間継続しない場合には前記複合同期信号がＶＴＲ信号であるものとして判別し、前記複合同期信号がＶＴＲ信号である場合には論理値Ｌｏｗに対応する信号を、前記複合同期信号がＶＴＲ信号ではない場合には論理値Ｈｉｇｈに対応する信号を出力する構成とし、前記入力制御手段を３入力ＮＡＮＤ回路と第３の３入力ＡＮＤ回路とを用いて構成し、前記３入力ＮＡＮＤ回路には、前記クロック生成手段により生成されたブランキング信号を反転した信号と、前記垂直同期パルス生成手段によるマスクタイミング信号と、前記ＶＴＲ判別手段の出力信号とが入力され、前記第３の３入力ＡＮＤ回路には、前記３入力ＮＡＮＤ回路の出力信号と、前記同期分離手段から出力された複合同期信号と、前記垂直同期パルス生成手段の垂直帰線期間マスク信号とが入力されてなることを特徴とする。
【００１５】
かかる構成においては、複合同期信号がＶＴＲ以外のものである場合、ＶＴＲ判別手段からは、論理値Ｈｉｇｈに対応するレベルの信号が出力されるように構成しておくと好適である。そして、ＶＴＲ判別手段から論理値Ｈｉｇｈに対応するレベルの信号が出力され、入力制御手段の３入力ＮＡＮＤ回路に入力されると、この３入力ＮＡＮＤ回路の他の２つの入力信号、すなわち、クロック生成手段からのブランキング信号と、垂直同期パルス生成手段からのマスクタイミング信号とが共に論理値Ｈｉｇｈに対応するレベルにある期間のみ、ブランキング信号がこの３入力ＮＡＮＤ回路から出力されて、入力制御手段の第３の３入力ＡＮＤ回路へ入力されることとなる。一方、複合同期信号がＶＴＲ信号である場合、ＶＴＲ判別手段からは、論理値Ｌｏｗに対応するレベルの信号が出力されるため、入力制御手段の３入力ＮＡＮＤ回路からは、ブランキング信号は出力されず、この３入力ＮＡＮＤ回路からは論理値Ｈｉｇｈに対応するレベルの信号が出力され、入力制御手段の第３の３入力ＡＮＤ回路に入力されることとなる。第３の３入力ＡＮＤ回路においては、３入力ＮＡＮＤ回路からの論理値Ｈｉｇｈに対応するレベルの信号が入力されると共に、同期分離手段からの複合同期信号と、垂直同期パルス生成手段からの入力制御信号としての垂直帰線期間マスク信号とが、それぞれ入力される結果、複合同期信号は、垂直帰線期間マスク信号が論理値Ｌｏｗに対応するレベルにある間、第３の３入力ＡＮＤ回路を通過することが阻止される一方、他の区間は、複合同期信号にコピーガード信号が挿入されている場合であっても、複合同期信号は第３の３入力ＡＮＤ回路から出力され、クロック生成手段へ入力されることとなる。ここで、例えばヘリカルスキャンＶＴＲからの再生映像信号は、通常、磁気テープや回転シリンダー系の伸縮により、信号トラックのつなぎ目で信号の伸び縮みが発生し、いわゆるＶＨＳ方式のＶＴＲのシリンダー等においては、いわゆるスキュー量は、大凡１０μｍ乃至３０μｍ程度である。ＶＴＲからの映像信号が入力された場合、垂直同期パルス生成手段において入力映像信号と同期をとっても、上述したようなスキューによって、入力制御手段においては、マスクタイミング信号と、映像信号に挿入されているコピーガード信号のタイミングとの間にずれが発生し、正常な位置でコピーガード信号にマスクをかけることができなくなる。すなわち、ＶＴＲが入力映像信号の発生源である場合には、クロック生成手段へコピーガード信号にマスクをかけない信号を印加するようにし、上述したような完全にコピーガード信号がマスクされない状態の信号をクロック生成手段へ入力することによりクロック生成手段の動作が大きくずれて出力信号周波数が乱されることが防止されるようにしてある。
【００１６】
請求項３記載の発明に係る同期信号処理回路は、複合映像信号から複合同期信号を分離する同期分離手段と、前記同期分離手段から出力された複合同期信号から垂直同期信号を分離する垂直同期分離手段と、前記同期分離手段から出力された複合同期信号を基に、当該複合同期信号に同期したクロック信号を生成するクロック生成手段と、前記クロック生成手段から出力されたクロック信号と前記垂直同期分離手段から出力された垂直同期信号とを基に、前記垂直同期信号に同期した分周信号を生成し、入力制御信号として出力する垂直同期パルス生成手段と、前記垂直同期パルス生成手段から出力された入力制御信号により、前記同期分離手段から出力された複合同期信号の前記クロック発生手段への入力を制御する入力制御手段とを具備してなる同期信号処理回路であって、前記クロック生成手段は、前記複合同期信号に含まれる水平同期信号を基に、当該水平同期信号に同期し、かつ、当該水平同期信号よりも広いパルス幅を有する前記水平同期信号をマスクするためのブランキング信号を発生するブランキング発生回路を有してなり、前記垂直同期パルス生成手段は、垂直同期分離手段からの垂直同期信号を分周して、前記複合映像信号に含まれるコピーガード信号の出現する期間のタイミングを規定するマスクタイミング信号と、前記同期分離手段から出力された複合同期信号において、水平同期信号の周期が本来の周期１／２となる期間に、論理値Ｌｏｗに対応するレベルとなる垂直帰線期間マスク信号とを、それぞれ生成して、それぞれ入力制御信号として出力してなり、前記垂直同期分離手段から出力された垂直同期信号が所定整数倍周波数であるか否かを前記垂直同期パルス生成手段における分周信号の一つを基に判別し、前記垂直同期信号が前記分周信号周波数の所定整数倍周波数である場合には論理値Ｈｉｇｈに対応する信号を、前記垂直同期信号が前記分周信号周波数の所定整数倍周波数ではない場合には論理値Ｌｏｗに対応する信号を出力する標準・非標準判別手段を設け、前記同期分離手段から出力された複合同期信号がＶＴＲ信号におけるものであるか否かを判別するＶＴＲ判別手段を設け、該ＶＴＲ判別手段は、第１の３入力ＡＮＤ回路を有し、該第１の３入力ＡＮＤ回路には、前記複合同期信号と、前記垂直同期パルス生成手段における分周信号の一つと、前記クロック生成手段により生成されたブランキング信号を反転した信号とが入力され、前記第１の３入力ＡＮＤ回路の出力が論理値Ｌｏｗである期間が所定期間継続する場合には前記複合同期信号がＶＴＲ信号ではないものと、該所定期間継続しない場合には前記複合同期信号がＶＴＲ信号であるものとして判別し、前記複合同期信号がＶＴＲ信号である場合には論理値Ｌｏｗに対応する信号を、前記複合同期信号がＶＴＲ信号ではない場合には論理値Ｈｉｇｈに対応する信号を出力する構成とし、前記入力制御手段を４入力ＮＡＮＤ回路と第３の３入力ＡＮＤ回路とを用いて構成し、前記４入力ＮＡＮＤ回路には、前記クロック生成手段により生成されたブランキング信号を反転した信号と、前記垂直同期パルス生成手段によるマスクタイミング信号と、前記標準・非標準判別手段の出力信号と、ＶＴＲ判別手段の出力信号が入力され、前記第３の３入力ＡＮＤ回路には、前記４入力ＮＡＮＤ回路の出力信号と、前記同期分離手段から出力された複合同期信号と、前記垂直同期パルス生成手段の垂直帰線期間マスク信号とが入力されてなることを特徴とする。
【００１７】
かかる構成においては、複合同期信号が標準信号である場合、標準・非標準判別手段から、論理値Ｈｉｇｈに対応するレベルの信号が出力されるように構成しておくと好適である。また、複合同期信号がＶＴＲ以外の映像ソースからの信号である場合、ＶＴＲ判別手段からは、論理値Ｈｉｇｈに対応するレベルの信号が出力されるように構成しておくと好適である。そして、標準・非標準判別手段から論理値Ｈｉｇｈに対応する信号及びＶＴＲ判別回路５からの論理値Ｈｉｇｈに対応する信号が入力制御手段の４入力ＮＡＮＤ回路に入力されることで、この４入力ＮＡＮＤ回路の他の２つの入力信号の一つであるクロック生成手段からのブランキング信号は、同じく４入力ＮＡＮＤ回路の他の２つの入力信号の残りの一つである垂直同期パルス生成手段からのマスクタイミング信号が論理値Ｈｉｇｈに対応するレベルにある期間のみ、この４入力ＮＡＮＤ回路から出力され、入力制御手段の第３の３入力ＡＮＤ回路に入力されることとなる。一方、複合同期信号が非標準信号である場合には、標準・非標準判別手段からは、論理値Ｌｏｗに対応するレベルの信号が出力され、また、複合同期信号がＶＴＲ信号である場合には、ＶＴＲ判別手段からは、論理値Ｌｏｗに対応するレベルの信号が出力される。そして、入力制御手段の４入力ＮＡＮＤ回路においては、少なくとも標準・非標準判別手段かＶＴＲ判別手段のいずれか一方から論理値Ｌｏｗに対応するレベルの信号が入力されることにより、ブランキング信号は、４入力ＮＡＮＤ回路からは出力されず、４入力ＮＡＮＤ回路からは、論理値Ｈｉｇｈに対応するレベルの信号が出力され、入力制御手段の第３の３入力ＡＮＤ回路へ入力されることとなる。第３の３入力ＡＮＤ回路においては、４入力ＮＡＮＤ回路からの論理値Ｈｉｇｈに対応するレベルの信号と共に、同期分離手段からの複合同期信号と、垂直同期パルス生成手段からの入力制御信号としての垂直帰線期間マスク信号とが、それぞれ入力される結果、複合同期信号は、垂直帰線期間マスク信号が論理値Ｌｏｗに対応するレベルにある間、第３の３入力ＡＮＤ回路を通過することが阻止される一方、他の区間は、複合同期信号にコピーガード信号が挿入されている場合であっても、複合同期信号は３入力ＡＮＤ回路から出力され、クロック生成手段へ入力されることとなる。したがって、入力制御手段において、非標準信号に対してずれたタイミングで入力制限が行われ、それによる異常な出力信号がクロック生成手段へ入力されて、クロック生成手段の動作が大きくずれ出力信号周波数が乱されるようなことが回避できるものとなる。
【００１８】
請求項４記載の発明に係る同期信号処理回路は、請求項１、請求項２または請求項３記載の同期信号処理回路において、クロック生成手段は、位相比較器と、ローパスフィルタと、電圧制御発振器と、水平分周回路とを具備してＰＬＬ回路が構成されたものからなり、位相比較器は、入力制御手段の出力信号と、水平分周回路の所定の分周出力信号との位相比較を行い、その位相比較結果に応じた信号を出力し、ローパスフィルタは、前記位相比較器の出力信号の平滑化を行い、電圧制御発振器は、前記ローパスフィルタの出力信号に応じた周波数の信号を出力し、水平分周回路は、前記電圧制御発振器の出力信号を分周した分周信号を出力することを特徴とする。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、図５に示された従来回路と同一の構成要素については、同一の符号を付するものとする。
また、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
この同期信号処理回路は、テレビジョン受像機やいわゆるビデオデッキ装置等のいわゆる映像受信機において用いられるもので、同期分離手段としての同期分離回路１と、垂直同期分離手段としての垂直同期分離回路２と、垂直同期パルス生成手段としての垂直同期パルス生成回路３と、標準・非標準判別手段としての標準・非標準判別回路４と、ＶＴＲ判別手段としてのＶＴＲ判別回路５と、入力制御手段としてのマスク制御回路６及び入力制御回路７と、クロック生成手段としての水平ＡＦＣ回路８とに大別されて構成されたものとなっている。
【００２１】
同期分離回路１は、入力端子１０を介して印加される複合映像信号を、映像信号と同期信号とに分離して、その分離された同期信号を垂直同期分離回路２と後述する入力制御回路７及びＶＴＲ判別回路５へ出力するようになっているものである。
垂直同期分離回路２は、同期分離回路１から入力された同期信号から垂直同期信号を分離し、垂直同期パルス生成回路３へ入力するようになっているものである。
垂直同期パルス生成回路３は、後述する水平ＡＦＣ回路８からの分周信号をクロック信号として、垂直同期分離回路２から入力された垂直同期信号をそのクロック信号に同期させて、後述するような第１乃至第４の入力制御信号φ1〜φ4を出力するものである。通常、この垂直同期パルス生成回路３は、垂直カウントダウン回路と称される例えばＴ型フリップフロップが１０段縦続接続されてなる分周回路（図示せず）と、その分周回路の各々の分周出力を任意に組み合わせるためのデコーダ回路（図示せず）とを具備して構成されたものとなっている。
標準・非標準判別回路４は、垂直同期分離回路２の出力及び垂直同期パルス生成回路３の第４の入力制御信号φ4が印加されるようになっており、この２つの信号を基に、垂直同期分離回路２の出力信号の周波数が、水平分周回路２８の出力周波数２ｆHの所定周期倍であるか否かを判別し、その判別信号をマスク制御回路６へ出力するようになっているものである（詳細は後述）。
【００２２】
ＶＴＲ判別回路５は、同期分離回路１から分離された複合同期信号が、いわゆるＶＴＲ(Video Tape Recorder)信号のものであるか否かを判別し、その判別信号をマスク制御回路６へ出力するものである（詳細は後述）。この回路構成例におけるＶＴＲ判別回路５は、水平分周回路２８からの分周出力信号を反転する第１の反転回路１５を有し、この第１の反転回路１５の出力信号は、第１の３入力ＡＮＤ回路１６の一つの入力信号とされるようになっている。第１の３入力ＡＮＤ回路１６は、第１の反転回路１５の出力信号の他に、垂直同期パルス生成回路３の第３の入力制御信号φ3及び同期分離回路１の出力信号が入力されるようになっている。また、このＶＴＲ判別回路５は、第２の３入力ＡＮＤ回路１７を有し、この第２の３入力ＡＮＤ回路１７には、水平分周回路２８からのブランキング信号としての分周出力信号、垂直同期パルス生成回路３の第３の入力制御信号φ3及び同期分離回路１の出力信号がそれぞれ入力されるようになっている。
【００２３】
またさらに、ＶＴＲ判別回路５は、計数カウンタ１８及びＲＳフリップフロップ１９を有し、計数カウンタ１８のクロック信号入力端子（図１においては「ＣＬＯＣＫ」と表記）には、先の第２の３入力ＡＮＤ回路１７の出力信号がクロック信号として印加されるようになっていると共に、この計数カウンタ１８のリセット入力端子（図１においては「Ｒ」と表記）と、ＲＳフリップフロップ１９のリセット入力端子（図１においては「Ｒ」と表記）には、共に先の第１の３入力ＡＮＤ回路１６の出力信号が入力されるようになっている。そして、計数カウンタ１８の出力信号φ6は、ＲＳフリップフロップ１９のセット入力端子（図１においては「Ｓ」と表記）に入力されるようになっており、このＲＳフリップフロップ１９の出力Ｑは、マスク制御回路６を構成する後述の４入力ＮＡＮＤ回路２１へ入力されるようになっている。
【００２４】
マスク制御回路６は、垂直同期パルス生成回路３からのマスクタイミング信号としての第２の入力制御信号φ2の入力制御回路７への入力を制御するためのもので、この回路構成例におけるマスク制御回路６は、第２の反転回路２０と、４入力ＮＡＮＤ回路２１とを有して構成されたものとなっている。第２の反転回路２０は、水平分周回路２８の分周出力信号を反転し、その反転信号は、４入力ＮＡＮＤ回路２１へ入力されるようになっている。
４入力ＮＡＮＤ回路２１は、第２の反転回路２０からの信号の他に、ＶＴＲ判別回路５の出力信号、垂直同期パルス生成回路３の第２の入力制御信号φ2及び標準・非標準判別回路４の出力信号が、それぞれ入力されるようになっており、そのＮＡＮＤ出力信号は、入力制御回路７を構成する第３の３入力ＡＮＤ回路２２へ入力されるようになっている。
【００２５】
入力制御回路７は、複合同期信号に含まれるコピーガード信号が、水平ＡＦＣ回路８へ入力されないようにするもので（詳細は後述）、この回路構成例においては、第３の３入力ＡＮＤ回路２２を用いて構成されたものとなっている。
すなわち、第３の３入力ＡＮＤ回路２２は、先に述べたように、４入力ＮＡＮＤ回路２１の出力信号の他に、垂直同期パルス生成回路３からの第１の入力制御信号φ1である垂直帰線期間マスク信号及び同期分離回路１の出力信号が入力されるようになっており、そのＡＮＤ出力信号は、水平ＡＦＣ回路８へ入力されるようになっている。
【００２６】
水平ＡＦＣ回路８は、マスク制御回路６及び入力制御回路７を介して入力された複合同期信号を基に、水平同期信号と、必要な分周信号を生成するためのもので、位相比較器２５、ローパスフィルタ（図１においては「ＬＰＦ」と表記）２６、電圧制御発振器（図１においては「ＶＣＯ」と表記）２７及び水平分周回路２８により公知・周知のいわゆるＰＬＬ(Phase Locked Loop)回路が構成されたものとなっている。
【００２７】
次に、上記構成における動作について、図２乃至図４を参照しつつ説明する。まず、主要な箇所において出力される信号について説明すれば、図２（Ａ）に示された信号は、垂直帰線期間における後等化パルスの後に、いわゆるコピーガード信号が挿入された状態の複合映像信号の例であり、かかる信号が入力端子１０に印加されるとする。
また、図２（Ｂ）信号は、垂直同期パルス生成回路３から出力される第２の入力制御信号φ2の例であり、この信号φ2は、コピーガード信号が入力される期間、論理値Ｈｉｇｈに対応するレベルとなるマスクタイミング信号となっている。さらに、図２（Ｃ）に示された信号は、ブランキング信号としてＶＴＲ判別回路５の第１の反転回路１５及び第２の３入力ＡＮＤ回路１７並びにマスク制御回路６の第２の反転回路２０へ入力される水平分周回路２８による分周出力信号である。このブランキング信号を発生するブランキング発生回路としての水平分周回路２８の分周出力信号は、水平分周回路２８から出力される負極性のパルスである水平同期信号HDが、論理値Ｌｏｗに対応するレベルとなる期間を包含する期間は、論理値Ｈｉｇｈに対応したレベルとなり、かつ、コピーガード信号が生ずる期間は、論理値Ｌｏｗに対応するレベルとなるような信号となっている（図２（Ｃ）参照）。
なお、図２（Ａ）に示された複合映像信号の特に、コピーガード信号が挿入された部分の拡大波形図が図３（Ａ）に、これに対応して、図２（Ｂ）に示されたブランキング信号としての水平分周回路２８の分周出力信号の拡大波形図が図３（Ｂ）に示されたものとなっている。
【００２８】
かかる前提の下、最初に、ＶＴＲ判別回路５の動作を説明する。
通常、いわゆるヘリカルスキャンＶＴＲからの再生映像信号は、磁気テープや回転シリンダー系の伸縮が原因となり、いわゆる信号トラックのつなぎ目で信号の伸び縮みが生ずる。このような信号トラックのつなぎ目は、通常であれば、垂直帰線期間の手前、数水平同期信号分の付近に存在している。
垂直同期パルス生成回路３の第３の入力制御信号φ3は、このような信号トラックのつなぎ目が存在する前後の数水平同期信号分の間、論理値Ｈｉｇｈに対応したレベルで出力されるようになっているものである（図２（Ｅ）参照）。
図４（Ｅ）には、この垂直同期パルス生成回路３の第３の入力制御信号φ3の拡大波形図が、同図（Ｃ）には、これに対応してブランキング信号としての水平分周回路２８からの分周出力信号の拡大波形図が、同図（Ｄ）には、図４（Ｃ）に示された信号の反転信号が、それぞれ示されている。なお、垂直同期パルス生成回路３の第３出力信号φ3のパルス幅は、この同期信号処理回路が用いられるシステム（装置）の安定性を考慮して適宜な値に決定されるものである。
【００２９】
ここで、例えば、いわゆるスキュー量が少なくＶＴＲ以外のいわゆる映像ソースからの複合映像信号が入力され、同期分離回路１から図４（Ａ）に示されたような同期信号が出力されたとした場合のＶＴＲ判別回路５の動作は次のようになる。
まず、この場合、同期分離回路１からの信号は、ＶＴＲ判別回路５の第１及び第２の３入力ＡＮＤ回路１６，１７に入力されると共に、第１の３入力ＡＮＤ回路１６には、図４（Ｄ）に示された信号及び図４（Ｅ）に示された信号が入力され、また、第２の３入力ＡＮＤ回路１７には、図４（Ｃ）で示された信号及び図４（Ｅ）に示された信号が入力されることとなる。
【００３０】
そして、第２の３入力ＡＮＤ回路１７においては、同期分離回路１からの同期信号が論理値Ｈｉｇｈとなる期間、他の２つの信号、すなわち、垂直同期パルス生成回路３の第３の入力制御信号φ3（図４（Ｅ）参照）と、水平分周回路２８からのブランキング信号としての分周出力信号（図４（Ｃ）参照）とが共に論理値Ｈｉｇｈの状態であり、しかも、これら３つの信号が共に論理値Ｈｉｇｈとなる期間、同期分離回路１からの同期信号が最もパルス幅の狭いものであるため、第２の３入力ＡＮＤ回路１７からは、同期分離回路１からの同期信号と略同一のパルス幅、タイミングを有する論理和出力が得られ（図４（Ｆ）参照）、計数カウンタ１８にクロック信号として入力されることとなる。
【００３１】
一方、第１の３入力ＡＮＤ回路１６においては、図４（Ａ）に示された信号、図４（Ｄ）に示された信号及び図４（Ｅ）に示された信号は、同時に論理値Ｈｉｇｈとなる期間はないため、論理和は得られず（図４（Ｇ）参照）、第１の３入力ＡＮＤ回路１６からは、論理値Ｌｏｗの信号が計数カウンタ１８のリセット端子に入力されることとなる。
これにより、計数カウンタ１８では、第２の３入力ＡＮＤ回路１７からの信号をクロック信号として計数動作が開始されることとなる。そして、このカウント動作の間、リセット信号が入力されず、計数値が所定の設定数に達すると、計数カウンタ１８の出力φ6は、論理値Ｈｉｇｈに対応するレベルとなり、ＲＳフリップフロップ１９のセット入力端子に印加されることとなる。その結果、ＲＳフリップフロップ１９は、セット状態とされるため、論理値Ｈｉｇｈに対応するレベルの出力信号Ｑが得られ、ＶＴＲ判別回路５の出力としてマスク制御回路６へ入力されることとなる。なお、計数カウンタ１８がいわゆるカウントアップする所定の設定値は、この同期信号処理回路が用いられるシステム（装置）の安定性を考慮して適宜な値に決定されるものである。
すなわち、この場合のＶＴＲ判別回路５から出力された論理値Ｈｉｇｈに対応するレベルの信号は、同期分離回路１から出力された同期信号が、いわゆるＶＴＲ以外の映像ソースによるものであるとする判別結果としての意味を有するものである。
【００３２】
一方、ＶＴＲからの複合映像信号が同期分離回路１に入力され、図４（Ｂ）に示されたような同期信号が出力された場合のＶＴＲ判別回路５の動作は次のようになる。
この場合、同期分離回路１により得られる同期信号には、本来の同期信号の他に、余分な信号、例えばコピーガード信号、または、それに類似する信号（図４（Ｂ）において符号イ参照）が含まれているとする。
まず、第２の３入力ＡＮＤ回路１７においては、符号イで示された信号の入力時点において、水平分周回路２８からのブランキング信号としての分周出力信号が論理値Ｌｏｗに対応するレベルであるため、この第２の３入力ＡＮＤ回路１７への３つの入力信号の論理和は得られない。その結果、第２の３入力ＡＮＤ回路１７からは、同期分離回路１からの同期信号から符号イで示された信号を除いた状態と等価な信号が出力され（図４（Ｈ）参照）、計数カウンタ１８にクロック信号として入力されることとなる。
【００３３】
一方、第１の３入力ＡＮＤ回路１６においては、図４（Ｂ）の符号イで示された信号が入力された場合にのみ論理和が得られ（図４（Ｉ）参照）、その論理和出力が計数カウンタ１８のリセット入力端子及びＲＳフリップフロップ１９のリセット入力端子にリセット信号として印加されることとなる。
したがって、計数カウンタ１８は、カウント動作が所定の設定値に達する前に、リセット信号が入力されて、リセット状態とされることとなり、計数カウンタ１８の出力φ6は、論理値Ｌｏｗの状態とされ、これがＲＳフリップフロップ１９のセット入力端子に印加されることとなる。
結局、ＲＳフリップフロップ１９では、リセット端子に第１の３入力ＡＮＤ回路１６からの論理値Ｈｉｇｈに対応するレベルの信号が、セット端子には、計数カウンタ１８からの論理値Ｌｏｗに対応するレベルの信号が、それぞれ入力されるため、出力Ｑは、論理値Ｌｏｗの状態に保持され、ＶＴＲ判別回路５の出力としてマスク制御回路６へ入力されることとなる。
すなわち、このＶＴＲ判別回路５からの論理値Ｌｏｗに対応するレベルの信号が出力されたことは、同期分離回路１から出力された同期信号が、いわゆるＶＴＲからのものであり、コピーガード信号（または、それと等価な信号）が含まれる信号であるとする判別結果としての意味を有するものである。
【００３４】
次に、標準・非標準判別回路４の動作について説明する。
まず、標準・非標準判別回路４へ垂直同期パルス生成回路３から入力される第４の入力制御信号φ4は、垂直同期パルス生成回路３が有する内部の分周器（図示せず）によって生成、出力されるもので、この分周器は、水平分周回路２８から入力される周波数２ｆHの信号をクロック信号として分周動作を行うものであるため、その分周出力信号の周波数は、２ｆHの整数倍となっている。
標準・非標準判別回路４は、垂直同期分離回路２から入力された垂直同期信号と、上述の第４の入力制御信号φ4とを比較し、垂直同期分離回路２から入力された垂直同期信号が第４の入力制御信号φ4の周期と異なる場合、すなわち、換言すれば、垂直同期信号が、周波数２ｆHの所定整数倍であるか否かを判別し、所定整数倍でない場合には、論理値Ｌｏｗに対応するレベルの信号を出力するようになっている。
【００３５】
標準・非標準判別回路４から論理値Ｌｏｗに対応するレベルの信号が出力されると、マスク制御回路６の４入力ＮＡＮＤ回路２１の出力は、他の入力信号が如何なる論理状態にあるかに関わらず、論理値Ｈｉｇｈの状態となり、これが入力制御回路７の第３の３入力ＡＮＤ回路２２に印加されることとなる。
第３の３入力ＡＮＤ回路２２は、先に述べたように、垂直同期パルス生成回路３の第１の入力制御信号φ1（図２（Ｄ）参照）及び同期分離回路１の出力信号が入力されるものであるため、結局、同期分離回路１からの信号は、垂直帰線期間を除いてそのまま水平ＡＦＣ回路８へ出力されることとなる。
【００３６】
次に、上述した主要部の動作を踏まえつつ全体の回路動作について説明することとする。
最初に、ＶＴＲ以外の映像ソースから映像信号が入力された場合の動作について説明する。
この場合、標準・非標準判別回路４からは、論理値Ｈｉｇｈに対応するレベルの信号が出力されると共に、ＶＴＲ判別回路５からも、論理値Ｈｉｇｈに対応するレベルの信号が出力されることとなる。
マスク制御回路６の４入力ＮＡＮＤ回路２１においては、上述したような標準・非標準判別回路４及びＶＴＲ判別回路５からの信号に加えて、垂直同期パルス生成回路３の第２の入力制御信号φ2（図２（Ｂ）参照）及び水平分周回路２８からのブランキング信号としての分周出力信号（図２（Ｃ）参照）を反転した信号がそれぞれ入力されることとなる。したがって、４入力ＮＡＮＤ回路２１からは、図２（Ｆ）に示されたように、第２の入力制御信号φ2が論理値Ｌｏｗの状態にある間、論理値Ｈｉｇｈの状態となる一方、第２の入力制御信号φ2が論理値Ｈｉｇｈの状態にある間、水平分周回路２８の出力信号（図２（Ｃ）参照）に略一致した状態の信号が出力されることとなる。
【００３７】
また、入力制御回路７の第３の３入力ＡＮＤ回路２２には、４入力ＮＡＮＤ回路２１から上述のような信号（図２（Ｆ）参照）が入力されると共に、垂直同期パルス生成回路３の第１の入力制御信号φ1（図２（Ｄ）参照）と、同期分離回路１からの複合同期信号がいわゆる正論理で入力される結果、第３の３入力ＡＮＤ回路２２からは、図２（Ｇ）に示されたように、垂直帰線期間の同期信号周期が１／(２ｆH)となる期間においては、論理値Ｌｏｗの状態となり、その間の前等化パルス、垂直同期パルス及後等化パルスが水平ＡＦＣ回路８へ出力されず（すなわち、換言すれば、これらの信号がマスクされる）、さらに、この垂直帰線期間の同期信号周期が１／(２ｆH)となる期間、論理値Ｌｏｗ状態となった後は、同期信号の内、コピーガード信号が除かれた（換言すれば、マスクされた）状態の同期信号が出力されたような信号となる。
【００３８】
すなわち、同期分離回路１からは、コピーガード信号が挿入されている期間においては、図３（Ａ）の拡大波形図に示されたように、同期信号に続いて、複数のコピーガード信号ＳCGが連続し、これが周期的に繰り返される状態の信号が出力され、第３の３入力ＡＮＤ回路２２へ入力される。
一方、この図３（Ａ）の拡大波形図に対応して、図３（Ｂ）には、水平分周回路２８からのブランキング信号としての分周出力信号の拡大波形図が示されているが、第３の３入力ＡＮＤ回路２２へ、４入力ＮＡＮＤ回路２１から入力される信号（図２（Ｆ）参照）は、特に、コピーガード信号が現れる期間は、水平分周回路２８からのブランキング信号としての分周出力信号と略同一の信号が出力される状態となるため、結局、第３の３入力ＡＮＤ回路２２からは、図３（Ａ）のコピーガード信号が除かれ、同期信号のみが出力されたような状態となり（図２（Ｇ）参照）、これが水平ＡＦＣ回路８に印加されることとなる。
【００３９】
水平ＡＦＣ回路８においては、コピーガード信号を有しない正常状態と変わるところのない第３の３入力ＡＮＤ回路２２から信号が印加されることとなり、この入力信号は、位相比較器２５において、水平分周回路２８からの信号Ｐ1と位相比較され、その位相比較結果がローパスフィルタ２６で平滑される結果、電圧制御発振器２７へは、図３（Ｃ）に示されたような正常時の信号が印加されることとなる。
その結果、水平分周回路２８からの水平同期信号HDは、垂直帰線期間後の映像信号が挿入された時期となっても安定した周波数で出力されることとなる。
【００４０】
次に、ＶＴＲからの映像信号が入力された場合について説明する。
この場合、先に説明したように、ＶＴＲからの信号は、ＶＴＲがヘリカルスキャン方式である場合、磁気テープや回転シリンダー系の伸縮が原因となり、いわゆる信号トラックのつなぎ目で伸び縮みが生じ、大凡３０μsec程度までの位相誤差が発生する。
かかる状態において、標準・非標準判別回路４に上述のような位相誤差を有する垂直同期信号が入力された場合、標準・非標準判別回路４においては、上述した程度の位相誤差では、垂直同期信号が非標準であると判別されず、標準であると判別され、標準・非標準判別回路４からは論理値Ｈｉｇｈに対応するレベルの信号が出力されることとなる。
そして、かかる場合に、仮に、ＶＴＲ判別回路５がないとし、かつ、４入力ＮＡＮＤ回路２１に代えて、図示されない３入力ＮＡＮＤ回路に、標準・非標準判別回路４の出力信号と、垂直同期パルス生成回路３の第２の入力制御信号φ2（図２（Ｂ）参照）と、第２の反転回路２０の出力信号（すなわち、水平分周回路２８の分周出力信号の反転信号）とが入力されようにしたとすると、その３入力ＮＡＮＤ回路からは、図２（Ｆ）に示されたような信号が出力され、第３の３入力ＡＮＤ回路２２へ印加されることとなる。
【００４１】
第３の３入力ＡＮＤ回路２２においては、上述したような３入力ＮＡＮＤ回路からの信号に加えて、垂直同期パルス生成回路３の第１の入力制御信号φ1と、同期分離回路１からの複合同期信号が印加されることとなるが、同期分離回路１からの複合同期信号と、４入力ＮＡＮＤ回路２１からの信号との間には、上述したような位相誤差がある状態である。そのため、水平ＡＦＣ回路８へは、コピーガード信号が完全に除去されない（完全にマスクされない）状態の論理和信号が入力されることとなる。
したがって、水平ＡＦＣ回路８は誤動作状態となり、入力複合映像信号の水平同期周波数と、水平分周回路２８から出力される水平同期信号HDとの間には、大きな周波数ずれが生じる。そのため、垂直帰線期間後に映像が始まっても位相が完全に同期せず、画面の始端部において大きな像曲がりが引き起こされることとなる。
【００４２】
ところが、本発明の実施の形態における同期信号処理回路のようにＶＴＲ判別回路５がある場合には、ＶＴＲ判別回路５からの論理値Ｌｏｗに対応するレベルの信号が４入力ＮＡＮＤ回路２１に入力されることとなるため、４入力ＮＡＮＤ回路２１の出力は、論理値Ｈｉｇｈ状態となり、水平ＡＦＣ回路８へは、垂直同期パルス生成回路３からの第１の入力制御信号φ1が論理値Ｈｉｇｈ状態にある間、同期分離回路１の複合同期信号がそのまま入力されることとなる。
このように、コピーガード信号を含む複合同期信号を水平ＡＦＣ回路８へ敢えて入力させるのは、同期分離回路１への入力信号がＶＴＲ信号である場合、上述したように、仮にＶＴＲ判別回路５を設けず、標準・非標準判別回路４の出力信号と、垂直同期パルス生成回路３の第２の入力制御信号φ2（図２（Ｂ）参照）と、第２の反転回路２０の出力信号との論理和出力を第３の３入力ＡＮＤ回路２２へ入力し、その出力を水平分周回路２８に入力した場合に生ずる出力信号の大きな周波数ずれに比して、例え垂直帰線期間終了後に水平ＡＦＣ回路２８の出力周波数のずれが生ずるにしても、その周波数ずれの程度はコピーガード信号を含む複合同期信号をそのまま水平ＡＦＣ回路２８へ入力した場合の方が小さく、相対的には安定したいわゆるＡＦＣ動作となるためである。
【００４３】
上述した回路構成例は、これに限定される必要はなく、次述するような３つの簡素化した他の回路構成とすることも可能である。
最初に第１の他の回路構成例について説明する。
この第１の他の回路構成例は、図１に示された回路構成を基本とし、標準・非標準判別回路４とＶＴＲ判別回路３とを設けず、４入力ＮＡＮＤ回路２１に代えて２入力ＮＡＮＤ回路（図示せず）を設け、この２入力ＮＡＮＤ回路へは、水平分周回路２８からのブランキング信号としての分周出力信号（図２（Ｃ）参照）の反転信号（第２の反転回路２０）と、垂直同期パルス生成回路３からのマスクタイミング信号としての第２の入力制御信号φ2（図２（Ｂ）参照）とを入力する。そして、第３の３入力ＡＮＤ回路２２に、上述の２入力ＮＡＮＤ回路の出力と、同期分離回路１からの出力信号と、垂直同期パルス生成回路３からの第１の入力制御信号φ1（図２（Ｄ）参照）とを入力し、この３入力ＡＮＤ回路２２の出力信号を水平ＡＦＣ回路８へ入力するような構成としてもよい。すなわち、この場合、２入力ＮＡＮＤ回路からは、マスクタイミング信号が論理値Ｈｉｇｈ状態の間、ブランキング信号が出力され、このブランキング信号と同期分離回路１からの同期信号と、第１の入力制御信号φ1とが３入力ＡＮＤ回路２２により論理和をとられることで、コピーガード信号が除去（マスク）された同期信号が水平ＡＦＣ回路８へ入力されることとなるものである。
【００４４】
次に、第２の他の回路構成例としては、図１に示された回路構成を基本として、ＶＴＲ判別回路５を設けず、４入力ＮＡＮＤ回路２１に代えて、３入力ＮＡＮＤ回路（図示せず）とし、この３入力ＮＡＮＤ回路へは、標準・非標準判別回路４の出力信号と、水平分周回路２８からのブランキング信号としての分周出力信号（図２（Ｃ）参照）の反転信号（第２の反転回路２０の出力信号）と、垂直同期パルス生成回路３からのマスクタイミング信号としての第２の入力制御信号φ2（図２（Ｂ）参照）とを入力する。そして、第３の３入力ＡＮＤ回路２２には、３入力ＮＡＮＤ回路の出力信号と、同期分離回路１の出力信号と、垂直同期パルス生成回路３からの第１の入力制御信号φ1（図２（Ｄ）参照）とを入力し、その論理和出力を、水平ＡＦＣ回路８へ入力するようにする。
この場合、垂直同期分離回路２から得られた垂直同期信号が標準の周期を有するものである場合には、標準・非標準判別回路４の出力信号は、論理値Ｈｉｇｈの状態とされるため、３入力ＮＡＮＤ回路からは、上述の第１の他の回路構成例と同様に、マスクタイミング信号が論理値Ｈｉｇｈ状態の間、ブランキング信号が出力される状態となる。したがって、３入力ＡＮＤ回路２２からは、このブランキング信号と、同期分離回路１の出力信号と、垂直同期パルス生成回路３からの第１の入力制御信号φ1との論理和出力が得られる結果となるため、コピーガード信号が除去（マスク）された同期信号が水平ＡＦＣ回路８へ入力されることとなるものである。
【００４５】
次に、第３の他の回路構成例としては、図１に示された回路構成を基本として、標準・非標準判別回路４を設けず、４入力ＮＡＮＤ回路２１に代えて、３入力ＮＡＮＤ回路（図示せず）とし、この３入力ＮＡＮＤ回路へは、ＶＴＲ判別回路５の出力信号と、水平分周回路２８からのブランキング信号としての分周出力信号（図２（Ｃ）参照）の反転信号（第２の反転回路２０の出力信号）と、垂直同期パルス生成回路３からのマスクタイミング信号としての第２の入力制御信号φ2（図２（Ｂ）参照）とを入力する。そして、第３の３入力ＡＮＤ回路２２には、３入力ＮＡＮＤ回路の出力信号と、同期分離回路１の出力信号と、垂直同期パルス生成回路３からの第１の入力制御信号φ1（図２（Ｄ）参照）とを入力し、その論理和出力を、水平ＡＦＣ回路８へ入力するようにする。
この場合、ＶＴＲ判別回路５の出力が、入力端子１０への入力信号がＶＴＲ以外の映像ソースであるとの判別結果に対応する論理値Ｈｉｇｈの状態においては、３入力ＮＡＮＤ回路からは、上述の第１の他の回路構成例と同様に、マスクタイミング信号が論理値Ｈｉｇｈ状態の間、ブランキング信号が出力される状態となる。したがって、３入力ＡＮＤ回路２２からは、このブランキング信号と、同期分離回路１の出力信号との論理和出力が得られる結果となるため、コピーガード信号が除去（マスク）された同期信号が水平ＡＦＣ回路８へ入力されることとなるものである。
一方、ＶＴＲ判別回路５の出力が、入力端子１０への入力信号がＶＴＲ信号であるとの判別結果に対応する論理値Ｌｏｗの状態においては、３入力ＮＡＮＤ回路の出力は、他の２つの入力信号の論理状態に関わらず、論理値Ｈｉｇｈの状態となる。したがって、水平ＡＦＣ回路８へは、３入力ＡＮＤ回路２２を介して同期分離回路１の出力信号がそのまま入力されることとなる。
【００４６】
【発明の効果】
以上、述べたように、本発明によれば、コピーガード信号が挿入された信号が入力された際に、コピーガード信号をクロック生成手段へ入力しないような構成とすることにより、クロック生成手段の動作を安定させ、垂直帰線期間後の水平同期信号出力のいわゆる周波数引き込み時間を短縮させることができるので、映像始端部の像曲がりのない、安定性、信頼性の高い同期信号処理回路を提供することができる。特に、請求項２及び請求項３記載の発明においては、上述の効果に加えて、ＶＴＲ判別手段を設けたことにより、コピーガード信号が挿入されたＶＴＲ信号が入力された場合に、そのコピーガード信号が不完全なマスク状態でクロック生成手段へ入力されることがなくなるので、そのような入力信号がクロック生成手段へ入力されることで生ずるクロック生成手段の誤動作が確実に回避されることとなり、より安定性、信頼性の高い同期信号処理回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における同期信号処理回路の回路構成例を示す回路図である。
【図２】図１に示された回路構成例における主要部のタイミング波形図であり、図２（Ａ）は、コピーガード信号が挿入された複合映像信号のタイミング波形図、図２（Ｂ）は、垂直同期パルス生成回路の第２の入力制御信号φ2のタイミング波形図、図２（Ｃ）は、水平分周回路からブランク信号として出力される分周出力信号のタイミング波形図、図２（Ｄ）は、垂直同期パルス生成回路の第１の入力制御信号φ1のタイミング波形図、図２（Ｅ）は、垂直同期パルス生成回路の第３の入力制御信号φ3のタイミング波形図、図２（Ｆ）は、ＶＴＲ以外の映像ソースからの映像信号が入力された場合において、図１に示された回路構成例における４入力ＮＡＮＤ回路の出力信号のタイミング波形図、図２（Ｇ）は、ＶＴＲ以外の映像ソースからの映像信号が入力された場合において、図１に示された回路構成例における４入力ＮＡＮＤ回路の出力信号のタイミング波形図である。
【図３】コピーガード期間における動作を説明するための主要部のタイミング波形図であり、図３（Ａ）は、同期分離回路の出力信号であって、特にコピーガード信号が挿入された部分を拡大したタイミング波形図、図３（Ｂ）は、水平分周回路からのブランキング信号としての分周出力信号を拡大したタイミング波形図、図３（Ｃ）は、水平ＡＦＣ回路のローパスフィルタの出力を示すタイミング波形図である。
【図４】ＶＴＲ判別回路の動作を説明するための主要部のタミミング波形図であり、図４（Ａ）は、ＶＴＲ以外の映像ソースからの複合映像信号が入力された場合の同期分離回路の出力信号を示すタイミング波形図、図４（Ｂ）は、ＶＴＲからの複合映像信号が入力された場合の同期分離回路の出力信号を示すタイミング波形図、図４（Ｃ）は、水平分周回路からのブランキング信号としての分周出力信号のタイミング波形図、図４（Ｄ）は、図４（Ｄ）に示されたブランキング信号を反転した信号のタイミング波形図、図４（Ｅ）は、垂直同期パルス生成回路の第３の入力制御信号φ3のタイミング波形図、図４（Ｆ）は、ＶＴＲ以外の映像ソースからの複合映像信号が入力された場合のＶＴＲ判別回路における第２の３入力ＡＮＤ回路の出力を示すタイミング波形図、図４（Ｇ）は、ＶＴＲ以外の映像ソースからの複合映像信号が入力された場合のＶＴＲ判別回路における第１の３入力ＡＮＤ回路の出力を示すタイミング波形図、図４（Ｈ）は、ＶＴＲからの複合映像信号が入力された場合のＶＴＲ判別回路における第２の３入力ＡＮＤ回路の出力信号のタイミング波形図、図４（Ｉ）は、ＶＴＲからの複合映像信号が入力された場合のＶＴＲ判別回路における第１の３入力ＡＮＤ回路の出力信号のタイミング波形図である。
【図５】従来の回路構成例を示す回路図である。
【図６】従来の水平ＡＦＣ回路の位相比較動作を説明するための主要部のタイミング波形図であり、図６（Ａ）は、同期分離回路に入力される信号のタイミング波形図、図６（Ｂ）は、同期分離回路の出力信号のタイミング波形図、図６（Ｃ）は、水平分周回路から位相比較回路へ入力される信号Ｐ1のタイミング波形図、図６（Ｄ）は、ローパスフィルタの出力電圧のタイミング波形図である。
【図７】垂直帰線期間における従来回路の動作を説明するための主要部のタイミング波形図であり、図７（Ａ）は、コピーガード信号を含まない複合映像信号の例を示すタイミング波形図、図７（Ｂ）は、垂直同期パルス生成回路の第１の入力制御信号φ1のタイミング波形図、図７（Ｃ）は、コピーガード信号を含む複合映像信号の例を示すタイミング波形図、図７（Ｄ）は、図７（Ｃ）に示された信号が入力された場合の同期分離回路の出力信号のタイミング波形図である。
【図８】コピーガード信号に起因する水平ＡＦＣ回路の不安定動作状態を説明するた目の主要部のタイミング波形図であり、図８（Ａ）は、図７（Ｃ）に示されたようなコピーガード信号を含む複合映像信号の特にコピーガード信号を含む部分を拡大したタイミング波形図、図８（Ｂ）は、図７（Ｄ）に示された同期分離回路の出力信号の特にコピーガード信号を含む部分を拡大したタイミング波形図、図８（Ｃ）は、ローパスフィルタの出力電圧のタイミング波形図である。
【符号の説明】
１…同期分離回路
２…垂直同期分離回路
３…垂直同期パルス生成回路
４…標準・非標準判別回路
５…ＶＴＲ判別回路
６…マスク制御回路
７…入力制御回路
８…水平ＡＦＣ回路
【発明の属する技術分野】
本発明は、映像受信機における同期信号処理回路に係り、特に、映像信号のコピーを防止するいわゆるコピーガード信号を含む映像信号が入力された際の垂直帰線期間後の水平同期信号周波数の安定を図ったものに関する。
【０００２】
【従来の技術】
従来、この種の同期信号処理回路としては、テレビジョン受像機やいわゆるビデオデッキ装置等のいわゆる映像受信機において用いられるものが公知・周知となっている。例えば、図５には、水平同期パルス信号HDを、入力映像信号から生成するために用いられる自動周波数制御回路（以下「ＡＦＣ回路」と言う）の例が示されており、以下、同図を参照しつつこのＡＦＣ回路について概括的に説明する。
このＡＦＣ回路は、同期分離回路１と、垂直同期分離回路２と、垂直同期パルス生成回路３と、入力制御回路７Ａと、水平ＡＦＣ回路８とに大別されてなるもので、さらに水平ＡＦＣ回路８は、位相比較器２５、ローパスフィルタ２６、電圧制御発振器２７及び水平分周回路２８により公知・周知のいわゆるＰＬＬ(Phase Locked Loop)回路が構成されたものとなっている。
【０００３】
かかる構成において、入力端子１０に映像信号が入力されると、同期分離回路１により、映像と複合同期信号との分離が行われ、複合同期信号が出力される。このＡＦＣ回路が、正常な状態においては、同期分離回路１からの複合同期信号と、垂直同期パルス生成回路３との論理和が成立し、同期分離回路１からの複合同期信号は、２入力ＡＮＤ回路３０を用いてなる入力制御回路７Ａを通過して水平ＡＦＣ回路８へ入力されることとなる。
水平ＡＦＣ回路８に入力された複合同期信号は、位相比較器２５で、水平分周回路２８からの信号Ｐ1と位相比較され、その位相比較結果は、ローパスフィルタ２６により平滑されて、電圧制御発振器２７へ印加されるようになっている。そして、電圧制御発振器２７からは、水平同期周波数ｆHのｍ倍の周波数ｍ・ｆHの発振出力Ｐoが得られ、水平分周回路２８へ印加され、その印加信号は、１／ｍ分周されたものが水平同期信号HDとして出力されると共に、１／２ｍ分周された周波数２ｆHの信号が、垂直同期パルス生成回路３のクロック信号として出力されるようになっている。そして、垂直同期パルス生成回路３においては、入力されたクロック信号の分周が行われ、所定の分周信号が出力されるようになっている。
【０００４】
ここで、水平ＡＦＣ回路８における位相比較動作について、図６（Ａ）〜図６（Ｄ）を参照しつつ説明すれば、まず、図６は、水平ＡＦＣ回路８がいわゆるロック状態における主要部のタイミングを示している。
すなわち、入力端子１０に、図６（Ａ）に示されたような同期信号が入力され、同期分離回路１から、図６（Ｂ）で示されたように図６（Ａ）に示された信号を丁度反転した信号が出力されると、水平ＡＦＣ回路８は、この同期分離回路１が論理値Ｈｉｇｈに対応するレベルの期間のみ動作するようになっている。
【０００５】
すなわち、水平分周回路２８から位相比較器２５へ対して出力される比較用信号Ｐ1は、同期分離回路１の出力信号（図６（Ｂ）参照）が論理値Ｈｉｇｈに対応したレベルにある期間の丁度中間点において、論理値Ｈｉｇｈに対応するレベルに立ち上がるようなものとなっている（図６（Ｃ）参照）。そして、同期分離回路１の出力信号（図６（Ｂ）参照）が論理値Ｈｉｇｈに対応したレベルにあって、比較用信号Ｐ1が論理値Ｌｏｗに対応するレベルにある場合には、ローパスフィルタ２６が放電状態とされる一方、同期分離回路１の出力信号（図６（Ｂ）参照）が論理値Ｈｉｇｈに対応したレベルにあって、比較用信号Ｐ1が論理値Ｈｉｇｈに対応するレベルにある場合、ローパスフィルタ２６は、充電状態とされる。そして、そのローパスフィルタ２６における充放電の電荷が等しい場合には、ローパスフィルタ２６の出力電圧Ｖｃは、図６（Ｄ）に示されたように、入力端子１０に印加された入力信号（図６（Ａ）参照）の周期と等しい周期で充放電が繰り返され、しかも、その充放電の大きさが等しいものとなる。
【０００６】
一方、いわゆる垂直帰線期間の動作について図７（Ａ）乃至図７（Ｄ）を参照しつつ説明すれば、次述するようなものとなる。
まず、入力端子１０に、図７（Ａ）に示されたようないわゆる複合映像信号が入力されると、同期分離回路１により映像信号と同期信号が同期分離され、同期信号は、垂直同期分離回路２と、入力制御回路７Ａとへ、それぞれ出力される。垂直同期パルス生成回路３は、垂直同期分離回路２から得られた垂直同期信号に同期するように動作し、第１の出力信号φ1として、図７（Ｂ）に示されたように、等化パルス、垂直同期信号を含む期間（図７（Ｂ）においてＴａで示された期間）が論理値Ｌｏｗに対応するレベルとなるような信号が出力されることとなる。ここで、垂直同期パルス生成回路３は、通常、垂直カウントダウン回路と称される例えばＴ型フリップフロップが１０段縦続接続されてなる分周回路（図示せず）と、その分周回路の各々の分周出力を任意に組み合わせるためのデコーダ回路（図示せず）とを具備して構成されたものとなっている。
かかる構成において、垂直同期パルス生成回路３においては、垂直同期分離回路２から入力される信号が、水平分周回路２８からクロック信号として入力される周波数２ｆHの信号と同期され、同期分離回路１に入力される入力信号が例えばＮＴＳＣ(National Television System Commitee)方式によるものである場合には、クロック信号を５２５カウントすることとなる。
【０００７】
ところで、垂直同期パルス生成回路３から出力される第１の出力信号φ1が論理値Ｌｏｗに対応するレベルにある区間、映像入力信号は、同期信号周期が１／２になっているため、このような信号が位相比較器２５に入力されると、水平ＡＦＣ回路８は、周波数２ｆHに同期するように動作することとなる。そのため、ローパスフィルタ２６の出力電圧Ｖｃは定常状態における場合に比して大きく振られてしまい、水平分周回路２８からの水平同期信号HDの周波数が、入力映像信号の同期信号周波数とずれを生じてしまうこととなる。
このローパスフィルタ２６の出力電圧Ｖｃの定常電圧とのずれは、数水平同期期間経過しないと解消されず、定常状態に戻らない。
そのため、垂直同期パルス生成回路３の第１の出力信号φ1と同期分離回路１の出力とは、入力制御回路７Ａを介して水平ＡＦＣ回路８に印加されるようになっており、入力同期信号周期が１／２ｆHとなる期間、いわゆるＡＦＣがかからないようにしてある。これにより、垂直帰線期間における水平同期信号HDの周波数変動が最小限に抑えられるようになっている。
【０００８】
【発明が解決しようとする課題】
ところで、上述のような回路構成及び動作を有する回路にいわゆるコピーガード信号を含んだ信号が入力されると次のような不都合を生ずる。
すなわち、まず、同期分離回路１に入力信号として、例えば、図７（Ｃ）に示されたように、垂直帰線期間の所定の位置において、いわゆるコピーガード信号ＳCGを含むような信号が入力されたとする。同期分離回路１は、このような入力信号であっても、コピーガード信号も同時に同期分離してしまうため、同期分離回路１からは、図７（Ｄ）に示されたような信号が出力されることとなる。
図８（Ａ）には、図７（Ｃ）に示された同期分離回路１への入力信号の特にコピーガード信号を含む部分の拡大波形図が、図８（Ｂ）には、図７（Ｄ）に示された同期分離回路１の出力信号の特にコピーガード信号を含む部分の拡大波形図が、それぞれ示されている。
【０００９】
図８（Ｂ）に示されたように、コピーガード信号含んだ同期信号が論理値Ｈｉｇｈに対応するレベルにある場合、水平ＡＦＣ回路８においては、位相比較が行われ、水平分周回路２８の出力信号Ｐ1が論理値Ｌｏｗに対応するレベルにおいて、ローパスフィルタ２６が放電される一方、水平分周回路２８の出力信号Ｐ1が論理値Ｈｉｇｈに対応するレベルにおいては、ローパスフィルタ２６は、充電されることとなり、ローパスフィルタ２６の出力電圧は、図８（Ｃ）に示されたようなものとなり、電圧制御発振器２７へ印加されることとなる。
電圧制御発振器２７は、通常、制御電圧がずれると、その状態から、正常な同期信号が入力されて、この同期信号と水平分周回路２８の出力信号とが完全に同期するまでの間、数水平同期期間を要する。
すなわち、コピーガード信号が挿入された期間、ローパスフィルタ２６の出力電圧Ｖｃが定常状態に比して大きく振られる（図８（Ｃ）参照）ため、垂直帰線期間が終了して再び映像信号が入力されても、数水平同期期間の間、水平分周回路２８の出力信号Ｐ1の発振周波数が、入力映像信号の水平同期周波数とずれてしまうという問題を生ずる。
【００１０】
本発明は、上記実状に鑑みてなされたもので、コピーガード信号が挿入された映像信号が入力されても、垂直帰線期間終了後に水平発振周波数が乱されることがなく、安定した水平同期信号を得ることのできる同期信号処理回路を提供するものである。
本発明の他の目的は、安定性、信頼性の高い同期信号処理回路を提供することにある。
本発明の他の目的は、コピーガード信号が挿入されたＶＴＲ信号が入力される場合には、コピーガード信号が挿入された複合同期信号をそのままクロック生成手段へ入力することができ、ＶＴＲ信号に起因した不完全なコピーガード信号のマスクによりクロック生成手段の誤動作が生じないようにして、より安定性、信頼性の高い同期信号処理回路を提供することにある。
【００１１】
【課題を解決するための手段】
請求項１記載の発明に係る同期信号処理回路は、複合映像信号から複合同期信号を分離する同期分離手段と、前記同期分離手段から出力された複合同期信号から垂直同期信号を分離する垂直同期分離手段と、前記同期分離手段から出力された複合同期信号を基に、当該複合同期信号に同期したクロック信号を生成するクロック生成手段と、前記クロック生成手段から出力されたクロック信号と前記垂直同期分離手段から出力された垂直同期信号とを基に、前記垂直同期信号に同期した分周信号を生成し、入力制御信号として出力する垂直同期パルス生成手段と、前記垂直同期パルス生成手段から出力された入力制御信号により、前記同期分離手段から出力された複合同期信号の前記クロック発生手段への入力を制御する入力制御手段とを具備してなる同期信号処理回路であって、前記クロック生成手段は、前記複合同期信号に含まれる水平同期信号を基に、当該水平同期信号に同期し、かつ、当該水平同期信号よりも広いパルス幅を有する前記水平同期信号をマスクするためのブランキング信号を発生するブランキング発生回路を有してなり、前記垂直同期パルス生成手段は、垂直同期分離手段からの垂直同期信号を分周して、前記複合映像信号に含まれるコピーガード信号の出現する期間のタイミングを規定するマスクタイミング信号と、前記同期分離手段から出力された複合同期信号において、水平同期信号の周期が本来の周期１／２となる期間に、論理値Ｌｏｗに対応するレベルとなる垂直帰線期間マスク信号とを、それぞれ生成して、それぞれ入力制御信号として出力してなり、前記垂直同期分離手段から出力された垂直同期信号が所定整数倍周波数であるか否かを前記垂直同期パルス生成手段における分周信号の一つを基に判別し、前記垂直同期信号が前記分周信号周波数の所定整数倍周波数である場合には論理値Ｈｉｇｈに対応する信号を、前記垂直同期信号が前記分周信号周波数の所定整数倍周波数ではない場合には論理値Ｌｏｗに対応する信号を出力する標準・非標準判別手段を設け、前記入力制御手段を３入力ＮＡＮＤ回路と第３の３入力ＡＮＤ回路とを用いて構成し、前記３入力ＮＡＮＤ回路には、前記クロック生成手段により生成されたブランキング信号を反転した信号と、前記垂直同期パルス生成手段によるマスクタイミング信号と、前記標準・非標準判別手段の出力信号とが入力され、前記第３の３入力ＡＮＤ回路には、前記３入力ＮＡＮＤ回路の出力信号と、前記同期分離手段から出力された複合同期信号と、前記垂直同期パルス生成手段の垂直帰線期間マスク信号とが入力されてなることを特徴とする。
【００１２】
かかる構成においては、複合同期信号が標準信号である場合、標準・非標準判別手段からは、論理値Ｈｉｇｈに対応するレベルの信号が出力されるように構成しておくと好適である。そして、この論理値Ｈｉｇｈに対応するレベルの信号が入力制御手段の３入力ＮＡＮＤ回路に入力されることで、この３入力ＮＡＮＤ回路の他の２つの入力信号の一つであるクロック生成手段からのブランキング信号は、同じく３入力ＮＡＮＤ回路の他の２つの入力信号の残りの一つである垂直同期パルス生成手段からのマスクタイミング信号が論理値Ｈｉｇｈに対応するレベルにある期間のみ、この３入力ＮＡＮＤ回路から出力され、入力制御手段の第３の３入力ＡＮＤ回路に入力されることとなる。一方、複合同期信号が非標準信号である場合には、標準・非標準判別手段から論理値Ｌｏｗに対応するレベルの信号が出力され、入力制御手段の３入力ＮＡＮＤ回路に入力されるため、クロック生成手段からのブランキング信号は、３入力ＮＡＮＤ回路からは出力されず、３入力ＮＡＮＤ回路からは、論理値Ｈｉｇｈに対応するレベルの信号が出力され、入力制御手段の第３の３入力ＡＮＤ回路へ入力されることとなる。
【００１３】
第３の３入力ＡＮＤ回路においては、３入力ＮＡＮＤ回路からの論理値Ｈｉｇｈに対応するレベルの信号と共に、同期分離手段からの複合同期信号と、垂直同期パルス生成手段からの入力制御信号としての垂直帰線期間マスク信号とが、それぞれ入力される結果、複合同期信号は、垂直帰線期間マスク信号が論理値Ｌｏｗに対応するレベルにある間、第３の３入力ＡＮＤ回路を通過することが阻止される一方、他の区間は、複合同期信号にコピーガード信号が挿入されている場合であっても、複合同期信号は第３の３入力ＡＮＤ回路から出力され、クロック生成手段へ入力されることとなる。したがって、入力制御手段において、非標準信号に対してずれたタイミングで入力制限が行われ、それによる異常な出力信号がクロック生成手段へ入力されて、クロック生成手段の動作が大きくずれ出力信号周波数が乱されるようなことが回避できるものとなる。
【００１４】
請求項２記載の発明に係る同期信号処理回路は、複合映像信号から複合同期信号を分離する同期分離手段と、前記同期分離手段から出力された複合同期信号から垂直同期信号を分離する垂直同期分離手段と、前記同期分離手段から出力された複合同期信号を基に、当該複合同期信号に同期したクロック信号を生成するクロック生成手段と、前記クロック生成手段から出力されたクロック信号と前記垂直同期分離手段から出力された垂直同期信号とを基に、前記垂直同期信号に同期した分周信号を生成し、入力制御信号として出力する垂直同期パルス生成手段と、前記垂直同期パルス生成手段から出力された入力制御信号により、前記同期分離手段から出力された複合同期信号の前記クロック発生手段への入力を制御する入力制御手段とを具備してなる同期信号処理回路であって、前記クロック生成手段は、前記複合同期信号に含まれる水平同期信号を基に、当該水平同期信号に同期し、かつ、当該水平同期信号よりも広いパルス幅を有する前記水平同期信号をマスクするためのブランキング信号を発生するブランキング発生回路を有してなり、前記垂直同期パルス生成手段は、垂直同期分離手段からの垂直同期信号を分周して、前記複合映像信号に含まれるコピーガード信号の出現する期間のタイミングを規定するマスクタイミング信号と、前記同期分離手段から出力された複合同期信号において、水平同期信号の周期が本来の周期１／２となる期間に、論理値Ｌｏｗに対応するレベルとなる垂直帰線期間マスク信号とを、それぞれ生成してそれぞれ入力制御信号として出力してなり、前記同期分離手段から出力された複合同期信号がＶＴＲ信号におけるものであるか否かを判別するＶＴＲ判別手段を設け、該ＶＴＲ判別手段は、第１の３入力ＡＮＤ回路を有し、該第１の３入力ＡＮＤ回路には、前記複合同期信号と、前記垂直同期パルス生成手段における分周信号の一つと、前記クロック生成手段により生成されたブランキング信号を反転した信号とが入力され、前記第１の３入力ＡＮＤ回路の出力が論理値Ｌｏｗである期間が所定期間継続する場合には前記複合同期信号がＶＴＲ信号ではないものと、該所定期間継続しない場合には前記複合同期信号がＶＴＲ信号であるものとして判別し、前記複合同期信号がＶＴＲ信号である場合には論理値Ｌｏｗに対応する信号を、前記複合同期信号がＶＴＲ信号ではない場合には論理値Ｈｉｇｈに対応する信号を出力する構成とし、前記入力制御手段を３入力ＮＡＮＤ回路と第３の３入力ＡＮＤ回路とを用いて構成し、前記３入力ＮＡＮＤ回路には、前記クロック生成手段により生成されたブランキング信号を反転した信号と、前記垂直同期パルス生成手段によるマスクタイミング信号と、前記ＶＴＲ判別手段の出力信号とが入力され、前記第３の３入力ＡＮＤ回路には、前記３入力ＮＡＮＤ回路の出力信号と、前記同期分離手段から出力された複合同期信号と、前記垂直同期パルス生成手段の垂直帰線期間マスク信号とが入力されてなることを特徴とする。
【００１５】
かかる構成においては、複合同期信号がＶＴＲ以外のものである場合、ＶＴＲ判別手段からは、論理値Ｈｉｇｈに対応するレベルの信号が出力されるように構成しておくと好適である。そして、ＶＴＲ判別手段から論理値Ｈｉｇｈに対応するレベルの信号が出力され、入力制御手段の３入力ＮＡＮＤ回路に入力されると、この３入力ＮＡＮＤ回路の他の２つの入力信号、すなわち、クロック生成手段からのブランキング信号と、垂直同期パルス生成手段からのマスクタイミング信号とが共に論理値Ｈｉｇｈに対応するレベルにある期間のみ、ブランキング信号がこの３入力ＮＡＮＤ回路から出力されて、入力制御手段の第３の３入力ＡＮＤ回路へ入力されることとなる。一方、複合同期信号がＶＴＲ信号である場合、ＶＴＲ判別手段からは、論理値Ｌｏｗに対応するレベルの信号が出力されるため、入力制御手段の３入力ＮＡＮＤ回路からは、ブランキング信号は出力されず、この３入力ＮＡＮＤ回路からは論理値Ｈｉｇｈに対応するレベルの信号が出力され、入力制御手段の第３の３入力ＡＮＤ回路に入力されることとなる。第３の３入力ＡＮＤ回路においては、３入力ＮＡＮＤ回路からの論理値Ｈｉｇｈに対応するレベルの信号が入力されると共に、同期分離手段からの複合同期信号と、垂直同期パルス生成手段からの入力制御信号としての垂直帰線期間マスク信号とが、それぞれ入力される結果、複合同期信号は、垂直帰線期間マスク信号が論理値Ｌｏｗに対応するレベルにある間、第３の３入力ＡＮＤ回路を通過することが阻止される一方、他の区間は、複合同期信号にコピーガード信号が挿入されている場合であっても、複合同期信号は第３の３入力ＡＮＤ回路から出力され、クロック生成手段へ入力されることとなる。ここで、例えばヘリカルスキャンＶＴＲからの再生映像信号は、通常、磁気テープや回転シリンダー系の伸縮により、信号トラックのつなぎ目で信号の伸び縮みが発生し、いわゆるＶＨＳ方式のＶＴＲのシリンダー等においては、いわゆるスキュー量は、大凡１０μｍ乃至３０μｍ程度である。ＶＴＲからの映像信号が入力された場合、垂直同期パルス生成手段において入力映像信号と同期をとっても、上述したようなスキューによって、入力制御手段においては、マスクタイミング信号と、映像信号に挿入されているコピーガード信号のタイミングとの間にずれが発生し、正常な位置でコピーガード信号にマスクをかけることができなくなる。すなわち、ＶＴＲが入力映像信号の発生源である場合には、クロック生成手段へコピーガード信号にマスクをかけない信号を印加するようにし、上述したような完全にコピーガード信号がマスクされない状態の信号をクロック生成手段へ入力することによりクロック生成手段の動作が大きくずれて出力信号周波数が乱されることが防止されるようにしてある。
【００１６】
請求項３記載の発明に係る同期信号処理回路は、複合映像信号から複合同期信号を分離する同期分離手段と、前記同期分離手段から出力された複合同期信号から垂直同期信号を分離する垂直同期分離手段と、前記同期分離手段から出力された複合同期信号を基に、当該複合同期信号に同期したクロック信号を生成するクロック生成手段と、前記クロック生成手段から出力されたクロック信号と前記垂直同期分離手段から出力された垂直同期信号とを基に、前記垂直同期信号に同期した分周信号を生成し、入力制御信号として出力する垂直同期パルス生成手段と、前記垂直同期パルス生成手段から出力された入力制御信号により、前記同期分離手段から出力された複合同期信号の前記クロック発生手段への入力を制御する入力制御手段とを具備してなる同期信号処理回路であって、前記クロック生成手段は、前記複合同期信号に含まれる水平同期信号を基に、当該水平同期信号に同期し、かつ、当該水平同期信号よりも広いパルス幅を有する前記水平同期信号をマスクするためのブランキング信号を発生するブランキング発生回路を有してなり、前記垂直同期パルス生成手段は、垂直同期分離手段からの垂直同期信号を分周して、前記複合映像信号に含まれるコピーガード信号の出現する期間のタイミングを規定するマスクタイミング信号と、前記同期分離手段から出力された複合同期信号において、水平同期信号の周期が本来の周期１／２となる期間に、論理値Ｌｏｗに対応するレベルとなる垂直帰線期間マスク信号とを、それぞれ生成して、それぞれ入力制御信号として出力してなり、前記垂直同期分離手段から出力された垂直同期信号が所定整数倍周波数であるか否かを前記垂直同期パルス生成手段における分周信号の一つを基に判別し、前記垂直同期信号が前記分周信号周波数の所定整数倍周波数である場合には論理値Ｈｉｇｈに対応する信号を、前記垂直同期信号が前記分周信号周波数の所定整数倍周波数ではない場合には論理値Ｌｏｗに対応する信号を出力する標準・非標準判別手段を設け、前記同期分離手段から出力された複合同期信号がＶＴＲ信号におけるものであるか否かを判別するＶＴＲ判別手段を設け、該ＶＴＲ判別手段は、第１の３入力ＡＮＤ回路を有し、該第１の３入力ＡＮＤ回路には、前記複合同期信号と、前記垂直同期パルス生成手段における分周信号の一つと、前記クロック生成手段により生成されたブランキング信号を反転した信号とが入力され、前記第１の３入力ＡＮＤ回路の出力が論理値Ｌｏｗである期間が所定期間継続する場合には前記複合同期信号がＶＴＲ信号ではないものと、該所定期間継続しない場合には前記複合同期信号がＶＴＲ信号であるものとして判別し、前記複合同期信号がＶＴＲ信号である場合には論理値Ｌｏｗに対応する信号を、前記複合同期信号がＶＴＲ信号ではない場合には論理値Ｈｉｇｈに対応する信号を出力する構成とし、前記入力制御手段を４入力ＮＡＮＤ回路と第３の３入力ＡＮＤ回路とを用いて構成し、前記４入力ＮＡＮＤ回路には、前記クロック生成手段により生成されたブランキング信号を反転した信号と、前記垂直同期パルス生成手段によるマスクタイミング信号と、前記標準・非標準判別手段の出力信号と、ＶＴＲ判別手段の出力信号が入力され、前記第３の３入力ＡＮＤ回路には、前記４入力ＮＡＮＤ回路の出力信号と、前記同期分離手段から出力された複合同期信号と、前記垂直同期パルス生成手段の垂直帰線期間マスク信号とが入力されてなることを特徴とする。
【００１７】
かかる構成においては、複合同期信号が標準信号である場合、標準・非標準判別手段から、論理値Ｈｉｇｈに対応するレベルの信号が出力されるように構成しておくと好適である。また、複合同期信号がＶＴＲ以外の映像ソースからの信号である場合、ＶＴＲ判別手段からは、論理値Ｈｉｇｈに対応するレベルの信号が出力されるように構成しておくと好適である。そして、標準・非標準判別手段から論理値Ｈｉｇｈに対応する信号及びＶＴＲ判別回路５からの論理値Ｈｉｇｈに対応する信号が入力制御手段の４入力ＮＡＮＤ回路に入力されることで、この４入力ＮＡＮＤ回路の他の２つの入力信号の一つであるクロック生成手段からのブランキング信号は、同じく４入力ＮＡＮＤ回路の他の２つの入力信号の残りの一つである垂直同期パルス生成手段からのマスクタイミング信号が論理値Ｈｉｇｈに対応するレベルにある期間のみ、この４入力ＮＡＮＤ回路から出力され、入力制御手段の第３の３入力ＡＮＤ回路に入力されることとなる。一方、複合同期信号が非標準信号である場合には、標準・非標準判別手段からは、論理値Ｌｏｗに対応するレベルの信号が出力され、また、複合同期信号がＶＴＲ信号である場合には、ＶＴＲ判別手段からは、論理値Ｌｏｗに対応するレベルの信号が出力される。そして、入力制御手段の４入力ＮＡＮＤ回路においては、少なくとも標準・非標準判別手段かＶＴＲ判別手段のいずれか一方から論理値Ｌｏｗに対応するレベルの信号が入力されることにより、ブランキング信号は、４入力ＮＡＮＤ回路からは出力されず、４入力ＮＡＮＤ回路からは、論理値Ｈｉｇｈに対応するレベルの信号が出力され、入力制御手段の第３の３入力ＡＮＤ回路へ入力されることとなる。第３の３入力ＡＮＤ回路においては、４入力ＮＡＮＤ回路からの論理値Ｈｉｇｈに対応するレベルの信号と共に、同期分離手段からの複合同期信号と、垂直同期パルス生成手段からの入力制御信号としての垂直帰線期間マスク信号とが、それぞれ入力される結果、複合同期信号は、垂直帰線期間マスク信号が論理値Ｌｏｗに対応するレベルにある間、第３の３入力ＡＮＤ回路を通過することが阻止される一方、他の区間は、複合同期信号にコピーガード信号が挿入されている場合であっても、複合同期信号は３入力ＡＮＤ回路から出力され、クロック生成手段へ入力されることとなる。したがって、入力制御手段において、非標準信号に対してずれたタイミングで入力制限が行われ、それによる異常な出力信号がクロック生成手段へ入力されて、クロック生成手段の動作が大きくずれ出力信号周波数が乱されるようなことが回避できるものとなる。
【００１８】
請求項４記載の発明に係る同期信号処理回路は、請求項１、請求項２または請求項３記載の同期信号処理回路において、クロック生成手段は、位相比較器と、ローパスフィルタと、電圧制御発振器と、水平分周回路とを具備してＰＬＬ回路が構成されたものからなり、位相比較器は、入力制御手段の出力信号と、水平分周回路の所定の分周出力信号との位相比較を行い、その位相比較結果に応じた信号を出力し、ローパスフィルタは、前記位相比較器の出力信号の平滑化を行い、電圧制御発振器は、前記ローパスフィルタの出力信号に応じた周波数の信号を出力し、水平分周回路は、前記電圧制御発振器の出力信号を分周した分周信号を出力することを特徴とする。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、図５に示された従来回路と同一の構成要素については、同一の符号を付するものとする。
また、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
この同期信号処理回路は、テレビジョン受像機やいわゆるビデオデッキ装置等のいわゆる映像受信機において用いられるもので、同期分離手段としての同期分離回路１と、垂直同期分離手段としての垂直同期分離回路２と、垂直同期パルス生成手段としての垂直同期パルス生成回路３と、標準・非標準判別手段としての標準・非標準判別回路４と、ＶＴＲ判別手段としてのＶＴＲ判別回路５と、入力制御手段としてのマスク制御回路６及び入力制御回路７と、クロック生成手段としての水平ＡＦＣ回路８とに大別されて構成されたものとなっている。
【００２１】
同期分離回路１は、入力端子１０を介して印加される複合映像信号を、映像信号と同期信号とに分離して、その分離された同期信号を垂直同期分離回路２と後述する入力制御回路７及びＶＴＲ判別回路５へ出力するようになっているものである。
垂直同期分離回路２は、同期分離回路１から入力された同期信号から垂直同期信号を分離し、垂直同期パルス生成回路３へ入力するようになっているものである。
垂直同期パルス生成回路３は、後述する水平ＡＦＣ回路８からの分周信号をクロック信号として、垂直同期分離回路２から入力された垂直同期信号をそのクロック信号に同期させて、後述するような第１乃至第４の入力制御信号φ1〜φ4を出力するものである。通常、この垂直同期パルス生成回路３は、垂直カウントダウン回路と称される例えばＴ型フリップフロップが１０段縦続接続されてなる分周回路（図示せず）と、その分周回路の各々の分周出力を任意に組み合わせるためのデコーダ回路（図示せず）とを具備して構成されたものとなっている。
標準・非標準判別回路４は、垂直同期分離回路２の出力及び垂直同期パルス生成回路３の第４の入力制御信号φ4が印加されるようになっており、この２つの信号を基に、垂直同期分離回路２の出力信号の周波数が、水平分周回路２８の出力周波数２ｆHの所定周期倍であるか否かを判別し、その判別信号をマスク制御回路６へ出力するようになっているものである（詳細は後述）。
【００２２】
ＶＴＲ判別回路５は、同期分離回路１から分離された複合同期信号が、いわゆるＶＴＲ(Video Tape Recorder)信号のものであるか否かを判別し、その判別信号をマスク制御回路６へ出力するものである（詳細は後述）。この回路構成例におけるＶＴＲ判別回路５は、水平分周回路２８からの分周出力信号を反転する第１の反転回路１５を有し、この第１の反転回路１５の出力信号は、第１の３入力ＡＮＤ回路１６の一つの入力信号とされるようになっている。第１の３入力ＡＮＤ回路１６は、第１の反転回路１５の出力信号の他に、垂直同期パルス生成回路３の第３の入力制御信号φ3及び同期分離回路１の出力信号が入力されるようになっている。また、このＶＴＲ判別回路５は、第２の３入力ＡＮＤ回路１７を有し、この第２の３入力ＡＮＤ回路１７には、水平分周回路２８からのブランキング信号としての分周出力信号、垂直同期パルス生成回路３の第３の入力制御信号φ3及び同期分離回路１の出力信号がそれぞれ入力されるようになっている。
【００２３】
またさらに、ＶＴＲ判別回路５は、計数カウンタ１８及びＲＳフリップフロップ１９を有し、計数カウンタ１８のクロック信号入力端子（図１においては「ＣＬＯＣＫ」と表記）には、先の第２の３入力ＡＮＤ回路１７の出力信号がクロック信号として印加されるようになっていると共に、この計数カウンタ１８のリセット入力端子（図１においては「Ｒ」と表記）と、ＲＳフリップフロップ１９のリセット入力端子（図１においては「Ｒ」と表記）には、共に先の第１の３入力ＡＮＤ回路１６の出力信号が入力されるようになっている。そして、計数カウンタ１８の出力信号φ6は、ＲＳフリップフロップ１９のセット入力端子（図１においては「Ｓ」と表記）に入力されるようになっており、このＲＳフリップフロップ１９の出力Ｑは、マスク制御回路６を構成する後述の４入力ＮＡＮＤ回路２１へ入力されるようになっている。
【００２４】
マスク制御回路６は、垂直同期パルス生成回路３からのマスクタイミング信号としての第２の入力制御信号φ2の入力制御回路７への入力を制御するためのもので、この回路構成例におけるマスク制御回路６は、第２の反転回路２０と、４入力ＮＡＮＤ回路２１とを有して構成されたものとなっている。第２の反転回路２０は、水平分周回路２８の分周出力信号を反転し、その反転信号は、４入力ＮＡＮＤ回路２１へ入力されるようになっている。
４入力ＮＡＮＤ回路２１は、第２の反転回路２０からの信号の他に、ＶＴＲ判別回路５の出力信号、垂直同期パルス生成回路３の第２の入力制御信号φ2及び標準・非標準判別回路４の出力信号が、それぞれ入力されるようになっており、そのＮＡＮＤ出力信号は、入力制御回路７を構成する第３の３入力ＡＮＤ回路２２へ入力されるようになっている。
【００２５】
入力制御回路７は、複合同期信号に含まれるコピーガード信号が、水平ＡＦＣ回路８へ入力されないようにするもので（詳細は後述）、この回路構成例においては、第３の３入力ＡＮＤ回路２２を用いて構成されたものとなっている。
すなわち、第３の３入力ＡＮＤ回路２２は、先に述べたように、４入力ＮＡＮＤ回路２１の出力信号の他に、垂直同期パルス生成回路３からの第１の入力制御信号φ1である垂直帰線期間マスク信号及び同期分離回路１の出力信号が入力されるようになっており、そのＡＮＤ出力信号は、水平ＡＦＣ回路８へ入力されるようになっている。
【００２６】
水平ＡＦＣ回路８は、マスク制御回路６及び入力制御回路７を介して入力された複合同期信号を基に、水平同期信号と、必要な分周信号を生成するためのもので、位相比較器２５、ローパスフィルタ（図１においては「ＬＰＦ」と表記）２６、電圧制御発振器（図１においては「ＶＣＯ」と表記）２７及び水平分周回路２８により公知・周知のいわゆるＰＬＬ(Phase Locked Loop)回路が構成されたものとなっている。
【００２７】
次に、上記構成における動作について、図２乃至図４を参照しつつ説明する。まず、主要な箇所において出力される信号について説明すれば、図２（Ａ）に示された信号は、垂直帰線期間における後等化パルスの後に、いわゆるコピーガード信号が挿入された状態の複合映像信号の例であり、かかる信号が入力端子１０に印加されるとする。
また、図２（Ｂ）信号は、垂直同期パルス生成回路３から出力される第２の入力制御信号φ2の例であり、この信号φ2は、コピーガード信号が入力される期間、論理値Ｈｉｇｈに対応するレベルとなるマスクタイミング信号となっている。さらに、図２（Ｃ）に示された信号は、ブランキング信号としてＶＴＲ判別回路５の第１の反転回路１５及び第２の３入力ＡＮＤ回路１７並びにマスク制御回路６の第２の反転回路２０へ入力される水平分周回路２８による分周出力信号である。このブランキング信号を発生するブランキング発生回路としての水平分周回路２８の分周出力信号は、水平分周回路２８から出力される負極性のパルスである水平同期信号HDが、論理値Ｌｏｗに対応するレベルとなる期間を包含する期間は、論理値Ｈｉｇｈに対応したレベルとなり、かつ、コピーガード信号が生ずる期間は、論理値Ｌｏｗに対応するレベルとなるような信号となっている（図２（Ｃ）参照）。
なお、図２（Ａ）に示された複合映像信号の特に、コピーガード信号が挿入された部分の拡大波形図が図３（Ａ）に、これに対応して、図２（Ｂ）に示されたブランキング信号としての水平分周回路２８の分周出力信号の拡大波形図が図３（Ｂ）に示されたものとなっている。
【００２８】
かかる前提の下、最初に、ＶＴＲ判別回路５の動作を説明する。
通常、いわゆるヘリカルスキャンＶＴＲからの再生映像信号は、磁気テープや回転シリンダー系の伸縮が原因となり、いわゆる信号トラックのつなぎ目で信号の伸び縮みが生ずる。このような信号トラックのつなぎ目は、通常であれば、垂直帰線期間の手前、数水平同期信号分の付近に存在している。
垂直同期パルス生成回路３の第３の入力制御信号φ3は、このような信号トラックのつなぎ目が存在する前後の数水平同期信号分の間、論理値Ｈｉｇｈに対応したレベルで出力されるようになっているものである（図２（Ｅ）参照）。
図４（Ｅ）には、この垂直同期パルス生成回路３の第３の入力制御信号φ3の拡大波形図が、同図（Ｃ）には、これに対応してブランキング信号としての水平分周回路２８からの分周出力信号の拡大波形図が、同図（Ｄ）には、図４（Ｃ）に示された信号の反転信号が、それぞれ示されている。なお、垂直同期パルス生成回路３の第３出力信号φ3のパルス幅は、この同期信号処理回路が用いられるシステム（装置）の安定性を考慮して適宜な値に決定されるものである。
【００２９】
ここで、例えば、いわゆるスキュー量が少なくＶＴＲ以外のいわゆる映像ソースからの複合映像信号が入力され、同期分離回路１から図４（Ａ）に示されたような同期信号が出力されたとした場合のＶＴＲ判別回路５の動作は次のようになる。
まず、この場合、同期分離回路１からの信号は、ＶＴＲ判別回路５の第１及び第２の３入力ＡＮＤ回路１６，１７に入力されると共に、第１の３入力ＡＮＤ回路１６には、図４（Ｄ）に示された信号及び図４（Ｅ）に示された信号が入力され、また、第２の３入力ＡＮＤ回路１７には、図４（Ｃ）で示された信号及び図４（Ｅ）に示された信号が入力されることとなる。
【００３０】
そして、第２の３入力ＡＮＤ回路１７においては、同期分離回路１からの同期信号が論理値Ｈｉｇｈとなる期間、他の２つの信号、すなわち、垂直同期パルス生成回路３の第３の入力制御信号φ3（図４（Ｅ）参照）と、水平分周回路２８からのブランキング信号としての分周出力信号（図４（Ｃ）参照）とが共に論理値Ｈｉｇｈの状態であり、しかも、これら３つの信号が共に論理値Ｈｉｇｈとなる期間、同期分離回路１からの同期信号が最もパルス幅の狭いものであるため、第２の３入力ＡＮＤ回路１７からは、同期分離回路１からの同期信号と略同一のパルス幅、タイミングを有する論理和出力が得られ（図４（Ｆ）参照）、計数カウンタ１８にクロック信号として入力されることとなる。
【００３１】
一方、第１の３入力ＡＮＤ回路１６においては、図４（Ａ）に示された信号、図４（Ｄ）に示された信号及び図４（Ｅ）に示された信号は、同時に論理値Ｈｉｇｈとなる期間はないため、論理和は得られず（図４（Ｇ）参照）、第１の３入力ＡＮＤ回路１６からは、論理値Ｌｏｗの信号が計数カウンタ１８のリセット端子に入力されることとなる。
これにより、計数カウンタ１８では、第２の３入力ＡＮＤ回路１７からの信号をクロック信号として計数動作が開始されることとなる。そして、このカウント動作の間、リセット信号が入力されず、計数値が所定の設定数に達すると、計数カウンタ１８の出力φ6は、論理値Ｈｉｇｈに対応するレベルとなり、ＲＳフリップフロップ１９のセット入力端子に印加されることとなる。その結果、ＲＳフリップフロップ１９は、セット状態とされるため、論理値Ｈｉｇｈに対応するレベルの出力信号Ｑが得られ、ＶＴＲ判別回路５の出力としてマスク制御回路６へ入力されることとなる。なお、計数カウンタ１８がいわゆるカウントアップする所定の設定値は、この同期信号処理回路が用いられるシステム（装置）の安定性を考慮して適宜な値に決定されるものである。
すなわち、この場合のＶＴＲ判別回路５から出力された論理値Ｈｉｇｈに対応するレベルの信号は、同期分離回路１から出力された同期信号が、いわゆるＶＴＲ以外の映像ソースによるものであるとする判別結果としての意味を有するものである。
【００３２】
一方、ＶＴＲからの複合映像信号が同期分離回路１に入力され、図４（Ｂ）に示されたような同期信号が出力された場合のＶＴＲ判別回路５の動作は次のようになる。
この場合、同期分離回路１により得られる同期信号には、本来の同期信号の他に、余分な信号、例えばコピーガード信号、または、それに類似する信号（図４（Ｂ）において符号イ参照）が含まれているとする。
まず、第２の３入力ＡＮＤ回路１７においては、符号イで示された信号の入力時点において、水平分周回路２８からのブランキング信号としての分周出力信号が論理値Ｌｏｗに対応するレベルであるため、この第２の３入力ＡＮＤ回路１７への３つの入力信号の論理和は得られない。その結果、第２の３入力ＡＮＤ回路１７からは、同期分離回路１からの同期信号から符号イで示された信号を除いた状態と等価な信号が出力され（図４（Ｈ）参照）、計数カウンタ１８にクロック信号として入力されることとなる。
【００３３】
一方、第１の３入力ＡＮＤ回路１６においては、図４（Ｂ）の符号イで示された信号が入力された場合にのみ論理和が得られ（図４（Ｉ）参照）、その論理和出力が計数カウンタ１８のリセット入力端子及びＲＳフリップフロップ１９のリセット入力端子にリセット信号として印加されることとなる。
したがって、計数カウンタ１８は、カウント動作が所定の設定値に達する前に、リセット信号が入力されて、リセット状態とされることとなり、計数カウンタ１８の出力φ6は、論理値Ｌｏｗの状態とされ、これがＲＳフリップフロップ１９のセット入力端子に印加されることとなる。
結局、ＲＳフリップフロップ１９では、リセット端子に第１の３入力ＡＮＤ回路１６からの論理値Ｈｉｇｈに対応するレベルの信号が、セット端子には、計数カウンタ１８からの論理値Ｌｏｗに対応するレベルの信号が、それぞれ入力されるため、出力Ｑは、論理値Ｌｏｗの状態に保持され、ＶＴＲ判別回路５の出力としてマスク制御回路６へ入力されることとなる。
すなわち、このＶＴＲ判別回路５からの論理値Ｌｏｗに対応するレベルの信号が出力されたことは、同期分離回路１から出力された同期信号が、いわゆるＶＴＲからのものであり、コピーガード信号（または、それと等価な信号）が含まれる信号であるとする判別結果としての意味を有するものである。
【００３４】
次に、標準・非標準判別回路４の動作について説明する。
まず、標準・非標準判別回路４へ垂直同期パルス生成回路３から入力される第４の入力制御信号φ4は、垂直同期パルス生成回路３が有する内部の分周器（図示せず）によって生成、出力されるもので、この分周器は、水平分周回路２８から入力される周波数２ｆHの信号をクロック信号として分周動作を行うものであるため、その分周出力信号の周波数は、２ｆHの整数倍となっている。
標準・非標準判別回路４は、垂直同期分離回路２から入力された垂直同期信号と、上述の第４の入力制御信号φ4とを比較し、垂直同期分離回路２から入力された垂直同期信号が第４の入力制御信号φ4の周期と異なる場合、すなわち、換言すれば、垂直同期信号が、周波数２ｆHの所定整数倍であるか否かを判別し、所定整数倍でない場合には、論理値Ｌｏｗに対応するレベルの信号を出力するようになっている。
【００３５】
標準・非標準判別回路４から論理値Ｌｏｗに対応するレベルの信号が出力されると、マスク制御回路６の４入力ＮＡＮＤ回路２１の出力は、他の入力信号が如何なる論理状態にあるかに関わらず、論理値Ｈｉｇｈの状態となり、これが入力制御回路７の第３の３入力ＡＮＤ回路２２に印加されることとなる。
第３の３入力ＡＮＤ回路２２は、先に述べたように、垂直同期パルス生成回路３の第１の入力制御信号φ1（図２（Ｄ）参照）及び同期分離回路１の出力信号が入力されるものであるため、結局、同期分離回路１からの信号は、垂直帰線期間を除いてそのまま水平ＡＦＣ回路８へ出力されることとなる。
【００３６】
次に、上述した主要部の動作を踏まえつつ全体の回路動作について説明することとする。
最初に、ＶＴＲ以外の映像ソースから映像信号が入力された場合の動作について説明する。
この場合、標準・非標準判別回路４からは、論理値Ｈｉｇｈに対応するレベルの信号が出力されると共に、ＶＴＲ判別回路５からも、論理値Ｈｉｇｈに対応するレベルの信号が出力されることとなる。
マスク制御回路６の４入力ＮＡＮＤ回路２１においては、上述したような標準・非標準判別回路４及びＶＴＲ判別回路５からの信号に加えて、垂直同期パルス生成回路３の第２の入力制御信号φ2（図２（Ｂ）参照）及び水平分周回路２８からのブランキング信号としての分周出力信号（図２（Ｃ）参照）を反転した信号がそれぞれ入力されることとなる。したがって、４入力ＮＡＮＤ回路２１からは、図２（Ｆ）に示されたように、第２の入力制御信号φ2が論理値Ｌｏｗの状態にある間、論理値Ｈｉｇｈの状態となる一方、第２の入力制御信号φ2が論理値Ｈｉｇｈの状態にある間、水平分周回路２８の出力信号（図２（Ｃ）参照）に略一致した状態の信号が出力されることとなる。
【００３７】
また、入力制御回路７の第３の３入力ＡＮＤ回路２２には、４入力ＮＡＮＤ回路２１から上述のような信号（図２（Ｆ）参照）が入力されると共に、垂直同期パルス生成回路３の第１の入力制御信号φ1（図２（Ｄ）参照）と、同期分離回路１からの複合同期信号がいわゆる正論理で入力される結果、第３の３入力ＡＮＤ回路２２からは、図２（Ｇ）に示されたように、垂直帰線期間の同期信号周期が１／(２ｆH)となる期間においては、論理値Ｌｏｗの状態となり、その間の前等化パルス、垂直同期パルス及後等化パルスが水平ＡＦＣ回路８へ出力されず（すなわち、換言すれば、これらの信号がマスクされる）、さらに、この垂直帰線期間の同期信号周期が１／(２ｆH)となる期間、論理値Ｌｏｗ状態となった後は、同期信号の内、コピーガード信号が除かれた（換言すれば、マスクされた）状態の同期信号が出力されたような信号となる。
【００３８】
すなわち、同期分離回路１からは、コピーガード信号が挿入されている期間においては、図３（Ａ）の拡大波形図に示されたように、同期信号に続いて、複数のコピーガード信号ＳCGが連続し、これが周期的に繰り返される状態の信号が出力され、第３の３入力ＡＮＤ回路２２へ入力される。
一方、この図３（Ａ）の拡大波形図に対応して、図３（Ｂ）には、水平分周回路２８からのブランキング信号としての分周出力信号の拡大波形図が示されているが、第３の３入力ＡＮＤ回路２２へ、４入力ＮＡＮＤ回路２１から入力される信号（図２（Ｆ）参照）は、特に、コピーガード信号が現れる期間は、水平分周回路２８からのブランキング信号としての分周出力信号と略同一の信号が出力される状態となるため、結局、第３の３入力ＡＮＤ回路２２からは、図３（Ａ）のコピーガード信号が除かれ、同期信号のみが出力されたような状態となり（図２（Ｇ）参照）、これが水平ＡＦＣ回路８に印加されることとなる。
【００３９】
水平ＡＦＣ回路８においては、コピーガード信号を有しない正常状態と変わるところのない第３の３入力ＡＮＤ回路２２から信号が印加されることとなり、この入力信号は、位相比較器２５において、水平分周回路２８からの信号Ｐ1と位相比較され、その位相比較結果がローパスフィルタ２６で平滑される結果、電圧制御発振器２７へは、図３（Ｃ）に示されたような正常時の信号が印加されることとなる。
その結果、水平分周回路２８からの水平同期信号HDは、垂直帰線期間後の映像信号が挿入された時期となっても安定した周波数で出力されることとなる。
【００４０】
次に、ＶＴＲからの映像信号が入力された場合について説明する。
この場合、先に説明したように、ＶＴＲからの信号は、ＶＴＲがヘリカルスキャン方式である場合、磁気テープや回転シリンダー系の伸縮が原因となり、いわゆる信号トラックのつなぎ目で伸び縮みが生じ、大凡３０μsec程度までの位相誤差が発生する。
かかる状態において、標準・非標準判別回路４に上述のような位相誤差を有する垂直同期信号が入力された場合、標準・非標準判別回路４においては、上述した程度の位相誤差では、垂直同期信号が非標準であると判別されず、標準であると判別され、標準・非標準判別回路４からは論理値Ｈｉｇｈに対応するレベルの信号が出力されることとなる。
そして、かかる場合に、仮に、ＶＴＲ判別回路５がないとし、かつ、４入力ＮＡＮＤ回路２１に代えて、図示されない３入力ＮＡＮＤ回路に、標準・非標準判別回路４の出力信号と、垂直同期パルス生成回路３の第２の入力制御信号φ2（図２（Ｂ）参照）と、第２の反転回路２０の出力信号（すなわち、水平分周回路２８の分周出力信号の反転信号）とが入力されようにしたとすると、その３入力ＮＡＮＤ回路からは、図２（Ｆ）に示されたような信号が出力され、第３の３入力ＡＮＤ回路２２へ印加されることとなる。
【００４１】
第３の３入力ＡＮＤ回路２２においては、上述したような３入力ＮＡＮＤ回路からの信号に加えて、垂直同期パルス生成回路３の第１の入力制御信号φ1と、同期分離回路１からの複合同期信号が印加されることとなるが、同期分離回路１からの複合同期信号と、４入力ＮＡＮＤ回路２１からの信号との間には、上述したような位相誤差がある状態である。そのため、水平ＡＦＣ回路８へは、コピーガード信号が完全に除去されない（完全にマスクされない）状態の論理和信号が入力されることとなる。
したがって、水平ＡＦＣ回路８は誤動作状態となり、入力複合映像信号の水平同期周波数と、水平分周回路２８から出力される水平同期信号HDとの間には、大きな周波数ずれが生じる。そのため、垂直帰線期間後に映像が始まっても位相が完全に同期せず、画面の始端部において大きな像曲がりが引き起こされることとなる。
【００４２】
ところが、本発明の実施の形態における同期信号処理回路のようにＶＴＲ判別回路５がある場合には、ＶＴＲ判別回路５からの論理値Ｌｏｗに対応するレベルの信号が４入力ＮＡＮＤ回路２１に入力されることとなるため、４入力ＮＡＮＤ回路２１の出力は、論理値Ｈｉｇｈ状態となり、水平ＡＦＣ回路８へは、垂直同期パルス生成回路３からの第１の入力制御信号φ1が論理値Ｈｉｇｈ状態にある間、同期分離回路１の複合同期信号がそのまま入力されることとなる。
このように、コピーガード信号を含む複合同期信号を水平ＡＦＣ回路８へ敢えて入力させるのは、同期分離回路１への入力信号がＶＴＲ信号である場合、上述したように、仮にＶＴＲ判別回路５を設けず、標準・非標準判別回路４の出力信号と、垂直同期パルス生成回路３の第２の入力制御信号φ2（図２（Ｂ）参照）と、第２の反転回路２０の出力信号との論理和出力を第３の３入力ＡＮＤ回路２２へ入力し、その出力を水平分周回路２８に入力した場合に生ずる出力信号の大きな周波数ずれに比して、例え垂直帰線期間終了後に水平ＡＦＣ回路２８の出力周波数のずれが生ずるにしても、その周波数ずれの程度はコピーガード信号を含む複合同期信号をそのまま水平ＡＦＣ回路２８へ入力した場合の方が小さく、相対的には安定したいわゆるＡＦＣ動作となるためである。
【００４３】
上述した回路構成例は、これに限定される必要はなく、次述するような３つの簡素化した他の回路構成とすることも可能である。
最初に第１の他の回路構成例について説明する。
この第１の他の回路構成例は、図１に示された回路構成を基本とし、標準・非標準判別回路４とＶＴＲ判別回路３とを設けず、４入力ＮＡＮＤ回路２１に代えて２入力ＮＡＮＤ回路（図示せず）を設け、この２入力ＮＡＮＤ回路へは、水平分周回路２８からのブランキング信号としての分周出力信号（図２（Ｃ）参照）の反転信号（第２の反転回路２０）と、垂直同期パルス生成回路３からのマスクタイミング信号としての第２の入力制御信号φ2（図２（Ｂ）参照）とを入力する。そして、第３の３入力ＡＮＤ回路２２に、上述の２入力ＮＡＮＤ回路の出力と、同期分離回路１からの出力信号と、垂直同期パルス生成回路３からの第１の入力制御信号φ1（図２（Ｄ）参照）とを入力し、この３入力ＡＮＤ回路２２の出力信号を水平ＡＦＣ回路８へ入力するような構成としてもよい。すなわち、この場合、２入力ＮＡＮＤ回路からは、マスクタイミング信号が論理値Ｈｉｇｈ状態の間、ブランキング信号が出力され、このブランキング信号と同期分離回路１からの同期信号と、第１の入力制御信号φ1とが３入力ＡＮＤ回路２２により論理和をとられることで、コピーガード信号が除去（マスク）された同期信号が水平ＡＦＣ回路８へ入力されることとなるものである。
【００４４】
次に、第２の他の回路構成例としては、図１に示された回路構成を基本として、ＶＴＲ判別回路５を設けず、４入力ＮＡＮＤ回路２１に代えて、３入力ＮＡＮＤ回路（図示せず）とし、この３入力ＮＡＮＤ回路へは、標準・非標準判別回路４の出力信号と、水平分周回路２８からのブランキング信号としての分周出力信号（図２（Ｃ）参照）の反転信号（第２の反転回路２０の出力信号）と、垂直同期パルス生成回路３からのマスクタイミング信号としての第２の入力制御信号φ2（図２（Ｂ）参照）とを入力する。そして、第３の３入力ＡＮＤ回路２２には、３入力ＮＡＮＤ回路の出力信号と、同期分離回路１の出力信号と、垂直同期パルス生成回路３からの第１の入力制御信号φ1（図２（Ｄ）参照）とを入力し、その論理和出力を、水平ＡＦＣ回路８へ入力するようにする。
この場合、垂直同期分離回路２から得られた垂直同期信号が標準の周期を有するものである場合には、標準・非標準判別回路４の出力信号は、論理値Ｈｉｇｈの状態とされるため、３入力ＮＡＮＤ回路からは、上述の第１の他の回路構成例と同様に、マスクタイミング信号が論理値Ｈｉｇｈ状態の間、ブランキング信号が出力される状態となる。したがって、３入力ＡＮＤ回路２２からは、このブランキング信号と、同期分離回路１の出力信号と、垂直同期パルス生成回路３からの第１の入力制御信号φ1との論理和出力が得られる結果となるため、コピーガード信号が除去（マスク）された同期信号が水平ＡＦＣ回路８へ入力されることとなるものである。
【００４５】
次に、第３の他の回路構成例としては、図１に示された回路構成を基本として、標準・非標準判別回路４を設けず、４入力ＮＡＮＤ回路２１に代えて、３入力ＮＡＮＤ回路（図示せず）とし、この３入力ＮＡＮＤ回路へは、ＶＴＲ判別回路５の出力信号と、水平分周回路２８からのブランキング信号としての分周出力信号（図２（Ｃ）参照）の反転信号（第２の反転回路２０の出力信号）と、垂直同期パルス生成回路３からのマスクタイミング信号としての第２の入力制御信号φ2（図２（Ｂ）参照）とを入力する。そして、第３の３入力ＡＮＤ回路２２には、３入力ＮＡＮＤ回路の出力信号と、同期分離回路１の出力信号と、垂直同期パルス生成回路３からの第１の入力制御信号φ1（図２（Ｄ）参照）とを入力し、その論理和出力を、水平ＡＦＣ回路８へ入力するようにする。
この場合、ＶＴＲ判別回路５の出力が、入力端子１０への入力信号がＶＴＲ以外の映像ソースであるとの判別結果に対応する論理値Ｈｉｇｈの状態においては、３入力ＮＡＮＤ回路からは、上述の第１の他の回路構成例と同様に、マスクタイミング信号が論理値Ｈｉｇｈ状態の間、ブランキング信号が出力される状態となる。したがって、３入力ＡＮＤ回路２２からは、このブランキング信号と、同期分離回路１の出力信号との論理和出力が得られる結果となるため、コピーガード信号が除去（マスク）された同期信号が水平ＡＦＣ回路８へ入力されることとなるものである。
一方、ＶＴＲ判別回路５の出力が、入力端子１０への入力信号がＶＴＲ信号であるとの判別結果に対応する論理値Ｌｏｗの状態においては、３入力ＮＡＮＤ回路の出力は、他の２つの入力信号の論理状態に関わらず、論理値Ｈｉｇｈの状態となる。したがって、水平ＡＦＣ回路８へは、３入力ＡＮＤ回路２２を介して同期分離回路１の出力信号がそのまま入力されることとなる。
【００４６】
【発明の効果】
以上、述べたように、本発明によれば、コピーガード信号が挿入された信号が入力された際に、コピーガード信号をクロック生成手段へ入力しないような構成とすることにより、クロック生成手段の動作を安定させ、垂直帰線期間後の水平同期信号出力のいわゆる周波数引き込み時間を短縮させることができるので、映像始端部の像曲がりのない、安定性、信頼性の高い同期信号処理回路を提供することができる。特に、請求項２及び請求項３記載の発明においては、上述の効果に加えて、ＶＴＲ判別手段を設けたことにより、コピーガード信号が挿入されたＶＴＲ信号が入力された場合に、そのコピーガード信号が不完全なマスク状態でクロック生成手段へ入力されることがなくなるので、そのような入力信号がクロック生成手段へ入力されることで生ずるクロック生成手段の誤動作が確実に回避されることとなり、より安定性、信頼性の高い同期信号処理回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における同期信号処理回路の回路構成例を示す回路図である。
【図２】図１に示された回路構成例における主要部のタイミング波形図であり、図２（Ａ）は、コピーガード信号が挿入された複合映像信号のタイミング波形図、図２（Ｂ）は、垂直同期パルス生成回路の第２の入力制御信号φ2のタイミング波形図、図２（Ｃ）は、水平分周回路からブランク信号として出力される分周出力信号のタイミング波形図、図２（Ｄ）は、垂直同期パルス生成回路の第１の入力制御信号φ1のタイミング波形図、図２（Ｅ）は、垂直同期パルス生成回路の第３の入力制御信号φ3のタイミング波形図、図２（Ｆ）は、ＶＴＲ以外の映像ソースからの映像信号が入力された場合において、図１に示された回路構成例における４入力ＮＡＮＤ回路の出力信号のタイミング波形図、図２（Ｇ）は、ＶＴＲ以外の映像ソースからの映像信号が入力された場合において、図１に示された回路構成例における４入力ＮＡＮＤ回路の出力信号のタイミング波形図である。
【図３】コピーガード期間における動作を説明するための主要部のタイミング波形図であり、図３（Ａ）は、同期分離回路の出力信号であって、特にコピーガード信号が挿入された部分を拡大したタイミング波形図、図３（Ｂ）は、水平分周回路からのブランキング信号としての分周出力信号を拡大したタイミング波形図、図３（Ｃ）は、水平ＡＦＣ回路のローパスフィルタの出力を示すタイミング波形図である。
【図４】ＶＴＲ判別回路の動作を説明するための主要部のタミミング波形図であり、図４（Ａ）は、ＶＴＲ以外の映像ソースからの複合映像信号が入力された場合の同期分離回路の出力信号を示すタイミング波形図、図４（Ｂ）は、ＶＴＲからの複合映像信号が入力された場合の同期分離回路の出力信号を示すタイミング波形図、図４（Ｃ）は、水平分周回路からのブランキング信号としての分周出力信号のタイミング波形図、図４（Ｄ）は、図４（Ｄ）に示されたブランキング信号を反転した信号のタイミング波形図、図４（Ｅ）は、垂直同期パルス生成回路の第３の入力制御信号φ3のタイミング波形図、図４（Ｆ）は、ＶＴＲ以外の映像ソースからの複合映像信号が入力された場合のＶＴＲ判別回路における第２の３入力ＡＮＤ回路の出力を示すタイミング波形図、図４（Ｇ）は、ＶＴＲ以外の映像ソースからの複合映像信号が入力された場合のＶＴＲ判別回路における第１の３入力ＡＮＤ回路の出力を示すタイミング波形図、図４（Ｈ）は、ＶＴＲからの複合映像信号が入力された場合のＶＴＲ判別回路における第２の３入力ＡＮＤ回路の出力信号のタイミング波形図、図４（Ｉ）は、ＶＴＲからの複合映像信号が入力された場合のＶＴＲ判別回路における第１の３入力ＡＮＤ回路の出力信号のタイミング波形図である。
【図５】従来の回路構成例を示す回路図である。
【図６】従来の水平ＡＦＣ回路の位相比較動作を説明するための主要部のタイミング波形図であり、図６（Ａ）は、同期分離回路に入力される信号のタイミング波形図、図６（Ｂ）は、同期分離回路の出力信号のタイミング波形図、図６（Ｃ）は、水平分周回路から位相比較回路へ入力される信号Ｐ1のタイミング波形図、図６（Ｄ）は、ローパスフィルタの出力電圧のタイミング波形図である。
【図７】垂直帰線期間における従来回路の動作を説明するための主要部のタイミング波形図であり、図７（Ａ）は、コピーガード信号を含まない複合映像信号の例を示すタイミング波形図、図７（Ｂ）は、垂直同期パルス生成回路の第１の入力制御信号φ1のタイミング波形図、図７（Ｃ）は、コピーガード信号を含む複合映像信号の例を示すタイミング波形図、図７（Ｄ）は、図７（Ｃ）に示された信号が入力された場合の同期分離回路の出力信号のタイミング波形図である。
【図８】コピーガード信号に起因する水平ＡＦＣ回路の不安定動作状態を説明するた目の主要部のタイミング波形図であり、図８（Ａ）は、図７（Ｃ）に示されたようなコピーガード信号を含む複合映像信号の特にコピーガード信号を含む部分を拡大したタイミング波形図、図８（Ｂ）は、図７（Ｄ）に示された同期分離回路の出力信号の特にコピーガード信号を含む部分を拡大したタイミング波形図、図８（Ｃ）は、ローパスフィルタの出力電圧のタイミング波形図である。
【符号の説明】
１…同期分離回路
２…垂直同期分離回路
３…垂直同期パルス生成回路
４…標準・非標準判別回路
５…ＶＴＲ判別回路
６…マスク制御回路
７…入力制御回路
８…水平ＡＦＣ回路
Claims (4)
- 複合映像信号から複合同期信号を分離する同期分離手段と、
前記同期分離手段から出力された複合同期信号から垂直同期信号を分離する垂直同期分離手段と、
前記同期分離手段から出力された複合同期信号を基に、当該複合同期信号に同期したクロック信号を生成するクロック生成手段と、
前記クロック生成手段から出力されたクロック信号と前記垂直同期分離手段から出力された垂直同期信号とを基に、前記垂直同期信号に同期した分周信号を生成し、入力制御信号として出力する垂直同期パルス生成手段と、
前記垂直同期パルス生成手段から出力された入力制御信号により、前記同期分離手段から出力された複合同期信号の前記クロック発生手段への入力を制御する入力制御手段とを具備してなる同期信号処理回路であって、前記クロック生成手段は、前記複合同期信号に含まれる水平同期信号を基に、当該水平同期信号に同期し、かつ、当該水平同期信号よりも広いパルス幅を有する前記水平同期信号をマスクするためのブランキング信号を発生するブランキング発生回路を有してなり、
前記垂直同期パルス生成手段は、垂直同期分離手段からの垂直同期信号を分周して、前記複合映像信号に含まれるコピーガード信号の出現する期間のタイミングを規定するマスクタイミング信号と、前記同期分離手段から出力された複合同期信号において、水平同期信号の周期が本来の周期１／２となる期間に、論理値Ｌｏｗに対応するレベルとなる垂直帰線期間マスク信号とを、それぞれ生成して、それぞれ入力制御信号として出力してなり、前記垂直同期分離手段から出力された垂直同期信号が所定整数倍周波数であるか否かを前記垂直同期パルス生成手段における分周信号の一つを基に判別し、前記垂直同期信号が前記分周信号周波数の所定整数倍周波数である場合には論理値Ｈｉｇｈに対応する信号を、前記垂直同期信号が前記分周信号周波数の所定整数倍周波数ではない場合には論理値Ｌｏｗに対応する信号を出力する標準・非標準判別手段を設け、前記入力制御手段を３入力ＮＡＮＤ回路と第３の３入力ＡＮＤ回路とを用いて構成し、前記３入力ＮＡＮＤ回路には、前記クロック生成手段により生成されたブランキング信号を反転した信号と、前記垂直同期パルス生成手段によるマスクタイミング信号と、前記標準・非標準判別手段の出力信号とが入力され、前記第３の３入力ＡＮＤ回路には、前記３入力ＮＡＮＤ回路の出力信号と、前記同期分離手段から出力された複合同期信号と、前記垂直同期パルス生成手段の垂直帰線期間マスク信号とが入力されてなることを特徴とする同期信号処理回路。 - 複合映像信号から複合同期信号を分離する同期分離手段と、
前記同期分離手段から出力された複合同期信号から垂直同期信号を分離する垂直同期分離手段と、
前記同期分離手段から出力された複合同期信号を基に、当該複合同期信号に同期したクロック信号を生成するクロック生成手段と、
前記クロック生成手段から出力されたクロック信号と前記垂直同期分離手段から出力された垂直同期信号とを基に、前記垂直同期信号に同期した分周信号を生成し、入力制御信号として出力する垂直同期パルス生成手段と、
前記垂直同期パルス生成手段から出力された入力制御信号により、前記同期分離手段から出力された複合同期信号の前記クロック発生手段への入力を制御する入力制御手段とを具備してなる同期信号処理回路であって、前記クロック生成手段は、前記複合同期信号に含まれる水平同期信号を基に、当該水平同期信号に同期し、かつ、当該水平同期信号よりも広いパルス幅を有する前記水平同期信号をマスクするためのブランキング信号を発生するブランキング発生回路を有してなり、
前記垂直同期パルス生成手段は、垂直同期分離手段からの垂直同期信号を分周して、前記複合映像信号に含まれるコピーガード信号の出現する期間のタイミングを規定するマスクタイミング信号と、前記同期分離手段から出力された複合同期信号において、水平同期信号の周期が本来の周期１／２となる期間に、論理値Ｌｏｗに対応するレベルとなる垂直帰線期間マスク信号とを、それぞれ生成してそれぞれ入力制御信号として出力してなり、
前記同期分離手段から出力された複合同期信号がＶＴＲ信号におけるものであるか否かを判別するＶＴＲ判別手段を設け、
該ＶＴＲ判別手段は、第１の３入力ＡＮＤ回路を有し、該第１の３入力ＡＮＤ回路には、前記複合同期信号と、前記垂直同期パルス生成手段における分周信号の一つと、前記クロック生成手段により生成されたブランキング信号を反転した信号とが入力され、前記第１の３入力ＡＮＤ回路の出力が論理値Ｌｏｗである期間が所定期間継続する場合には前記複合同期信号がＶＴＲ信号ではないものと、該所定期間継続しない場合には前記複合同期信号がＶＴＲ信号であるものとして判別し、前記複合同期信号がＶＴＲ信号である場合には論理値Ｌｏｗに対応する信号を、前記複合同期信号がＶＴＲ信号ではない場合には論理値Ｈｉｇｈに対応する信号を出力する構成とし、
前記入力制御手段を３入力ＮＡＮＤ回路と第３の３入力ＡＮＤ回路とを用いて構成し、前記３入力ＮＡＮＤ回路には、前記クロック生成手段により生成されたブランキング信号を反転した信号と、前記垂直同期パルス生成手段によるマスクタイミング信号と、前記ＶＴＲ判別手段の出力信号とが入力され、前記第３の３入力ＡＮＤ回路には、前記３入力ＮＡＮＤ回路の出力信号と、前記同期分離手段から出力された複合同期信号と、前記垂直同期パルス生成手段の垂直帰線期間マスク信号とが入力されてなることを特徴とする同期信号処理回路。 - 複合映像信号から複合同期信号を分離する同期分離手段と、
前記同期分離手段から出力された複合同期信号から垂直同期信号を分離する垂直同期分離手段と、
前記同期分離手段から出力された複合同期信号を基に、当該複合同期信号に同期したクロック信号を生成するクロック生成手段と、
前記クロック生成手段から出力されたクロック信号と前記垂直同期分離手段から出力された垂直同期信号とを基に、前記垂直同期信号に同期した分周信号を生成し、入力制御信号として出力する垂直同期パルス生成手段と、
前記垂直同期パルス生成手段から出力された入力制御信号により、前記同期分離手段から出力された複合同期信号の前記クロック発生手段への入力を制御する入力制御手段とを具備してなる同期信号処理回路であって、
前記クロック生成手段は、前記複合同期信号に含まれる水平同期信号を基に、当該水平同期信号に同期し、かつ、当該水平同期信号よりも広いパルス幅を有する前記水平同期信号をマスクするためのブランキング信号を発生するブランキング発生回路を有してなり、
前記垂直同期パルス生成手段は、垂直同期分離手段からの垂直同期信号を分周して、前記複合映像信号に含まれるコピーガード信号の出現する期間のタイミングを規定するマスクタイミング信号と、前記同期分離手段から出力された複合同期信号において、水平同期信号の周期が本来の周期１／２となる期間に、論理値Ｌｏｗに対応するレベルとなる垂直帰線期間マスク信号とを、それぞれ生成して、それぞれ入力制御信号として出力してなり、
前記垂直同期分離手段から出力された垂直同期信号が所定整数倍周波数であるか否かを前記垂直同期パルス生成手段における分周信号の一つを基に判別し、前記垂直同期信号が前記分周信号周波数の所定整数倍周波数である場合には論理値Ｈｉｇｈに対応する信号を、前記垂直同期信号が前記分周信号周波数の所定整数倍周波数ではない場合には論理値Ｌｏｗに対応する信号を出力する標準・非標準判別手段を設け、
前記同期分離手段から出力された複合同期信号がＶＴＲ信号におけるものであるか否かを判別するＶＴＲ判別手段を設け、
該ＶＴＲ判別手段は、第１の３入力ＡＮＤ回路を有し、該第１の３入力ＡＮＤ回路には、前記複合同期信号と、前記垂直同期パルス生成手段における分周信号の一つと、前記クロック生成手段により生成されたブランキング信号を反転した信号とが入力され、前記第１の３入力ＡＮＤ回路の出力が論理値Ｌｏｗである期間が所定期間継続する場合には前記複合同期信号がＶＴＲ信号ではないものと、該所定期間継続しない場合には前記複合同期信号がＶＴＲ信号であるものとして判別し、前記複合同期信号がＶＴＲ信号である場合には論理値Ｌｏｗに対応する信号を、前記複合同期信号がＶＴＲ信号ではない場合には論理値 Ｈｉｇｈに対応する信号を出力する構成とし、
前記入力制御手段を４入力ＮＡＮＤ回路と第３の３入力ＡＮＤ回路とを用いて構成し、前記４入力ＮＡＮＤ回路には、前記クロック生成手段により生成されたブランキング信号を反転した信号と、前記垂直同期パルス生成手段によるマスクタイミング信号と、前記標準・非標準判別手段の出力信号と、ＶＴＲ判別手段の出力信号が入力され、前記第３の３入力ＡＮＤ回路には、前記４入力ＮＡＮＤ回路の出力信号と、前記同期分離手段から出力された複合同期信号と、前記垂直同期パルス生成手段の垂直帰線期間マスク信号とが入力されてなることを特徴とする同期信号処理回路。 - クロック生成手段は、位相比較器と、ローパスフィルタと、電圧制御発振器と、水平分周回路とを具備してＰＬＬ回路が構成されたものからなり、
位相比較器は、入力制御手段の出力信号と、水平分周回路の所定の分周出力信号との位相比較を行い、その位相比較結果に応じた信号を出力し、
ローパスフィルタは、前記位相比較器の出力信号の平滑化を行い、
電圧制御発振器は、前記ローパスフィルタの出力信号に応じた周波数の信号を出力し、
水平分周回路は、前記電圧制御発振器の出力信号を分周した分周信号を出力することを特徴とする請求項１、請求項２または請求項３記載の同期信号処理回路。
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