JP4006482B2

JP4006482B2 - Multi-sync circuit of monitor device

Info

Publication number: JP4006482B2
Application number: JP24550097A
Authority: JP
Inventors: 長生神谷; 英俊渡邉
Original assignee: ティーピーオーホンコンホールディングリミテッド
Priority date: 1997-09-10
Filing date: 1997-09-10
Publication date: 2007-11-14
Anticipated expiration: 2017-09-10
Also published as: JPH1185119A

Description

【０００１】
【発明の属する技術分野】
近年になってＬＣＤがノートパソコンなどと異なり、単にモニタとして使われることが増えてきた。モニタとして使う場合、ユーザーが使用する解像度にはＶＧＡ、ＳＶＧＡなどのいろいろな解像度があり、必ずしもＬＣＤパネルの解像度と一致するわけではない。そのため、入力した信号の解像度をＬＣＤパネルの解像度に合わせるように信号を変換する、いわゆるマルチシンク回路が必要となる。
【０００２】
このマルチシンク回路による表示の変換方法には大きく分けて２通りの方法がある。その一つは、ＬＣＤパネルの全有効表示域に入力信号を拡大する方法（ＥＸＰＡＮＤモード）であり、もう一つはＬＣＤパネルの中央付近に入力信号をそのままの解像度で表示する方法である。
例えば、入力信号がＶＧＡ（ドット構成が６４０列×４８０行）で、ＬＣＤがＸＧＡ（ドット構成が１０２４列×７６８行）であった場合、ＶＧＡを縦横１．６倍に拡大して表示するのがＥＸＰＡＮＤモードであり、１０２４×７６８ドットの中央の６４０×４８０ドットの領域に表示するのがＮＯＮ−ＥＸＰＡＮＤモードである（図５）。
【０００３】
ＥＸＰＡＮＤモードではフレームメモリは必要ないが、ＮＯＮ−ＥＸＰＡＮＤモードではフレームメモリが必要となるが、フレームメモリは高価であるため、この数を減らすことが重要である。
この発明は、ＮＯＮ−ＥＸＰＡＮＤモードで必要最小限度のフレームメモリを備えたマルチシンク回路に関する。
【０００４】
【従来の技術】
従来は入力した信号の１フレーム分を、全てフレームメモリに書き込み（ライトサイクル）、書き込みが終わってから、第ｎ＋１フレームで第ｎフレームのデータを読み出す（リードサイクル）ということが行われてきた。
使用されるメモリは、主としてデュアルポートのＦＩＦＯ（ＦｉｒｓｔＩｎＦｉｒｓｔＯｕｔ）メモリで、これは書き込みポートと読み出しポートの双方をもっており、書き込みながら同時に読み出せるというメモリである。すなわち、第ｎフレームのデータを読み出しながら、それと同時に第ｎ＋１フレームのデータを書き込むことができる。
【０００５】
これは例えば、ＸＧＡのＬＣＤパネルをモニタにする場合、入力信号がＶＧＡまたはＳＶＧＡ（８００×６００）の時はその全てのデータをフレームメモリに書き込むことになる。
従って１ドットのデータがＲＧＢ各色８ｂｉｔの場合のフレームメモリの容量Ｎは
Ｎ＝８００×６００×８×３＝１１５２００００bit(＝１．３７Mbyte ）
Ｎをバイトで表すと１１５２００００／８＝１４４００００バイトとなる。ケーバイトに直すために２¹⁰＝１０２４で割って、１４４００００／１０２４＝１４０６．２５ｋバイトとなる。更にメガバイトに直すと、１４０６．２５／１０２４＝１．３７Ｍバイトとなる。このためフレームメモリとして５１２ｋＢ（ケーバイト）のＦＩＦＯメモリが３個必要になる。
【０００６】
【発明が解決しようとする課題】
フレームメモリは高価であるので、この発明はその容量を必要最小限に抑えようとするものである。
【０００７】
【課題を解決するための手段】
（１）請求項１の発明は、解像度がＨ₁×Ｖ₁（Ｈ₁は１画面の列数、Ｖ₁は行数）の入力映像信号を、解像度がＨ₂×Ｖ₂（しかし、Ｈ₂≧Ｈ₁，Ｖ₂≧Ｖ₁とする）のドットマトリクス表示器の画面の中央付近に、入力映像信号の解像度のまま表示するように信号を変換するモニタ装置のマルチシンク回路に関する。請求項１では特に、入力映像信号を一時記憶し、その記憶した信号を読み出して前記表示器へ送出するフレームメモリとして、デュアルポートのＦＩＦＯ（ＦｉｒｓｔＩｎＦｉｒｓｔＯｕｔ）メモリを用い、そのＦＩＦＯメモリの容量ＮをＮ≧Ｖ₁（１−Ｖ₁／Ｖ₂）Ｈ₁ａｂ（しかし、カラー表示の場合ａ＝３，モノクロ表示のときａ＝１とし、ｂは１画素のデータのビット数とする）に選定する。
【０００８】
（２）請求項２の発明では、前記（１）において、フレームメモリに書き込む入力映像信号のＸ＝Ｖ₁（１−Ｖ₁／Ｖ₂）行毎にライトアドレスポインタをゼロアドレスにリセットし、フレームメモリにＸ行分のデータを書き込んだ時点で、リードサイクルを開始し、フレームメモリよりＸ行分のデータを読み出す毎にリードアドレスポインタをゼロアドレスにリセットする制御回路を設ける。
【０００９】
（３）請求項３の発明は、解像度がＨ₁×Ｖ₁の入力映像信号を、解像度がＨ₂×Ｖ₂（しかし、Ｈ₂≧Ｈ₁，Ｖ₂≧Ｖ₁とする）のドットマトリクス表示器の画面の中央付近に、入力映像信号の解像度のまま表示するように信号を変換するモニタ装置のマルチシンク回路に関する。請求項３では特に、入力映像信号を一時記憶し、その記憶した信号を読み出して前記表示器へ送出するフレームメモリとして、シングルポートの第１、第２ＦＩＦＯメモリを用い、第１ＦＩＦＯメモリの容量Ｎ₁を、Ｎ₁≧Ｖ₁ ²（Ｖ₂−Ｖ₁）Ｈ₁ａｂ／（Ｖ₂ ²＋Ｖ₁Ｖ₂−Ｖ₁ ²）に、第２ＦＩＦＯメモリの容量Ｎ₂を、Ｎ₂≧Ｖ₁Ｖ₂（Ｖ₂−Ｖ₁）Ｈ₁ａｂ／（Ｖ₂ ²＋Ｖ₁Ｖ₂−Ｖ₁ ²）にそれぞれ選定する。
【００１０】
（４）請求項４の発明は、前記（３）において、第１サイクルで、第１ＦＩＦＯメモリに映像信号のＸ＝Ｖ₁ ²（Ｖ₂−Ｖ₁）／（Ｖ₂ ²＋Ｖ₁Ｖ₂−Ｖ₁ ²）行分のデータを書き込み、第２サイクルで、第２ＦＩＦＯメモリに映像信号のＹ＝Ｖ₁Ｖ₂（Ｖ₂−Ｖ₁）／（Ｖ₂ ²＋Ｖ₁Ｖ₂−Ｖ₁ ²）行分のデータを書き込むと共に、第１ＦＩＦＯメモリのＸ行分のデータを読み出し、第３サイクルで、第２ＦＩＦＯメモリのＹ行分のデータを読み出すと共に、第１ＦＩＦＯメモリにＹ（Ｖ₁／Ｖ₂）行分のデータを書き込み、第４サイクルで、第１ＦＩＦＯメモリよりＹ（Ｖ₁／Ｖ₂）行分のデータを読み出すと共に、第２ＦＩＦＯメモリにＹ（Ｖ₁／Ｖ₂）²行分のデータを書き込み、以下同様に、第１、第２ＦＩＦＯメモリの書き込み／読み出しを行う制御回路を設ける。
【００１１】
【発明の実施の形態】
（Ａ）フレームメモリにデュアルポートＦＩＦＯメモリを用いる場合
（Ａ１）基本的な考え方
デュアルポートＦＩＦＯメモリは書き込みながら同時に読み出すことができるので、１フレーム分の全データを書き込み終わる前に読み出しを開始しても動作に問題はない。そこで、ある程度データを書き込んだら読み出しを開始して、新しいデータを書き込みながら、以前に書き込んだデータを読み出すようにする。読み出してしまえばそのデータは不要になるので、別のデータに書き代えられても表示には影響がない。このような制御をすれば、フレームメモリの容量を減らすことができる（図３）。ただし、このような制御でもライトアドレスポインタをリードアドレスポインタが追い越すことがないタイミングで読み出しを開始させなければならない。次にＶＧＡの入力信号をＸＧＡのＬＣＤに表示させることを例にとって説明する。
【００１２】
通常のＶＧＡの信号は垂直同期周波数６０Ｈｚ，水平同期周波数３２ｋＨｚ，ドットクロック２５ＭＨｚで、水平６４０ドット、垂直４８０ドットの信号である。
これをＸＧＡの信号、すなわち垂直同期周波数６０Ｈｚ，水平同期周波数５０ｋＨｚ，ドットクロック６５ＭＨｚで、水平１０２４ドット、垂直７６８ドットの信号に変換する。
【００１３】
図１のフレームメモリ１のライトサイクルは入力ドットデータの内の座標（０，０）のデータをライトアドレス０のメモリに書き込み、その後２５ＭＨｚのドットクロックが一つ入力する毎にライトアドレスを１つずつ増やして次々にデータを書き込んでゆく。ある時間にライトアドレスがどこにいるかを示すのがライトアドレスポインタである。
【００１４】
同様にリードサイクルは出力ドットデータの内の座標（０，０）のデータをリードアドレス０のメモリから読み出し、その後６５ＭＨｚのドットクロックが入力する毎にリードアドレスを一つずつ増やして次々にデータを読み出してゆく。ある時間にリードアドレスがどこにいるかを示すのがリードアドレスポインタである。ただし、６５ＭＨｚで連続的に読み出すのではなく、１水平期間内に６４０アドレス進めたら、次の水平期間の始まりまでリードアドレスポインタは止る。
【００１５】
今、第ｎ＋１フレームを書き込んでいる途中のある時刻Ｔ１でライトアドレスポインタがＸＷアドレスにあるものとする。この時ＸＷアドレスより小さいアドレスにはすでに第ｎ＋１フレームのデータが書き込まれているがＸＷアドレスより大きいアドレスにはまだ第ｎフレームのデータが残っている。
この時、リードアドレスポインタはＸＷアドレスより小さいアドレスのＸＲアドレスにいるものとする。
【００１６】
その後時刻Ｔ２になった時にはリードアドレスポインタがライトアドレスポインタを追い越したら、その時読み出したデータは第ｎフレームのデータになっている。
すなわち読み出したデータは始めは第ｎ＋１フレームのデータを読み出していたのがリードアドレスポインタがライトアドレスポインタを追い越してからは第ｎフレームのデータを読み出すことになる。そのためリードアドレスポインタがライトアドレスポインタを追い越すのは許されない。なお、ライトアドレスポインタよりもリードアドレスポインタの方が速いので、ライトアドレスポインタがリードアドレスポインタを追い越すのは考慮しなくてもよい。
（Ａ２）メモリ容量の算出
ここでは、前項の考え方を基に、フレームメモリの必要最小限のメモリ容量を算出する。
【００１７】
まず、入力する信号の解像度をＨ₁列×Ｖ₁行、ＬＣＤパネルの解像度をＨ₂列×Ｖ₂行とする。ただしＨ₁＜Ｈ₂、Ｖ₁＜Ｖ₂とする。
この時、出力するべき水平同期信号は入力した水平同期信号のＶ₂／Ｖ₁倍の周波数になる。ＮＯＮ−ＥＸＰＡＮＤモードでは入力した１行分のデータはＬＣＤパネルの１行分に表示されるので、フレームメモリ１にＶ₁行書き込む時間にＶ₂行のデータが読み出される。従ってフレームメモリ１にＸ行分のデータを書き込んでから読み出しを開始して、Ｈ₁×Ｖ₁個のデータを書き込み終わった直後にＨ₁×Ｖ₁個のデータを読み出し終ればよい（図１Ｂ）。
【００１８】
このときのＸの値を求める。ライトサイクルではＸ行分のデータを書き込んだので、残りはＶ₁−Ｘ行である。このＶ₁−Ｘ行を書き込む時間と同じ時間でＶ₁行を読み出す。１行分を書き込む時間Ｔ_wで読み出しはＶ₂／Ｖ₁行を読み出すことができる。従って、１行分を読み出す時間はＴ_w・Ｖ₁／Ｖ₂となり、Ｖ₁−Ｘ行の書き込み時間≦Ｖ₁行の読み出し時間であるから、
（Ｖ₁−Ｘ）Ｔ_w≦Ｖ₁Ｔ_w×Ｖ₁／Ｖ₂
従って（１）式が成立する。
【００１９】
（Ｖ₁−Ｘ）Ｖ₂／Ｖ₁≦Ｖ₁ …（１）
これを解いて（２）式を得る。
Ｘ≧Ｖ₁（１−Ｖ₁／Ｖ₂） …（２）
１行分のデータを書き込むのにＨ₁×ａ（カラー表示のときａ＝３、モノクロ表示のときａ＝１）アドレスが必要であるから、メモリに必要な全容量ＮはＲ，Ｇ，Ｂの各１ドットのデータのビット数をｂとすれば、（３）式となる。
【００２０】
Ｎ≧Ｖ₁（１−Ｖ₁／Ｖ₂）Ｈ₁ａｂ …（３）
よって必要最小なメモリの量は
Ｎ＝Ｖ₁（１−Ｖ₁／Ｖ₂）Ｈ₁ａｂ …（４）
である。このＮを、ａ＝３，ｂ＝８として従来例と同様に計算すれば、
ＶＧＡの場合：
Ｘ＝４８０×（１−４８０／７６８）＝１８０
Ｎ＝ＸＨ₁ａｂ＝180 ×640 ×８×３＝2764800bit（＝337.5 kbyte)
ＳＶＧＡの場合：
Ｘ＝６００×（１−６００／７６８）＝１３１．２５
Ｎ＝ＸＨ₁ａｂ＝131.25×800 ×８×３＝2520000bit（＝307.6 kbyte)
であり、従来必要であったメモリの１／４でよい。
（Ａ３）メモリの制御タイミング
前項で検討したように図１Ａのメモリ１を制御するタイミングを図１Ｂに示す。メモリの全容量はＸ行分のデータ量に等しいので、Ｘ行毎に０アドレスに戻り、書き込む動作を繰り返せばよい。
【００２１】
メモリからの読み出しはＸ行分のデータの書き込みが終わってから、読み出しを開始し、Ｘ行毎に０アドレスに戻り、読み出す動作を繰り返せばよい。但し、ここで述べたＸの値は（２）式の等号で与えられる。
（Ｂ）フレームメモリにシングルポートＦＩＦＯメモリを用いる場合
これまではフレームメモリ１に書き込み、読み出しが同時にできるデュアルポートＦＩＦＯメモリを使うものとして考えてきたが、書き込み、読み出しを同時にできないシングルポートＦＩＦＯメモリを使う場合もあり得る。この時のメモリ容量を以下で求める。この時はリード／ライトを同時にはできないので、図２に示すようにＦＩＦＯメモリが２個必要になるので、２つのメモリのそれぞれの値を計算する。
（Ｂ１）メモリの制御タイミング
（Ａ２）と同様に入力する信号の解像度をＨ₁×Ｖ₁、ＬＣＤパネルの解像度をＨ₂×Ｖ₂としてメモリ制御タイミングを考察する。
【００２２】
メモリはシングルポートなので、書き込むか読み出すかのどちらかしかできない。そこで２個のメモリを用いて一方が書き込み中に他方が読み出すようにする。
２つのメモリをメモリ１−１、１−２、メモリ１−１に書き込むことのできる行数をＸ、メモリ１−２に書き込むことのできる行数をＹとする。
【００２３】
（Ａ₁サイクル）メモリ１−１にＸ行分書き込み、メモリ１−２は何もしない。
（Ａ₂サイクル）メモリ１−１にＸ行分書き込んだら、メモリ１−２にＹ行分の書き込みを開始する。メモリ１−２にＹ行分のデータを書き込み終わるのと同時にメモリ１−１からＸ行分のデータを読み出し終わるようにする。
【００２４】
（Ａ₃サイクル）メモリ１−１がＸ行分の読み出しを終えたら、メモリ１−１は書き込みを開始する。同時にメモリ１−２からＹ行分の読み出しを開始する。
（Ａ₄サイクル）メモリ１−２がＹ行分の読み出しを終えると同時にメモリ１−１から読み出しを始め、メモリ１−２は書き込みを開始する。
このように、片方が読み出しを終えたら、リード／ライトを入れ替えるというサイクルを繰り返す。但し、この時１行分データの読み出しに要する時間は１行分のデータの書き込みに要する時間Ｔ_wのＶ₁／Ｖ₂倍なので、どちらかのメモリに書き込める行数は１サイクル毎にＶ₁／Ｖ₂倍されることになる。
（Ｂ２）メモリ容量の算出
（Ｂ１）のような制御を繰り返した時のＸとＹの値を計算する。メモリ１−２が最初の書き込みを終えたあとではリード／ライトが切り替わる毎に書き込むことができる行数はＶ₁／Ｖ₂倍されるのであるから、このＡ_nサイクル目で書き込むことのできる行数はＹ（Ｖ₁／Ｖ₂）^n-2行である。
【００２５】
よって、Ａ_nサイクルの終わりまでに書き込んだ行数の総和Ｍは（４）式となる。
Ｍ＝Ｘ＋ＹΣ ₀ ^n-2（Ｖ₁／Ｖ₂）^n-2 …（４）
このサイクルを無限に繰り返して全部でＶ₁行書き込めればよいので、（４）式は（５）式に変形できる。
【００２６】
Ｖ₁≦Ｘ＋Ｙ＋Ｙ（Ｖ₁／Ｖ₂）＋Ｙ（Ｖ₁／Ｖ₂）²＋Ｙ（Ｖ₁／Ｖ₂）³
＋・・・＝Ｘ＋ＹＶ₂／（Ｖ₂−Ｖ₁） …（５）
（５）式をさらに変形して（６）式とする。
Ｙ≧Ｖ₁（Ｖ₂−Ｖ₁）／Ｖ₂−（Ｖ₂−Ｖ₁）Ｘ／Ｖ₂ …（６）
さらに最初にメモリ１−２に書き込まれたＹ行分のデータを読み出すＡ₃サイクル間に、メモリ１−１にはＹ（Ｖ₁／Ｖ₂）行分のデータを書き込まなければならないので、メモリ１−１の全行数ＸはＡ₃サイクルで書き込む行数Ｙ（Ｖ₁／Ｖ₂）以上でなければならない。即ち、Ｘ≧Ｙ（Ｖ₁／Ｖ₂）である。よって（７）式が成立する。
【００２７】
Ｙ≦Ｘ（Ｖ₂／Ｖ₁） …（７）
（６）、（７）式を同時に満足するＸとＹは図４の斜線部の領域である。
Ａ₂サイクルを考えると、メモリ１−２にＹ行分のデータを書き込む時間内にメモリ１−１のＸ行分のデータを読み出さなければならないので、１行分の入力信号を書き込む時間をＴ_wとすれば、
ＸＴ_w（Ｖ₁／Ｖ₂）≦ＹＴ_w
∴ Ｙ≧Ｘ（Ｖ₁／Ｖ₂） …（８）
（６），（７），（８）式を同時に満足する領域は図４の点線の領域となる。
【００２８】
このＸとＹからＸ＋Ｙが最小になるように決める。直線Ｘ＋Ｙ＝Ｋ（一定）を図４に描いた場合、破線のような直線が描かれる。このような直線はＫの値によって無数にあるが、その中でＫが最小になる直線はＡ点を通る直線である。
従って、求めるＸ、Ｙの値は（６）、（７）式を等式として連立方程式をとけば求められる。（６）、（７）式を等式として（９）、（１０）式を得る。
【００２９】
Ｙ＝Ｖ₁（Ｖ₂−Ｖ₁）／Ｖ₂−（Ｖ₂−Ｖ₁）Ｘ／Ｖ₂ …（９）
Ｙ＝Ｘ（Ｖ₂／Ｖ₁） …（10）
これを解いて（１１）、（１２）式を得る。
Ｘ＝Ｖ₁ ²（Ｖ₂−Ｖ₁）／（Ｖ₂ ²＋Ｖ₁Ｖ₂−Ｖ₁ ²） …（11）
Ｙ＝Ｖ₁Ｖ₂（Ｖ₂−Ｖ₁）／（Ｖ₂ ²＋Ｖ₁Ｖ₂−Ｖ₁ ²） …（12）
よってメモリ１−１に必要な容量Ｎ₁、メモリ１−２に必要な容量Ｎ₂はそれぞれ（１３）、（１４）式で与えられる。
【００３０】
Ｎ₁＝Ｖ₁ ²（Ｖ₂−Ｖ₁）Ｈ₁ａｂ／（Ｖ₂ ²＋Ｖ₁Ｖ₂−Ｖ₁ ²）…（13）
Ｎ₂＝Ｖ₁Ｖ₂（Ｖ₂−Ｖ₁）Ｈ₁ａｂ／（Ｖ₂ ²＋Ｖ₁Ｖ₂−Ｖ₁ ²）…（14）
ａ＝３，ｂ＝８としてメモリ量を計算する。
【００３１】
ＶＧＡの場合：
Ｘ＝480²×(768-480)/(768²+768 ×480-480²)=91.1388
Ｎ₁＝ＸＨ₁ａｂ＝91.1388 ×640 ×３×８＝1399893bit(=170.9kB)
Ｙ＝480 ×768 ×(768-480)/(768²+768 ×480-480²)=145.8
Ｎ₂＝ＹＨ₁ａｂ＝145.8 ×640 ×３×８＝2239488bit(=273.3kB)
ＳＶＧＡの場合：
Ｘ＝600²×(768-600)/(768²+768 ×600-600²)=87.5731
Ｎ₁＝ＸＨ₁ａｂ＝87.5731 ×800 ×３×８＝1681404bit(=205.2kB)
Ｙ＝600 ×768 ×(768-600)/(768²+768 ×600-600²)=112.093
Ｎ₂＝ＹＨ₁ａｂ＝112.093 ×800 ×３×８＝2152197bit(=262.7kB)
となる。
【００３２】
この結果からＶＧＡ，ＳＶＧＡのどちらもできるようにするためには、メモリ１−１に２０５．２ｋＢ、メモリ１−２には２７３．３ＫｋＢが必要であるように見えるが、実際にはメモリ１−１が２０５．２ｋＢ、メモリ１−２は２６２．７ｋＢでよい。
その理由はメモリ１−１が２０５．２ｋＢなので、ＶＧＡの１０９．４４行分をリードライトでき、メモリ１−２が２６２．７ｋＢなのでＶＧＡの１４０．１１行分をリードライトできる。この値はＸ＝１０９．４４、Ｙ＝１４０．１１、Ｖ₁＝４８０、Ｖ₂＝７６８とした時の（６）、（７）、（８）式を満足するからである。
（Ｃ）その他
今まで考えてきたような制御をすることで、（Ａ），（Ｂ）いずれのメモリを用いても、メモリ使用量を最小にできる。しかし現実には、メモリの容量は１Ｍｂｉｔや５１２ｋｂｉｔと言った２^Nで表わされる値になる。その時は（４）式や（１３）、（１４）式で表わされる値より大きく、一番近い値のメモリを選択すればよい。また、たとえば、メモリ１−１に２５６ｋＢ、メモリ１−２にも２５６ｋＢを用いると、ＶＧＡ、ＳＶＧＡの各パラメータを、（６）、（７）、（８）式に代入して成立し、これでも実用範囲内であることがわかる。従来技術の１／３のメモリで済む。
【００３３】
これまで、ＬＣＤを例として説明してきたが、ＬＣＤに限らず、プラズマディスプレイやエレクトロルミネッセンスといった、ドットマトリクス表示器であっても、本発明の効果が変わらないことは、言うまでもない。
【００３４】
【発明の効果】
この発明では、フレームメモリとしてデュアルポートのＦＩＦＯメモリまたはシングルポートの第１、第２ＦＩＦＯメモリを用い、それらの容量を必要最小限度に押さえることができる。これにより従来必要としたメモリ容量の例えば１／４〜１／３程度で済み、大幅な経済化を行える。
【図面の簡単な説明】
【図１】Ａは請求項１の実施例を示すブロック図、ＢはＡの入出力信号のタイミングチャート。
【図２】Ａは請求項３の実施例を示すブロック図、ＢはＡの入出力信号のタイミングチャート。
【図３】請求項１の発明の考え方を説明するためのフレームメモリのライトデータ、リードデータのタイミングチャート。
【図４】図２のフレームメモリ１−１、１−２に書き込む映像信号の行数Ｘ，Ｙ間の関係を示すグラフ。
【図５】液晶モニタ装置のＥＸＰＡＮＤモードとＮＯＮ−ＥＸＰＡＮＤモードを説明するための図。[0001]
BACKGROUND OF THE INVENTION
In recent years, LCDs have been increasingly used as monitors, unlike notebook computers. When used as a monitor, the user uses various resolutions such as VGA and SVGA, and does not necessarily match the resolution of the LCD panel. For this reason, a so-called multi-sync circuit that converts the signal so that the resolution of the input signal matches the resolution of the LCD panel is required.
[0002]
There are roughly two types of display conversion methods using the multisync circuit. One is a method of expanding the input signal to the entire effective display area of the LCD panel (EXPAND mode), and the other is a method of displaying the input signal with the same resolution near the center of the LCD panel.
For example, if the input signal is VGA (dot configuration is 640 columns x 480 rows) and the LCD is XGA (dot configuration is 1024 columns x 768 rows), the VGA is enlarged 1.6 times vertically and horizontally and displayed. Is the EXPAND mode, and the NON-EXPAND mode is displayed in the area of 640 × 480 dots in the center of 1024 × 768 dots (FIG. 5).
[0003]
The EXPAND mode does not require a frame memory, but the NON-EXPAND mode requires a frame memory. However, since the frame memory is expensive, it is important to reduce this number.
The present invention relates to a multi-sync circuit having a minimum necessary frame memory in the NON-EXPAND mode.
[0004]
[Prior art]
Conventionally, one frame of the input signal has been written to the frame memory (write cycle), and after the completion of writing, the data of the nth frame is read (read cycle) at the (n + 1) th frame.
The memory used is mainly a dual port FIFO (First InFirst Out) memory, which has both a write port and a read port, and can be read simultaneously while writing. That is, the data of the (n + 1) th frame can be written simultaneously with reading the data of the nth frame.
[0005]
For example, when an XGA LCD panel is used as a monitor, when the input signal is VGA or SVGA (800 × 600), all the data is written into the frame memory.
Therefore, the capacity N of the frame memory when 1 dot data is 8 bits for each color of RGB is N = 800 × 600 × 8 × 3 = 11520000 bits (= 1.37 Mbyte).
When N is expressed in bytes, 11520000/8 = 14.40000 bytes. Dividing by 2 ¹⁰ = 1024 to convert to kabytes yields 1440000/1024 = 1406.25 kbytes. Further, when converted to megabytes, 140.625 / 1024 = 1.37 Mbytes. For this reason, three 512 kB (Kbyte) FIFO memories are required as the frame memory.
[0006]
[Problems to be solved by the invention]
Since frame memories are expensive, the present invention seeks to minimize their capacity.
[0007]
[Means for Solving the Problems]
(1) According to the first aspect of the present invention, an input video signal having a resolution of H ₁ × V ₁ (H ₁ is the number of columns of one screen, V ₁ is the number of rows) and the resolution is H ₂ × V ₂ _{The present} invention relates to a multi-sink circuit of a monitor device that converts a signal so that it is displayed in the vicinity of the center of the screen of a dot matrix display ( ₂ ≧ H ₁ , V ₂ ≧ V ₁ ) without changing the resolution of the input video signal. In particular, a dual-port FIFO (First In First Out) memory is used as a frame memory that temporarily stores an input video signal, reads the stored signal, and sends the signal to the display. The capacity of the FIFO memory N is N ≧ V ₁ (1−V ₁ / V ₂ ) H ₁ ab (however, a = 3 for color display, a = 1 for monochrome display, and b is the number of bits of data of one pixel) Select
[0008]
(2) In the invention of claim 2, in (1), the write address pointer is reset to zero address for every X = V ₁ (1−V ₁ / V ₂ ) rows of the input video signal written to the frame memory, A control circuit is provided that starts a read cycle when data for X rows is written in the frame memory and resets the read address pointer to zero address each time data for X rows is read from the frame memory.
[0009]
(3) In the invention of claim 3, an input video signal having a resolution of H ₁ × V ₁ is converted into a dot matrix having a resolution of H ₂ × V ₂ (however, H ₂ ≧ H ₁ and V ₂ ≧ V ₁ ). The present invention relates to a multi-sync circuit of a monitor device that converts a signal so that it is displayed in the vicinity of the center of a screen of a display device with the resolution of an input video signal. In particular, the input video signal is temporarily stored, the first and second FIFO memories of a single port are used as the frame memory for reading out the stored signal and sending it to the display, and the capacity N _{1 of the first} FIFO memory is used. N ₁ ≧ V ₁ ² (V ₂ −V ₁ ) H ₁ ab / (V ₂ ² + V ₁ V ₂ −V ₁ ² ), and the capacity N ₂ of the _second FIFO memory is N ₂ ≧ V ₁ V ₂ Select (V ₂ −V ₁ ) H ₁ ab / (V ₂ ² + V ₁ V ₂ −V ₁ ² ).
[0010]
(4) According to the invention of claim 4, in the above (3), in the first cycle, the video signal X = V ₁ ² (V ₂ −V ₁ ) / (V ₂ ² + V ₁ V ₂ − V ₁ ² ) Write the data for the row, and in the second cycle, Y = V ₁ V ₂ (V ₂ −V ₁ ) / (V ₂ ² + V ₁ V ₂ −V ₁ ² ) of the video signal in the second FIFO memory Write the data for the row, read the data for the X row in the first FIFO memory, read the data for the Y row in the second FIFO memory in the third cycle, and read Y (V ₁ / V ₂ ) in the _first FIFO memory. writes data rows, in the fourth cycle, the first 1FIFO memory than Y (V ₁ / V ₂₎ read the rows of the data, to the 2FIFO memory Y a (V ₁ / V _{²⁾ 2} rows of data Write, and similarly, write / read of the first and second FIFO memories A control circuit for performing out provision.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
(A) When a dual port FIFO memory is used as a frame memory (A1) Basic concept Since a dual port FIFO memory can be read simultaneously while writing, reading is started before all data for one frame is written. There is no problem in operation. Therefore, when data is written to some extent, reading is started, and previously written data is read while writing new data. Once read, the data is no longer necessary, so even if the data is rewritten to another data, the display is not affected. With such control, the capacity of the frame memory can be reduced (FIG. 3). However, even with such control, it is necessary to start reading at a timing at which the read address pointer does not overtake the write address pointer. Next, an example in which a VGA input signal is displayed on an XGA LCD will be described.
[0012]
A normal VGA signal is a signal having a vertical synchronization frequency of 60 Hz, a horizontal synchronization frequency of 32 kHz, a dot clock of 25 MHz, and horizontal 640 dots and vertical 480 dots.
This is converted into an XGA signal, that is, a signal of horizontal 1024 dots and vertical 768 dots at a vertical synchronization frequency of 60 Hz, a horizontal synchronization frequency of 50 kHz, and a dot clock of 65 MHz.
[0013]
In the write cycle of the frame memory 1 in FIG. 1, the data of the coordinates (0, 0) in the input dot data is written into the memory at the write address 0, and then one write address is input every time one 25 MHz dot clock is input. Increase data one by one and write data one after another. The write address pointer indicates where the write address is at a certain time.
[0014]
Similarly, in the read cycle, the data of the coordinates (0, 0) in the output dot data is read from the memory at the read address 0, and then the read address is incremented by one every time a 65 MHz dot clock is input, and the data is successively transferred. Read out. The read address pointer indicates where the read address is at a certain time. However, instead of reading continuously at 65 MHz, if the 640 address is advanced within one horizontal period, the read address pointer stops until the start of the next horizontal period.
[0015]
Assume that the write address pointer is at the XW address at a time T1 during the writing of the (n + 1) th frame. At this time, the data of the (n + 1) th frame has already been written to the address smaller than the XW address, but the data of the nth frame still remains at the address larger than the XW address.
At this time, it is assumed that the read address pointer is at the XR address of an address smaller than the XW address.
[0016]
Thereafter, when the read address pointer passes the write address pointer at time T2, the data read at that time is the data of the nth frame.
In other words, the read data was initially read from the (n + 1) th frame, but after the read address pointer has passed the write address pointer, the nth frame data is read. Therefore, the read address pointer is not allowed to overtake the write address pointer. Since the read address pointer is faster than the write address pointer, it is not necessary to consider that the write address pointer overtakes the read address pointer.
(A2) Calculation of Memory Capacity Here, the minimum necessary memory capacity of the frame memory is calculated based on the concept described in the previous section.
[0017]
First, assume that the resolution of the input signal is H ₁ column × V ₁ row and the resolution of the LCD panel is H ₂ column × V ₂ row. However, it is assumed that H ₁ <H ₂ and V ₁ <V ₂ .
At this time, the horizontal synchronizing signal to be output has a frequency V ₂ / V ₁ times that of the input horizontal synchronizing signal. In the NON-EXPAND mode, the input data for one row is displayed for one row on the LCD panel, so that the data for the V ₂ row is read at the time when the V ₁ row is written in the frame memory 1. Therefore, reading is started after writing X rows of data in the frame memory 1, and reading of H ₁ × V ₁ data is completed immediately after the writing of H ₁ × V ₁ data is completed (FIG. 1B). ).
[0018]
The value of X at this time is obtained. Since data for X rows is written in the write cycle, the rest is V ₁ -X rows. Read _one line V at the same time as the time to write this V ₁ -X line. Reading the time T _w to write one line can be read V ₂ / V ₁ line. Therefore, the time for reading one row is T _w · V ₁ / V ₂ , and V ₁ −X row write time ≦ V ₁ row read time.
(V ₁ −X) T _w ≦ V ₁ T _w × V ₁ / V ₂
Therefore, equation (1) is established.
[0019]
(V ₁ −X) V ₂ / V ₁ ≦ V ₁ (1)
Solving this, equation (2) is obtained.
X ≧ V ₁ (1−V ₁ / V ₂ ) (2)
Since H ₁ × a (a = 3 for color display, a = 1 for monochrome display) address is required to write one row of data, the total capacity N required for the memory is R, G, B If the number of bits of each one dot data is b, equation (3) is obtained.
[0020]
N ≧ V ₁ (1−V ₁ / V ₂ ) H ₁ ab (3)
Therefore, the minimum necessary amount of memory is N = V ₁ (1−V ₁ / V ₂ ) H ₁ ab (4)
It is. If this N is calculated in the same manner as the conventional example with a = 3 and b = 8,
For VGA:
X = 480 × (1-480 / 768) = 180
N = XH ₁ ab = 180 x 640 x 8 x 3 = 2764800 bits (= 337.5 kbytes)
For SVGA:
X = 600 × (1-600 / 768) = 131.25
N = XH ₁ ab = 131.25 × 800 × 8 × 3 = 2520000bit (= 307.6 kbyte)
Therefore, it may be 1/4 of the memory conventionally required.
(A3) Memory Control Timing FIG. 1B shows the timing for controlling the memory 1 of FIG. 1A as discussed in the previous section. Since the total capacity of the memory is equal to the amount of data for X rows, it is sufficient to return to 0 address for each X row and repeat the writing operation.
[0021]
Reading from the memory may be started after the writing of data for X rows is completed, returning to 0 address for each X row, and repeating the reading operation. However, the value of X described here is given by the equal sign in equation (2).
(B) When a single-port FIFO memory is used as a frame memory Up to now, it has been considered that a dual-port FIFO memory capable of simultaneously writing and reading to the frame memory 1 is used. However, a single-port FIFO memory that cannot simultaneously write and read is used. It can be used. The memory capacity at this time is obtained as follows. At this time, since reading / writing cannot be performed at the same time, two FIFO memories are required as shown in FIG. 2, and the respective values of the two memories are calculated.
(B1) Similar to the memory control timing (A2), the memory control timing is considered with the resolution of the input signal as H ₁ × V ₁ and the resolution of the LCD panel as H ₂ × V ₂ .
[0022]
Since the memory is a single port, you can only write or read. Therefore, two memories are used so that one is reading while the other is writing.
Let X be the number of rows that can be written to the memories 1-1 and 1-2 and the memory 1-1, and Y be the number of rows that can be written to the memory 1-2.
[0023]
(A ₁ cycle) X rows are written into the memory 1-1, and the memory 1-2 does nothing.
(A ₂ cycle) After writing X rows in the memory 1-1, start writing Y rows in the memory 1-2. At the same time as writing of data for Y rows in the memory 1-2, reading of data for X rows from the memory 1-1 is completed.
[0024]
(A ₃ cycle) When the memory 1-1 finishes reading X rows, the memory 1-1 starts writing. At the same time, reading of Y rows from the memory 1-2 is started.
(A ₄ cycles) memory 1-2 starts to read simultaneously from the memory 1-1 After completing the reading of Y rows, the memory 1-2 to start writing.
As described above, when one of the reading ends, the cycle of switching the read / write is repeated. However, since the time required for reading the data for one row at this time is V ₁ / V ₂ times the time T _w required for writing the data for _one row, the number of rows that can be written to either memory is V _{1 for} each cycle. / V ₂ times.
(B2) Calculation of memory capacity The values of X and Y when the control as in (B1) is repeated are calculated. Since the number of rows that can be written every time read / write is switched after the memory 1-2 has finished the first writing, the number of rows that can be written in the _An cycle is multiplied by V ₁ / V _2. the number is _{_{Y (V 1 / V 2)}} n-2 lines.
[0025]
Therefore, the sum M of the number of lines written until the end of the _An cycle is expressed by equation (4).
M = X + Y Σ ₀ ⁿ⁻² (V ₁ / V ₂ ) ⁿ⁻² (4)
This cycle can be repeated indefinitely so that V ₁ rows can be written in total, so equation (4) can be transformed into equation (5).
[0026]
V ₁ ≦ X + Y + Y (V ₁ / V ₂ ) + Y (V ₁ / V ₂ ) ² + Y (V ₁ / V ₂ ) ³
_{+ ··· = X + YV 2 /} (V 2 -V 1) ... (5)
Formula (5) is further modified to formula (6).
Y ≧ V ₁ (V ₂ −V ₁ ) / V ₂ − (V ₂ −V ₁ ) X / V ₂ (6)
Furthermore, since data for Y (V ₁ / V ₂ ) rows must be written in the memory 1-1 during the A ₃ cycle in which data for Y rows written in the memory 1-2 is read _first , the memory The total number X of 1-1 must be greater than or equal to the number of lines Y (V ₁ / V ₂ ) to be written in the A ₃ cycle. That is, X ≧ Y (V ₁ / V ₂ ). Therefore, equation (7) is established.
[0027]
Y ≦ X (V ₂ / V ₁ ) (7)
X and Y that simultaneously satisfy the expressions (6) and (7) are shaded areas in FIG.
Considering the A ₂ cycle, the data for X rows in the memory 1-1 must be read within the time for writing data for Y rows in the memory 1-2. _{If w} ,
XT _w (V ₁ / V ₂ ) ≦ YT _w
_{∴ Y ≧ X (V 1 /} V 2) ... (8)
A region that satisfies the expressions (6), (7), and (8) simultaneously is a dotted line region in FIG.
[0028]
X and Y are determined so that X + Y is minimized. When a straight line X + Y = K (constant) is drawn in FIG. 4, a straight line like a broken line is drawn. There are an infinite number of such straight lines depending on the value of K. Among them, the straight line having the smallest K is a straight line passing through the point A.
Accordingly, the values of X and Y to be obtained can be obtained by solving simultaneous equations using equations (6) and (7) as equations. Equations (9) and (10) are obtained by using equations (6) and (7) as equations.
[0029]
Y = V ₁ (V ₂ −V ₁ ) / V ₂ − (V ₂ −V ₁ ) X / V ₂ (9)
_{Y = X (V 2 / V} 1) ... (10)
Solving this, equations (11) and (12) are obtained.
X = V ₁ ² (V ₂ −V ₁ ) / (V ₂ ² + V ₁ V ₂ −V ₁ ² ) (11)
Y = V ₁ V ₂ (V ₂ −V ₁ ) / (V ₂ ² + V ₁ V ₂ −V ₁ ² ) (12)
Therefore, the capacity N ₁ required for the memory 1-1 and the capacity N ₂ required for the memory 1-2 are given by equations (13) and (14), respectively.
[0030]
N ₁ = V ₁ ² (V ₂ −V ₁ ) H ₁ ab / (V ₂ ² + V ₁ V ₂ −V ₁ ² ) (13)
N ₂ = V ₁ V ₂ (V ₂ −V ₁ ) H ₁ ab / (V ₂ ² + V ₁ V ₂ −V ₁ ² ) (14)
The amount of memory is calculated with a = 3 and b = 8.
[0031]
For VGA:
X = 480 ² × (768-480) / (768 ² +768 × 480-480 ² ) = 91.1388
N ₁ = XH ₁ ab = 91.1388 × 640 × 3 × 8 = 1399893bit (= 170.9kB)
Y = 480 x 768 x (768-480) / (768 ² +768 x 480-480 ² ) = 145.8
N ₂ = YH ₁ ab = 145.8 × 640 × 3 × 8 = 2239488bit (= 273.3kB)
For SVGA:
X = 600 ² x (768-600) / (768 ² +768 x600-600 ² ) = 87.5731
N ₁ = XH ₁ ab = 87.5731 × 800 × 3 × 8 = 1681404bit (= 205.2kB)
Y = 600 x 768 x (768-600) / (768 ² +768 x 600-600 ² ) = 112.093
N ₂ = YH ₁ ab = 112.093 x800 x3 x8 = 2152197bit (= 262.7kB)
It becomes.
[0032]
From this result, in order to enable both VGA and SVGA, it seems that 205.2 kB is required for the memory 1-1 and 273.3 KkB is required for the memory 1-2. 1 may be 205.2 kB, and the memory 1-2 may be 262.7 kB.
The reason is that the memory 1-1 is 205.2 kB, so 109.44 rows of VGA can be read / written, and the memory 1-2 is 262.7 kB, so that 140.11 rows of VGA can be read / written. This is because the values satisfy the expressions (6), (7), and (8) when X = 109.44, Y = 140.11, V ₁ = 480, and V ₂ = 768.
(C) By using the control as previously considered, the memory usage can be minimized regardless of which memory (A) or (B) is used. However, in reality, the capacity of the memory is a value represented by 2 ^{N such as} 1 Mbit or 512 kbit. At that time, it is sufficient to select a memory having a value that is larger than the value represented by the equations (4), (13), and (14). For example, if 256 kB is used for the memory 1-1 and 256 kB is used for the memory 1-2, the parameters of VGA and SVGA are substituted into the equations (6), (7), and (8). But it turns out to be within the practical range. Only one third of the conventional memory is sufficient.
[0033]
So far, the LCD has been described as an example, but it goes without saying that the effect of the present invention does not change even with a dot matrix display such as a plasma display or electroluminescence without being limited to the LCD.
[0034]
【The invention's effect】
In the present invention, a dual-port FIFO memory or a single-port first and second FIFO memory can be used as the frame memory, and the capacity thereof can be suppressed to the minimum necessary level. As a result, the memory capacity required in the prior art is, for example, about ¼ to ３, and a great economy can be achieved.
[Brief description of the drawings]
FIG. 1A is a block diagram showing an embodiment of claim 1, and B is a timing chart of input / output signals of A. FIG.
2A is a block diagram showing an embodiment of claim 3, and B is a timing chart of input / output signals of A. FIG.
FIG. 3 is a timing chart of write data and read data of a frame memory for explaining the concept of the invention of claim 1;
4 is a graph showing the relationship between the number of rows X and Y of video signals written to the frame memories 1-1 and 1-2 in FIG. 2;
FIG. 5 is a diagram for explaining an EXPAND mode and a NON-EXPAND mode of the liquid crystal monitor device;

Claims

An input video signal having a resolution of H ₁ × V ₁ (H ₁ is the number of columns of one screen and V ₁ is the number of rows) is converted to a resolution of H ₂ × V ₂ (however, H ₂ ≧ H ₁ , V ₂ ≧ V ₁ In the multi-sync circuit of the monitor device for converting the signal so that the resolution of the input video signal is displayed near the center of the screen of the dot matrix display
As a frame memory that temporarily stores the input video signal, reads out the stored signal, and sends it to the display, a dual port FIFO (First In First Out) memory is used.
The capacity N of the FIFO memory is N ≧ V ₁ (1−V ₁ / V ₂ ) H ₁ ab (however, a = 3 for color display, a = 1 for monochrome display, and b is the data of one pixel. A multi-sync circuit of a monitor device, characterized in that the number of bits is selected.

_{2. The} write address pointer is reset to zero address for every X = V ₁ (1-V ₁ / V ₂ ) rows of the input video signal written to the frame memory according to claim 1,
When the data for the X rows are written in the frame memory, a read cycle is started,
A multi-sync circuit for a monitor device, comprising a control circuit for resetting a read address pointer to zero address each time the X rows of data are read from the frame memory.

Input an input video signal with a resolution of H ₁ × V ₁ near the center of the screen of a dot matrix display with a resolution of H ₂ × V ₂ (however, H ₂ ≧ H ₁ and V ₂ ≧ V ₁ ). In the multi-sync circuit of the monitor device that converts the signal so that it is displayed with the resolution of the video signal
As the frame memory for temporarily storing the input video signal, reading out the stored signal and sending it to the display unit, single-port first and second FIFO memories are used.
The capacity N ₁ of the _first FIFO memory is changed to N ₁ ≧ V ₁ ² (V ₂ −V ₁ ) H ₁ ab / (V ₂ ² + V ₁ V ₂ −V ₁ ² ), and the capacity N ₂ of the _second FIFO memory is set to N ₂ ≧ V ₁ V ₂ (V ₂ −V ₁ ) H ₁ ab / (V ₂ ² + V ₁ V ₂ −V ₁ ² )

In claim 3,
In the first cycle, data of X = V ₁ ² (V ₂ −V ₁ ) / (V ₂ ² + V ₁ V ₂ −V ₁ ² ) rows of the video signal is written to the first FIFO memory,
In the second cycle, Y = V ₁ V ₂ (V ₂ −V ₁ ) / (V ₂ ² + V ₁ V ₂ −V ₁ ² ) rows of data of the video signal is written to the second FIFO memory, and the first FIFO memory Read out the X rows of data,
In the third cycle, data for Y rows in the second FIFO memory is read out, and data for Y (V ₁ / V ₂ ) rows is written in the _first FIFO memory,
In the fourth cycle, the first 1FIFO memory than Y (V ₁ / V ₂₎ read the rows of the data, to the 2FIFO memory Y (V ₁ / V ₂₎ writing the data for ^two rows,
Hereinafter, similarly, a multi-sync circuit for a monitor device, which is provided with a control circuit for performing writing / reading of the first and second FIFO memories.