JP3973216B2 - エキシマレーザ焼鈍プロセスによる多結晶シリコンの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、多結晶シリコンの製造方法に関する。特に、エキシマレーザ焼鈍プロセスによる多結晶シリコンの製造方法に関するものである。
【０００２】
【従来の技術】
科学技術の進歩により、小型で効率がよく携帯用高機能情報機器が我々の生活の一部になりつつある。携帯電話、携帯情報端末（ＰＤＡ）、ノートパソコンなどの高機能情報機器は人との対話のインタフェースとして表示装置を必要としており、表示装置が重要な役割を担っている。全体にアモルファスシリコン薄膜トランジスタを使った液晶表示（ａ−Ｓｉ ＴＦＴ ＬＣＤ）装置は、キャリヤの移動速度が制限されるので、薄さ、低消費電力、高解像度などの要求に応えるのは難しい。それ故、ａ−Ｓｉ ＴＦＴ ＬＣＤ装置は低温多結晶シリコン（ＬＴＰＳ）薄膜トランジスタ液晶表示（ＴＦＴ ＬＣＤ）装置に置き換わっている。
【０００３】
液晶表示装置において、通常のガラス基板は６００℃という低い温度で加工することができるので、高温で直接多結晶シリコンを作ると、ガラス基板がねじれてしまう。このように、一般的な方法で多結晶シリコン薄膜を作るには、高価な石英基板が必要であり、小さなサイズの液晶表示パネルしかできない。最近、アモルファスシリコンを結晶化することで低温多結晶シリコン薄膜を製作する方法が開発されてきている。多結晶シリコン薄膜を製作する方法のなかで、エキシマレーザによる焼鈍プロセスが注目されている。
【０００４】
エキシマレーザによる焼鈍プロセスでは、アモルファスシリコン薄膜がエキシマレーザビームから放射されたエネルギーを吸収して溶融し結晶化する。短いパルスのレーザによる速い吸収により、ガラス基板の表面温度は低く保たれ、多結晶シリコンの表面だけがレーザビームの影響を受ける。一般に、エキシマレーザはXeClレーザ、ArFレーザ、KrFレーザ、XeFレーザなどからなっており、異なった分子のエキシマ層が異なった波長を発生する。例えば、エキシマレーザの出力エネルギーは、５００オングストロームのアモルファスシリコン薄膜に対して、約２００ｍＪ/ｃｍ２から４００ｍＪ/ｃｍ２である。
【０００５】
図１にエキシマレーザによる焼鈍プロセスの概略を示す。図１に示すように、約５００オングストロームのアモルファスシリコン薄膜１２がガラス基板１０の上に形成されている。アモルファス層１２は低圧化学気相反応堆積法（ＬＰＣＶＤ）、プラズマ増強化学気相反応堆積法（ＰＥＣＶＤ）、スパッタリングプロセスなどの様々な方法で作ることができる。
【０００６】
次に、そのガラス基板１０はエキシマレーザ焼鈍プロセスを行うために、密閉された容器の中に置かれる。その容器には透明な窓がある。エキシマレーザはその透明な窓を通してガラス基板１０の上にあるアモルファスシリコン膜１２を照射する。予め定められたプロセスの境界にしたがって、エキシマレーザはプロセス境界の内部の領域を順次走査する。プロセス境界内のアモルファスシリコン膜１２は急速に加熱され、完全に熔けた部分と部分的に熔けた部分ができる。これら２つの部分により生じる温度勾配によって、これら２つの部分の境界にある固体部分を核として結晶質が完全に熔けたほうに向かって縦方向に形成される。そのようにして多結晶シリコン膜が形成される。その後、ＬＣＤパネル製作プロセスを実施して、多結晶シリコン膜にＬＣＤ素子の駆動回路を構成するソースやドレインを作る。
【０００７】
しかし、アモルファスシリコン膜１２が形成されるとき、各部分での堆積は均一ではない。図２に、図１で示したガラス基板１０のエッジに近い部分の概略を示す。図２に示すように、アモルファスシリコン膜１２は第１の部分１４と第２の部分１６とからなる。中心に近い第１の部分１４のアモルファスシリコン膜１２は、予め決められた厚み、たとえば５％から１０％位の公差で５００オングストロームの厚さになっている。製造工程によるが、エッジに近い第２の部分１６のアモルファスシリコン膜１２は、中心からエッジに向かって厚みが減少するような傾斜した側面を持っている。
【０００８】
エキシマレーザプロセスのプロセス境界が設定されるとき、プロセス境界内部のアモルファスシリコン膜１２が十分な厚みを持っていることが重要である。もしアモルファスシリコン膜１２の厚みが十分でなければ、エキシマレーザ焼鈍プロセスで昇華の問題が発生する。昇華したシリコン膜がレーザー照射のための窓など機械装置に、あたかも蒸着したように付着する。それは装置全体を汚染してその影響は深刻なものになる。
【０００９】
通常のエキシマレーザ焼鈍プロセスでは、昇華によって発生する汚染を避けるために、焼鈍する部分はアモルファスシリコン膜１２全体を含まない。図３に示すように、プロセス境界１８は、昇華の問題を解決するために、代表的な値として３ｃｍから５ｃｍの安全間隔Ｌ１を、アモルファスシリコン膜１２のエッジから中央方向に移動させている。しかし、このプロセス境界の設定は操作者の経験に基づいて決めている。その結果、いくつかの問題が発生する。例えば、表示パネルのサイズを大きくしようと安全間隔Ｌ１を減らすと、機械装置の汚染が頻繁に発生する。安全間隔Ｌ１を増やすと、表示パネルのサイズが小さくなる。
【００１０】
【発明が解決しようとする課題】
昇華の問題を回避して多結晶シリコンの領域を拡大する方法を提供することが本発明の課題である。
【００１１】
【課題を解決するための手段】
この発明の主たる目的は、上記の問題を解決するために、エキシマレーザ焼鈍プロセスによる多結晶シリコン膜の製造におけるプロセス境界の設定方法を提供することである。
【００１２】
【発明の実施の形態】
この発明によるエキシマレーザ焼鈍プロセスによる多結晶シリコン膜の製造におけるプロセス境界の設定方法の好ましい具体例を示す。はじめにガラス基板の上にアモルファスシリコン膜を堆積させる。アモルファスシリコン膜は、第１の厚みをもった中央付近の第１の部分と傾斜した側面を持つ周辺の第２の部分からなっている。第２の部分の側面の形状を得るために、アモルファスシリコンの厚みを測定する。側面の厚みの形状にしたがって処理する先端の部分を決めてエキシマレーザ焼鈍処理を行う。処理する先端の部分での第２の厚みは、第１の厚みより小さいがエキシマレーザ焼鈍処理を行う限界の厚みより大きい。このような先端部分を決めることにより昇華の問題を回避して多結晶シリコンの領域を拡大することができる。
【００１３】
この発明の効果は、アモルファスシリコン膜の側面の形状によりプロセス境界を定めて処理することにより昇華の問題を回避して効果的に多結晶シリコンの領域を拡大することができることである。
以下、この発明についてさらに具体的に説明する。
【００１４】
【実施例】
図４にこの発明にしたがったエキシマレーザ焼鈍プロセスによる多結晶シリコン薄膜製造方法の概略図を示す。図４に示すように、ガラス基板１１０の上にアモルファスシリコン膜１１２が形成される。アモルファスシリコン膜１１２は低圧化学気相反応堆積法（ＬＰＣＶＤ）、プラズマ増強化学気相反応堆積法（ＰＥＣＶＤ）、スパッタリングプロセスなどの様々な方法で作ることができる。この発明の好ましい具体例では、アモルファスシリコン膜は、長さ７５０ｍｍ、幅６２０ｍｍ、厚み５００オングストロームである。
【００１５】
アモルファスシリコン膜１１２は第１の部分１１４と第２の部分１１６とからなる。第１の部分１１４は中心の部分にあり、第２の部分１１６は周辺で第１の部分を取り巻くように存在する。第１の部分１１４では、アモルファスシリコン膜１１１１２の厚みは予め決められた標準的な厚さである３００オングストロームから８００オングストロームに保たれる。この発明の好ましい具体例では、標準的な厚みは、先に述べたように、５００オングストロームで、公差は５％から１０％より小さい。第２の部分１１６では、堆積プロセスによって傾斜した側面が形成され、アモルファスシリコン膜１１２は、エッジに近いの中心からエッジに向かって厚みが減少する。
【００１６】
次に、アモルファスシリコン膜１１２の形状、特にエッジの部分の形状を得るためにアモルファスシリコン膜１１２の厚みを測定する。図５にアモルファスシリコン膜１１２の厚み形状の概略を示す。図５において、Ｘ軸はガラス基板１１０の端からの距離で、Ｙ軸は厚みである。カーブＡはアモルファスシリコン膜１１２のエッジ付近の厚み形状を示す。ラインＢは昇華の臨界厚みで実験的に求めることが出来る。さらに、製造プロセスが安定しておれば、厚みの形状と臨界厚みは一定である。それ故に、厚みの測定と臨界厚みの実験はバッチ全体で行う必要はなくて１つのサンプルのみでよい。
【００１７】
図５に示すように、昇華しないで最大の動作領域がとれるプロセス境界はカーブＡとラインＢとの交点にあることが分かる。もしプロセス境界がガラス基板１１０の方向に移動すると、昇華を避けることができなくなり装置を汚染する。結論としては、汚染の可能性を低減するために、プロセス境界は、実用上カーブＡとラインＢの交点の右側、すなわちアモルファスシリコン膜１１２の傾斜した側面にあるが、図５における点線Ｃにセットされる。例えば、点線Ｃがプロセス境界として使われると、点線Ｃでのアモルファスシリコン膜１１２の厚みは約４５０オングストロームであり、第1の部分１１４の厚みの９０％である。従来技術に対して、この発明における両側のプロセス境界は基板１１０の端に約５ｍｍから２０ｍｍ移動するので、動作領域が約５％から１０％増大する。
【００１８】
その後、予め定められたプロセス境界で囲まれた領域にエキシマレーザ焼鈍プロセスを実施してアモルファスシリコン膜１１２を融かして結晶化させ多結晶シリコン膜とする。エキシマレーザ焼鈍プロセスの理論と方法は、先に述べた従来技術と同じであり、ここでは繰り返さない。多結晶シリコン膜を形成した後、続く製造工程でＬＣＤパネルの駆動回路を形成するために、多結晶シリコン膜は低温多結晶シリコン薄膜トランジスタのドレインとソースとして使われる。
【００１９】
以上はこの発明の好ましい一実施例であって、この発明の実施の範囲を限定するものではない。この発明の精神のもとに、当業者のなし得る変形案や代替案が、この発明と同等の効果を有するものは、この発明の特許請求範囲に属するものと解釈されるべきである。
【００２０】
【発明の効果】
この発明による方法では、アモルファスシリコン膜の厚みが測定され、エッジ近辺のアモルファスシリコン膜の厚み形状が得られる。次に、エキシマレーザ焼鈍プロセスでの臨界厚みを求めるための実験を行う。その後、上記のデータにしたがってエキシマレーザ焼鈍プロセスのプロセス境界が決められる。その結果、この発明は、装置の汚染を防止するだけでなく多結晶シリコン膜の有効な領域を増大させスループットを改善する。
【００２１】
個人的経験によりプロセス境界を決める従来の方法に対して、この発明はプロセス境界を適切に決めることができ、プロセスの安定性とスループットを同時に改善できる。言い換えれば、エキシマレーザ焼鈍プロセスで生じる汚染を回避できる。さらに、最大の動作領域を確保でき、形成されたアモルファスシリコン膜も有効に利用できて経済的利益も改善される。
【図面の簡単な説明】
【図１】従来技術にしたがったエキシマレーザ焼鈍プロセスによる多結晶シリコン薄膜の概略斜視図である。
【図２】図１に示すアモルファスシリコン薄膜の断面図である。
【図３】従来技術によるプロセス境界を設定する概略図である。
【図４】この発明によるエキシマレーザ焼鈍プロセスによる多結晶シリコン薄膜の概略斜視図である。
【図５】この発明によるエキシマレーザ焼鈍プロセスによる多結晶シリコン薄膜の厚み形状を説明するグラフである。
【符号の説明】
１０ ガラス基板
１２ アモルファスシリコン膜
１４ 第１の部分
１６ 第２の部分
１８ プロセス境界
１１０ ガラス基板
１１２ アモルファスシリコン膜
１１４ 第１の部分
１１６ 第２の部分
【発明の属する技術分野】
この発明は、多結晶シリコンの製造方法に関する。特に、エキシマレーザ焼鈍プロセスによる多結晶シリコンの製造方法に関するものである。
【０００２】
【従来の技術】
科学技術の進歩により、小型で効率がよく携帯用高機能情報機器が我々の生活の一部になりつつある。携帯電話、携帯情報端末（ＰＤＡ）、ノートパソコンなどの高機能情報機器は人との対話のインタフェースとして表示装置を必要としており、表示装置が重要な役割を担っている。全体にアモルファスシリコン薄膜トランジスタを使った液晶表示（ａ−Ｓｉ ＴＦＴ ＬＣＤ）装置は、キャリヤの移動速度が制限されるので、薄さ、低消費電力、高解像度などの要求に応えるのは難しい。それ故、ａ−Ｓｉ ＴＦＴ ＬＣＤ装置は低温多結晶シリコン（ＬＴＰＳ）薄膜トランジスタ液晶表示（ＴＦＴ ＬＣＤ）装置に置き換わっている。
【０００３】
液晶表示装置において、通常のガラス基板は６００℃という低い温度で加工することができるので、高温で直接多結晶シリコンを作ると、ガラス基板がねじれてしまう。このように、一般的な方法で多結晶シリコン薄膜を作るには、高価な石英基板が必要であり、小さなサイズの液晶表示パネルしかできない。最近、アモルファスシリコンを結晶化することで低温多結晶シリコン薄膜を製作する方法が開発されてきている。多結晶シリコン薄膜を製作する方法のなかで、エキシマレーザによる焼鈍プロセスが注目されている。
【０００４】
エキシマレーザによる焼鈍プロセスでは、アモルファスシリコン薄膜がエキシマレーザビームから放射されたエネルギーを吸収して溶融し結晶化する。短いパルスのレーザによる速い吸収により、ガラス基板の表面温度は低く保たれ、多結晶シリコンの表面だけがレーザビームの影響を受ける。一般に、エキシマレーザはXeClレーザ、ArFレーザ、KrFレーザ、XeFレーザなどからなっており、異なった分子のエキシマ層が異なった波長を発生する。例えば、エキシマレーザの出力エネルギーは、５００オングストロームのアモルファスシリコン薄膜に対して、約２００ｍＪ/ｃｍ２から４００ｍＪ/ｃｍ２である。
【０００５】
図１にエキシマレーザによる焼鈍プロセスの概略を示す。図１に示すように、約５００オングストロームのアモルファスシリコン薄膜１２がガラス基板１０の上に形成されている。アモルファス層１２は低圧化学気相反応堆積法（ＬＰＣＶＤ）、プラズマ増強化学気相反応堆積法（ＰＥＣＶＤ）、スパッタリングプロセスなどの様々な方法で作ることができる。
【０００６】
次に、そのガラス基板１０はエキシマレーザ焼鈍プロセスを行うために、密閉された容器の中に置かれる。その容器には透明な窓がある。エキシマレーザはその透明な窓を通してガラス基板１０の上にあるアモルファスシリコン膜１２を照射する。予め定められたプロセスの境界にしたがって、エキシマレーザはプロセス境界の内部の領域を順次走査する。プロセス境界内のアモルファスシリコン膜１２は急速に加熱され、完全に熔けた部分と部分的に熔けた部分ができる。これら２つの部分により生じる温度勾配によって、これら２つの部分の境界にある固体部分を核として結晶質が完全に熔けたほうに向かって縦方向に形成される。そのようにして多結晶シリコン膜が形成される。その後、ＬＣＤパネル製作プロセスを実施して、多結晶シリコン膜にＬＣＤ素子の駆動回路を構成するソースやドレインを作る。
【０００７】
しかし、アモルファスシリコン膜１２が形成されるとき、各部分での堆積は均一ではない。図２に、図１で示したガラス基板１０のエッジに近い部分の概略を示す。図２に示すように、アモルファスシリコン膜１２は第１の部分１４と第２の部分１６とからなる。中心に近い第１の部分１４のアモルファスシリコン膜１２は、予め決められた厚み、たとえば５％から１０％位の公差で５００オングストロームの厚さになっている。製造工程によるが、エッジに近い第２の部分１６のアモルファスシリコン膜１２は、中心からエッジに向かって厚みが減少するような傾斜した側面を持っている。
【０００８】
エキシマレーザプロセスのプロセス境界が設定されるとき、プロセス境界内部のアモルファスシリコン膜１２が十分な厚みを持っていることが重要である。もしアモルファスシリコン膜１２の厚みが十分でなければ、エキシマレーザ焼鈍プロセスで昇華の問題が発生する。昇華したシリコン膜がレーザー照射のための窓など機械装置に、あたかも蒸着したように付着する。それは装置全体を汚染してその影響は深刻なものになる。
【０００９】
通常のエキシマレーザ焼鈍プロセスでは、昇華によって発生する汚染を避けるために、焼鈍する部分はアモルファスシリコン膜１２全体を含まない。図３に示すように、プロセス境界１８は、昇華の問題を解決するために、代表的な値として３ｃｍから５ｃｍの安全間隔Ｌ１を、アモルファスシリコン膜１２のエッジから中央方向に移動させている。しかし、このプロセス境界の設定は操作者の経験に基づいて決めている。その結果、いくつかの問題が発生する。例えば、表示パネルのサイズを大きくしようと安全間隔Ｌ１を減らすと、機械装置の汚染が頻繁に発生する。安全間隔Ｌ１を増やすと、表示パネルのサイズが小さくなる。
【００１０】
【発明が解決しようとする課題】
昇華の問題を回避して多結晶シリコンの領域を拡大する方法を提供することが本発明の課題である。
【００１１】
【課題を解決するための手段】
この発明の主たる目的は、上記の問題を解決するために、エキシマレーザ焼鈍プロセスによる多結晶シリコン膜の製造におけるプロセス境界の設定方法を提供することである。
【００１２】
【発明の実施の形態】
この発明によるエキシマレーザ焼鈍プロセスによる多結晶シリコン膜の製造におけるプロセス境界の設定方法の好ましい具体例を示す。はじめにガラス基板の上にアモルファスシリコン膜を堆積させる。アモルファスシリコン膜は、第１の厚みをもった中央付近の第１の部分と傾斜した側面を持つ周辺の第２の部分からなっている。第２の部分の側面の形状を得るために、アモルファスシリコンの厚みを測定する。側面の厚みの形状にしたがって処理する先端の部分を決めてエキシマレーザ焼鈍処理を行う。処理する先端の部分での第２の厚みは、第１の厚みより小さいがエキシマレーザ焼鈍処理を行う限界の厚みより大きい。このような先端部分を決めることにより昇華の問題を回避して多結晶シリコンの領域を拡大することができる。
【００１３】
この発明の効果は、アモルファスシリコン膜の側面の形状によりプロセス境界を定めて処理することにより昇華の問題を回避して効果的に多結晶シリコンの領域を拡大することができることである。
以下、この発明についてさらに具体的に説明する。
【００１４】
【実施例】
図４にこの発明にしたがったエキシマレーザ焼鈍プロセスによる多結晶シリコン薄膜製造方法の概略図を示す。図４に示すように、ガラス基板１１０の上にアモルファスシリコン膜１１２が形成される。アモルファスシリコン膜１１２は低圧化学気相反応堆積法（ＬＰＣＶＤ）、プラズマ増強化学気相反応堆積法（ＰＥＣＶＤ）、スパッタリングプロセスなどの様々な方法で作ることができる。この発明の好ましい具体例では、アモルファスシリコン膜は、長さ７５０ｍｍ、幅６２０ｍｍ、厚み５００オングストロームである。
【００１５】
アモルファスシリコン膜１１２は第１の部分１１４と第２の部分１１６とからなる。第１の部分１１４は中心の部分にあり、第２の部分１１６は周辺で第１の部分を取り巻くように存在する。第１の部分１１４では、アモルファスシリコン膜１１１１２の厚みは予め決められた標準的な厚さである３００オングストロームから８００オングストロームに保たれる。この発明の好ましい具体例では、標準的な厚みは、先に述べたように、５００オングストロームで、公差は５％から１０％より小さい。第２の部分１１６では、堆積プロセスによって傾斜した側面が形成され、アモルファスシリコン膜１１２は、エッジに近いの中心からエッジに向かって厚みが減少する。
【００１６】
次に、アモルファスシリコン膜１１２の形状、特にエッジの部分の形状を得るためにアモルファスシリコン膜１１２の厚みを測定する。図５にアモルファスシリコン膜１１２の厚み形状の概略を示す。図５において、Ｘ軸はガラス基板１１０の端からの距離で、Ｙ軸は厚みである。カーブＡはアモルファスシリコン膜１１２のエッジ付近の厚み形状を示す。ラインＢは昇華の臨界厚みで実験的に求めることが出来る。さらに、製造プロセスが安定しておれば、厚みの形状と臨界厚みは一定である。それ故に、厚みの測定と臨界厚みの実験はバッチ全体で行う必要はなくて１つのサンプルのみでよい。
【００１７】
図５に示すように、昇華しないで最大の動作領域がとれるプロセス境界はカーブＡとラインＢとの交点にあることが分かる。もしプロセス境界がガラス基板１１０の方向に移動すると、昇華を避けることができなくなり装置を汚染する。結論としては、汚染の可能性を低減するために、プロセス境界は、実用上カーブＡとラインＢの交点の右側、すなわちアモルファスシリコン膜１１２の傾斜した側面にあるが、図５における点線Ｃにセットされる。例えば、点線Ｃがプロセス境界として使われると、点線Ｃでのアモルファスシリコン膜１１２の厚みは約４５０オングストロームであり、第1の部分１１４の厚みの９０％である。従来技術に対して、この発明における両側のプロセス境界は基板１１０の端に約５ｍｍから２０ｍｍ移動するので、動作領域が約５％から１０％増大する。
【００１８】
その後、予め定められたプロセス境界で囲まれた領域にエキシマレーザ焼鈍プロセスを実施してアモルファスシリコン膜１１２を融かして結晶化させ多結晶シリコン膜とする。エキシマレーザ焼鈍プロセスの理論と方法は、先に述べた従来技術と同じであり、ここでは繰り返さない。多結晶シリコン膜を形成した後、続く製造工程でＬＣＤパネルの駆動回路を形成するために、多結晶シリコン膜は低温多結晶シリコン薄膜トランジスタのドレインとソースとして使われる。
【００１９】
以上はこの発明の好ましい一実施例であって、この発明の実施の範囲を限定するものではない。この発明の精神のもとに、当業者のなし得る変形案や代替案が、この発明と同等の効果を有するものは、この発明の特許請求範囲に属するものと解釈されるべきである。
【００２０】
【発明の効果】
この発明による方法では、アモルファスシリコン膜の厚みが測定され、エッジ近辺のアモルファスシリコン膜の厚み形状が得られる。次に、エキシマレーザ焼鈍プロセスでの臨界厚みを求めるための実験を行う。その後、上記のデータにしたがってエキシマレーザ焼鈍プロセスのプロセス境界が決められる。その結果、この発明は、装置の汚染を防止するだけでなく多結晶シリコン膜の有効な領域を増大させスループットを改善する。
【００２１】
個人的経験によりプロセス境界を決める従来の方法に対して、この発明はプロセス境界を適切に決めることができ、プロセスの安定性とスループットを同時に改善できる。言い換えれば、エキシマレーザ焼鈍プロセスで生じる汚染を回避できる。さらに、最大の動作領域を確保でき、形成されたアモルファスシリコン膜も有効に利用できて経済的利益も改善される。
【図面の簡単な説明】
【図１】従来技術にしたがったエキシマレーザ焼鈍プロセスによる多結晶シリコン薄膜の概略斜視図である。
【図２】図１に示すアモルファスシリコン薄膜の断面図である。
【図３】従来技術によるプロセス境界を設定する概略図である。
【図４】この発明によるエキシマレーザ焼鈍プロセスによる多結晶シリコン薄膜の概略斜視図である。
【図５】この発明によるエキシマレーザ焼鈍プロセスによる多結晶シリコン薄膜の厚み形状を説明するグラフである。
【符号の説明】
１０ ガラス基板
１２ アモルファスシリコン膜
１４ 第１の部分
１６ 第２の部分
１８ プロセス境界
１１０ ガラス基板
１１２ アモルファスシリコン膜
１１４ 第１の部分
１１６ 第２の部分
Claims (9)
- 下記のステップを含むエキシマレーザ焼鈍（ＥＬＡ）プロセスによる多結晶シリコン膜の製造方法であって、
基板の上にアモルファスシリコン膜を形成し、
アモルファスシリコン膜の厚み形状を得るためにアモルファスシリコン膜の厚みを測定し、中央部分の第１の部分と周辺部分の第２の部分を定義し
第１の部分は第１の厚みを持ち、第２の部分は傾斜した側面をもつアモルファスシリコン膜であり、
傾斜した側面の厚み形状にしたがってエキシマレーザ焼鈍プロセスのプロセス境界を決め、
プロセス境界は第１の厚みより小さい第２の厚みを持ち、この第２の厚みはエキシマレーザ焼鈍プロセスにより昇華して装置を汚染することを回避するための臨界厚みより大きく、
プロセス境界内部のアモルファスシリコン膜にエキシマレーザ焼鈍プロセスを施して多結晶シリコン膜にすることを特徴とする多結晶シリコン製造方法。 - 第２の厚みが第１の厚みの９０％であることを特徴とする請求項１のエキシマレーザ焼鈍プロセスによる多結晶シリコン製造方法。
- 基板がガラス基板であることを特徴とする請求項１のエキシマレーザ焼鈍プロセスによる多結晶シリコン製造方法。
- プロセス境界が傾斜した側面にあることを特徴とする請求項１のエキシマレーザ焼鈍プロセスによる多結晶シリコン製造方法。
- 第１の厚みが３００オングストロームから８００オングストロームであることを特徴とする請求項１のエキシマレーザ焼鈍プロセスによる多結晶シリコン製造方法。
- エキシマレーザ焼鈍プロセスがＸｅＣｌ，ＡｒＦ，ＫｒＦ，ＸｅＦのいずれかの分子を使って行われることを特徴とする請求項１の多結晶シリコン製造方法。
- 多結晶シリコン膜が液晶表示のドレインまたはソースとして使用されることを特徴とする請求項１のエキシマレーザ焼鈍プロセスによる多結晶シリコン製造方法。
- エキシマレーザ焼鈍プロセスが反応容器の中で実施されることを特徴とする請求項１のエキシマレーザ焼鈍プロセスによる多結晶シリコン製造方法。
- 反応容器は透明な窓と透明な窓を通してエキシマレーザが容器の中でアモルファスシリコンを照射するようにしてなることを特徴とする請求項８のエキシマレーザ焼鈍プロセスによる多結晶シリコン製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW091116644A TW540172B (en) | 2002-07-25 | 2002-07-25 | Method of fabricating polysilicon film by excimer laser annealing process |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004064049A JP2004064049A (ja) | 2004-02-26 |
| JP3973216B2 true JP3973216B2 (ja) | 2007-09-12 |
Family
ID=29580749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003100181A Expired - Fee Related JP3973216B2 (ja) | 2002-07-25 | 2003-04-03 | エキシマレーザ焼鈍プロセスによる多結晶シリコンの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6740569B2 (ja) |
| JP (1) | JP3973216B2 (ja) |
| TW (1) | TW540172B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI487587B (zh) * | 2009-01-29 | 2015-06-11 | Ultratech Inc | 使用直接及再利用輻射處理基體之技術 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI337733B (en) * | 2004-04-16 | 2011-02-21 | Chimei Innolux Corp | Structure of low temperature poly-silicon and method of fabricating the same |
| US7135346B2 (en) * | 2004-07-29 | 2006-11-14 | International Business Machines Corporation | Structure for monitoring semiconductor polysilicon gate profile |
| US7670886B2 (en) * | 2006-06-22 | 2010-03-02 | Tpo Displays Corp. | Method for fabricating polysilicon film |
| US20080000880A1 (en) * | 2006-06-30 | 2008-01-03 | Bao Feng | System and method for treating a coating on a substrate |
| US20080026015A1 (en) * | 2006-07-27 | 2008-01-31 | Macdonald John Gavin | Thermochromic compositions for skin applicaion |
| TW200842970A (en) * | 2007-04-26 | 2008-11-01 | Mallinckrodt Baker Inc | Polysilicon planarization solution for planarizing low temperature poly-silicon thin filim panels |
| US20110014726A1 (en) * | 2009-07-20 | 2011-01-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming shallow trench isolation structure |
| KR102245780B1 (ko) | 2014-11-03 | 2021-04-29 | 삼성디스플레이 주식회사 | 레이저 결정화 시스템, 레이저 결정화방법 및 표시장치의 제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100303111B1 (ko) * | 1995-07-19 | 2001-12-17 | 순페이 야마자끼 | 반도체 장치 제조 방법 및 제조 장치 |
| JP3156776B2 (ja) * | 1998-08-03 | 2001-04-16 | 日本電気株式会社 | レーザ照射方法 |
-
2002
- 2002-07-25 TW TW091116644A patent/TW540172B/zh not_active IP Right Cessation
-
2003
- 2003-01-14 US US10/248,361 patent/US6740569B2/en not_active Expired - Fee Related
- 2003-04-03 JP JP2003100181A patent/JP3973216B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI487587B (zh) * | 2009-01-29 | 2015-06-11 | Ultratech Inc | 使用直接及再利用輻射處理基體之技術 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004064049A (ja) | 2004-02-26 |
| US20040018649A1 (en) | 2004-01-29 |
| US6740569B2 (en) | 2004-05-25 |
| TW540172B (en) | 2003-07-01 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
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|
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110622 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R250 | Receipt of annual fees |
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|
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