JP3957856B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体体製造方法に関し、更に具体的には、メモリ・デバイス、ロジック・デバイスを問わず半導体装置の配線膜形成に関する。
【０００２】
【従来の技術】
半導体装置に於いて、ＩＣ（集積回路），ＬＳＩ（大規模集積回路）等における配線を多層化し、基板内に配置された各素子間の結合に自由度を与え、高密度のデバイスを形成させるため、多層配線技術が重要となっている。デバイスの集積度を高めるために、各素子のディメンジョンを縮小してゆくと、チップ上ではそれらを結線する配線パターンが引き回され、配線領域で全エリアのほとんど数十％が占められることになってしまう。配線パターン幅を縮小することには電流容量や配線抵抗の上で限界があり、多層化技術が非常に有効な方法となる。
【０００３】
多層化技術の利点は、言うまでもなく、チップ上に配線を通すスペースを考慮することなく各素子がレイアウトできるため、集積度、密度が向上し、チップサイズが縮小されることにある。更に、配線の自由度が増し、パターン設計が容易になると共に配線抵抗や電流容量等の設定が余裕をもって行えるようになることである。
【０００４】
図７は最も基本的な二層配線の多層配線工程フローを示す図である。
ステップＳ０１で、半導体素子が形成された基板が用意され、素子に対し、配線を接続するためのコンタクトホールが形成される。
ステップＳ０２で、第１の配線層となるべき第一金属膜が被着される。金属膜として最も多用されるのは、Ａｌ（或いはＡｌ合金）であり、更に、必要に応じてＣｕ，Ｍｏ，Ｗ，シリサイド，Ｔｉ，Ｐｄ，Ｐｔ，Ａｕ、等が使用されることがある。
【０００５】
ステップＳ０３で、通常のリゾグラフィ法により第一金属膜に第１の配線パターン（第１の配線層）が形成される。或いは、第１の配線層を金属膜の被着及びエッチングによらず、適当な金属製のワイヤで形成してもよい。
ステップＳ０４で、第１の配線層の上に第１の絶縁層が形成される。絶縁層は、配線層としてＡｌを使用した場合は、Ａｌとの整合性からＳｉＯ2 が最適であり、当初はスパッタ法による膜が利用されたが、ＬＳＩの発展とともに、ＳｉＨ4を用いた低温ＣＶＤ酸化膜が主流になっている。また、ＰＳＧ（リンガラス），プラズマＳｉ3 Ｎ4 等も使用されている。
【０００６】
ステップＳ０５で、第１の絶縁層に対しビア・ホールが形成される。
ステップＳ０６で、第２の配線層となるべき第二金属膜が被着される。第２の金属膜は、第一金属膜と同様な材料で形成される。
ステップＳ０７で、通常のリゾグラフィ法により第二金属膜に第２の配線パターン（第２の配線層）が形成される。
【０００７】
ステップＳ０８で、第２の配線層の上に、パッシベーションとして機能する第２の絶縁層が形成される。第２の絶縁層は、第１の絶縁層と同じ材料で形成される。
ステップＳ０９で、採用する配線技術に応じて、ボンディングパッドが形成される。
【０００８】
図７は、二層配線の多層配線工程フローであり、三層配線の場合にはステップＳ０５のビアホール形成からステップＳ０８の絶縁膜被着工程迄が更に付加される。
このような配線層に使用される配線材料に関し、金属膜に対しては、一般に、充分なステップ・カバレージ、低抵抗値、Ｓｉ，Ａｌへのオーミック性、絶縁下地（ＳｉＯ2 ）への堅固な密着性、良好なパターン加工性、均一且つ均質な膜形成性、マイグレーションを起こしにくい化学的及び熱的安定性が要求される。
【０００９】
また、絶縁膜に対しては、充分なステップ・カバレージ、高絶縁性、金属への堅固な密着性、金属との低い反応性、良好なパターン加工性、均一且つ均質な膜形成性、ピンホール，クラック等の欠陥が少ないこと、化学的及び熱的安定性、低温形成が可能なこと、汚染に対する良好なパッシベーション効果等が要求される。
【００１０】
【発明が解決しようとする課題】
このような配線工程のステップＳ０３及びＳ０７において、Ａｌ又はＡｌ合金からなる第１及び第２の金属膜に対して通常のリゾグラフィ法を施して第１及び第２の配線層を夫々形成する場合、フォト工程における高密度配線の形成のため、露光段階で照射されレジスト膜を硬化又は分解した光が、その下方に位置する金属膜で反射して更にレジスト膜を硬化又は分解することがある。このような場合、配線層の精細なパターン形成が困難になる。
【００１１】
従って、精細なパターニング性の要求から、フォト工程における露光段階の露光の反射を防止するため、金属膜に反射防止膜が必要となる。この反射防止膜としては、一般にＴｉＮが採用されている。以下、反射防止用ＴｉＮ膜を「ＡＲＣ−ＴｉＮ」（Antirefrective-TiN）と表記する。そして、図に示したステップＳ０２及びＳ０７の金属膜形成工程と、これに続く反射防止膜ＴｉＮの形成は、真空中で連続処理されている。
【００１２】
近年の半導体装置の高集積化、微細化の要求に伴い、多層配線技術に対する要求事項は大変厳しいものとなっている。これら要求事項の中でも、金属膜に関して、高アスペクト・レシオ（高い縦横比）のビアホール（コンタクト・ホール）に対する充分なカバレージが要求される。従って、Ａｌ膜又はＡｌ合金膜を被着する工程では、Ａｌ又はＡｌ合金の高い流動性を維持することにより充分なカバレージを満足するため、金属膜の成長を約４００℃以上の比較的高温で行うことが必要となる。
【００１３】
ここで、金属膜の成長後、約４００℃以上の金属膜成長温度をそのまま維持しながら、反射防止膜であるＴｉＮを被着すると、リング状のエッチング残が発生するという問題が発生する。金属膜Ａｌと反射防止膜ＴｉＮは、熱膨張係数が相違している。具体的にはＡｌでは２．３×１０-5／deg （２９３°Ｋ）であり、ＴｉＮでは０．７×１０-5／deg であり、温度変化に対して、ＡｌはＴｉＮに比較してその伸縮が相対的に大きく、その差が実質的に大きい。従って、両膜を４００℃以上で成膜した後に、共に常温まで冷却したとき、両膜の熱膨張率の差に起因してＴｉＮ膜にクラックが発生し、パターン形成後にリング欠陥が発生する問題が発生する。。
【００１４】
このリング欠陥に関しては、ＩＢＭのE.G.Colgan等による論文Proc.11th VMCC Conf. Pp.284-286, June 1994に詳しい。これを引用して簡単に説明する。
図８（Ａ）に示すように、Ｔｉ／ＡｌＣｕ（Ａｌ合金）／Ｔｉ（「ＴＡＣ構造」と称している。）の堆積において、下地層ＳｉＯ2膜の上に、Ｔｉ膜、Ａｌ合金膜、Ｔｉ膜が順に高温堆積される。高温堆積のため、Ａｌのグレインが比較的大きい。
【００１５】
次ぎに図８（Ｂ）に示すように、Ａｌ合金膜堆積後、連続して反射防止膜ＴｉＮを堆積する。その後、室温まで冷却する。この場合、Ａｌ合金膜には引張応力がかかっており、Grain Collapse（結晶粒の破壊）によって、ＡＲＣ−ＴｉＮにクラックが発生しホール（細孔）が形成される。
次に図８（Ｃ）に示すように、レジスト塗布、露光、現像、リンス（水洗）工程において、現像液であるＴＭＡＨ（テトラ・メチル・アンモニウム・ハライドライト）が、ＡＲＣ−ＴｉＮのホールから侵入してＡｌ合金をエッチングし、その後のリンス工程でＡｌ2Ｏ3（アルミナ）が形成される。
【００１６】
次ぎに図８（Ｄ）に示すように、エッチング工程において、このＡｌ2Ｏ3がエッチングマスクとなって、Ａｌ合金膜のリング状のエッチング残が発生する。このリング状エッチング残は、現像時間とＡＲＣ−ＴｉＮのホールザイズに依存して大きくなる。このような過程を経て、リング欠陥は発生する。
従って、Ａｌ合金膜とＡＲＣ−ＴｉＮ膜の熱膨張率の差に起因したクラックの発生及びこのクラックに起因したリング欠陥の発生を回避するため、Ａｌ合金膜を約４００℃以上で形成した後、反射防止膜であるＴｉＮは１５０℃以下の低温で形成する必要がある。
【００１７】
しかし、真空中の連続処理工程で、先ず、配線層であるＡｌ合金膜を４００℃以上で被着し、次ぎに、１５０℃以下で反射防止膜であるＴｉＮを被着すると、このＴｉＮ膜の成膜直後に下地層であるＡｌ合金膜が急激に冷やされて熱収縮を起こす。その結果、Ａｌ合金膜の内部にグレイン・バウンダリ（grain boundaries結晶粒界）が急速に形成される。
【００１８】
ここで、グレイン・バウンダリとは、一般に、結晶性個体内で、個々の結晶（結晶粒）を隔てている境界面をいい、特にＡｌのような金属では周期的な内部構造を持っている。その構造は正確な三次元格子状の原子（又はイオン）の配列で定義され、結晶を形成している。これら結晶は同一の結晶構造を持っているが、隣接する結晶同士は、相互に結晶軸の方向がずれている。これら個々の結晶間の境界が結晶粒界と呼ばれ、結晶粒界は隣接する結晶粒の構造に関する二次元構造で特徴づけられる。従って、結晶粒界は、結晶内に存在する面欠陥にほかならない。
【００１９】
Ａｌ合金膜の熱収縮時に急速にグレイン・バウンダリが形成される結果、Ａｌ合金膜の表面にはその境界面に沿って深いグルーブ（groove溝）が形成される。反射防止膜であるＡＲＣ−ＴｉＮは、深いグルーブが形成されたＡｌ合金表面を覆うように被着される結果、ＴｉＮの表面は平滑性が極端に悪くなる。このような平滑性の悪い金属膜をパターニングすると、特に層間絶縁層の段差部，Ａｌのグレイン・バウンダリ部分等ではエッチング残が発生し、また下地平坦部ではパターン形状不良を発生し、パターン配線間の絶縁不良ともなっている。
【００２０】
このように、Ａｌ又はＡｌ合金のような金属膜に必要な高温成膜と同じ成膜温度で反射防止用ＡＲＣ−ＴｉＮを成膜すると、クラック，ホールに起因してリング欠陥の発生という問題点を有している。この問題点を避けるため、金属膜を高温成膜した後、反射防止膜ＡＲＣ−ＴｉＮを低温成膜すると、Ａｌ又はＡｌ合金のような金属膜は急激に冷やされ表面にグルーブが発生し、表面の平滑性が悪くなり、エッチング残，パターンの形状不良等が発生し、配線間の絶縁不良等の問題点を有している。
【００２１】
【課題を解決するための手段】
本発明は、半導体装置製造方法であって、Ａｌ合金膜成膜後、積極的に冷却を行わない状態で、Ａｌの表面格子状拡散が顕著となりグルーブが形成される前に、反射防止膜を所望厚より薄くつけ、反射防止膜の形成を中断して、積極的にウエハの冷却を行い、Ａｌ合金膜の熱膨張率と反射防止膜の熱膨張率との差に起因する反射防止膜のクラックの発生を防止できる反射防止膜形成温度まで冷却したら、前記反射防止膜の残りの成長を行い、所望厚となるようにする、Ａｌ合金膜上の反射防止膜を成膜する諸工程を含むことを特徴とする。
【００２２】
更に本発明は、多層配線構造を有する半導体装置の製造方法であって、配線層を形成するための金属層を第１の所定の温度で成膜し、該金属膜の上に反射防止膜を成膜する工程を有し、前記反射防止膜を成膜する工程は、
（１）前記第１の所定の温度付近で前記反射防止膜を比較的薄く成膜し、
（２）前記反射防止膜の成膜を中断して、前記金属の熱膨張率と前記反射防止膜の熱膨張率との差に起因する前記反射防止膜のクラックの発生を防止できる第２の所定の温度まで前記金属層を冷却し、
（３）前記第２の所定の温度で前記反射防止膜の残りの膜厚を成膜する諸工程からなる、半導体装置の製造方法である。
【００２３】
更に本発明は、多層配線構造を有する半導体装置の製造方法であって、配線層を形成するための金属層を成膜し、該金属膜の上に反射防止膜を成膜する工程を有し、前記金属膜と前記反射防止膜の境界付近には、実質的な温度勾配の熱履歴は存在しないことを特徴とする。
更に本発明は、多層配線構造を有する半導体装置の製造方法であって、配線層を形成するための金属層を第１の所定の温度で成膜し、該金属膜の上に反射防止膜を成膜する工程を有し、前記反射防止膜を成膜する工程は、
▲１▼前記第１の所定の温度付近で前記反射防止膜を比較的薄く成膜し、
▲２▼前記反射防止膜の成膜を中断して、前記金属層を第２の所定の温度まで冷却し、
▲３▼前記第２の所定の温度で前記反射防止膜の残りの膜厚を成膜する諸工程からなる、半導体装置の製造方法である。
【００２４】
更に具体的には、このような半導体装置の製造方法において、金属膜の成膜温度である前記第１の所定の温度は、４００℃であり、反射防止膜の成膜温度である前記第２の所定の温度は、１５０℃である。
また、このような半導体装置製造方法において、前記金属膜は、一般に、Ａｌ，又はＡｌ合金からなり、前記反射防止膜はＴｉＮからなる。
【００２５】
更に具体的には、このような半導体装置の製造方法において、金属膜の成膜温度である前記第１の所定の温度は、約４００℃であり、反射防止膜の成膜温度である前記第２の所定の温度は、約１５０℃である。
また、このような半導体装置製造方法において、前記金属膜は、一般に、Ａｌ，又はＡｌ合金からなり、前記反射防止膜はＴｉＮからなる。
【００２６】
このように反射防止膜を、金属膜とほぼ同じ成膜温度から一層低温の成膜温度の多段階で成膜することにより、金属膜表面のグルーブを防止し、またリング欠陥等の発生を防止し得る。
【００２７】
【発明の実施の形態】
以下に、本発明に係る半導体装置の製造方法に関し、添付の図面を参照しながら詳細に説明する。なお、図面中、同じ要素に対しては同じ参照符号を付して重複した説明を省略する。
［本発明に係る半導体装置の製造方法］
（製造方法の全般）
図１〜２は、本発明に係る半導体装置の製造方法の工程を順番に示したものである。
【００２８】
図に示してないが、メモリデバイス及びロジック・デバイスを形成するＩＣ，ＬＳＩ等では１つのチップ上に、複数個の半導体素子が形成されている。一般に、これら半導体素子の上面には、各素子間の結合及び外部出力端子への接続のため多層配線層が形成される。多層配線層としては、先ず、これらの半導体素子の上面に、例えばＰＳＧ（リンガラスphospho-silicate-glass）のような下地層が形成される。
【００２９】
次ぎに、図１（Ａ）に示すように、下地層の上に、第１の配線層を形成する第一金属膜１が形成される。この金属膜１は、典型的にはＡｌ又はＡｌ合金からなる。しかしこれらに限定されなく、必要に応じて、従来技術で説明したＣｕ，Ｍｏ，Ｗ，シリサイド，Ｔｉ，Ｐｄ，Ｐｔ，Ａｕ等を使用することもできる。本実施形態では、Ａｌ合金、具体的にはＡｌ―0.5 ％Ｃｕを使用し、成膜温度は約４００℃としている。
【００３０】
第一金属膜１の上には、後述する「マルチ・ステップ・デポジッション法」により反射防止用ＡＲＣ−ＴｉＮ膜２が積層される。このＡＲＣ−ＴｉＮ膜２は、反射防止機能だけでなく、ストレス・マイグレーション防止機能をも有している。なお、マルチ・ステップ・デポジッション法によるＡＲＣ−ＴｉＮ膜２の積層は、後工程で形成される第二金属膜の上にも同様に施されるため、後でまとめて説明する。
【００３１】
第一金属膜１及びＡＲＣ−ＴｉＮ膜２は、通常のリゾグラフィ法によってパターニングされて配線パターンが形成され、第１の配線層となる。或いは、第１の配線層は、成膜及びエッチングの代わりに、例えばＴａの様な適当な金属線を用いて形成してもよい。その後、ＡＲＣ−ＴｉＮ膜２の上に、層間絶縁膜であるＩＬＤ（insulating layer deposition ）３が積層される。ＩＬＤ３は、第一金属膜１であるＡｌ及びＡＲＣ−ＴｉＮ膜２との整合性から、スパッタ法によるＳｉＯ2 膜、ＳｉＨ4 を用いた低温ＣＶＤ酸化膜等が使用される。また、必要に応じて、ＰＳＧ，プラズマＳｉ3 Ｎ4 等を使用しても良い。
【００３２】
ＩＬＤ３の上に、フォトレジスト４が塗布される。このフォトレジスト４を露光、現像処理して、第一金属膜１の上方に、ビア・ホール形成のため概して円形状の窓５を形成する。
次ぎに、図１（Ｂ）に示すように、窓５が形成されたフォトレジスト４をマスクとし、フッ酸系のような適当なエッチャントを用いて、ＩＬＤ膜３の上層部分を等方性のウエット・エッチングして、ＩＬＤ２の上層部に漏斗状の空所６を形成する。或いは、エッチャントとしてＣＦ4 及びＯ2 を使用して、プラズマ・エッチング法によって形成してもよい。この漏斗状の空所６の形成は、後工程に於いて形成されるビア・ホール内への第二金属膜のカバレージを向上させるためである。
【００３３】
次ぎに、図１（Ｃ）に示すように、フォトレジスト４をマスクとして使用し、例えばＣＦ3 及びＣＦ4 のガスをエッチャントとする反応性イオンエッチング法により、ＩＬＤ膜３を異方性ドライ・エッチングして、図で見て下方に向いた円筒状の空所からなるビア・ホール７を形成し、第一金属膜１の一部を露出させる。
【００３４】
次ぎに、図２（Ａ）に示すように、適当な溶剤を用いてフォトレジスト４を溶解除去する。その後、真空中でＲＦエッチング法によるＤＲＹエッチング処理を施し、第一金属膜１の表面の自然酸化膜を除去する。その後、ＩＬＤ膜３の上面，ビア・ホール６，７の内周面及び露出した第一金属膜１の表面に対して、Ｔｉ膜８を約２０ｎｍの膜厚で成膜する。このＴｉ膜８は、第１の配線層１と後の工程で形成される第２の配線層の電気的な接触抵抗を低くするために成膜される。引き続き、このＴｉ膜８の上に、約１００ｎｍの膜厚でＴｉＮ膜９を成膜する。ＴｉＮ膜９は、コンタクト・マイグレーションを抑止するためである。
【００３５】
次ぎに、図２（Ｂ）に示すように、ＴｉＮ膜４の上に、約９００ｎｍの膜厚の第二金属膜１０を成膜する。第二金属膜１０の材料は、第一金属膜１のそれと同じであってよい。本実施形態では、Ａｌ合金、具体的にはＡｌ―0.5 ％Ｃｕを使用している。このとき、第二金属膜１０のビア・ホール７内の良好なカバレッジを確保するため、第二金属膜１０は温度約４００℃の雰囲気中で成膜される。
【００３６】
次ぎに、図２（Ｃ）に示すように、第二金属膜１０の上に、約５０ｎｍの膜厚の反射防止用ＡＲＣ−ＴｉＮ膜１１を成膜する。この反射防止用ＡＲＣ−ＴｉＮ膜１１は一定の温度で連続的に成膜されるのではなく、次ぎに説明するマルチ・ステップ・デポジッション法が採用され成膜される。
［マルチ・ステップ・デポジッション法の内容］
第一又は第二金属膜１，１０に対する反射防止用ＡＲＣ−ＴｉＮ膜２，９の成膜工程に関するマルチ・ステップ・デポジッション法は、例えば、次の３段階から成る。
【００３７】
（１）第１段階として、金属膜の成膜時の温度を実質的に維持しながら、反射防止用ＡＲＣ−ＴｉＮ膜の一部を成膜する段階。
一般にＡＲＣ−ＴｉＮ膜をスパッタリング法で成膜する場合にはヒータ側とプロセス側の両方からＡｒアシストガスを流入させているが、この温度勾配を押さえる段階は、ヒータ側からのＡｒガスを停止することで実行し得る。
【００３８】
（２）第２段階として、ＡＲＣ−ＴｉＮ膜の成膜を中断し、金属膜を所定温度に冷却する段階。
この冷却する段階では、ヒータ側からのＡｒガスのみを流入させ、プロセス側からのＡｒガスを停止することで実行し得る。
（３）第３段階として、冷却された所定温度に維持しながら更にＡＲＣ−ＴｉＮ膜を所望の膜厚になるまで成膜する段階。
【００３９】
この成膜する段階では、ヒータ側とプロセス側の両方からＡｒアシストガスを流入させている。
本発明者は、第１に、Ａｌ又はＡｌ合金のような相対的に熱膨張係数が大きく、従って成膜温度から室温に急激に冷却したとき粒界に深いグルーブを形成しやすい金属膜の上に、高温の金属膜の成膜温度で反射防止用ＡＲＣ−ＴｉＮ膜の一部を予め成膜しておくことにより、Ａｌの熱収縮によるグルーブ形成を抑制することが出来ると想定したのである。 更に第２に、反射防止膜ＡＲＣ−ＴｉＮ膜の大部分は、約１５０℃以下の温度で成膜することにより、従来問題となっていた金属膜と反射防止膜を連続して成膜し、一体で、高温のＡｌ成膜温度から低温のＡＲＣ−ＴｉＮ成膜温度に冷却する際に発生するにＡＲＣ−ＴｉＮ膜のクラック及びリング欠陥の発生を抑制できると想定したのである。
（温度推移の説明）
図３は、このマルチ・ステップ・デポジッション法の温度推移を説明したものである。図中、縦軸は処理温度〔℃〕、横軸は処理時間を表す。また図中、「Ａ」は金属膜の成膜段階を表し、「Ｂ」は反射防止用ＡＲＣ−ＴｉＮ膜の成膜段階を表す。
【００４０】
図３に示すように、「Ａ」において、金属膜成膜用チェンバ内で半導体ウェハに対し、ビアホール内への充分なカバレッジを確保し得る第１の所定温度で、金属膜を所望の膜厚まで成膜する。本実施形態では、金属膜はＡＬ−0.5%Ｃｕであり、第１の所定温度は約４００℃であり、膜厚は約９００ｎｍが成膜される。
次ぎに、金属膜の温度を下げないように出来るだけ短時間に、この半導体ウェハを反射防止用ＡＲＣ−ＴｉＮ膜を成膜する反射防止膜用チェンバ内に搬送される。この搬送時間を「Ｘ」とする。
【００４１】
反射防止膜用チェンバ内に搬送された半導体ウェハに対し、直ちに、第１の所定温度の付近で、反射防止用ＡＲＣ−ＴｉＮ膜が必要膜厚の数分の一程度だけ成膜される。
この工程は、上記マルチ・ステップ・デポジッション法の第１段階に相当する。本実施形態では、例えばＡＲＣ−ＴｉＮの必要膜厚を約５０ｎｍとしたとき約１０ｎｍ程度を、約４００℃からそれ程冷やされない温度で成膜される。ＡＲＣ−ＴｉＮの膜厚が約１０ｎｍに達したら、成膜を一時中断する。この第１段階の反射防止用ＡＲＣ−ＴｉＮ膜の成膜により、金属膜と反射防止用ＡＲＣ−ＴｉＮ膜の境界付近には、実質的な温度勾配の熱履歴は存在しない。
【００４２】
次ぎに、処理温度が、クラック，ホール等に起因するリング欠陥発生防止に必要な反射防止膜ＡＲＣ−ＴｉＮの第２の所定温度に設定され、冷却される。
この工程は上記第２段階に相当する。本実施形態の場合、図３に示すように、この所定温度は温度１５０℃であり、この冷却時間は６０秒である。金属膜は、下げられた処理温度に追従して低下し、最終的に処理温度と同じになる。この処理温度になるまでの時間を、温度安定化時間「ＳＴ」と称している。
【００４３】
次ぎに、第２の所定温度に維持された状態で、反射防止用ＡＲＣ−ＴｉＮ膜が所望の膜厚まで成膜され、反射防止用ＡＲＣ−ＴｉＮ膜の成膜は終了する。
この工程は上記第３段階の相当する。本実施形態では、１５０℃以下の処理温度に維持された状態で、反射防止用ＡＲＣ−ＴｉＮ膜が残り約４０ｎｍ成膜され、最終的に約５０ｎｍの反射防止用ＡＲＣ−ＴｉＮ膜の成膜は終了する。
【００４４】
このマルチ・ステップ・デポジッション法が従来技術と本質的に異なる点は、ＡＲＣ−ＴｉＮ膜内部に膜厚方向に向かって、高温の金属膜の成膜温度から低温のＡＲＣ−ＴｉＮ膜の成膜温度までの範囲の温度勾配が与えられる点にある。そして、金属膜と反射防止用ＡＲＣ−ＴｉＮ膜の境界付近には、実質的な温度勾配の熱履歴は存在しない。
【００４５】
このような温度勾配が与えられたＡＲＣ−ＴｉＮ膜の金属組織及びそれがもたらす影響に関する理論的な究明は、現時点では成されていない。しかし、本発明者が期待した、ＡＲＣ−ＴｉＮ膜のクラック，ホールに起因するリング欠陥の発生の抑制及びＡｌの急激な熱収縮によるグルーブ形成の抑制に関して、次に説明するように、いずれも期待通りの成果を挙げている。更に、一般的に半導体装置の多層配線層に求められる諸特性も充分満足することが確認されている。
［製造された半導体装置の評価］
表１は、本実施形態に係るマルチ・ステップ・デポジッション法を採用して製造された半導体装置と、比較対象としてのＡＲＣ−ＴｉＮを一度に成膜する方法（ここでは、「シングル・ステップ・デポジッション法」という。）による半導体装置製造法により製造された半導体装置との評価結果を示す表である。なお、両半導体の金属膜及び反射防止用ＡＲＣ−ＴｉＮ膜に対するパターンエッチング条件は同じである。
（シングル・ステップ・デポジッション法）
比較対象のシングル・ステップ・デポジッション法は、表１に示すように温度安定化時間ＳＴを変えた３つの場合を示している。それ理由は、金属膜成膜後、反射防止膜全体を一度に成膜する方法では、本発明で問題にしているリング欠陥，グルーブの発生は、金属膜成膜後の冷却時間の長短に依存性があるかもしれないとの理由による。
【００４６】
表中、比較対象としてのシングル・ステップ・デポジッション法の温度安定化時間ＳＴは、第二金属膜成膜後の冷却時間を示し、ＳＴ＝５秒、１５秒及び４０秒のデータを示している。シングル・ステップ・デポジッション法では、この温度安定化時間ＳＴ経過後、反射防止膜ＡＲＣ−ＴｉＮの全体を一度に成膜している。
【００４７】
図４は、温度安定化時間ＳＴを決定するためのデータである。図４は、図３の「ＳＴ」の部分に対応する。ここで、縦軸は金属膜で測定した温度〔℃〕、横軸はＡＲＣ−ＴｉＮ処理時間〔sec.〕を示す。図４に示すように、第２の所定温度が１５０℃の場合、ウェハ搬送時間Ｘの後、ＡＲＣ−ＴｉＮ成膜開始時に金属膜は３６０℃、５秒経過後で３４０℃、１０秒経過後で１５０℃、その後若干温度は下がるが１５秒経過後で１５０℃、２０秒経過後で１５０℃、と推移している。
【００４８】
このデータから、本実施形態の１５０℃の場合、温度安定化時間ＳＴは約１５秒程度であることが判明した。従って、比較対象のシングル・ステップ・デポジッション法として、ＳＴ＝１５秒を中心に、前後のＳＴ＝５秒と４０秒のデータをとっている。また、本発明に係るマルチ・ステップ・デポジッション法では、第２段階で冷却時間を約６０秒設けているので、第二金属は第２の所定の温度である約１５０度まで充分に冷却されていることが分かる。
【００４９】
図５は温度安定化時間ＳＴをパラメータにしたデータであり、ここで、「ＳＴ−５」は温度安定化時間ＳＴが５秒のとき、「ＳＴ−１５」は１５秒のとき、「ＳＴ−４０」は温度安定化時間ＳＴが４０秒のときを、夫々表している。
「ＳＴ−５」では、第２の所定温度が１５０℃の場合、ウェハ搬送時間Ｘ＝５秒の後、ＡＲＣ−ＴｉＮ成膜開始時に金属膜は３６０℃、５秒経過後で３１０℃、１０秒経過後で２４０℃と推移し、１５秒経過後で１５０℃と安定し、２０秒経過後も１５０℃が維持されている。
【００５０】
同様に、「ＳＴ−１５」では、ウェハ搬送時間Ｘ＝１５秒後、ＡＲＣ−ＴｉＮ成膜開始時に金属膜は３４０℃、５秒経過後で１６０℃、１０秒経過後で１５０℃と安定し、１５秒経過後、２０秒経過後も１５０℃が維持されている。
同様に、「ＳＴ−４０」では、ウェハ搬送時間Ｘ＝４０秒後、ＡＲＣ−ＴｉＮ成膜開始時に金属膜は既に１５０℃に冷却されており、その後、５秒経過後、１０秒経過後、１５秒経過後、２０秒経過後も１５０℃が維持されている。
（評価結果）
表１は、このような比較対象のシングル・ステップ・デポジッション法と本発明に係るマルチ・ステップ・デポジッション法による半導体装置に関するパターン欠陥数、グルーブ発生数、絶縁特性のデータである。
【００５１】
【表１】
【００５２】
表１に示す「総欠陥数」はＳＥＭ（走査型電子顕微鏡）で検出した所定の面積当たりのパターン欠陥数を示している。この総欠陥数の内の代表的な欠陥として、「エッチング残（ヒロック状）」はパターンから小山状に突き出たエッチング残り、「エッチング残（スペース）」は隣接パターン間のスペースに発生しているエッチング残り、「グルーブの発生数」はグルーブの発生個数を、それぞれ示している。
【００５３】
「ブリッジ試験歩留り」は、電気的性能を表し、パターン間の絶縁特性を測定するため、図に示すようなブリッジ・パターンを利用して試験されたときの漏れ電流が所定値以下である割合（歩留り）を示している。
図６は、このブリッジ試験のパターンを示し、第２の金属層に、櫛形パターンを形成する２つの電極パターンＢ１，Ｂ２と、両電極パターン間を走る１本の電極パターンＣ１−Ｃ２が形成されている。各パターン及びパターン間スペースの詳細寸法は、Ｃ１−Ｂ間隔及びＣ２−Ｂ間隔がそれぞれが０．７２μｍ、Ｃ１〜Ｃ２の長さが４．３３ｍである。
【００５４】
１本の電極パターンＣ１−Ｃ２に電圧５Ｖ，電流１ｍＡを印加し、２つの電極パターンＢ１，Ｂ２を夫々電圧ゼロボルトの保持する。ここで、電極パターンＢ１又はＢ２の任意の一方と電極パターンＣ１−Ｃ２との間に流れる漏れ電流を測定している。
判定基準として、シングル・ステップ・デポジッション法を用いた製造法と本発明に係るマルチ・ステップ・デポジッション法を用いた製造法の有意差を明確にするため、製品仕様よりはるかに厳しい漏れ電流の基準「１×１０-9Ａ以下」を設定し、試験試料の総個数の内のこの基準を満たす個数を百分率で示している。
【００５５】
表１を参照すると、先ず、総欠陥数の項目では、シングル・ステップ・デポジッション法では温度安定化時間ＳＴ＝５秒，１５秒，４０秒のとき総欠陥数は夫々５３個，１４１４個，５９４５個であったのに対し、本発明に係るマルチ・ステップ・デポジッション法では７個であり、総欠陥数が激減していることが分かる。この総欠陥数の内、ヒロックの欠陥数は、前者が１６個，２個，１０個であったのに対し、本発明に係る後者では１個である。同様に、エッチング残（スペース）は、前者が１個，０個，０個であったのに対し、本発明に係る後者では０個である。
【００５６】
また、グルーブの発生数は、前者が３５個，２９７個，２８７個であったのに対し、本発明に係る後者では６個であり、グルーブの発生も激減しているのが分かる。
更に、ブリッジ試験歩留まりは、前者では温度安定化時間ＳＴ＝１５秒のときのデータしかとっていないが、複数回のデータのバラツキを含めて、０〜２０％であったのに対し、本発明に係る後者では２４〜８０％と有意差が認められた。
【００５７】
以上の結果、シングル・ステップ・デポジッション法を用いた製造法による半導体装置と本発明に係るマルチ・ステップ・デポジッション法を用いた製造法による半導体装置を比較すると、本発明に係る後者は総欠陥数及びグルーブ発生ににおいて激減し、且つパターン間絶縁性も向上していることが判明した。
【００５８】
【発明の効果】
本発明によれば、新規な半導体製造方法を提供することができる。
更に本発明によれば、配線パターン形成時に良好なパターンを形成し得る半導体製造方法を提供することができる。
更に本発明によれば、リング欠陥、エッチング残が実質的に減少し、良好な表面の平滑性及びパターン形状を有し、配線間の絶縁特性の高い半導体装置製造方法を提供することができる。
【図面の簡単な説明】
【図１】図２と一緒に用いて、本発明の半導体装置の製造方法を説明する図である。
【図２】図１と一緒に用いて、本発明の半導体装置の製造方法を説明する図である
【図３】本発明に係る半導体装置の製造方法のマルチ・ステップ・デポジッション法を説明する図である。
【図４】金属膜の温度推移を示すグラフである。
【図５】シングル・ステップ・デポジッション法による温度安定化時間の相違による金属膜の温度推移を示すグラフである。
【図６】ブリッジ試験に使用されるブリッジ・パターンを説明する図である。
【図７】従来の半導体装置の製造方法を説明する図である。
【図８】リング欠陥を説明する図である。
【符号の説明】
１：第一金属膜、 ２：ＡＲＣ−ＴｉＮ膜、 ３：層間絶縁膜、 ８：Ｔｉ膜、 ９：ＴｉＮ膜、 １０：第二金属膜
【発明の属する技術分野】
本発明は、半導体体製造方法に関し、更に具体的には、メモリ・デバイス、ロジック・デバイスを問わず半導体装置の配線膜形成に関する。
【０００２】
【従来の技術】
半導体装置に於いて、ＩＣ（集積回路），ＬＳＩ（大規模集積回路）等における配線を多層化し、基板内に配置された各素子間の結合に自由度を与え、高密度のデバイスを形成させるため、多層配線技術が重要となっている。デバイスの集積度を高めるために、各素子のディメンジョンを縮小してゆくと、チップ上ではそれらを結線する配線パターンが引き回され、配線領域で全エリアのほとんど数十％が占められることになってしまう。配線パターン幅を縮小することには電流容量や配線抵抗の上で限界があり、多層化技術が非常に有効な方法となる。
【０００３】
多層化技術の利点は、言うまでもなく、チップ上に配線を通すスペースを考慮することなく各素子がレイアウトできるため、集積度、密度が向上し、チップサイズが縮小されることにある。更に、配線の自由度が増し、パターン設計が容易になると共に配線抵抗や電流容量等の設定が余裕をもって行えるようになることである。
【０００４】
図７は最も基本的な二層配線の多層配線工程フローを示す図である。
ステップＳ０１で、半導体素子が形成された基板が用意され、素子に対し、配線を接続するためのコンタクトホールが形成される。
ステップＳ０２で、第１の配線層となるべき第一金属膜が被着される。金属膜として最も多用されるのは、Ａｌ（或いはＡｌ合金）であり、更に、必要に応じてＣｕ，Ｍｏ，Ｗ，シリサイド，Ｔｉ，Ｐｄ，Ｐｔ，Ａｕ、等が使用されることがある。
【０００５】
ステップＳ０３で、通常のリゾグラフィ法により第一金属膜に第１の配線パターン（第１の配線層）が形成される。或いは、第１の配線層を金属膜の被着及びエッチングによらず、適当な金属製のワイヤで形成してもよい。
ステップＳ０４で、第１の配線層の上に第１の絶縁層が形成される。絶縁層は、配線層としてＡｌを使用した場合は、Ａｌとの整合性からＳｉＯ2 が最適であり、当初はスパッタ法による膜が利用されたが、ＬＳＩの発展とともに、ＳｉＨ4を用いた低温ＣＶＤ酸化膜が主流になっている。また、ＰＳＧ（リンガラス），プラズマＳｉ3 Ｎ4 等も使用されている。
【０００６】
ステップＳ０５で、第１の絶縁層に対しビア・ホールが形成される。
ステップＳ０６で、第２の配線層となるべき第二金属膜が被着される。第２の金属膜は、第一金属膜と同様な材料で形成される。
ステップＳ０７で、通常のリゾグラフィ法により第二金属膜に第２の配線パターン（第２の配線層）が形成される。
【０００７】
ステップＳ０８で、第２の配線層の上に、パッシベーションとして機能する第２の絶縁層が形成される。第２の絶縁層は、第１の絶縁層と同じ材料で形成される。
ステップＳ０９で、採用する配線技術に応じて、ボンディングパッドが形成される。
【０００８】
図７は、二層配線の多層配線工程フローであり、三層配線の場合にはステップＳ０５のビアホール形成からステップＳ０８の絶縁膜被着工程迄が更に付加される。
このような配線層に使用される配線材料に関し、金属膜に対しては、一般に、充分なステップ・カバレージ、低抵抗値、Ｓｉ，Ａｌへのオーミック性、絶縁下地（ＳｉＯ2 ）への堅固な密着性、良好なパターン加工性、均一且つ均質な膜形成性、マイグレーションを起こしにくい化学的及び熱的安定性が要求される。
【０００９】
また、絶縁膜に対しては、充分なステップ・カバレージ、高絶縁性、金属への堅固な密着性、金属との低い反応性、良好なパターン加工性、均一且つ均質な膜形成性、ピンホール，クラック等の欠陥が少ないこと、化学的及び熱的安定性、低温形成が可能なこと、汚染に対する良好なパッシベーション効果等が要求される。
【００１０】
【発明が解決しようとする課題】
このような配線工程のステップＳ０３及びＳ０７において、Ａｌ又はＡｌ合金からなる第１及び第２の金属膜に対して通常のリゾグラフィ法を施して第１及び第２の配線層を夫々形成する場合、フォト工程における高密度配線の形成のため、露光段階で照射されレジスト膜を硬化又は分解した光が、その下方に位置する金属膜で反射して更にレジスト膜を硬化又は分解することがある。このような場合、配線層の精細なパターン形成が困難になる。
【００１１】
従って、精細なパターニング性の要求から、フォト工程における露光段階の露光の反射を防止するため、金属膜に反射防止膜が必要となる。この反射防止膜としては、一般にＴｉＮが採用されている。以下、反射防止用ＴｉＮ膜を「ＡＲＣ−ＴｉＮ」（Antirefrective-TiN）と表記する。そして、図に示したステップＳ０２及びＳ０７の金属膜形成工程と、これに続く反射防止膜ＴｉＮの形成は、真空中で連続処理されている。
【００１２】
近年の半導体装置の高集積化、微細化の要求に伴い、多層配線技術に対する要求事項は大変厳しいものとなっている。これら要求事項の中でも、金属膜に関して、高アスペクト・レシオ（高い縦横比）のビアホール（コンタクト・ホール）に対する充分なカバレージが要求される。従って、Ａｌ膜又はＡｌ合金膜を被着する工程では、Ａｌ又はＡｌ合金の高い流動性を維持することにより充分なカバレージを満足するため、金属膜の成長を約４００℃以上の比較的高温で行うことが必要となる。
【００１３】
ここで、金属膜の成長後、約４００℃以上の金属膜成長温度をそのまま維持しながら、反射防止膜であるＴｉＮを被着すると、リング状のエッチング残が発生するという問題が発生する。金属膜Ａｌと反射防止膜ＴｉＮは、熱膨張係数が相違している。具体的にはＡｌでは２．３×１０-5／deg （２９３°Ｋ）であり、ＴｉＮでは０．７×１０-5／deg であり、温度変化に対して、ＡｌはＴｉＮに比較してその伸縮が相対的に大きく、その差が実質的に大きい。従って、両膜を４００℃以上で成膜した後に、共に常温まで冷却したとき、両膜の熱膨張率の差に起因してＴｉＮ膜にクラックが発生し、パターン形成後にリング欠陥が発生する問題が発生する。。
【００１４】
このリング欠陥に関しては、ＩＢＭのE.G.Colgan等による論文Proc.11th VMCC Conf. Pp.284-286, June 1994に詳しい。これを引用して簡単に説明する。
図８（Ａ）に示すように、Ｔｉ／ＡｌＣｕ（Ａｌ合金）／Ｔｉ（「ＴＡＣ構造」と称している。）の堆積において、下地層ＳｉＯ2膜の上に、Ｔｉ膜、Ａｌ合金膜、Ｔｉ膜が順に高温堆積される。高温堆積のため、Ａｌのグレインが比較的大きい。
【００１５】
次ぎに図８（Ｂ）に示すように、Ａｌ合金膜堆積後、連続して反射防止膜ＴｉＮを堆積する。その後、室温まで冷却する。この場合、Ａｌ合金膜には引張応力がかかっており、Grain Collapse（結晶粒の破壊）によって、ＡＲＣ−ＴｉＮにクラックが発生しホール（細孔）が形成される。
次に図８（Ｃ）に示すように、レジスト塗布、露光、現像、リンス（水洗）工程において、現像液であるＴＭＡＨ（テトラ・メチル・アンモニウム・ハライドライト）が、ＡＲＣ−ＴｉＮのホールから侵入してＡｌ合金をエッチングし、その後のリンス工程でＡｌ2Ｏ3（アルミナ）が形成される。
【００１６】
次ぎに図８（Ｄ）に示すように、エッチング工程において、このＡｌ2Ｏ3がエッチングマスクとなって、Ａｌ合金膜のリング状のエッチング残が発生する。このリング状エッチング残は、現像時間とＡＲＣ−ＴｉＮのホールザイズに依存して大きくなる。このような過程を経て、リング欠陥は発生する。
従って、Ａｌ合金膜とＡＲＣ−ＴｉＮ膜の熱膨張率の差に起因したクラックの発生及びこのクラックに起因したリング欠陥の発生を回避するため、Ａｌ合金膜を約４００℃以上で形成した後、反射防止膜であるＴｉＮは１５０℃以下の低温で形成する必要がある。
【００１７】
しかし、真空中の連続処理工程で、先ず、配線層であるＡｌ合金膜を４００℃以上で被着し、次ぎに、１５０℃以下で反射防止膜であるＴｉＮを被着すると、このＴｉＮ膜の成膜直後に下地層であるＡｌ合金膜が急激に冷やされて熱収縮を起こす。その結果、Ａｌ合金膜の内部にグレイン・バウンダリ（grain boundaries結晶粒界）が急速に形成される。
【００１８】
ここで、グレイン・バウンダリとは、一般に、結晶性個体内で、個々の結晶（結晶粒）を隔てている境界面をいい、特にＡｌのような金属では周期的な内部構造を持っている。その構造は正確な三次元格子状の原子（又はイオン）の配列で定義され、結晶を形成している。これら結晶は同一の結晶構造を持っているが、隣接する結晶同士は、相互に結晶軸の方向がずれている。これら個々の結晶間の境界が結晶粒界と呼ばれ、結晶粒界は隣接する結晶粒の構造に関する二次元構造で特徴づけられる。従って、結晶粒界は、結晶内に存在する面欠陥にほかならない。
【００１９】
Ａｌ合金膜の熱収縮時に急速にグレイン・バウンダリが形成される結果、Ａｌ合金膜の表面にはその境界面に沿って深いグルーブ（groove溝）が形成される。反射防止膜であるＡＲＣ−ＴｉＮは、深いグルーブが形成されたＡｌ合金表面を覆うように被着される結果、ＴｉＮの表面は平滑性が極端に悪くなる。このような平滑性の悪い金属膜をパターニングすると、特に層間絶縁層の段差部，Ａｌのグレイン・バウンダリ部分等ではエッチング残が発生し、また下地平坦部ではパターン形状不良を発生し、パターン配線間の絶縁不良ともなっている。
【００２０】
このように、Ａｌ又はＡｌ合金のような金属膜に必要な高温成膜と同じ成膜温度で反射防止用ＡＲＣ−ＴｉＮを成膜すると、クラック，ホールに起因してリング欠陥の発生という問題点を有している。この問題点を避けるため、金属膜を高温成膜した後、反射防止膜ＡＲＣ−ＴｉＮを低温成膜すると、Ａｌ又はＡｌ合金のような金属膜は急激に冷やされ表面にグルーブが発生し、表面の平滑性が悪くなり、エッチング残，パターンの形状不良等が発生し、配線間の絶縁不良等の問題点を有している。
【００２１】
【課題を解決するための手段】
本発明は、半導体装置製造方法であって、Ａｌ合金膜成膜後、積極的に冷却を行わない状態で、Ａｌの表面格子状拡散が顕著となりグルーブが形成される前に、反射防止膜を所望厚より薄くつけ、反射防止膜の形成を中断して、積極的にウエハの冷却を行い、Ａｌ合金膜の熱膨張率と反射防止膜の熱膨張率との差に起因する反射防止膜のクラックの発生を防止できる反射防止膜形成温度まで冷却したら、前記反射防止膜の残りの成長を行い、所望厚となるようにする、Ａｌ合金膜上の反射防止膜を成膜する諸工程を含むことを特徴とする。
【００２２】
更に本発明は、多層配線構造を有する半導体装置の製造方法であって、配線層を形成するための金属層を第１の所定の温度で成膜し、該金属膜の上に反射防止膜を成膜する工程を有し、前記反射防止膜を成膜する工程は、
（１）前記第１の所定の温度付近で前記反射防止膜を比較的薄く成膜し、
（２）前記反射防止膜の成膜を中断して、前記金属の熱膨張率と前記反射防止膜の熱膨張率との差に起因する前記反射防止膜のクラックの発生を防止できる第２の所定の温度まで前記金属層を冷却し、
（３）前記第２の所定の温度で前記反射防止膜の残りの膜厚を成膜する諸工程からなる、半導体装置の製造方法である。
【００２３】
更に本発明は、多層配線構造を有する半導体装置の製造方法であって、配線層を形成するための金属層を成膜し、該金属膜の上に反射防止膜を成膜する工程を有し、前記金属膜と前記反射防止膜の境界付近には、実質的な温度勾配の熱履歴は存在しないことを特徴とする。
更に本発明は、多層配線構造を有する半導体装置の製造方法であって、配線層を形成するための金属層を第１の所定の温度で成膜し、該金属膜の上に反射防止膜を成膜する工程を有し、前記反射防止膜を成膜する工程は、
▲１▼前記第１の所定の温度付近で前記反射防止膜を比較的薄く成膜し、
▲２▼前記反射防止膜の成膜を中断して、前記金属層を第２の所定の温度まで冷却し、
▲３▼前記第２の所定の温度で前記反射防止膜の残りの膜厚を成膜する諸工程からなる、半導体装置の製造方法である。
【００２４】
更に具体的には、このような半導体装置の製造方法において、金属膜の成膜温度である前記第１の所定の温度は、４００℃であり、反射防止膜の成膜温度である前記第２の所定の温度は、１５０℃である。
また、このような半導体装置製造方法において、前記金属膜は、一般に、Ａｌ，又はＡｌ合金からなり、前記反射防止膜はＴｉＮからなる。
【００２５】
更に具体的には、このような半導体装置の製造方法において、金属膜の成膜温度である前記第１の所定の温度は、約４００℃であり、反射防止膜の成膜温度である前記第２の所定の温度は、約１５０℃である。
また、このような半導体装置製造方法において、前記金属膜は、一般に、Ａｌ，又はＡｌ合金からなり、前記反射防止膜はＴｉＮからなる。
【００２６】
このように反射防止膜を、金属膜とほぼ同じ成膜温度から一層低温の成膜温度の多段階で成膜することにより、金属膜表面のグルーブを防止し、またリング欠陥等の発生を防止し得る。
【００２７】
【発明の実施の形態】
以下に、本発明に係る半導体装置の製造方法に関し、添付の図面を参照しながら詳細に説明する。なお、図面中、同じ要素に対しては同じ参照符号を付して重複した説明を省略する。
［本発明に係る半導体装置の製造方法］
（製造方法の全般）
図１〜２は、本発明に係る半導体装置の製造方法の工程を順番に示したものである。
【００２８】
図に示してないが、メモリデバイス及びロジック・デバイスを形成するＩＣ，ＬＳＩ等では１つのチップ上に、複数個の半導体素子が形成されている。一般に、これら半導体素子の上面には、各素子間の結合及び外部出力端子への接続のため多層配線層が形成される。多層配線層としては、先ず、これらの半導体素子の上面に、例えばＰＳＧ（リンガラスphospho-silicate-glass）のような下地層が形成される。
【００２９】
次ぎに、図１（Ａ）に示すように、下地層の上に、第１の配線層を形成する第一金属膜１が形成される。この金属膜１は、典型的にはＡｌ又はＡｌ合金からなる。しかしこれらに限定されなく、必要に応じて、従来技術で説明したＣｕ，Ｍｏ，Ｗ，シリサイド，Ｔｉ，Ｐｄ，Ｐｔ，Ａｕ等を使用することもできる。本実施形態では、Ａｌ合金、具体的にはＡｌ―0.5 ％Ｃｕを使用し、成膜温度は約４００℃としている。
【００３０】
第一金属膜１の上には、後述する「マルチ・ステップ・デポジッション法」により反射防止用ＡＲＣ−ＴｉＮ膜２が積層される。このＡＲＣ−ＴｉＮ膜２は、反射防止機能だけでなく、ストレス・マイグレーション防止機能をも有している。なお、マルチ・ステップ・デポジッション法によるＡＲＣ−ＴｉＮ膜２の積層は、後工程で形成される第二金属膜の上にも同様に施されるため、後でまとめて説明する。
【００３１】
第一金属膜１及びＡＲＣ−ＴｉＮ膜２は、通常のリゾグラフィ法によってパターニングされて配線パターンが形成され、第１の配線層となる。或いは、第１の配線層は、成膜及びエッチングの代わりに、例えばＴａの様な適当な金属線を用いて形成してもよい。その後、ＡＲＣ−ＴｉＮ膜２の上に、層間絶縁膜であるＩＬＤ（insulating layer deposition ）３が積層される。ＩＬＤ３は、第一金属膜１であるＡｌ及びＡＲＣ−ＴｉＮ膜２との整合性から、スパッタ法によるＳｉＯ2 膜、ＳｉＨ4 を用いた低温ＣＶＤ酸化膜等が使用される。また、必要に応じて、ＰＳＧ，プラズマＳｉ3 Ｎ4 等を使用しても良い。
【００３２】
ＩＬＤ３の上に、フォトレジスト４が塗布される。このフォトレジスト４を露光、現像処理して、第一金属膜１の上方に、ビア・ホール形成のため概して円形状の窓５を形成する。
次ぎに、図１（Ｂ）に示すように、窓５が形成されたフォトレジスト４をマスクとし、フッ酸系のような適当なエッチャントを用いて、ＩＬＤ膜３の上層部分を等方性のウエット・エッチングして、ＩＬＤ２の上層部に漏斗状の空所６を形成する。或いは、エッチャントとしてＣＦ4 及びＯ2 を使用して、プラズマ・エッチング法によって形成してもよい。この漏斗状の空所６の形成は、後工程に於いて形成されるビア・ホール内への第二金属膜のカバレージを向上させるためである。
【００３３】
次ぎに、図１（Ｃ）に示すように、フォトレジスト４をマスクとして使用し、例えばＣＦ3 及びＣＦ4 のガスをエッチャントとする反応性イオンエッチング法により、ＩＬＤ膜３を異方性ドライ・エッチングして、図で見て下方に向いた円筒状の空所からなるビア・ホール７を形成し、第一金属膜１の一部を露出させる。
【００３４】
次ぎに、図２（Ａ）に示すように、適当な溶剤を用いてフォトレジスト４を溶解除去する。その後、真空中でＲＦエッチング法によるＤＲＹエッチング処理を施し、第一金属膜１の表面の自然酸化膜を除去する。その後、ＩＬＤ膜３の上面，ビア・ホール６，７の内周面及び露出した第一金属膜１の表面に対して、Ｔｉ膜８を約２０ｎｍの膜厚で成膜する。このＴｉ膜８は、第１の配線層１と後の工程で形成される第２の配線層の電気的な接触抵抗を低くするために成膜される。引き続き、このＴｉ膜８の上に、約１００ｎｍの膜厚でＴｉＮ膜９を成膜する。ＴｉＮ膜９は、コンタクト・マイグレーションを抑止するためである。
【００３５】
次ぎに、図２（Ｂ）に示すように、ＴｉＮ膜４の上に、約９００ｎｍの膜厚の第二金属膜１０を成膜する。第二金属膜１０の材料は、第一金属膜１のそれと同じであってよい。本実施形態では、Ａｌ合金、具体的にはＡｌ―0.5 ％Ｃｕを使用している。このとき、第二金属膜１０のビア・ホール７内の良好なカバレッジを確保するため、第二金属膜１０は温度約４００℃の雰囲気中で成膜される。
【００３６】
次ぎに、図２（Ｃ）に示すように、第二金属膜１０の上に、約５０ｎｍの膜厚の反射防止用ＡＲＣ−ＴｉＮ膜１１を成膜する。この反射防止用ＡＲＣ−ＴｉＮ膜１１は一定の温度で連続的に成膜されるのではなく、次ぎに説明するマルチ・ステップ・デポジッション法が採用され成膜される。
［マルチ・ステップ・デポジッション法の内容］
第一又は第二金属膜１，１０に対する反射防止用ＡＲＣ−ＴｉＮ膜２，９の成膜工程に関するマルチ・ステップ・デポジッション法は、例えば、次の３段階から成る。
【００３７】
（１）第１段階として、金属膜の成膜時の温度を実質的に維持しながら、反射防止用ＡＲＣ−ＴｉＮ膜の一部を成膜する段階。
一般にＡＲＣ−ＴｉＮ膜をスパッタリング法で成膜する場合にはヒータ側とプロセス側の両方からＡｒアシストガスを流入させているが、この温度勾配を押さえる段階は、ヒータ側からのＡｒガスを停止することで実行し得る。
【００３８】
（２）第２段階として、ＡＲＣ−ＴｉＮ膜の成膜を中断し、金属膜を所定温度に冷却する段階。
この冷却する段階では、ヒータ側からのＡｒガスのみを流入させ、プロセス側からのＡｒガスを停止することで実行し得る。
（３）第３段階として、冷却された所定温度に維持しながら更にＡＲＣ−ＴｉＮ膜を所望の膜厚になるまで成膜する段階。
【００３９】
この成膜する段階では、ヒータ側とプロセス側の両方からＡｒアシストガスを流入させている。
本発明者は、第１に、Ａｌ又はＡｌ合金のような相対的に熱膨張係数が大きく、従って成膜温度から室温に急激に冷却したとき粒界に深いグルーブを形成しやすい金属膜の上に、高温の金属膜の成膜温度で反射防止用ＡＲＣ−ＴｉＮ膜の一部を予め成膜しておくことにより、Ａｌの熱収縮によるグルーブ形成を抑制することが出来ると想定したのである。 更に第２に、反射防止膜ＡＲＣ−ＴｉＮ膜の大部分は、約１５０℃以下の温度で成膜することにより、従来問題となっていた金属膜と反射防止膜を連続して成膜し、一体で、高温のＡｌ成膜温度から低温のＡＲＣ−ＴｉＮ成膜温度に冷却する際に発生するにＡＲＣ−ＴｉＮ膜のクラック及びリング欠陥の発生を抑制できると想定したのである。
（温度推移の説明）
図３は、このマルチ・ステップ・デポジッション法の温度推移を説明したものである。図中、縦軸は処理温度〔℃〕、横軸は処理時間を表す。また図中、「Ａ」は金属膜の成膜段階を表し、「Ｂ」は反射防止用ＡＲＣ−ＴｉＮ膜の成膜段階を表す。
【００４０】
図３に示すように、「Ａ」において、金属膜成膜用チェンバ内で半導体ウェハに対し、ビアホール内への充分なカバレッジを確保し得る第１の所定温度で、金属膜を所望の膜厚まで成膜する。本実施形態では、金属膜はＡＬ−0.5%Ｃｕであり、第１の所定温度は約４００℃であり、膜厚は約９００ｎｍが成膜される。
次ぎに、金属膜の温度を下げないように出来るだけ短時間に、この半導体ウェハを反射防止用ＡＲＣ−ＴｉＮ膜を成膜する反射防止膜用チェンバ内に搬送される。この搬送時間を「Ｘ」とする。
【００４１】
反射防止膜用チェンバ内に搬送された半導体ウェハに対し、直ちに、第１の所定温度の付近で、反射防止用ＡＲＣ−ＴｉＮ膜が必要膜厚の数分の一程度だけ成膜される。
この工程は、上記マルチ・ステップ・デポジッション法の第１段階に相当する。本実施形態では、例えばＡＲＣ−ＴｉＮの必要膜厚を約５０ｎｍとしたとき約１０ｎｍ程度を、約４００℃からそれ程冷やされない温度で成膜される。ＡＲＣ−ＴｉＮの膜厚が約１０ｎｍに達したら、成膜を一時中断する。この第１段階の反射防止用ＡＲＣ−ＴｉＮ膜の成膜により、金属膜と反射防止用ＡＲＣ−ＴｉＮ膜の境界付近には、実質的な温度勾配の熱履歴は存在しない。
【００４２】
次ぎに、処理温度が、クラック，ホール等に起因するリング欠陥発生防止に必要な反射防止膜ＡＲＣ−ＴｉＮの第２の所定温度に設定され、冷却される。
この工程は上記第２段階に相当する。本実施形態の場合、図３に示すように、この所定温度は温度１５０℃であり、この冷却時間は６０秒である。金属膜は、下げられた処理温度に追従して低下し、最終的に処理温度と同じになる。この処理温度になるまでの時間を、温度安定化時間「ＳＴ」と称している。
【００４３】
次ぎに、第２の所定温度に維持された状態で、反射防止用ＡＲＣ−ＴｉＮ膜が所望の膜厚まで成膜され、反射防止用ＡＲＣ−ＴｉＮ膜の成膜は終了する。
この工程は上記第３段階の相当する。本実施形態では、１５０℃以下の処理温度に維持された状態で、反射防止用ＡＲＣ−ＴｉＮ膜が残り約４０ｎｍ成膜され、最終的に約５０ｎｍの反射防止用ＡＲＣ−ＴｉＮ膜の成膜は終了する。
【００４４】
このマルチ・ステップ・デポジッション法が従来技術と本質的に異なる点は、ＡＲＣ−ＴｉＮ膜内部に膜厚方向に向かって、高温の金属膜の成膜温度から低温のＡＲＣ−ＴｉＮ膜の成膜温度までの範囲の温度勾配が与えられる点にある。そして、金属膜と反射防止用ＡＲＣ−ＴｉＮ膜の境界付近には、実質的な温度勾配の熱履歴は存在しない。
【００４５】
このような温度勾配が与えられたＡＲＣ−ＴｉＮ膜の金属組織及びそれがもたらす影響に関する理論的な究明は、現時点では成されていない。しかし、本発明者が期待した、ＡＲＣ−ＴｉＮ膜のクラック，ホールに起因するリング欠陥の発生の抑制及びＡｌの急激な熱収縮によるグルーブ形成の抑制に関して、次に説明するように、いずれも期待通りの成果を挙げている。更に、一般的に半導体装置の多層配線層に求められる諸特性も充分満足することが確認されている。
［製造された半導体装置の評価］
表１は、本実施形態に係るマルチ・ステップ・デポジッション法を採用して製造された半導体装置と、比較対象としてのＡＲＣ−ＴｉＮを一度に成膜する方法（ここでは、「シングル・ステップ・デポジッション法」という。）による半導体装置製造法により製造された半導体装置との評価結果を示す表である。なお、両半導体の金属膜及び反射防止用ＡＲＣ−ＴｉＮ膜に対するパターンエッチング条件は同じである。
（シングル・ステップ・デポジッション法）
比較対象のシングル・ステップ・デポジッション法は、表１に示すように温度安定化時間ＳＴを変えた３つの場合を示している。それ理由は、金属膜成膜後、反射防止膜全体を一度に成膜する方法では、本発明で問題にしているリング欠陥，グルーブの発生は、金属膜成膜後の冷却時間の長短に依存性があるかもしれないとの理由による。
【００４６】
表中、比較対象としてのシングル・ステップ・デポジッション法の温度安定化時間ＳＴは、第二金属膜成膜後の冷却時間を示し、ＳＴ＝５秒、１５秒及び４０秒のデータを示している。シングル・ステップ・デポジッション法では、この温度安定化時間ＳＴ経過後、反射防止膜ＡＲＣ−ＴｉＮの全体を一度に成膜している。
【００４７】
図４は、温度安定化時間ＳＴを決定するためのデータである。図４は、図３の「ＳＴ」の部分に対応する。ここで、縦軸は金属膜で測定した温度〔℃〕、横軸はＡＲＣ−ＴｉＮ処理時間〔sec.〕を示す。図４に示すように、第２の所定温度が１５０℃の場合、ウェハ搬送時間Ｘの後、ＡＲＣ−ＴｉＮ成膜開始時に金属膜は３６０℃、５秒経過後で３４０℃、１０秒経過後で１５０℃、その後若干温度は下がるが１５秒経過後で１５０℃、２０秒経過後で１５０℃、と推移している。
【００４８】
このデータから、本実施形態の１５０℃の場合、温度安定化時間ＳＴは約１５秒程度であることが判明した。従って、比較対象のシングル・ステップ・デポジッション法として、ＳＴ＝１５秒を中心に、前後のＳＴ＝５秒と４０秒のデータをとっている。また、本発明に係るマルチ・ステップ・デポジッション法では、第２段階で冷却時間を約６０秒設けているので、第二金属は第２の所定の温度である約１５０度まで充分に冷却されていることが分かる。
【００４９】
図５は温度安定化時間ＳＴをパラメータにしたデータであり、ここで、「ＳＴ−５」は温度安定化時間ＳＴが５秒のとき、「ＳＴ−１５」は１５秒のとき、「ＳＴ−４０」は温度安定化時間ＳＴが４０秒のときを、夫々表している。
「ＳＴ−５」では、第２の所定温度が１５０℃の場合、ウェハ搬送時間Ｘ＝５秒の後、ＡＲＣ−ＴｉＮ成膜開始時に金属膜は３６０℃、５秒経過後で３１０℃、１０秒経過後で２４０℃と推移し、１５秒経過後で１５０℃と安定し、２０秒経過後も１５０℃が維持されている。
【００５０】
同様に、「ＳＴ−１５」では、ウェハ搬送時間Ｘ＝１５秒後、ＡＲＣ−ＴｉＮ成膜開始時に金属膜は３４０℃、５秒経過後で１６０℃、１０秒経過後で１５０℃と安定し、１５秒経過後、２０秒経過後も１５０℃が維持されている。
同様に、「ＳＴ−４０」では、ウェハ搬送時間Ｘ＝４０秒後、ＡＲＣ−ＴｉＮ成膜開始時に金属膜は既に１５０℃に冷却されており、その後、５秒経過後、１０秒経過後、１５秒経過後、２０秒経過後も１５０℃が維持されている。
（評価結果）
表１は、このような比較対象のシングル・ステップ・デポジッション法と本発明に係るマルチ・ステップ・デポジッション法による半導体装置に関するパターン欠陥数、グルーブ発生数、絶縁特性のデータである。
【００５１】
【表１】
表１に示す「総欠陥数」はＳＥＭ（走査型電子顕微鏡）で検出した所定の面積当たりのパターン欠陥数を示している。この総欠陥数の内の代表的な欠陥として、「エッチング残（ヒロック状）」はパターンから小山状に突き出たエッチング残り、「エッチング残（スペース）」は隣接パターン間のスペースに発生しているエッチング残り、「グルーブの発生数」はグルーブの発生個数を、それぞれ示している。
【００５３】
「ブリッジ試験歩留り」は、電気的性能を表し、パターン間の絶縁特性を測定するため、図に示すようなブリッジ・パターンを利用して試験されたときの漏れ電流が所定値以下である割合（歩留り）を示している。
図６は、このブリッジ試験のパターンを示し、第２の金属層に、櫛形パターンを形成する２つの電極パターンＢ１，Ｂ２と、両電極パターン間を走る１本の電極パターンＣ１−Ｃ２が形成されている。各パターン及びパターン間スペースの詳細寸法は、Ｃ１−Ｂ間隔及びＣ２−Ｂ間隔がそれぞれが０．７２μｍ、Ｃ１〜Ｃ２の長さが４．３３ｍである。
【００５４】
１本の電極パターンＣ１−Ｃ２に電圧５Ｖ，電流１ｍＡを印加し、２つの電極パターンＢ１，Ｂ２を夫々電圧ゼロボルトの保持する。ここで、電極パターンＢ１又はＢ２の任意の一方と電極パターンＣ１−Ｃ２との間に流れる漏れ電流を測定している。
判定基準として、シングル・ステップ・デポジッション法を用いた製造法と本発明に係るマルチ・ステップ・デポジッション法を用いた製造法の有意差を明確にするため、製品仕様よりはるかに厳しい漏れ電流の基準「１×１０-9Ａ以下」を設定し、試験試料の総個数の内のこの基準を満たす個数を百分率で示している。
【００５５】
表１を参照すると、先ず、総欠陥数の項目では、シングル・ステップ・デポジッション法では温度安定化時間ＳＴ＝５秒，１５秒，４０秒のとき総欠陥数は夫々５３個，１４１４個，５９４５個であったのに対し、本発明に係るマルチ・ステップ・デポジッション法では７個であり、総欠陥数が激減していることが分かる。この総欠陥数の内、ヒロックの欠陥数は、前者が１６個，２個，１０個であったのに対し、本発明に係る後者では１個である。同様に、エッチング残（スペース）は、前者が１個，０個，０個であったのに対し、本発明に係る後者では０個である。
【００５６】
また、グルーブの発生数は、前者が３５個，２９７個，２８７個であったのに対し、本発明に係る後者では６個であり、グルーブの発生も激減しているのが分かる。
更に、ブリッジ試験歩留まりは、前者では温度安定化時間ＳＴ＝１５秒のときのデータしかとっていないが、複数回のデータのバラツキを含めて、０〜２０％であったのに対し、本発明に係る後者では２４〜８０％と有意差が認められた。
【００５７】
以上の結果、シングル・ステップ・デポジッション法を用いた製造法による半導体装置と本発明に係るマルチ・ステップ・デポジッション法を用いた製造法による半導体装置を比較すると、本発明に係る後者は総欠陥数及びグルーブ発生ににおいて激減し、且つパターン間絶縁性も向上していることが判明した。
【００５８】
【発明の効果】
本発明によれば、新規な半導体製造方法を提供することができる。
更に本発明によれば、配線パターン形成時に良好なパターンを形成し得る半導体製造方法を提供することができる。
更に本発明によれば、リング欠陥、エッチング残が実質的に減少し、良好な表面の平滑性及びパターン形状を有し、配線間の絶縁特性の高い半導体装置製造方法を提供することができる。
【図面の簡単な説明】
【図１】図２と一緒に用いて、本発明の半導体装置の製造方法を説明する図である。
【図２】図１と一緒に用いて、本発明の半導体装置の製造方法を説明する図である
【図３】本発明に係る半導体装置の製造方法のマルチ・ステップ・デポジッション法を説明する図である。
【図４】金属膜の温度推移を示すグラフである。
【図５】シングル・ステップ・デポジッション法による温度安定化時間の相違による金属膜の温度推移を示すグラフである。
【図６】ブリッジ試験に使用されるブリッジ・パターンを説明する図である。
【図７】従来の半導体装置の製造方法を説明する図である。
【図８】リング欠陥を説明する図である。
【符号の説明】
１：第一金属膜、 ２：ＡＲＣ−ＴｉＮ膜、 ３：層間絶縁膜、 ８：Ｔｉ膜、 ９：ＴｉＮ膜、 １０：第二金属膜
Claims (7)
- Ａｌ合金膜成膜後、積極的に冷却を行わない状態で、Ａｌの表面格子状拡散が顕著となりグルーブが形成される前に、反射防止膜を所望厚より薄くつけ、
反射防止膜の形成を中断して、積極的にウエハの冷却を行い、
Ａｌ合金膜の熱膨張率と反射防止膜の熱膨張率との差に起因する反射防止膜のクラックの発生を防止できる反射防止膜形成温度まで冷却したら、前記反射防止膜の残りの成長を行い、所望厚となるようにする、
Ａｌ合金膜上の反射防止膜を成膜する諸工程を含むことを特徴とする半導体装置製造方法。 - 請求項１に記載の半導体装置製造方法において、
前記Ａｌ合金膜と前記反射防止膜は、真空中連続成膜とすることを特徴とする半導体装置製造方法。 - 請求項１に記載の半導体装置製造方法において、
前記ＡｌによらずＣｕ、Ｍｏ、Ｗ、シリサイド、Ｔｉ、Ｐｄ、Ｐｔ、Ａｕのいずれかが使用されることを特徴とする半導体装置製造方法。 - 多層配線構造を有する半導体装置の製造方法において、
配線層を形成するための金属層を第１の所定の温度で成膜し、該金属膜の上に反射防止膜を成膜する工程を有し、
前記反射防止膜を成膜する工程は、
前記第１の所定の温度付近で前記反射防止膜を比較的薄く成膜し、
前記反射防止膜の成膜を中断して、前記金属の熱膨張率と前記反射防止膜の熱膨張率との差に起因する前記反射防止膜のクラックの発生を防止できる第２の所定の温度まで前記金属層を冷却し、
前記第２の所定の温度で前記反射防止膜の残りの膜厚を成膜する諸工程からなる、半導体装置の製造方法。 - 請求項４記載の半導体装置の製造方法において、
前記反射防止膜を比較的薄く成膜する工程は、Ａｒアシストのスパッタの加熱法でヒータ側Ａｒガスを流さないようにし、
前記金属層を第２の所定の温度まで冷却する工程は、ヒータ側Ａｒガスのみを流すことにより冷却し、
前記反射防止膜の残りの膜厚を成膜する工程は、ヒータ側Ａｒガス及びプロセス側Ａｒガスの両方を流している、半導体装置の製造方法。 - 請求項４記載の半導体装置の製造方法において、
前記第１の所定の温度は、４００℃であり、
前記第２の所定の温度は、１５０℃である、半導体装置の製造方法。 - 請求項４記載の半導体装置の製造方法において、
前記金属膜は、Ａｌ又はＡｌ合金からなり、
前記反射防止膜はＴｉＮからなる、半導体装置の製造方法。
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