JPH03178131A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03178131A JPH03178131A JP31799389A JP31799389A JPH03178131A JP H03178131 A JPH03178131 A JP H03178131A JP 31799389 A JP31799389 A JP 31799389A JP 31799389 A JP31799389 A JP 31799389A JP H03178131 A JPH03178131 A JP H03178131A
- Authority
- JP
- Japan
- Prior art keywords
- film
- wiring
- effect
- tensile strength
- alloy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 230000000694 effects Effects 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 229910000838 Al alloy Inorganic materials 0.000 claims abstract description 6
- 229910052710 silicon Inorganic materials 0.000 abstract description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 7
- 239000010703 silicon Substances 0.000 abstract description 7
- 229910017758 Cu-Si Inorganic materials 0.000 abstract description 3
- 229910017931 Cu—Si Inorganic materials 0.000 abstract description 3
- 229910045601 alloy Inorganic materials 0.000 abstract description 3
- 239000000956 alloy Substances 0.000 abstract description 3
- 238000003860 storage Methods 0.000 abstract description 2
- 230000002708 enhancing effect Effects 0.000 abstract 1
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000007493 shaping process Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 43
- 239000002184 metal Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 238000000034 method Methods 0.000 description 6
- 239000007789 gas Substances 0.000 description 5
- 238000001755 magnetron sputter deposition Methods 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 238000013508 migration Methods 0.000 description 3
- 230000005012 migration Effects 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000005245 sintering Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910001069 Ti alloy Inorganic materials 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に半導体基板上の金属配
線の構造に関する。
線の構造に関する。
従来、半導体装置における金属配線は、純Ａｌまたは、
熱処理時において基板中のＳｉがＡ、Ｒ中に拡散するこ
とによりＡｌがＳｉ基板中に異常拡散するアロイスパイ
クと呼ばれる不良を防ぐためＡｌＩ中に１％程度Ｓｔを
予め混合させたスパッタターゲットを用いて、ＤＣマグ
ネトロンスパッタ法によりＳｉ基板表面に配線金属をス
パッタする方法や、Ｓｉ基板表面にＣＶＤ法により多結
晶Ｓｉ薄膜を成長させ、さらにその上に純粋のＡｌをス
パッタする方法等により一般に形成される。
熱処理時において基板中のＳｉがＡ、Ｒ中に拡散するこ
とによりＡｌがＳｉ基板中に異常拡散するアロイスパイ
クと呼ばれる不良を防ぐためＡｌＩ中に１％程度Ｓｔを
予め混合させたスパッタターゲットを用いて、ＤＣマグ
ネトロンスパッタ法によりＳｉ基板表面に配線金属をス
パッタする方法や、Ｓｉ基板表面にＣＶＤ法により多結
晶Ｓｉ薄膜を成長させ、さらにその上に純粋のＡｌをス
パッタする方法等により一般に形成される。
更には、アイ・エイムス（ｒ、Ａｍｅｓ） 、エフ・エ
ム・ドエール（Ｆ、Ｍ、ｄ’Ｈｅｕｒｌｅ）等によりＩ
ＢＭジャーナル オブ リサーチ アンド デベロプメ
ント（Ｊｏｕｒｎａｌ ｏｆ Ｒｅ５ｅａｒｃｈ ａｎ
ｄ Ｄｅｖｅｌｏｐｍｅｎｔ）ｐ、４６１．７月号、１
９７０年に報告された、配線のエレクトロマイグレーシ
ョンに対する寿命を延ばすため数％のＣｕを混合させた
ターゲットを用いる方法や、デー・ニス・ガードナー（
Ｄ、Ｓ。
ム・ドエール（Ｆ、Ｍ、ｄ’Ｈｅｕｒｌｅ）等によりＩ
ＢＭジャーナル オブ リサーチ アンド デベロプメ
ント（Ｊｏｕｒｎａｌ ｏｆ Ｒｅ５ｅａｒｃｈ ａｎ
ｄ Ｄｅｖｅｌｏｐｍｅｎｔ）ｐ、４６１．７月号、１
９７０年に報告された、配線のエレクトロマイグレーシ
ョンに対する寿命を延ばすため数％のＣｕを混合させた
ターゲットを用いる方法や、デー・ニス・ガードナー（
Ｄ、Ｓ。
Ｇａｒｄｎｅｒ ） 、アール・ビー・バイヤーズ（Ｒ
，Ｂ。
，Ｂ。
Ｂｅｙｅｒｓ ）等によりアイイーイーイー トランザ
クションズ オン エレクトロン デバイシイズ（ＩＥ
ＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒ
ｏｎ Ｄｅｖｉｃｅｓ ） 。
クションズ オン エレクトロン デバイシイズ（ＩＥ
ＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒ
ｏｎ Ｄｅｖｉｃｅｓ ） 。
ＥＤ−３２（２）、２月号、１９８５年に報告された、
Ａｆｆｌ膜の表面にＴｉ等の高融点金属薄膜を積層させ
た構造のものや、アール・ビー・ゲーテ（Ｒ，Ｂ、Ｇｈ
ａｔｅ ） 、ジェイ・ビー・ブレア（Ｊ、Ｂ。
Ａｆｆｌ膜の表面にＴｉ等の高融点金属薄膜を積層させ
た構造のものや、アール・ビー・ゲーテ（Ｒ，Ｂ、Ｇｈ
ａｔｅ ） 、ジェイ・ビー・ブレア（Ｊ、Ｂ。
Ｂｌａｉｒ）等によりスイン ソリッド フィルムズ（
Ｔｈｉｎ ５ｏｌｄ Ｆｉｌｍｓ ） ５３．１１７．
１９７８年に報告された。バリアメタルとしてＴｉ、Ｗ
等の膜をＡ々膜とシリコン基板との間にはさむ方法も提
案されている。
Ｔｈｉｎ ５ｏｌｄ Ｆｉｌｍｓ ） ５３．１１７．
１９７８年に報告された。バリアメタルとしてＴｉ、Ｗ
等の膜をＡ々膜とシリコン基板との間にはさむ方法も提
案されている。
近年の半導体集積回路装置の高集積化に伴う配線の微細
化により、配線中の電流密度の増大によるエレクトロマ
イグレーションや、多層構造の絶縁膜にはさまれた配線
の応力によるストレスマイグレーション等配線の信頼性
不良が重要な問題尼なっている。従って、サブミクロン
寸法を有する微細配線には低抵抗性、エレクトロマイグ
レーション耐制、ストレスマイグレーション耐制、加工
性といった特性が要求されている。
化により、配線中の電流密度の増大によるエレクトロマ
イグレーションや、多層構造の絶縁膜にはさまれた配線
の応力によるストレスマイグレーション等配線の信頼性
不良が重要な問題尼なっている。従って、サブミクロン
寸法を有する微細配線には低抵抗性、エレクトロマイグ
レーション耐制、ストレスマイグレーション耐制、加工
性といった特性が要求されている。
本発明の半導体装置は、一導電型半導体基板の一主面に
形成されたＡｆｆｌを主成分とする配線を有する半導体
装置において、前記配線は３００℃以下の低温において
Ａｌを硬化させる効果を持つＣｕを含むＡｌ合金膜と、
３００℃以上でＡｌを硬化させる効果を持つＴｉ膜との
積層膜からなるものである。
形成されたＡｆｆｌを主成分とする配線を有する半導体
装置において、前記配線は３００℃以下の低温において
Ａｌを硬化させる効果を持つＣｕを含むＡｌ合金膜と、
３００℃以上でＡｌを硬化させる効果を持つＴｉ膜との
積層膜からなるものである。
３００℃以下の低温においてＡｌを硬化させる効果を持
つＣｕを０．２〜４％添加したＡｌ膜と、３００℃以上
でＡｆｆｌを硬化させる効果を持つＴｉ膜との積層膜か
らなる本発明の配線により、３００〜４００℃の温度範
囲においてＡｆｌｌ！ｌの引っ張り強度を向上させるＴ
ｉの効果と、３００℃以下においてＡｆ膜の引っ張り強
度を向上させるＣｕの効果を重ね合わせることにより、
アロイ工程およびその後の恒温保管における引っ張り応
力によるＡｆｆｌ配線の断線を抑制できる効果がある。
つＣｕを０．２〜４％添加したＡｌ膜と、３００℃以上
でＡｆｆｌを硬化させる効果を持つＴｉ膜との積層膜か
らなる本発明の配線により、３００〜４００℃の温度範
囲においてＡｆｌｌ！ｌの引っ張り強度を向上させるＴ
ｉの効果と、３００℃以下においてＡｆ膜の引っ張り強
度を向上させるＣｕの効果を重ね合わせることにより、
アロイ工程およびその後の恒温保管における引っ張り応
力によるＡｆｆｌ配線の断線を抑制できる効果がある。
また、必要なら、ＡＪ−Ｃｕ合金にさらに半導体基板を
構成する元素、例えばＳｉを添加することにより、ＡＪ
−Ｔｉの反応による抵抗増大をおさえ、同時にアロイス
パイクを防止することもできる。
構成する元素、例えばＳｉを添加することにより、ＡＪ
−Ｔｉの反応による抵抗増大をおさえ、同時にアロイス
パイクを防止することもできる。
次に本発明を図面を用いて説明する。
第１図は本発明の第１の実施例であるＴｉ薄膜をＡ、＆
−Ｃｕ膜の下に積層した配線を有する半導体装置の製
造工程を説明するための半導体チップの断面図である。
−Ｃｕ膜の下に積層した配線を有する半導体装置の製
造工程を説明するための半導体チップの断面図である。
まず第１図（ａ）に示すように、ｐ型のシリコン基板１
の表面に５ｉ０２等の酸化膜２を形成し、コンタクト部
の酸化膜２をフォトレジストをマスクにＣＦ４とＨ２の
混合ガスを用いる反応性イオンエツチング法により開口
除去する。
の表面に５ｉ０２等の酸化膜２を形成し、コンタクト部
の酸化膜２をフォトレジストをマスクにＣＦ４とＨ２の
混合ガスを用いる反応性イオンエツチング法により開口
除去する。
次に第１図（ｂ）に示すように、ＤＣマグネトロンスパ
ッタ法により、Ｔｉターゲットをアルゴンガスでスパッ
タし、厚さ２００〜１００ＯＡのＴｉ膜３を室温で形成
する。
ッタ法により、Ｔｉターゲットをアルゴンガスでスパッ
タし、厚さ２００〜１００ＯＡのＴｉ膜３を室温で形成
する。
次に第１図（ｃ）に示すように、同一スパッタ装置内に
おいて、Ｔｉ膜３上に連続的に０．５％のＣｕと１％の
Ｓｉを含むＡＪ−Ｃｕ−Ｓｉ膜４を０．５μｍの厚さに
ＤＣマグネトロンスパッタ法で形成する。
おいて、Ｔｉ膜３上に連続的に０．５％のＣｕと１％の
Ｓｉを含むＡＪ−Ｃｕ−Ｓｉ膜４を０．５μｍの厚さに
ＤＣマグネトロンスパッタ法で形成する。
以下フォトリソグラフィ技術及びＣＣｆ、ガスを用いる
反応性イオンエツチング法によりＡｇＡｇ−Ｃｕ−３ｉ
及びＴｉ膜３をバターニングし配線を形成する（図示せ
ず）、なお、バターニング後、シリコン基板と配線金属
とのコンタクトをとるため、４５０℃、３０分間のシン
タリングを行なう。
反応性イオンエツチング法によりＡｇＡｇ−Ｃｕ−３ｉ
及びＴｉ膜３をバターニングし配線を形成する（図示せ
ず）、なお、バターニング後、シリコン基板と配線金属
とのコンタクトをとるため、４５０℃、３０分間のシン
タリングを行なう。
第２図は本発明の第２の実施例であるＴｉ薄膜をＡＪ−
Ｃｕ膜の上に積層した配線を有する半導体装置の製造工
程を説明するための半導体チップの断面図である。
Ｃｕ膜の上に積層した配線を有する半導体装置の製造工
程を説明するための半導体チップの断面図である。
まず、第２図（ａ）に示すように、ｐ型のシリコン基板
１の表面に酸化膜２を形成し、コンタクト部の酸化膜を
フォトレジストをマスクにＣＦ４とＨ２の混合ガスを用
いる反応性イオンエツチング法により開口除去する。
１の表面に酸化膜２を形成し、コンタクト部の酸化膜を
フォトレジストをマスクにＣＦ４とＨ２の混合ガスを用
いる反応性イオンエツチング法により開口除去する。
次に第２図（ｂ）に示すように、ＤＣマグネトロンスパ
ッタ法により、０．５％のＣｕと１％Ｓｉを含むＡ、！
２ターゲットをアルゴンガスでスパッタし、厚さ０．５
μｍのＡＪ２−Ｃｕ−３ｔ膜４を基板加熱２００℃で形
成する。
ッタ法により、０．５％のＣｕと１％Ｓｉを含むＡ、！
２ターゲットをアルゴンガスでスパッタし、厚さ０．５
μｍのＡＪ２−Ｃｕ−３ｔ膜４を基板加熱２００℃で形
成する。
次に第２図（ｃ）に示すように、同一スパッタ装置内に
おいて、Ａ々−Ｃｕ−３ｔ膜４上に連続的にＴｉ膜３を
２００〜１００ＯＡの厚さにＤＣマグネトロンスパッタ
法で形成する。
おいて、Ａ々−Ｃｕ−３ｔ膜４上に連続的にＴｉ膜３を
２００〜１００ＯＡの厚さにＤＣマグネトロンスパッタ
法で形成する。
以下フォトリングラフィ技術及びＣＣ１４ガスを用いる
反応性イオンエツチング法により、Ｔｉ膜３とＡｊ’−
Ｃｕ−３ｕ膜４をバターニングし配線を形成する（図示
せず）。なお、パターニング後、シリコン基板と配線金
属とのコンタクトをとるため、４５０℃、３０分間のシ
ンタリングを行なう。
反応性イオンエツチング法により、Ｔｉ膜３とＡｊ’−
Ｃｕ−３ｕ膜４をバターニングし配線を形成する（図示
せず）。なお、パターニング後、シリコン基板と配線金
属とのコンタクトをとるため、４５０℃、３０分間のシ
ンタリングを行なう。
尚、上記実施例においては半導体基板としてＳｉを用い
た場合について説明したが、Ｇｅであってもよい、この
場合Ａｌ合金膜には５％以内のＧｅを含ませるのが望ま
しい。
た場合について説明したが、Ｇｅであってもよい、この
場合Ａｌ合金膜には５％以内のＧｅを含ませるのが望ま
しい。
第２の実施例で形成した積層配線構造の膜中応力の温度
依存性を従来の配線と共に第３図にそれぞれ示す、この
図は５５０℃加熱後の冷却時の腹中引っ張り応力（ｄδ
／ｄＴ）−の温度変化率を各温度についてプロットした
ものである。
依存性を従来の配線と共に第３図にそれぞれ示す、この
図は５５０℃加熱後の冷却時の腹中引っ張り応力（ｄδ
／ｄＴ）−の温度変化率を各温度についてプロットした
ものである。
ｄδ／ｄＴが小さいということはそこで応力が緩和され
ている、いいかえると、塑性変形が起こっているという
ことである。これが配線中のボイドの発生につながる。
ている、いいかえると、塑性変形が起こっているという
ことである。これが配線中のボイドの発生につながる。
従って、ｄδ／ｄＴの大きな値を有する配線構造が望ま
しいが、第３図かられかるように、３００℃以下ではＣ
ｕが添加されているＡＪ膜が大きい値を示し、３００〜
４５０℃ではＴｉを積層した構造の配線が大きい値を示
した。すなわち、Ｔｉ／Ａｆｆｌ−Ｃｕ−３ｔ積層配線
構造を採用することで低温から高温まで塑性変形の起こ
りにくい配線を形成することができる。
しいが、第３図かられかるように、３００℃以下ではＣ
ｕが添加されているＡＪ膜が大きい値を示し、３００〜
４５０℃ではＴｉを積層した構造の配線が大きい値を示
した。すなわち、Ｔｉ／Ａｆｆｌ−Ｃｕ−３ｔ積層配線
構造を採用することで低温から高温まで塑性変形の起こ
りにくい配線を形成することができる。
以上説明したように本発明は、３００℃以下の低温にお
いてＡＩ２を硬化させる効果を持つＣｕを含むＡｌ合金
膜と、３００℃以上でＡｌを硬化させる効果を持つＴｉ
膜の積層膜から配線を構成することにより、低温から高
温まで塑性変形の起こりにくい配線を形成することがで
きる。このため、半導体集積回路装置の高集積化に伴う
配線の微細化により、配線中の電流密度の増大によるエ
レクトロマイグレーションや、多層構造の絶縁膜にはさ
まれた配線の応力によるストレスマイグレーション等配
線の信頼性不良問題を解決した半導体装置が得られると
いう効果がある。
いてＡＩ２を硬化させる効果を持つＣｕを含むＡｌ合金
膜と、３００℃以上でＡｌを硬化させる効果を持つＴｉ
膜の積層膜から配線を構成することにより、低温から高
温まで塑性変形の起こりにくい配線を形成することがで
きる。このため、半導体集積回路装置の高集積化に伴う
配線の微細化により、配線中の電流密度の増大によるエ
レクトロマイグレーションや、多層構造の絶縁膜にはさ
まれた配線の応力によるストレスマイグレーション等配
線の信頼性不良問題を解決した半導体装置が得られると
いう効果がある。
第１図及び第２図は本発明の第１及び第２の実施例を説
明するための半導体チップの断面図である。第３図は積
層配線構造の膜中応力の温度依存性を示す図である。 １・・・シリコン基板、２・・・酸化膜、３・・・Ｔｉ
膜、４−・・Ａｆ−Ｃｕ−３ｔ膜。
明するための半導体チップの断面図である。第３図は積
層配線構造の膜中応力の温度依存性を示す図である。 １・・・シリコン基板、２・・・酸化膜、３・・・Ｔｉ
膜、４−・・Ａｆ−Ｃｕ−３ｔ膜。
Claims (1)
- 【特許請求の範囲】 １、一導電型半導体基板の一主面に形成されたＡｌを主
成分とする配線を有する半導体装置において、前記配線
は３００℃以下の低温においてＡｌを硬化させる効果を
持つＣｕを含むＡｌ合金膜と、３００℃以上でＡｌを硬
化させる効果を持つＴｉ膜との積層膜からなることを特
徴とする半導体装置。 ２、Ａｌ合金膜には半導体基板を構成する元素を含む請
求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31799389A JPH03178131A (ja) | 1989-12-06 | 1989-12-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31799389A JPH03178131A (ja) | 1989-12-06 | 1989-12-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03178131A true JPH03178131A (ja) | 1991-08-02 |
Family
ID=18094290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31799389A Pending JPH03178131A (ja) | 1989-12-06 | 1989-12-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03178131A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5459091A (en) * | 1977-10-20 | 1979-05-12 | Toshiba Corp | Semiconductor device |
| JPS56155550A (en) * | 1980-05-02 | 1981-12-01 | Hitachi Ltd | Multilayer wiring structure and manufacture thereof |
| JPS6344741A (ja) * | 1986-08-12 | 1988-02-25 | Fujitsu Ltd | 配線金属層の形成方法 |
| JPS63129662A (ja) * | 1986-11-20 | 1988-06-02 | Fujitsu Ltd | 半導体装置 |
| JPS645035A (en) * | 1987-06-29 | 1989-01-10 | Toshiba Corp | Semiconductor device and its manufacture |
-
1989
- 1989-12-06 JP JP31799389A patent/JPH03178131A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5459091A (en) * | 1977-10-20 | 1979-05-12 | Toshiba Corp | Semiconductor device |
| JPS56155550A (en) * | 1980-05-02 | 1981-12-01 | Hitachi Ltd | Multilayer wiring structure and manufacture thereof |
| JPS6344741A (ja) * | 1986-08-12 | 1988-02-25 | Fujitsu Ltd | 配線金属層の形成方法 |
| JPS63129662A (ja) * | 1986-11-20 | 1988-06-02 | Fujitsu Ltd | 半導体装置 |
| JPS645035A (en) * | 1987-06-29 | 1989-01-10 | Toshiba Corp | Semiconductor device and its manufacture |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2839579B2 (ja) | 半導体装置及びその製造方法 | |
| KR0167812B1 (ko) | 반도체 집적칩에 대한 상호연결구조 제공방법 | |
| US6258466B1 (en) | Metallization on titanium aluminide | |
| US5798301A (en) | Method of manufacturing metal interconnect structure for an integrated circuit with improved electromigration reliability | |
| JP3957856B2 (ja) | 半導体装置の製造方法 | |
| US6395629B1 (en) | Interconnect method and structure for semiconductor devices | |
| JPH03178131A (ja) | 半導体装置 | |
| JP2616460B2 (ja) | 半導体装置およびその製造方法 | |
| JP3109269B2 (ja) | 半導体装置の製造方法 | |
| JPH0418760A (ja) | 半導体装置 | |
| JP3337758B2 (ja) | 半導体装置の製造方法 | |
| JPH053254A (ja) | 積層配線形成方法 | |
| JPH0434939A (ja) | 半導体装置およびその製造方法 | |
| KR100415095B1 (ko) | 반도체소자의제조방법 | |
| KR100199910B1 (ko) | 반도체 소자 제조 방법 | |
| JP3340578B2 (ja) | 半導体装置の多層配線及びその製造方法 | |
| KR100197665B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| JP2809193B2 (ja) | 半導体装置 | |
| JP3329148B2 (ja) | 配線形成方法 | |
| KR950005265B1 (ko) | 금속배선층 형성방법 | |
| KR100711920B1 (ko) | 반도체 소자의 금속 배선 및 그의 형성 방법 | |
| JP2001068473A (ja) | 半導体装置およびその製造方法 | |
| JPH0334545A (ja) | 半導体装置の製造方法 | |
| JPH0258228A (ja) | 半導体集積回路 | |
| JPS6118153A (ja) | 半導体装置およびその製造方法 |