JP3925752B2 - Bumped wiring board and manufacturing method of semiconductor package - Google Patents

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    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps

Description

【０００１】
【産業上の利用分野】
本発明は、突起状バンプを介して他のデバイス等に接続したり、試験等で一時的に接触させたりするバンプ付き配線基板の製造方法に関する。また、半導体チップをフェイスダウンで配線基板に搭載してなる半導体パッケ−ジの製造法に関する。
【０００２】
【従来の技術】
従来より配線上にバンプをつけた配線付き配線基板が提案されている。配線板上にバンプを形成する方法として一般的に用いられている方法は例えば次の通りである。
すなわち、図３に示したように（ａ）絶縁基板２上に銅箔１が貼られた処理基板１９を用意する。（ｂ）めっき用レジスト３をフォトリソ法でバンプとなるべき部分を開口させて形成する。（ｃ）その配線板の銅箔上にに銅めっき、ニッケルめっき、金めっき等によりバンプ４を形成する。（ｄ）このバンプを形成する際に使用したレジストを剥離し、（ｅ）フォトリソ法で配線を形成する方法である。従来法では、バンプは図４に示すようにバンプパッドより小さくなるように配置されている。
一方半導体実装の分野では、半導体チップの端子数の増加や実装面積の低減要請に伴い、チップのフェース面を接続する基板面に向けたフリップチップ（フェースダウン）実装が使われはじめている。フリップチップ実装においては、半導体チップ上にバンプを形成する方法が一般に行われている。バンプ形成法としては、ウェハー電極上にバリア層、半田層を蒸着し、還元雰囲気炉等に通すことで半田バンプを形成する方法、スタッドバンプ等により金バンプを形成する方法などがある。半田バンプの場合はリフローによって、金バンプの場合は導電性ペースト、異方導電フィルム、圧接などの方法によって接続される。
【０００３】
【発明が解決しようとする課題】
このように従来からのバンプ付き配線板形成法では、バンプを配線上にめっきで形成させるために、フォトリソ工程での精密な位置合わせが要求される。図２に示したように通常はバンプ形成する部分の配線を大きくしたバンプパッドを設けることが行われるが、図２に示すような端部等で発生する位置ずれが大きくなるとバンプが配線上にのらないなどの不良が発生する。バンプパッドを大きする方法でもよいが、配線密度が高い場合にはフォトリソ工程の限界があるために配線設計が困難になる。また、バンプを小さくする方法も考えられるが、小さいバンプを形成することはフォトリソ工程に限界があったり、バンプめっきの析出不良が発生したりするために困難である。また、バンプを必要以上に小さくすることは、他の基板や半導体チップとの接触や接続面積を小さくすることになり好ましくない。
まためっきで形成する従来からの方法では、無電解めっきを用いると析出速度を上げることが難しいため、高さのあるバンプを作製することが困難である。また電気めっきを用いると、バンプ高さを揃えることが困難であるため、他の基板や半導体チップとの接続・接触不良が発生するなどの問題がある。
一方フリップチップ実装においては、従来からの半導体チップ上にバンプを形成する方法ではバンプ形成コストが高いため、低コストなバンプ形成方法が望まれている。
本発明は、配線上に高さ精度のよいバンプを形成したバンプ付き配線板の製造法を安価に提供するものである。また、高さ精度がよい等の利点により、フリップチップ実装に適したバンプ付き配線板の製造法及び基板とバンプ間の接続信頼性の高い半導体パッケージの製造法を提供するものである。
【０００４】
【課題を解決するための手段】
本発明はこれらの問題に鑑みなされたもので、本発明の配線基板の少なくとも一表面配線上にバンプが形成されているバンプ付き配線基板の製造法は、バンプ領域帯を形成する工程及び配線パターンを形成する工程を含み、バンプ領域帯と配線パターンを交差させることによって、交差した箇所にバンプ形成することを特徴とするものである。
【０００５】
本発明の配線板の製造法は、平面配線上に突起状バンプが形成されたバンプ付配線が複数形成された配線板の製造法であって、
１Ａ．絶縁基板の第一の金属層の上に、後工程で第一の金属層をエッチングして形成される平面配線上部と隣接する平面配線の間隙部を含む領域に、突起状バンプの幅で一連の金属層からなる帯状パタ−ンを形成する工程、
１Ｂ．前記帯状パタ−ンの平面配線の間隙部の領域をエッチング除去すると共に、第一の金属層による平面配線を含む所定の配線パタ−ンを第一の金属層をエッチングして形成する工程を備えることを特徴とする。
【０００６】
又本発明の配線板の製造法は、平面配線上に突起状バンプが形成されたバンプ付配線が複数形成された配線板の製造法であって、
２Ａ．絶縁基板に第一の金属層を形成する工程、
２Ｂ．第二の金属層によって、後工程で第一の金属層をエッチングして形成される平面配線上部と隣接する平面配線の間隙部を含む領域に、突起状バンプの幅で一連の帯状パタ−ンを形成する工程、
２Ｃ．第二の金属層による帯状パタ−ンの平面配線の間隙部の領域をエッチング除去すると共に、第一の金属層による平面配線を含む所定の配線パタ−ンを第一の金属層をエッチングして形成する工程
を備えることを特徴とする。
【０００７】
又本発明の配線板の製造法は、平面配線上に突起状バンプが形成されたバンプ付配線が複数以上形成された配線板の製造法であって、
３Ａ．絶縁基板に第一の金属層と第一の金属層に対し選択エッチング可能な第二の金属層を備える金属層を形成する工程、
３Ｂ．第二の金属層によって、後工程で第一の金属層をエッチングして形成される平面配線上部と隣接する平面配線の間隙部を含む領域に、突起状バンプの幅で一連の帯状のパタ−ンを形成する工程、
３Ｃ．第二の金属層による帯状パタ−ンの平面配線の間隙部の領域をエッチング除去すると共に、第一の金属層による平面配線を含む所定の配線パタ−ンを第一の金属層をエッチングして形成する工程
を備えることを特徴とする。
【０００８】
又本発明の配線板の製造法は、平面配線上に突起状バンプが形成されたバンプ付配線が複数以上形成された配線板の製造法であって、
４Ａ．絶縁基板に第一の金属層と第一の金属層に対し選択エッチング可能な第二の金属層と第二の金属層に対し選択エッチング可能な第三の金属層を備える金属層を形成する工程、
４Ｂ．第三の金属層によって、後工程で第一の金属層をエッチングして形成される平面配線上部と隣接する平面配線の間隙部を含む領域に、突起状バンプの幅で一連の帯状パタ−ンを形成する工程、
４Ｃ．帯状パタ−ンが形成された箇所以外に露出する第二の金属層をエッチング除去した後、帯状パタ−ンの平面配線の間隙領域部の第三、第二の金属層をエッチング除去すると共に、第一の金属層による平面配線を含む所定の配線パタ−ンを第一の金属層をエッチングして形成する工程
を備えることを特徴とする。
【０００９】
又本発明の配線板の製造法は、平面配線上に突起状バンプが形成されたバンプ付配線が複数以上形成された配線板の製造法であって、
５Ａ．絶縁基板に第一の金属層と第一の金属層に対し選択エッチング可能な第二の金属層と第二の金属層に対し選択エッチング可能な第三の金属層を備える金属層を形成する工程、
５Ｂ．第三の金属層によって、後工程で第一の金属層をエッチングして形成される平面配線上部と隣接する平面配線の間隙部を含む領域に、突起状バンプの幅で一連の帯状パタ−ンを形成する工程、
５Ｃ．帯状パタ−ンの平面配線の間隙領域部の第三、第二の金属層をエッチング除去すると共に、第二、第一の金属層による平面配線を含む所定の配線パタ−ンを第二、第一の金属層をエッチングして形成する工程
を備えることを特徴とする。
５Ｃ工程の後、露出する第二の金属層をエッチング除去するようにすることもできる。
【００１０】
本発明の半導体パッケージの製造法は、上記のの方法により製造されたバンプ付配線を備えた配線板を用意し、バンプと半導体チップ電極を対向させて接続する工程を備えることを特徴とする。
本発明の半導体パッケージの製造法は、上記の方法により製造されたバンプ付配線が形成された配線板であって、平面配線は半導体チップ搭載領域内に形成されたものであり前記平面配線が形成される絶縁基板には貫通孔が設けられている配線板を準備し、半導体チップを半導体チップ電極とバンプと対向させて接続し搭載する工程、前記貫通孔で前記平面配線と導通する外部接続端子部を形成する工程を備えるようにすることができる。
上記本発明の半導体パッケージの製造法において、バンプと半導体チップ電極の接続を異方導電フィルムを介して行うことができる。
【００１１】
【発明の実施の形態】
本発明におけるバンプ付き配線板は、通常のプリント配線板の平面配線板上に突起状バンプが形成されたものである。
第一の発明の実施の形態を説明する。絶縁基板に第一の金属層を形成する。この金属層は、後に平面配線を形成するものである。材質としては、銅、ニッケル、金、すず、鉛、それらを含む４２アロイ等等の合金など、実質的に電気配線として用いるにたる導電性があればよい。厚みは特に問わないが、２μｍ以上７５μｍ以下などが選択される。また、材質の異なる多層構成のものでもよい。第一の金属層は接着性のある絶縁層に金属を熱板プレス、ロールラミネート等により接着してもよいし、めっき、蒸着により形成してもよい。絶縁基板の材質としてはポリイミド、エポキシフィルム、液晶ポリマー等のフィルム基材、ガラスクロスや各種無機フィラーとポリイミド、エポキシ樹脂等による複合材料、酸化アルミニウム、酸化シリコン、窒化アルミニウム、窒化シリコン等によるセラミック材料等、実質的に絶縁性があれば材質は問わない。絶縁基板は単独の絶縁基板であってもよいが、内層回路を有するものであってもよい。次に、第二の金属層による帯状パターンを形成する。帯状パターンは後工程で形成される平面配線上及びそれに隣接する平面配線の間隙部を含む領域に突起状バンプの幅で、アディティブ法（めっき）により形成する。突起状バンプの幅とは、突起状バンプの外形を構成する２組の幅の内、後にエッチングして形成される隣接する平面配線間の間隙と接する平面配線に沿う方向のものである。第二の金属の材質としては、第一の金属と同様に、銅、ニッケル、金、アルミニウム、すず、鉛、それらを含む合金、４２アロイ等、実質的に電気配線として用いるにたる導電性があればよい。第一の同一金属を選択してもよいが、異なる種類でもよい。次に配線形成を行う。このとき、前記の帯状パターンのうち、平面配線の間隙部をエッチング除去する。結果として、第二の金属による突起状バンプは、帯状パターンと平面配線が交差した部分に形成される。バンプの形状は特に問わないが、正方形、長方形などが用いられる。大きさとしては、例えばチップのアルミ電極やチップに設けられた金、はんだ等による突起などとの接続する場合やチップの電極に接触させて検査等に用いる場合には、３０μｍ角程度から２００μｍ角程度の大きさが選択される。また配線板や液晶用基板の検査や接続等に用いられる場合には、５０μｍ角から１０００μｍ角程度が選択される。また、バンプの高さは、第二金属層の厚みに相当するが、平面配線のうねりや面粗さに対して実質的に突起となっていればよい。通常は、高さ約３μｍ以上ある突起であり、他の配線板や半導体チップと接続したり、接触して導通させるためには、高さ５μｍ以上が好ましい。
【００１２】
第二の実施の形態では、絶縁層上に第一の金属層と第二の金属層からなる金属層を絶縁基板上に形成する。これらの金属層の材質としては第一の実施の形態のものと同様であり、熱板プレス、めっき、蒸着等により形成される。本実施の形態では、第二金属層の材質は、第一金属層に対し選択エッチング性の高い条件（エッチング液、温度など）がある組み合わせを選択する。この選択エッチング性の高い条件（選択エッチング条件）においては、［第二金属層のエッチングレート]が［第一金属層のエッチングレート]に対して３倍以上あることが好ましく、より大きいほど望ましい。次にこの選択エッチング条件にて第二金属をエッチングし帯状パターンを形成する。この帯状パターンは、第一の実施の形態でめっきにて形成したものと同様である。以下の工程は、第一の実施の形態と同様に行われる。
【００１３】
第三の実施の形態では、絶縁基板に第一の金属層と第一の金属層に対し選択エッチング可能な中間金属層と中間金属層に対し選択エッチング可能な第二の金属層を備える金属層を形成した。第一金属層、第二金属層及び中間金属層は、例えば、銅、ニッケル、金、アルミニウム、すず、鉛、それらを含む合金、４２アロイ等、実質的に電気配線として用いるにたる導電性があればよい。これら第一／中間／第二金属層の組み合わせとしては、例えば、銅／ニッケル／銅、銅／アルミニウム／銅などが選択される。次に第二の金属層を中間層より選択エッチング性が高い条件でエッチングし、帯状パターンを形成する。帯状パターンの配置等は第一の実施の形態と同様である。次に、露出した中間層を第一の金属層より選択エッチング性が高い条件でエッチングする。次に配線形成を行う。このとき、前記の帯状パターンのうち、平面配線の間隙部をエッチング除去する。
【００１４】
第四の実施の形態としては、第三の実施の形態で中間層をエッチング除去する前に配線形成を行う。このとき、中間層、第一金属層を別個の条件でエッチングしてもよいし、同一の条件でエッチングしてもよい。
【００１５】
第五の実施の形態としては、第四の実施の形態の後、露出した中間層を第一の金属層より選択エッチング性が高い条件でエッチングする。
【００１６】
第六の実施の形態について説明する。第一から第五の実施の形態で述べた方法によりバンプ付き配線板を形成する。このとき、前記配線の少なくとも一部はチップ搭載領域に形成されている。また、チップ搭載領域の配線下部の樹脂の一部分に開口部がある。この開口部は外部接続用端子穴である。次に露出した配線及びバンプの表面には無電解ニッケルめっき及び金めっきを施す。次にチップのアルミニウム電極とバンプを対向させ、加圧しながら熱及び／又は超音波によりバンプ上の金とアルミニウムを金属接合させる。このとき配線板上の接合部以外の箇所に接着フィルムや接着用ペーストを配置しておき、接合とともにチップとの接着性をもたせると接合部の信頼性が高くなる。接着材の硬化を促進したり、揮発分除去などのために、熱処理や紫外線硬化などの後処理を行ってもよい。必要に応じてエポキシ樹脂と無機フィラー等を主成分にする半導体パッケージ用封止材により、樹脂封止を行ってもよい。また、バンプとチップのアルミ電極とを接合させたあと、チップと配線板の間にがん浸性の高い液状の未硬化樹脂（アンダーフィル材）をがん浸させ、熱や紫外線等により硬化させてもよい。また、チップのアルミ電極上に金などをめっき、ボールボンディング等により形成させておいてもよい。次に開口部に半田ボールを搭載する。半田ボールはフラックスを塗布した後に開口部に挿入させ、窒素リフロー装置で半田を溶融させて配線と接合する。
【００１７】
第七の実施の形態について説明する。第六の実施の形態と同様、バンプ付き配線板を形成し、配線及びバンプの表面には無電解ニッケルめっき及び金めっきを施す。このとき、前記配線の少なくとも一部はチップ搭載領域に形成されている。また、チップ搭載領域の配線下部の樹脂の一部分に開口部がある。この開口部は外部接続用端子穴である。次に露出した配線及びバンプの表面には無電解ニッケルめっき及び金めっきを施す。次に、未硬化のエポキシ樹脂中に導電性粒子を分散させた異方導電性フィルムをバンプや配線を含むチップ搭載領域上に適度な温度、圧力を加えて仮接着する。これは、フィルムを所定の位置に仮固定する意味がある。次に、チップのアルミ電極面をバンプ付きの配線板のバンプと対向させて、前記異方導電性フィルムを介して一定の圧力・温度を加えながら、接着とともに接続させる。次に開口部に半田ボールを搭載する。半田ボールはフラックスを塗布した後に開口部に挿入させ、窒素リフロー装置で半田を溶融させて配線と接合する。
【００１８】
第八の実施の形態について説明する。絶縁基板の第一の金属層の上に、後工程で第一の金属層をエッチングして形成される平面配線上部と隣接する平面配線の間隙部を含む領域に、突起状バンプの幅で一連の帯状パタ−ンを形成する工程を、第一の金属層の上に突起状バンプの幅で一連の帯状パタ−ン形状のエッチングレジストを形成し、エッチングにより行うことができる。この後前記帯状パタ−ンの平面配線の間隙部の領域をエッチング除去すると共に、第一の金属層による平面配線を含む所定の配線パタ−ンを第一の金属層をエッチングして形成する。
【００１９】
【実施例】
本発明の具体例を図面に基づき説明する。図１に本発明のバンプ付き配線基板の製造方法の一例を断面図で示す。図２に図１のそれぞれの工程に対応させた平面図の一例を示す。絶縁基板（日立化成工業（株）製、Ｅ−６７９）２上に金属箔が形成された処理基板を用意する（図１及び図２（ａ））。金属箔は第二の金属層（材質：銅、厚み：５μｍ）７、中間金属層（材質：ニッケル、厚み：１８μｍ）８、第一の金属層（材質：銅、厚み：５μｍ）９の三層箔（日本電解製、特注品）とした。金属箔の材質構成、厚みは一例にすぎない。次に、アルカリエッチング液対応のフォトレジスト（日立化成工業（株）製、フォテックＨＮ６４０）を通常のフォトリソ工程によって、バンプ領域帯１０部をマスクするようにエッチングレジストを形成した。次にアルカリエッチング液（メルテックス（株）製、Ａプロセス）を用いてバンプ形成層を選択的にエッチングし、帯状パターン１０を形成した。エッチング条件としては例えば液温４０℃、スプレー圧力１．２ｋｇｆ／ｃｍ２とした。このエッチング液、条件は一例にすぎなく、本実施例で使用した三層構成の場合、ニッケルに比べて銅の溶解速度が著しく高いエッチング液、条件を選択するのがよい。このような工程を経て、帯状パターン以外の箇所に中間バリア層が露出される。マスクとして用いたレジストは水酸化カリウム３ｗｔ％溶液（液温３８℃）にて除去する（図１及び図２（ｂ））。次に中間金属層を酸性エッチング液（メルテックス（株）製、メルストリップＮ９５０）を用いて選択的にエッチング除去し、第一の金属層を露出させた（図１及び図２（ｃ））。このエッチング液や条件も該アルカリエッチング液と同様に一例にすぎない。また、中間金属層をそのまま用いる場合や、２層構成の金属箔を使用した場合はこの工程が省略される。次にバンプ領域帯を形成したのと同様に、フォトリソ工程を用いて配線を形成する。フォトレジストは日立化成工業（株）製、フォテックＨＮ６４０を用いた。また、エッチング液は塩化第二鉄水溶液（液温３８℃、ボーメ度４０）を用いた。ここで使用したエッチング液及び条件ではニッケル、銅ともに十分にエッチング可能であるものを選択した一例にすぎない。このように配線形成すると同時に先程形成したバンプ領域帯と交差する部分にバンプが形成されたバンプ付き配線基板となる（図１及び図２（ｄ））。さらに一つの処理基板に多数個作製した場合は、各々の個片（図１及び図２（ｅ））に分割される。図３は図１及び図２の方法により作製したバンプつき配線基板を用いて半導体パッケージを作製する一例を示したものである。ここで、図３（ａ）のポリイミド基板１２は接着材付きのポリイミドフィルム（日立化成工業（株）製、ＭＣＦ−５５１０Ｉ）を用いた。また半田ボール搭載穴１１は、図１及び図２（ａ）に先立ちドリルで穴をあけた接着材付きのポリイミドフィルムを作製しておき金属箔にプレスして作製した。穴の形成法としては、パンチング加工、レーザ加工などもあり、金属箔にフィルムを接着した後に穴開けしてもよい。また、バンプ４及び配線５の表面には無電解ニッケルめっき５μｍ及び金めっき０．５μｍを形成した。これに異方導電性フィルム１３（日立化成工業（株）製、ＡＣ８３０１）を搭載し、温度１００℃、圧力３ｋｇｆ／ｃｍ２、加圧時間５秒で仮接着した（図３（ｂ））。次に半導体チップのアルミ端子と基板上のバンプを対向させ、位置合わせを行い所定位置にチップを搭載し、温度１８０℃、圧力１５ｋｇｆ／ｃｍ２、加圧時間２０秒の条件で本圧着した（図３（ｃ））。その後、通常の半田ボール搭載装置を用いて半田ボール穴にフラックスをぬって半田ボール（ボール径４５０μｍ）を搭載した後、窒素雰囲気リフロー炉（最高温度：２３０℃）にてボールを溶融させて外部接続端子を作製し、半導体パッケージが得られた。チップと基板との接続抵抗を調べたところ、初期１０ミリオーム以下であり、熱サイクル試験（条件：ー４０℃／１２５℃）１０００サイクルによっても接続部の抵抗上昇は全くみられなかった。また、バンプ間距離３０μｍにおける試験基板での高温加湿バイアス試験を１５００時間実施したが、各バンプ間の絶縁抵抗は１０８オーム以上のレベルであり、接続部の接続抵抗も１０ミリオームと一定であった。
【００２０】
【発明の効果】
本発明によるバンプ付き基板は、このように配線板のエッチングプロセスで形成されるために安価に製造することが可能となる。
また、配線密度が上がった場合や処理基板が大型化した場合でも配線上に確実にバンプが形成することが可能である。結果として、歩留まりの向上も期待できる。
絶縁基板上に第一の金属層と第一の金属層と選択エッチング可能な第二の金属層を形成しておき、第二の金属層を選択エッチングすることによりバンプを形成することができるので、工法が簡素化されるだけではなく、エッチングによりバンプを形成するためにバンプの高さばらつきを小さくすることができる。このため、これらのバンプを利用して他の半導体チップや配線板と接続や接触導通させる場合の接続抵抗のばらつき、接続不良、ヒートサイクル後の接続不良等を低減できる。特に、バンプの高さばらつきが小さいことにより、微粒子樹脂中に分散させた異方導電性フィルムを利用して半導体と接続する方法が利用でき、信頼性の高い安価な小型パッケージが実現する。
また、中間金属層を挿入することでバンプを構成する金属と配線を形成する金属の種類や組み合わせを増やすことができ、様々な要求特性に対応できる。
【図面の簡単な説明】
【図１】本発明のバンプ付き基板の製造法の断面図。
【図２】本発明のバンプ付き基板の製造法の平面図。
【図３】本発明のバンプ付き基板を用いた半導体パッケージ製造法の断面図。
【図４】従来のバンプ付き基板の製造法を示す断面図。
【図５】従来のバンプ付き基板のバンプ配置を説明する平面図。
【符号の説明】
１ 銅箔
２ 絶縁基板
３ めっきレジスト
４ バンプ
５ 配線
６ バンプパッド
７ 第二の金属層
８ 中間金属層
９ 第一の金属層
１０ 帯状パターン
１１ 半田ボール搭載穴
１２ ポリイミド基板
１３ 異方導電性フィルム
１４ チップ
１５ チップ端子部（アルミ端子）
１６ チップ表面絶縁層
１７ 半導体チップ
１８ 外部接続端子（半田ボール）
１９ 処理基板[0001]
[Industrial application fields]
The present invention relates to a method of manufacturing a wiring board with bumps that is connected to other devices or the like via protruding bumps or that is temporarily brought into contact in a test or the like. The present invention also relates to a method of manufacturing a semiconductor package in which a semiconductor chip is mounted face-down on a wiring board.
[0002]
[Prior art]
Conventionally, wiring boards with wiring in which bumps are provided on the wiring have been proposed. For example, a method generally used as a method of forming a bump on a wiring board is as follows.
That is, as shown in FIG. 3, (a) a processing substrate 19 in which the copper foil 1 is pasted on the insulating substrate 2 is prepared. (B) The plating resist 3 is formed by opening the portions to be bumps by photolithography. (C) Bumps 4 are formed on the copper foil of the wiring board by copper plating, nickel plating, gold plating or the like. (D) This is a method in which the resist used for forming the bumps is removed, and (e) a wiring is formed by a photolithography method. In the conventional method, the bumps are arranged to be smaller than the bump pads as shown in FIG.
On the other hand, in the field of semiconductor mounting, flip chip (face-down) mounting toward the substrate surface to which the face surface of the chip is connected has begun to be used in response to an increase in the number of terminals of the semiconductor chip and a reduction in the mounting area. In flip chip mounting, a method of forming bumps on a semiconductor chip is generally performed. As the bump forming method, there are a method of forming a solder bump by depositing a barrier layer and a solder layer on a wafer electrode and passing it through a reducing atmosphere furnace or the like, and a method of forming a gold bump by a stud bump or the like. The solder bump is connected by reflow, and the gold bump is connected by a method such as a conductive paste, an anisotropic conductive film, or pressure welding.
[0003]
[Problems to be solved by the invention]
As described above, in the conventional method for forming a wiring board with bumps, in order to form the bumps on the wiring by plating, precise alignment in the photolithography process is required. As shown in FIG. 2, a bump pad having a larger wiring in the bump forming portion is usually provided. However, when the positional deviation generated at the end or the like as shown in FIG. Defects such as not getting stuck occur. The bump pad may be enlarged, but if the wiring density is high, the wiring design becomes difficult due to the limitations of the photolithography process. Although a method of reducing the bumps is also conceivable, it is difficult to form a small bump because there is a limit to the photolithography process or a bump deposition failure occurs. Further, it is not preferable to make the bumps smaller than necessary because it reduces the contact and connection area with other substrates and semiconductor chips.
Further, in the conventional method of forming by plating, it is difficult to produce a bump with a high height because it is difficult to increase the deposition rate when electroless plating is used. In addition, when electroplating is used, it is difficult to make the bump height uniform, which causes problems such as poor connection / contact with other substrates and semiconductor chips.
On the other hand, in flip chip mounting, the bump forming cost is high in the conventional method of forming bumps on a semiconductor chip, so a low cost bump forming method is desired.
The present invention provides an inexpensive method for manufacturing a wiring board with bumps in which bumps with high height accuracy are formed on wirings. In addition, due to advantages such as good height accuracy, a manufacturing method of a wiring board with bumps suitable for flip chip mounting and a manufacturing method of a semiconductor package with high connection reliability between the substrate and the bumps are provided.
[0004]
[Means for Solving the Problems]
The present invention has been made in view of these problems, and a method of manufacturing a bumped wiring board in which a bump is formed on at least one surface wiring of the wiring board of the present invention includes a step of forming a bump area band and a wiring pattern. And forming bumps at the intersections by intersecting the bump area band and the wiring pattern.
[0005]
The method for manufacturing a wiring board according to the present invention is a method for manufacturing a wiring board in which a plurality of bumped wirings in which protruding bumps are formed on a planar wiring are formed,
1A. On the first metal layer of the insulating substrate, a series of bumps with a width of protrusion bumps is formed in an area including the upper portion of the planar wiring formed by etching the first metal layer in a later process and the adjacent planar wiring gap. Forming a belt-like pattern comprising a metal layer of
1B. A step of etching and removing a region of a gap portion of the planar wiring of the strip pattern and forming a predetermined wiring pattern including the planar wiring of the first metal layer by etching the first metal layer. It is characterized by that.
[0006]
The method for producing a wiring board according to the present invention is a method for producing a wiring board in which a plurality of bumped wirings in which protruding bumps are formed on a planar wiring,
2A. Forming a first metal layer on an insulating substrate;
2B. A series of band-like patterns with the width of the protruding bumps is formed in the region including the gap between the upper portion of the planar wiring formed by etching the first metal layer in a later process by the second metal layer. Forming a process,
2C. Etching and removing the area of the gap between the planar wirings of the belt-like pattern by the second metal layer, and etching the first metal layer with a predetermined wiring pattern including the planar wiring by the first metal layer It is characterized by comprising a forming step.
[0007]
The method for manufacturing a wiring board according to the present invention is a method for manufacturing a wiring board in which a plurality of bumped wirings in which protruding bumps are formed on a planar wiring are formed,
3A. Forming a metal layer comprising a first metal layer and a second metal layer capable of being selectively etched with respect to the first metal layer on an insulating substrate;
3B. A series of band-like patterns with the width of the protruding bumps is formed in the region including the gap between the upper portion of the planar wiring formed by etching the first metal layer in the subsequent process by the second metal layer. Forming a process,
3C. Etching and removing the area of the gap between the planar wirings of the belt-like pattern by the second metal layer, and etching the first metal layer with a predetermined wiring pattern including the planar wiring by the first metal layer It is characterized by comprising a forming step.
[0008]
The method for manufacturing a wiring board according to the present invention is a method for manufacturing a wiring board in which a plurality of bumped wirings in which protruding bumps are formed on a planar wiring are formed,
4A. Forming a metal layer including a first metal layer, a second metal layer selectively etched with respect to the first metal layer, and a third metal layer selectively etched with respect to the second metal layer on the insulating substrate; ,
4B. A series of band-like patterns with the width of the protruding bumps is formed in the region including the gap between the upper portion of the planar wiring formed by etching the first metal layer in a later process by the third metal layer. Forming a process,
4C. Etching and removing the second metal layer exposed outside the portion where the band-shaped pattern is formed, and then etching and removing the third and second metal layers in the gap region of the planar wiring of the band-shaped pattern, The method includes a step of forming a predetermined wiring pattern including a planar wiring by the first metal layer by etching the first metal layer.
[0009]
The method for manufacturing a wiring board according to the present invention is a method for manufacturing a wiring board in which a plurality of bumped wirings in which protruding bumps are formed on a planar wiring are formed,
5A. Forming a metal layer including a first metal layer, a second metal layer selectively etched with respect to the first metal layer, and a third metal layer selectively etched with respect to the second metal layer on the insulating substrate; ,
5B. A series of band-like patterns with the width of the protruding bumps is formed in the region including the gap between the upper portion of the planar wiring formed by etching the first metal layer in a later process by the third metal layer. Forming a process,
5C. The third and second metal layers in the gap region of the planar wiring of the belt-like pattern are removed by etching, and a predetermined wiring pattern including the planar wiring by the second and first metal layers is added to the second and second metal layers. The method includes the step of etching and forming one metal layer.
After the step 5C, the exposed second metal layer may be removed by etching.
[0010]
The method for manufacturing a semiconductor package according to the present invention is characterized by comprising a step of preparing a wiring board provided with wiring with bumps manufactured by the above method, and connecting the bumps and the semiconductor chip electrodes to face each other.
The semiconductor package manufacturing method of the present invention is a wiring board on which bumped wiring manufactured by the above method is formed, and the planar wiring is formed in the semiconductor chip mounting region, and the planar wiring is formed. Preparing a wiring board provided with a through hole in the insulating substrate, connecting and mounting the semiconductor chip facing the semiconductor chip electrode and the bump, and an external connection terminal electrically connected to the planar wiring through the through hole The step of forming the part can be provided.
In the semiconductor package manufacturing method of the present invention, the bump and the semiconductor chip electrode can be connected via the anisotropic conductive film.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
The wiring board with bumps in the present invention is obtained by forming protruding bumps on a flat wiring board of a normal printed wiring board.
An embodiment of the first invention will be described. A first metal layer is formed on the insulating substrate. This metal layer will form a planar wiring later. As the material, copper, nickel, gold, tin, lead, alloys such as 42 alloy containing them, or the like may be used as long as they are substantially conductive for use as electrical wiring. The thickness is not particularly limited, but 2 μm or more and 75 μm or less is selected. Moreover, the thing of the multilayer structure from which a material differs may be sufficient. The first metal layer may be formed by bonding a metal to an adhesive insulating layer by hot plate pressing, roll lamination, or by plating or vapor deposition. Insulating substrate materials include polyimide, epoxy film, liquid crystal polymer film base materials, glass cloth and composite materials made of various inorganic fillers and polyimide, epoxy resin, etc., ceramic materials made of aluminum oxide, silicon oxide, aluminum nitride, silicon nitride, etc. Any material can be used as long as it is substantially insulative. The insulating substrate may be a single insulating substrate, but may have an inner layer circuit. Next, a strip pattern is formed by the second metal layer. The belt-like pattern is formed by an additive method (plating) on the planar wiring formed in a later process and in a region including the gap between the planar wiring adjacent thereto with the width of the protruding bump. The width of the protruding bump is a direction along a plane wiring that contacts a gap between adjacent plane wirings formed by etching later, out of two sets of widths that form the outer shape of the protruding bump. As the material of the second metal, as with the first metal, copper, nickel, gold, aluminum, tin, lead, alloys containing them, 42 alloy, etc. are substantially conductive for use as electrical wiring. I just need it. The first identical metal may be selected but may be of a different type. Next, wiring is formed. At this time, the gap portion of the planar wiring is removed by etching from the belt-like pattern. As a result, the projecting bumps made of the second metal are formed at portions where the belt-like pattern and the planar wiring intersect. The shape of the bump is not particularly limited, but a square, a rectangle or the like is used. The size is about 30 μm square to 200 μm square when, for example, connecting to a chip aluminum electrode or gold or solder protrusions provided on the chip, or in contact with the chip electrode for inspection or the like. The magnitude of the degree is selected. Further, when used for inspection or connection of a wiring board or a liquid crystal substrate, a size of about 50 μm square to 1000 μm square is selected. Further, the height of the bump corresponds to the thickness of the second metal layer, but it is sufficient that the bump is substantially a protrusion with respect to the waviness and surface roughness of the planar wiring. Usually, the protrusion has a height of about 3 μm or more, and a height of 5 μm or more is preferable in order to connect with another wiring board or a semiconductor chip or to conduct electricity.
[0012]
In the second embodiment, a metal layer composed of a first metal layer and a second metal layer is formed on an insulating substrate on the insulating layer. The material of these metal layers is the same as that of the first embodiment, and is formed by hot plate pressing, plating, vapor deposition or the like. In the present embodiment, the material of the second metal layer is selected as a combination having a condition (etching solution, temperature, etc.) having a high selective etching property with respect to the first metal layer. Under these conditions with high selective etching properties (selective etching conditions), the [etching rate of the second metal layer] is preferably at least 3 times the [etching rate of the first metal layer]. Next, the second metal is etched under this selective etching condition to form a belt-like pattern. This strip pattern is the same as that formed by plating in the first embodiment. The following steps are performed in the same manner as in the first embodiment.
[0013]
In the third embodiment, a metal layer having an insulating substrate including a first metal layer, an intermediate metal layer that can be selectively etched with respect to the first metal layer, and a second metal layer that can be selectively etched with respect to the intermediate metal layer Formed. The first metal layer, the second metal layer, and the intermediate metal layer, for example, copper, nickel, gold, aluminum, tin, lead, alloys containing them, 42 alloy, etc., are substantially conductive for use as electrical wiring. I just need it. As a combination of these first / intermediate / second metal layers, for example, copper / nickel / copper, copper / aluminum / copper, and the like are selected. Next, the second metal layer is etched under conditions where the selective etching property is higher than that of the intermediate layer to form a strip pattern. The arrangement of the band-like pattern is the same as that in the first embodiment. Next, the exposed intermediate layer is etched under conditions where the selective etching property is higher than that of the first metal layer. Next, wiring is formed. At this time, the gap portion of the planar wiring is removed by etching from the belt-like pattern.
[0014]
In the fourth embodiment, the wiring is formed before the intermediate layer is removed by etching in the third embodiment. At this time, the intermediate layer and the first metal layer may be etched under different conditions, or may be etched under the same conditions.
[0015]
In the fifth embodiment, after the fourth embodiment, the exposed intermediate layer is etched under conditions where the selective etching property is higher than that of the first metal layer.
[0016]
A sixth embodiment will be described. A bumped wiring board is formed by the method described in the first to fifth embodiments. At this time, at least a part of the wiring is formed in the chip mounting region. In addition, there is an opening in a part of the resin under the wiring in the chip mounting area. This opening is a terminal hole for external connection. Next, electroless nickel plating and gold plating are applied to the exposed wiring and bump surfaces. Next, the aluminum electrode of the chip and the bump are made to face each other, and gold and aluminum on the bump are metal-bonded by heat and / or ultrasonic waves while applying pressure. At this time, if an adhesive film or an adhesive paste is arranged at a place other than the joint on the wiring board and the adhesiveness with the chip is given together with the joint, the reliability of the joint becomes high. A post-treatment such as heat treatment or ultraviolet curing may be performed to accelerate the curing of the adhesive or to remove volatile matter. If necessary, the resin sealing may be performed with a semiconductor package sealing material mainly composed of an epoxy resin and an inorganic filler. In addition, after bonding the bump and the aluminum electrode of the chip, a liquid uncured resin (underfill material) with high cancer immersion properties is immersed between the chip and the wiring board and cured by heat or ultraviolet rays. Also good. Further, gold or the like may be formed on the aluminum electrode of the chip by plating, ball bonding or the like. Next, a solder ball is mounted in the opening. The solder balls are inserted into the openings after the flux is applied, and the solder is melted with a nitrogen reflow device to join the wiring.
[0017]
A seventh embodiment will be described. As in the sixth embodiment, a wiring board with bumps is formed, and electroless nickel plating and gold plating are applied to the surfaces of the wirings and bumps. At this time, at least a part of the wiring is formed in the chip mounting region. In addition, there is an opening in a part of the resin under the wiring in the chip mounting area. This opening is a terminal hole for external connection. Next, electroless nickel plating and gold plating are applied to the exposed wiring and bump surfaces. Next, an anisotropic conductive film in which conductive particles are dispersed in an uncured epoxy resin is temporarily bonded to a chip mounting region including bumps and wirings by applying appropriate temperature and pressure. This has the meaning of temporarily fixing the film at a predetermined position. Next, the aluminum electrode surface of the chip is opposed to the bump of the wiring board with bumps, and is connected together with adhesion while applying a certain pressure and temperature through the anisotropic conductive film. Next, a solder ball is mounted in the opening. The solder balls are inserted into the openings after the flux is applied, and the solder is melted with a nitrogen reflow device to join the wiring.
[0018]
An eighth embodiment will be described. On the first metal layer of the insulating substrate, a series of bumps with a width of protrusion bumps is formed in an area including the upper portion of the planar wiring formed by etching the first metal layer in a later process and the adjacent planar wiring gap. The step of forming the strip pattern can be performed by forming a series of strip-shaped etching resists on the first metal layer with the width of the projecting bump and etching. Thereafter, the region of the gap portion of the planar wiring of the strip pattern is removed by etching, and a predetermined wiring pattern including the planar wiring of the first metal layer is formed by etching the first metal layer.
[0019]
【Example】
Specific examples of the present invention will be described with reference to the drawings. FIG. 1 is a sectional view showing an example of a method for manufacturing a wiring board with bumps according to the present invention. FIG. 2 shows an example of a plan view corresponding to each step of FIG. A processing substrate in which a metal foil is formed on an insulating substrate (E-679, manufactured by Hitachi Chemical Co., Ltd.) 2 is prepared (FIGS. 1 and 2A). The metal foil is composed of a second metal layer (material: copper, thickness: 5 μm) 7, an intermediate metal layer (material: nickel, thickness: 18 μm) 8, and a first metal layer (material: copper, thickness: 5 μm) 9. Layer foil (manufactured by Nippon Electrolytics, special order) was used. The material composition and thickness of the metal foil are only examples. Next, an etching resist was formed so as to mask 10 parts of the bump region band by a normal photolithography process using a photoresist (Hitachi Chemical Industry Co., Ltd., Photec HN640) corresponding to an alkaline etching solution. Next, the bump forming layer was selectively etched using an alkali etching solution (Meltex Co., Ltd., A process) to form a belt-like pattern 10. Etching conditions were, for example, a liquid temperature of 40 ° C. and a spray pressure of 1.2 kgf / cm 2 . This etching solution and conditions are only examples, and in the case of the three-layer configuration used in this example, it is preferable to select an etching solution and conditions in which the dissolution rate of copper is significantly higher than that of nickel. Through such a process, the intermediate barrier layer is exposed at places other than the belt-like pattern. The resist used as a mask is removed with a potassium hydroxide 3 wt% solution (liquid temperature 38 ° C.) (FIGS. 1 and 2B). Next, the intermediate metal layer was selectively etched away using an acidic etchant (Meltex N950, Melstrip N950) to expose the first metal layer (FIGS. 1 and 2 (c)). . The etching solution and conditions are just an example, similar to the alkaline etching solution. Further, when the intermediate metal layer is used as it is or when a metal foil having a two-layer structure is used, this step is omitted. Next, wiring is formed using a photolithography process in the same manner as the bump region band is formed. The photoresist used was Hitachi Chemical Co., Ltd., Fotec HN640. Moreover, ferric chloride aqueous solution (liquid temperature 38 degreeC, Baume degree 40) was used for etching liquid. The etching solution and conditions used here are merely examples in which nickel and copper can be etched sufficiently. A wiring board with bumps is formed in which bumps are formed at the portions intersecting with the bump area band formed earlier at the same time as the wiring is formed in this way (FIG. 1 and FIG. 2D). Further, when a large number are produced on one processing substrate, the substrate is divided into individual pieces (FIGS. 1 and 2E). FIG. 3 shows an example in which a semiconductor package is manufactured using a wiring board with bumps manufactured by the method of FIGS. Here, as the polyimide substrate 12 of FIG. 3A, a polyimide film with an adhesive (manufactured by Hitachi Chemical Co., Ltd., MCF-5510I) was used. Also, the solder ball mounting hole 11 was prepared by preparing a polyimide film with an adhesive material drilled with a drill prior to FIGS. 1 and 2A and pressing it on a metal foil. As a method for forming a hole, there are punching processing, laser processing, and the like, and a hole may be formed after a film is bonded to a metal foil. Electroless nickel plating 5 μm and gold plating 0.5 μm were formed on the surfaces of the bumps 4 and the wirings 5. This anisotropic conductive off Irumu 13 (Hitachi Chemical Co., Ltd., AC8301) equipped with a temperature of 100 ° C., a pressure 3 kgf / cm 2, and temporarily bonded with a pressing time 5 seconds (FIG. 3 (b)) . Next, the aluminum terminal of the semiconductor chip and the bump on the substrate are made to face each other, alignment is performed, the chip is mounted at a predetermined position, and this pressure bonding is performed under conditions of a temperature of 180 ° C., a pressure of 15 kgf / cm 2 , and a pressing time of 20 seconds ( FIG. 3 (c)). After that, a solder ball (ball diameter 450 μm) is mounted by applying flux to the solder ball hole using a normal solder ball mounting device, and then the ball is melted in a nitrogen atmosphere reflow furnace (maximum temperature: 230 ° C.) A connection terminal was produced and a semiconductor package was obtained. When the connection resistance between the chip and the substrate was examined, the initial resistance was 10 milliohms or less, and no increase in the resistance of the connection was observed even after 1000 cycles of the thermal cycle test (condition: −40 ° C./125° C.). Although hot pressurized humidity bias test in the test substrate in the inter-bump distance 30μm was performed 1500 hours, insulation resistance between the bumps was at level of more than 10 8 ohms, the connection portion of the connection resistance 10 milliohms constant there were.
[0020]
【The invention's effect】
Since the substrate with bumps according to the present invention is formed by the wiring board etching process, it can be manufactured at low cost.
Further, even when the wiring density is increased or the processing substrate is enlarged, it is possible to reliably form bumps on the wiring. As a result, an improvement in yield can be expected.
Since the first metal layer, the first metal layer and the second metal layer that can be selectively etched are formed on the insulating substrate, and the second metal layer is selectively etched, bumps can be formed. In addition to simplifying the construction method, bump height variation can be reduced because the bump is formed by etching. For this reason, it is possible to reduce variations in connection resistance, connection failure, connection failure after heat cycle, and the like when these bumps are used for connection or contact conduction with other semiconductor chips or wiring boards. In particular, since the bump height variation is small, a method of connecting to a semiconductor using an anisotropic conductive film dispersed in a fine particle resin can be used, thereby realizing a highly reliable and inexpensive small package.
Further, by inserting the intermediate metal layer, the types and combinations of the metal forming the bump and the metal forming the wiring can be increased, and various required characteristics can be accommodated.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a method for producing a substrate with bumps according to the present invention.
FIG. 2 is a plan view of a method for manufacturing a substrate with bumps according to the present invention.
FIG. 3 is a cross-sectional view of a semiconductor package manufacturing method using a substrate with bumps according to the present invention.
FIG. 4 is a cross-sectional view showing a conventional method for manufacturing a substrate with bumps.
FIG. 5 is a plan view illustrating a bump arrangement of a conventional substrate with bumps.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Copper foil 2 Insulating substrate 3 Plating resist 4 Bump 5 Wiring 6 Bump pad 7 Second metal layer 8 Intermediate metal layer 9 First metal layer 10 Strip pattern 11 Solder ball mounting hole 12 Polyimide substrate 13 Anisotropic conductive film 14 Chip 15 Chip terminal (aluminum terminal)
16 Chip surface insulating layer 17 Semiconductor chip 18 External connection terminal (solder ball)
19 Treatment substrate

Claims (9)

平面配線上に突起状バンプが形成されたバンプ付配線が複数形成された配線板の製造法であって、
１Ａ．絶縁基板の第一の金属層の上に、後工程で第一の金属層をエッチングして形成される平面配線上部と隣接する平面配線の間隙部を含む領域に、突起状バンプの幅で一連の金属層からなる帯状パタ−ンを形成する工程、
１Ｂ．前記帯状パタ−ンの平面配線の間隙部の領域をエッチング除去すると共に、第一の金属層による平面配線を含む所定の配線パタ−ンを第一の金属層をエッチングして形成する工程を備えることを特徴とする配線板の製造法。A method of manufacturing a wiring board in which a plurality of wirings with bumps in which protruding bumps are formed on a planar wiring,
1A. On the first metal layer of the insulating substrate, a series of bump bump widths are formed in a region including the gap between the upper part of the planar wiring formed by etching the first metal layer in a later process. Forming a belt-like pattern comprising a metal layer of
1B. A step of etching and removing a region of a gap portion of the planar wiring of the strip pattern and forming a predetermined wiring pattern including the planar wiring of the first metal layer by etching the first metal layer. A method of manufacturing a wiring board characterized by the above. 平面配線上に突起状バンプが形成されたバンプ付配線が複数形成された配線板の製造法であって、
２Ａ．絶縁基板に第一の金属層を形成する工程、
２Ｂ．第二の金属層によって、後工程で第一の金属層をエッチングして形成される平面配線上部と隣接する平面配線の間隙部を含む領域に、突起状バンプの幅で一連の帯状パタ−ンを形成する工程、
２Ｃ．第二の金属層による帯状パタ−ンの平面配線の間隙部の領域をエッチング除去すると共に、第一の金属層による平面配線を含む所定の配線パタ−ンを第一の金属層をエッチングして形成する工程
を備えることを特徴とする配線板の製造法。A method of manufacturing a wiring board in which a plurality of wirings with bumps in which protruding bumps are formed on a planar wiring,
2A. Forming a first metal layer on an insulating substrate;
2B. A series of band-like patterns with the width of the protruding bumps is formed in the region including the gap between the upper portion of the planar wiring formed by etching the first metal layer in a later process by the second metal layer. Forming a process,
2C. Etching and removing the area of the gap between the planar wirings of the belt-like pattern by the second metal layer, and etching the first metal layer with a predetermined wiring pattern including the planar wiring by the first metal layer A method of manufacturing a wiring board, comprising the step of forming. 平面配線上に突起状バンプが形成されたバンプ付配線が複数以上形成された配線板の製造法であって、
３Ａ．絶縁基板に第一の金属層と第一の金属層に対し選択エッチング可能な第二の金属層を備える金属層を形成する工程、
３Ｂ．第二の金属層によって、後工程で第一の金属層をエッチングして形成される平面配線上部と隣接する平面配線の間隙部を含む領域に、突起状バンプの幅で一連の帯状のパタ−ンを形成する工程、
３Ｃ．第二の金属層による帯状パタ−ンの平面配線の間隙部の領域をエッチング除去すると共に、第一の金属層による平面配線を含む所定の配線パタ−ンを第一の金属層をエッチングして形成する工程
を備えることを特徴とする配線板の製造法。A method of manufacturing a wiring board in which a plurality of bumped wirings in which protruding bumps are formed on a planar wiring is formed,
3A. Forming a metal layer comprising a first metal layer and a second metal layer capable of being selectively etched with respect to the first metal layer on an insulating substrate;
3B. A series of band-like patterns with the width of the protruding bumps is formed in the region including the gap between the upper portion of the planar wiring formed by etching the first metal layer in the subsequent process by the second metal layer. Forming a process,
3C. Etching and removing the area of the gap between the planar wirings of the belt-like pattern by the second metal layer, and etching the first metal layer with a predetermined wiring pattern including the planar wiring by the first metal layer A method of manufacturing a wiring board, comprising the step of forming. 平面配線上に突起状バンプが形成されたバンプ付配線が複数以上形成された配線板の製造法であって、
４Ａ．絶縁基板に第一の金属層と第一の金属層に対し選択エッチング可能な第二の金属層と第二の金属層に対し選択エッチング可能な第三の金属層を備える金属層を形成する工程、
４Ｂ．第三の金属層によって、後工程で第一の金属層をエッチングして形成される平面配線上部と隣接する平面配線の間隙部を含む領域に、突起状バンプの幅で一連の帯状パタ−ンを形成する工程、
４Ｃ．帯状パタ−ンが形成された箇所以外に露出する第二の金属層をエッチング除去した後、帯状パタ−ンの平面配線の間隙領域部の第三、第二の金属層をエッチング除去すると共に、第一の金属層による平面配線を含む所定の配線パタ−ンを第一の金属層をエッチングして形成する工程
を備えることを特徴とする配線板の製造法。A method of manufacturing a wiring board in which a plurality of bumped wirings in which protruding bumps are formed on a planar wiring is formed,
4A. Forming a metal layer including a first metal layer, a second metal layer that can be selectively etched with respect to the first metal layer, and a third metal layer that can be selectively etched with respect to the second metal layer on an insulating substrate; ,
4B. A series of band-like patterns with the width of the protruding bumps is formed in the region including the gap between the upper portion of the planar wiring formed by etching the first metal layer in a later process by the third metal layer. Forming a process,
4C. Etching and removing the second metal layer exposed outside the portion where the band-shaped pattern is formed, and then etching and removing the third and second metal layers in the gap region of the planar wiring of the band-shaped pattern, A method for manufacturing a wiring board, comprising: forming a predetermined wiring pattern including a planar wiring by a first metal layer by etching the first metal layer. 平面配線上に突起状バンプが形成されたバンプ付配線が複数以上形成された配線板の製造法であって、
５Ａ．絶縁基板に第一の金属層と第一の金属層に対し選択エッチング可能な第二の金属層と第二の金属層に対し選択エッチング可能な第三の金属層を備える金属層を形成する工程、
５Ｂ．第三の金属層によって、後工程で第一の金属層をエッチングして形成される平面配線上部と隣接する平面配線の間隙部を含む領域に、突起状バンプの幅で一連の帯状パタ−ンを形成する工程、
５Ｃ．帯状パタ−ンの平面配線の間隙領域部の第三、第二の金属層をエッチング除去すると共に、第二、第一の金属層による平面配線を含む所定の配線パタ−ンを第二、第一の金属層をエッチングして形成する工程
を備えることを特徴とする配線板の製造法。A method of manufacturing a wiring board in which a plurality of bumped wirings in which protruding bumps are formed on a planar wiring is formed,
5A. Forming a metal layer including a first metal layer, a second metal layer that can be selectively etched with respect to the first metal layer, and a third metal layer that can be selectively etched with respect to the second metal layer on an insulating substrate; ,
5B. A series of band-like patterns with the width of the protruding bumps is formed in the region including the gap between the upper portion of the planar wiring formed by etching the first metal layer in a later process by the third metal layer. Forming a process,
5C. The third and second metal layers in the gap region of the planar wiring of the belt-like pattern are removed by etching, and a predetermined wiring pattern including the planar wiring by the second and first metal layers is added to the second and second metal layers. A method of manufacturing a wiring board, comprising the step of etching and forming one metal layer. ５Ｃ工程の後、露出する第二の金属層をエッチング除去する工程を備える請求項５記載の配線板の製造法。  6. The method for manufacturing a wiring board according to claim 5, further comprising a step of etching away the exposed second metal layer after the 5C step. 請求項１〜６記載の方法により製造されたバンプ付配線を備えた配線板を用意し、バンプと半導体チップ電極を対向させて接続する工程を備えることを特徴とする半導体パッケ−ジの製造法。  A method of manufacturing a semiconductor package, comprising: preparing a wiring board having bumped wiring manufactured by the method according to claim 1 and connecting the bump and the semiconductor chip electrode so as to face each other. . 請求項１〜６記載の方法により製造されたバンプ付配線が形成された配線板であって、平面配線は半導体チップ搭載領域内に形成されたものであり前記平面配線が形成される絶縁基板には貫通孔が設けられている配線板を準備し、半導体チップを半導体チップ電極とバンプと対向させて接続し搭載する工程、前記貫通孔で前記平面配線と導通する外部接続端子部を形成する工程を備えることを特徴とする半導体パッケ−ジの製造法。  A wiring board on which bumped wiring manufactured by the method according to claim 1 is formed, wherein the planar wiring is formed in a semiconductor chip mounting region, and is formed on the insulating substrate on which the planar wiring is formed. Is a step of preparing a wiring board provided with a through hole, connecting and mounting a semiconductor chip facing a semiconductor chip electrode and a bump, and forming an external connection terminal portion that is electrically connected to the planar wiring through the through hole A method for producing a semiconductor package, comprising: バンプと半導体チップ電極の接続を異方導電フィルムを介して行う請求項７又は８記載の半導体パッケ−ジの製造法。  9. The method of manufacturing a semiconductor package according to claim 7, wherein the bump and the semiconductor chip electrode are connected via an anisotropic conductive film.
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