JP3925160B2 - ノイズ検出装置および半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ノイズ検出装置および半導体集積回路に関し、特に、デジタル・アナログ混在の半導体集積回路に適用して好適なものである。
【０００２】
【従来の技術】
デジタル・アナログ混在の半導体集積回路では、デジタル回路で発生するノイズはアナログ回路の精度に影響を与える。
このため、デジタル・アナログ混在の半導体集積回路の量産前に、ノイズ検出回路を用いてデジタル回路で発生するノイズの評価が行なわれていた。
ここで、従来のデジタル・アナログ混在の半導体集積回路では、半導体集積回路内に発生するノイズを検出するため、半導体集積回路が形成されている半導体基板上に専用のパッドを設けるか、または半導体集積回路に直接プローブ針を当てる方法が用いられていた。
【０００３】
なお、従来のノイズの測定方法としては、例えば、信学技報ＩＤＣ９３−５９（１９９３−０７）ｐｐ．３１に記載されているように、電圧比較器による方法が知られている。
【０００４】
【発明が解決しようとする課題】
しかしながら、ノイズを検出するための専用のパッドを半導体基板上に設ける方法では、パッドを形成するための領域が別途必要になり、チップサイズが大きくなるという問題があった。
また、ノイズを検出するためのパッドの面積が大きい場合には、パッド自体が持つ寄生容量によってノイズが吸収され、ノイズの測定ができなくなるという問題もあった。
【０００５】
一方、半導体集積回路に直接プローブ針を当てる方法では、パッケージに封止されたものや、フリップチップなどでは、ノイズの測定ができなくなるという問題があった。
そこで、本発明の目的は、ノイズを検出するための専用のパッドを除去した場合においても、半導体集積回路に直接プローブ針を当てることなく、半導体集積回路内で発生するノイズを検出することが可能なノイズ検出装置および半導体集積回路を提供することである。
【０００６】
【課題を解決するための手段】
上述した課題を解決するために、請求項１記載のノイズ検出装置によれば、デジタル回路とアナログ回路が混在して半導体基板上に形成された半導体集積回路と、前記半導体基板を共有する発振器と、前記発振器の出力のジッタ値を測定するジッタ測定回路とを備えることを特徴とする。
これにより、発振器の出力のジッタ値を測定するだけで、デジタル回路のオン・オフに起因する基板電流を捕らえることができ、半導体集積回路で発生するノイズを検出するために、半導体集積回路に直接プローブ針を当てる必要がなくなるとともに、ノイズを検出するための専用のパッドを設ける必要がなくなる。
【０００７】
このため、チップサイズの増大を抑えつつ、半導体集積回路をパッケージに封止した状態で半導体集積回路の評価を行なうことが可能となり、評価を効率よく行なうことが可能となる。
また、請求項２記載のノイズ検出装置によれば、前記発振器は、リング発振器または電圧制御発振器であることを特徴とする。
これにより、デジタル回路のオン・オフに起因する基板電流が半導体基板内に伝播すると、リング発振器または電圧制御発振器を構成するトランジスタのしきい値を変動させて、このトランジスタの信号伝播時間を変化させ、発振器にジッタを発生させることができる。
【０００８】
このため、リング発振器または電圧制御発振器の出力のジッタ値を測定するだけで、デジタル回路のオン・オフに起因する基板電流を捕らえることができ、半導体集積回路で発生するノイズを間接的に検出することが可能となる。
また、請求項３記載の半導体集積回路によれば、デジタル回路とアナログ回路とが混在して形成された半導体基板と、前記半導体基板に形成され、前記デジタル回路で発生するノイズをジッタとして検出する発振器とを備えることを特徴とする。
【０００９】
これにより、発振器の出力のジッタ値を測定するだけで、デジタル回路のオン・オフに起因する基板電流を捕らえることができ、半導体集積回路で発生するノイズを検出するために、半導体基板に直接プローブ針を当てて基板電流を測定する必要がなくなり、半導体集積回路をパッケージに封止した状態で半導体集積回路の評価を行なうことが可能となる。
また、発振器の外部出力端子を介してノイズを検出することが可能となり、ノイズを検出するための専用のパッドを設ける必要がなくなることから、チップサイズの増大を抑制することが可能となる。
【００１０】
また、請求項４記載の半導体集積回路によれば、前記発振器は、リング発振器または電圧制御発振器であることを特徴とする。
これにより、デジタル回路のオン・オフに起因する基板電流が半導体基板内に伝播すると、リング発振器または電圧制御発振器を構成するトランジスタのしきい値を変動させて、このトランジスタの信号伝播時間を変化させ、発振器にジッタを発生させることができる。
【００１１】
このため、リング発振器または電圧制御発振器の出力のジッタ値を測定するだけで、デジタル回路のオン・オフに起因する基板電流を捕らえることができ、半導体集積回路で発生するノイズを間接的に検出することが可能となる。
また、請求項５記載の半導体集積回路によれば、前記発振器は、前記アナログ回路と電源配線を共有することを特徴とする。
これにより、半導体集積回路の電源配線を発振器に流用した場合においても、デジタル回路の電源配線からの余計なノイズの混入を抑制しつつ、デジタル回路のオン・オフに起因する基板電流を発振器で捕らえることが可能となる。
【００１２】
このため、デジタル回路で発生するノイズの検出機能を半導体集積回路に設けた場合においても、ノイズの検出精度を劣化させることなく、チップサイズの増大を抑制することができる。
また、請求項６記載の半導体集積回路によれば、前記発振器は、ドライバ回路を介して外部出力端子に接続されることを特徴とする。
これにより、発振器からの出力信号が小さい場合においても、ジッタ測定回路を駆動するために必要なパワーを得ることができる。
【００１３】
また、請求項７記載の半導体集積回路によれば、前記ドライバ回路は、前記アナログ回路の出力回路と外部出力端子を共有することを特徴とする。
これにより、ノイズの検出信号を外部に出力するための専用のパッドを除去することが可能となり、ノイズ検出機能を半導体集積回路に付加した場合においても、チップサイズの増大を抑制することができる。
また、請求項８記載の半導体集積回路によれば、前記発振器および前記ドライバ回路の動作を制御する制御回路をさらに備えることを特徴とする。
【００１４】
これにより、半導体集積回路の様々の場所に発振器を設けた場合においても、必要に応じて特定の発振器のみを動作させることが可能となる。
このため、基板電流による雑音の程度や伝播経路が半導体集積回路内で一様でない場合においても、基板電流による雑音を確実に捕らえることができ、デジタル回路で発生するノイズの検出精度を向上させることが可能となる。
また、請求項９記載の半導体集積回路によれば、前記制御回路は、１つまたは複数の外部入力信号に基づいて、前記発振器および前記ドライバ回路の動作を制御することを特徴とする。
【００１５】
これにより、アナログ回路または発振器を切り替えて動作させることが可能となり、アナログ回路の電源パットを発振器の電源パットに流用した場合においても、アナログ回路および発振器をそれぞれ別個に動作させることが可能となる。
【００１７】
また、請求項１０記載の半導体集積回路によれば、前記発振器は、前記デジタル回路のレイアウト領域の内部またはその周辺の空き領域に配置されていることを特徴とする。
【００１８】
これにより、半導体集積回路で発生するノイズを検出するために、発振器を設けた場合においても、チップサイズの増大を抑制することができる。
また、請求項１１記載の半導体集積回路によれば、前記発振器の発振周波数を制御する電圧が入力されるトランジスタのチャネルの導電型は、前記半導体基板の導電型と逆であることを特徴とする。
これにより、基板電流によるノイズの伝播がウエル分離により遮蔽されることを防止して、基板電流の伝播をトランジスタに効率よく作用させることが可能となり、半導体集積回路で発生するノイズを発振器で効率よく検出することが可能となる。
【００１９】
【発明の実施の形態】
以下、本発明の実施形態に係るノイズ検出回路および半導体集積回路について図面を参照しながら説明する。
図１は、本発明の一実施形態に係るノイズ検出回路の構成を示すブロック図である。
図１において、半導体集積回路１には、デジタル回路とアナログ回路が混在して設けられるとともに、デジタル回路のオン・オフに起因する基板電流をジッタとして検出する発振器２が設けられている。
【００２０】
また、半導体集積回路１には、発振器２の発振周波数を制御するための制御電圧を入力する制御入力端子ＶＣおよび発振器２の動作を制御するための信号を入力するイネーブル端子ＥＮが設けられている。また、発振器２の外部出力端子はジッタ測定装置３に接続されている。
そして、半導体集積回路１で発生するノイズを検出する場合、半導体集積回路１に設けられたデジタル回路を動作させるとともに、イネーブル端子ＥＮを介してイネーブル信号を供給するとともに、制御入力端子ＶＣを介して制御電圧を入力し、発振器２を所定の周波数で発振させる。
【００２１】
ここで、発振器２は、リング発振器または電圧制御発振器からなり、デジタル回路でスイッチング動作が行われると、デジタル回路を構成するＭＯＳトランジスタのソース−ドレイン間を貫通電流が流れ、この貫通電流の一部は基板電流になる。
この基板電流は半導体基板内を伝播し、発振器２を構成するトランジスタのしきい値を変動させて、このトランジスタの信号伝播時間を変化させ、発振器２にジッタが発生する。
【００２２】
このため、発振器２のジッタ値をジッタ測定装置３で測定することにより、デジタル回路のオン・オフに起因する基板電流を捕らえることができ、半導体集積回路１で発生するノイズを間接的に検出することが可能となる。
図２は、本発明の第１実施形態に係る半導体集積回路の概略構成を示す上面図である。
図２において、半導体基板上には半導体集積回路１１が形成され、半導体集積回路１１には、デジタル回路１２およびアナログ回路１３が設けられるとともに、デジタル回路１２およびアナログ回路１３の周囲には、ワイヤーボンディングを行なうためのボンディングパッド１５が配置されている。
【００２３】
また、デジタル回路１２内には、リング発振器または電圧制御発振器からなる発振器１４ａ〜１４ｃが、ノイズ検出回路として設けられている。
なお、発振器１４ａ〜１４ｃは、デジタル回路１２のレイアウト領域の内部またはその周辺の空き領域に配置することが好ましく、これにより、半導体集積回路１１内に発振器１４ａ〜１４ｃを設けた場合においても、チップサイズの増大を抑制することができる。
【００２４】
ここで、発振器１４ａ〜１４ｃからの出力信号はボンディングパッド１５を介して外部に取り出され、発振器１４ａ〜１４ｃのジッタ値を測定することにより、デジタル回路１２のオン・オフに起因する基板電流を捕らえることができる。
このため、半導体集積回路１１で発生するノイズを検出するために、半導体集積回路１１に直接プローブ針を当てる必要がなくなり、半導体集積回路１１をパッケージに封止した状態でノイズを測定することが可能となる。
【００２５】
また、アナログ回路１３への入出力を行なうために設けられているボンディングパッド１５を、発振器１４ａ〜１４ｃへの入出力を行なうために流用することにより、発振器１４ａ〜１４ｃへの入出力を行なうため専用のボンディングパッドを設ける必要がなくなり、半導体集積回路１１内に発振器１４ａ〜１４ｃを設けた場合においても、チップサイズの増大を抑制することができる。
図３は、本発明の一実施形態に係る発振器の出力部分の構成を示すブロック図である。
【００２６】
図３において、半導体集積回路には、リング発振器または電圧制御発振器からなる発振器２１およびドライバ２２が設けられ、発振器２１はドライバ２２を介して半導体集積回路上に設けられた外部出力端子ＯＵＴに接続される。
また、発振器２１の発振周波数を制御するための制御電圧を入力する制御入力端子ＶＣが発振器２１に接続されるとともに、イネーブル信号を入力するイネーブル端子ＥＮが発振器２１およびドライバ２２に設けられている。
【００２７】
そして、半導体集積回路で発生するノイズを検出する場合、半導体集積回路に設けられたデジタル回路を動作させるとともに、イネーブル端子ＥＮを介してイネーブル信号を発振器２１およびドライバ２２に供給するとともに、制御入力端子ＶＣを介して制御電圧を入力し、発振器２１を所定の周波数で発振させる。そして、この発振器２１からの出力は、ドライバ２２を介して外部出力端子ＯＵＴから出力される。
【００２８】
これにより、発振器２１からの出力信号が小さい場合においても、ジッタ測定回路を駆動するために必要なパワーを外部出力端子ＯＵＴから取り出すことができる。
図４は、本発明の第２実施形態に係る半導体集積回路の概略構成を示す上面図である。
図４において、半導体基板上には半導体集積回路が形成され、半導体集積回路には、デジタル回路２２およびアナログ回路２３が設けられるとともに、デジタル回路２２およびアナログ回路２３の周囲には、デジタル回路２２用のＶＤＤ電源パッド２５ａならびにＶＳＳ電源パッド２５ｂおよびアナログ回路２３用のＶＤＤ電源パッド２５ｃならびにＶＳＳ電源パッド２５ｄが配置されている。なお、図４の例では、説明に不要なボンディングパットは省略した。
【００２９】
また、デジタル回路２２内には、リング発振器または電圧制御発振器からなる発振器２４ａ〜２４ｃが、ノイズ検出回路として設けられている。
ここで、アナログ回路２３用のＶＤＤ電源パッド２５ｃおよびＶＳＳ電源パッド２５ｄは、アナログ回路２３の電源配線２６に接続され、この電源配線２６によりアナログ回路２３に電源電圧が供給される。
また、アナログ回路２３の電源配線２６は、デジタル回路２２側にも延伸され、発振器２４ａ〜２４ｃの電源電圧は、このアナログ回路２３の電源配線２６から供給される。
【００３０】
そして、デジタル回路２２のオン・オフに起因する基板電流を捕らえる場合、デジタル回路２２を動作させるとともに、アナログ回路２３の動作をディゼーブルし、アナログ回路２３用のＶＤＤ電源パッド２５ｃおよびＶＳＳ電源パッド２５ｄを介し、発振器２４ａ〜２４ｃに電源電圧を供給することにより、発振器２４ａ〜２４ｃを動作させる。
これにより、デジタル回路２２の電源配線からの不要なノイズの混入を防止しつつ、アナログ回路２３用のＶＤＤ電源パッド２５ｃおよびＶＳＳ電源パッド２５ｄを発振器２４ａ〜２４ｃに流用することができ、測定精度を損なうことなく、チップサイズを小型化することができる。
【００３１】
なお、アナログ回路２３の動作をディゼーブルする方法としては、例えば、「特定のパターンで論理信号を入力する方法」、「特定のパッドに対して通常の入力レベル以上の電圧をかける方法」など、半導体集積回路のテストモードへの切り替え技術を適用することができる。
図５は、本発明の第３実施形態に係る半導体集積回路の概略構成を示す上面図である。
【００３２】
図５において、半導体基板上には半導体集積回路が形成され、半導体集積回路には、デジタル回路３２およびアナログ回路３３が設けられるとともに、デジタル回路３２およびアナログ回路３３の周囲には、デジタル回路３２用のＶＤＤ電源パッド３５ａならびにＶＳＳ電源パッド３５ｂ、アナログ回路３３用のＶＤＤ電源パッド３５ｃならびにＶＳＳ電源パッド３５ｄおよびアナログ回路３３の入出力信号用のボンディングパット３５ｅ〜３５ｆが設けられている。
【００３３】
なお、図５の例では、説明に不要なボンディングパットは省略した。
また、デジタル回路３２内には、リング発振器または電圧制御発振器からなる発振器３４ａ〜３４ｃが、ノイズ検出回路として設けられている。
ここで、アナログ回路３３用のＶＤＤ電源パッド３５ｃおよびＶＳＳ電源パッド３５ｄは、アナログ回路３３の電源配線３６に接続され、この電源配線３６によりアナログ回路３３に電源電圧が供給される。
【００３４】
また、アナログ回路３３の電源配線３６は、デジタル回路３２側にも延伸され、発振器３４ａ〜３４ｃの電源電圧は、このアナログ回路３３の電源配線３６から供給される。
そして、デジタル回路３２のオン・オフに起因する基板電流を捕らえる場合、例えば、発振器３４ａ〜３４ｃの発振周波数を制御するための制御電圧を入力する制御入力端子ＶＣとして、ボンディングパット３５ｅを割り当て、発振器３４ａ〜３４ｃの動作を制御するための信号を入力するイネーブル端子ＥＮとして、ボンディングパット３５ｆを割り当て、発振器３４ａ〜３４ｃからの信号を外部に出力するための外部出力端子ＯＵＴとして、ボンディングパット３５ｇを割り当てる。
【００３５】
また、発振器３４ａ〜３４ｃを独立して動作させる場合、例えば、発振器３４ａ〜３４ｃの動作を制御するための２ビット分の信号を入力するイネーブル端子ＥＮとして、２つのボンディングパット３５ｅ、３５ｆを割り当て、発振器３４ａ〜３４ｃからの信号を外部に出力するための外部出力端子ＯＵＴとして、ボンディングパット３５ｇを割り当てる。
そして、ボンディングパット３５ｅ、３５ｆを介してイネーブル信号を発振器３４ａ〜３４ｃに供給することにより、発振器３４ａ〜３４ｃのうちの１つを選択して動作させ、選択された発振器３４ａ〜３４ｃからの出力信号を、ボンディングパット３５ｇを介して取り出す。
【００３６】
これにより、基板電流による雑音の程度や伝播経路が半導体集積回路内で一様でない場合においても、基板電流による雑音を発振器３４ａ〜３４ｃで確実に捕らえることができ、ボンディングパッドの個数を増加させることなく、デジタル回路３２で発生するノイズの検出精度を向上させることが可能となる。
図６は、本発明の一実施形態に係る発振器の制御回路の構成を示す図である。なお、この制御回路は、リング発振器の第１段目のインバータをＮＡＮＤ回路に変更したものである。
【００３７】
図６において、リング発振器として、ＮＡＮＤ回路ＮＡ１およびインバータＩＶ１〜ＩＶｎが奇数個分だけ直列接続され、最終段のインバータＩＶｎの出力は外部出力端子ＯＵＴに接続されるとともに、ＮＡＮＤ回路ＮＡ１の一方の入力にフィードバックされている。また、ＮＡＮＤ回路ＮＡ１の他方の入力には、イネーブル端子ＥＮが接続されている。
そして、リング発振器を動作させる場合、イネーブル端子ＥＮを介してイネーブル信号を入力し、リング発振器を停止させる場合、イネーブル端子ＥＮからのイネーブル信号の入力を停止する。
【００３８】
このため、イネーブル信号をリング発振器に入力するだけで、リング発振器の動作を制御することが可能となり、リング発振器を半導体集積回路内に複数設けた場合においても、リング発振器を個別に動作させることが可能となり、デジタル回路で発生するノイズの検出精度を向上させることが可能となる。
なお、図６の実施形態では、リング発振器を個別に動作させるために、リング発振器の第１段目のインバータをＮＡＮＤ回路に変更する方法について説明したが、複数のイネーブル端子をバイナリ入力と見立てて、それぞれのリング発振器または電圧制御発振器にイネーブル信号を分配するためのデコータ回路を設けるようにしてもよい。
【００３９】
図７は、本発明の一実施形態に係る発振器の不活性状態への変更方法を示す図である。なお、図７（ａ）はマスク交換前、図７（ｂ）はマスク交換後の回路構成を示す。
図７（ａ）において、デジタル回路で発生するノイズを検出するために、半導体集積回路内にはリング発振器が設けられ、リング発振器として、ＮＡＮＤ回路ＮＡ１およびインバータＩＶ１〜ＩＶｎが奇数分だけ直列接続されている。
【００４０】
そして、最終段のインバータＩＶｎの出力は外部出力端子ＯＵＴに接続されるとともに、ＮＡＮＤ回路ＮＡ１の一方の入力にフィードバックされ、ＮＡＮＤ回路ＮＡ１の他方の入力には、イネーブル端子ＥＮが接続されている。
ここで、デジタル回路で発生するノイズの評価が終了し、半導体集積回路の量産段階に入る場合、不要となった発振器による消費電力の増大や誤動作の防止を図るため、発振器を不活性状態にすることが好ましい。
【００４１】
このため、半導体集積回路の量産段階では、メタル配線またはコンタクトのフォトマスクを入れ替えることにより、図７（ｂ）に示すように、イネーブル端子ＥＮに接続されていたＮＡＮＤ回路ＮＡ１の入力端子をＶＳＳ電源端子またはＶＤＤ電源端子に接続する。
これにより、ＮＡＮＤ回路ＮＡ１からの出力を常にオフ状態にすることができ、リング発振器を不活性状態にすることができる。
【００４２】
また、半導体集積回路の中で、特に、論理回路に不具合が見つかった場合、メタル配線またはコンタクトのフォトマスクを入れ替えて、配線の接続を変更することにより、論理回路の修正を行なうようにしてもよい。例えば、半導体集積回路の中に、予備の論理回路を予め配置しておき、必要に応じて上層のメタル配線またはコンタクトの変更を行なうことにより、回路の変更を行なうことができる。
【００４３】
図８は、本発明の一実施形態に係る電圧制御発振器の構成方法を示す図である。
図８において、Ｐ型半導体基板上には、ＰチャネルＭＯＳトランジスタＰ０〜Ｐｎ、Ｐ１’〜Ｐｎ’（ただし、ｎは奇数）およびＮチャネルＭＯＳトランジスタＮ０〜Ｎｎ、Ｎ１’〜Ｎｎ’が形成されている。
そして、ＰチャネルＭＯＳトランジスタＰ０およびＮチャネルＭＯＳトランジスタＮ０は互いに直列に接続され、ＰチャネルＭＯＳトランジスタＰ１〜Ｐｎ、Ｐ１’〜Ｐｎ’およびＮチャネルＭＯＳトランジスタＮ１〜Ｎｎ、Ｎ１’〜Ｎｎ’はそれぞれ互いに直列に接続されている。
【００４４】
また、ＰチャネルＭＯＳトランジスタＰ０〜Ｐｎのゲートは、ＰチャネルＭＯＳトランジスタＰ０とＮチャネルＭＯＳトランジスタＮ０との接続点に接続され、ＮチャネルＭＯＳトランジスタＮ０〜Ｎｎのゲートは、電圧制御入力端子Ｖｉｎに接続されている。
さらに、ＰチャネルＭＯＳトランジスタＰ１’〜Ｐｎ−１’とＮチャネルＭＯＳトランジスタＮ１’〜Ｎｎ−１’との各接続点は、ＰチャネルＭＯＳトランジスタＰ２’〜Ｐｎ’およびＮチャネルＭＯＳトランジスタＮ２’〜Ｎｎ’の各ゲートに接続され、ＰチャネルＭＯＳトランジスタＰｎ’とＮチャネルＭＯＳトランジスタＮｎ’との接続点は、外部出力端子ＯＵＴに接続されるとともに、ＰチャネルＭＯＳトランジスタＰ１’およびＮチャネルＭＯＳトランジスタＮ１’のゲートにフィードバックされている。
【００４５】
ここで、Ｐ型半導体基板を用いた場合、ＰチャネルＭＯＳトランジスタＰ０〜Ｐｎ、Ｐ１’〜Ｐｎ’は、Ｐ型半導体基板に設けられたＮウェル内に形成される。
このため、Ｐ型半導体基板に流れる基板電流はＮウェルにより遮蔽され、ＰチャネルＭＯＳトランジスタＰ０〜Ｐｎ、Ｐ１’〜Ｐｎ’への基板電流の伝播が妨げられる。このため、ＰチャネルＭＯＳトランジスタＰ０〜Ｐｎ、Ｐ１’〜Ｐｎ’を発振器として用いた場合には、デジタル回路のオン・オフに起因する基板電流をジッタとして検出することができなくなり、ノイズの検出精度が悪化する。
【００４６】
一方、Ｐ型半導体基板を用いた場合、ＮチャネルＭＯＳトランジスタＮ０〜Ｎｎ、Ｎ１’〜Ｎｎ’は、Ｐ型半導体基板と素子分離されない領域に形成される。
この結果、Ｐ型半導体基板に流れる基板電流は、ＮチャネルＭＯＳトランジスタＮ０〜Ｎｎ、Ｎ１’〜Ｎｎ’に直接作用して、そのしきい値を変化させることができる。
このため、電圧制御入力端子ＶｉｎをＮチャネルＭＯＳトランジスタＮ０〜Ｎｎのゲートに接続することにより、基板電流の影響を受けやすくして、デジタル回路のオン・オフに起因するノイズの検出精度を向上させることができる。
【００４７】
なお、図８の実施形態では、ＰチャネルＭＯＳトランジスタＰ０〜Ｐｎ、Ｐ１’〜Ｐｎ’およびＮチャネルＭＯＳトランジスタＮ０〜Ｎｎ、Ｎ１’〜Ｎｎ’がＰ型半導体基板上に形成されている場合について説明したが、ＰチャネルＭＯＳトランジスタＰ０〜Ｐｎ、Ｐ１’〜Ｐｎ’およびＮチャネルＭＯＳトランジスタＮ０〜Ｎｎ、Ｎ１’〜Ｎｎ’がＮ型半導体基板上に形成されている場合には、電圧制御入力端子ＶｉｎをＰチャネルＭＯＳトランジスタＰ０〜Ｐｎのゲートに接続する方が好ましい。
【００４８】
【発明の効果】
以上説明したように、本発明によれば、発振器の出力のジッタ値を測定するだけで、デジタル回路のオン・オフに起因する基板電流を捕らえることができ、半導体集積回路で発生するノイズを検出するために、半導体集積回路に直接プローブ針を当てる必要がなくなるとともに、ノイズを検出するための専用のパッドを除去することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るノイズ検出回路の構成を示すブロック図である。
【図２】本発明の第１実施形態に係る半導体集積回路の概略構成を示す上面図である。
【図３】本発明の一実施形態に係る発振器の出力部分の構成を示すブロック図である。
【図４】本発明の第２実施形態に係る半導体集積回路の概略構成を示す上面図である。
【図５】本発明の第３実施形態に係る半導体集積回路の概略構成を示す上面図である。
【図６】本発明の一実施形態に係る発振器の制御回路の構成を示す図である。
【図７】本発明の一実施形態に係る発振器の不活性状態への変更方法を示す図である。
【図８】本発明の一実施形態に係る電圧制御発振器の構成方法を示す図である。
【符号の説明】
１、１１ 半導体集積回路
２、１４ａ〜１４ｃ、２１、２４ａ〜２４ｃ、３４ａ〜３４ｃ 発振器
３ ジッタ測定装置
１２、２２、３２ デジタル回路
１３、２３、３３ アナログ回路
１５、２５ａ〜２５ｄ、３５ａ〜３５ｇ ボンディングパッド
２２ ドライバ
ＮＡ１ ＮＡＮＤ回路
ＩＶ１〜ＩＶｎ インバータ
Ｐ０〜Ｐｎ、Ｐ１’〜Ｐｎ’ ＰチャネルＭＯＳトランジスタ
Ｎ０〜Ｎｎ、Ｎ１’〜Ｎｎ’ ＮチャネルＭＯＳトランジスタ
【発明の属する技術分野】
本発明は、ノイズ検出装置および半導体集積回路に関し、特に、デジタル・アナログ混在の半導体集積回路に適用して好適なものである。
【０００２】
【従来の技術】
デジタル・アナログ混在の半導体集積回路では、デジタル回路で発生するノイズはアナログ回路の精度に影響を与える。
このため、デジタル・アナログ混在の半導体集積回路の量産前に、ノイズ検出回路を用いてデジタル回路で発生するノイズの評価が行なわれていた。
ここで、従来のデジタル・アナログ混在の半導体集積回路では、半導体集積回路内に発生するノイズを検出するため、半導体集積回路が形成されている半導体基板上に専用のパッドを設けるか、または半導体集積回路に直接プローブ針を当てる方法が用いられていた。
【０００３】
なお、従来のノイズの測定方法としては、例えば、信学技報ＩＤＣ９３−５９（１９９３−０７）ｐｐ．３１に記載されているように、電圧比較器による方法が知られている。
【０００４】
【発明が解決しようとする課題】
しかしながら、ノイズを検出するための専用のパッドを半導体基板上に設ける方法では、パッドを形成するための領域が別途必要になり、チップサイズが大きくなるという問題があった。
また、ノイズを検出するためのパッドの面積が大きい場合には、パッド自体が持つ寄生容量によってノイズが吸収され、ノイズの測定ができなくなるという問題もあった。
【０００５】
一方、半導体集積回路に直接プローブ針を当てる方法では、パッケージに封止されたものや、フリップチップなどでは、ノイズの測定ができなくなるという問題があった。
そこで、本発明の目的は、ノイズを検出するための専用のパッドを除去した場合においても、半導体集積回路に直接プローブ針を当てることなく、半導体集積回路内で発生するノイズを検出することが可能なノイズ検出装置および半導体集積回路を提供することである。
【０００６】
【課題を解決するための手段】
上述した課題を解決するために、請求項１記載のノイズ検出装置によれば、デジタル回路とアナログ回路が混在して半導体基板上に形成された半導体集積回路と、前記半導体基板を共有する発振器と、前記発振器の出力のジッタ値を測定するジッタ測定回路とを備えることを特徴とする。
これにより、発振器の出力のジッタ値を測定するだけで、デジタル回路のオン・オフに起因する基板電流を捕らえることができ、半導体集積回路で発生するノイズを検出するために、半導体集積回路に直接プローブ針を当てる必要がなくなるとともに、ノイズを検出するための専用のパッドを設ける必要がなくなる。
【０００７】
このため、チップサイズの増大を抑えつつ、半導体集積回路をパッケージに封止した状態で半導体集積回路の評価を行なうことが可能となり、評価を効率よく行なうことが可能となる。
また、請求項２記載のノイズ検出装置によれば、前記発振器は、リング発振器または電圧制御発振器であることを特徴とする。
これにより、デジタル回路のオン・オフに起因する基板電流が半導体基板内に伝播すると、リング発振器または電圧制御発振器を構成するトランジスタのしきい値を変動させて、このトランジスタの信号伝播時間を変化させ、発振器にジッタを発生させることができる。
【０００８】
このため、リング発振器または電圧制御発振器の出力のジッタ値を測定するだけで、デジタル回路のオン・オフに起因する基板電流を捕らえることができ、半導体集積回路で発生するノイズを間接的に検出することが可能となる。
また、請求項３記載の半導体集積回路によれば、デジタル回路とアナログ回路とが混在して形成された半導体基板と、前記半導体基板に形成され、前記デジタル回路で発生するノイズをジッタとして検出する発振器とを備えることを特徴とする。
【０００９】
これにより、発振器の出力のジッタ値を測定するだけで、デジタル回路のオン・オフに起因する基板電流を捕らえることができ、半導体集積回路で発生するノイズを検出するために、半導体基板に直接プローブ針を当てて基板電流を測定する必要がなくなり、半導体集積回路をパッケージに封止した状態で半導体集積回路の評価を行なうことが可能となる。
また、発振器の外部出力端子を介してノイズを検出することが可能となり、ノイズを検出するための専用のパッドを設ける必要がなくなることから、チップサイズの増大を抑制することが可能となる。
【００１０】
また、請求項４記載の半導体集積回路によれば、前記発振器は、リング発振器または電圧制御発振器であることを特徴とする。
これにより、デジタル回路のオン・オフに起因する基板電流が半導体基板内に伝播すると、リング発振器または電圧制御発振器を構成するトランジスタのしきい値を変動させて、このトランジスタの信号伝播時間を変化させ、発振器にジッタを発生させることができる。
【００１１】
このため、リング発振器または電圧制御発振器の出力のジッタ値を測定するだけで、デジタル回路のオン・オフに起因する基板電流を捕らえることができ、半導体集積回路で発生するノイズを間接的に検出することが可能となる。
また、請求項５記載の半導体集積回路によれば、前記発振器は、前記アナログ回路と電源配線を共有することを特徴とする。
これにより、半導体集積回路の電源配線を発振器に流用した場合においても、デジタル回路の電源配線からの余計なノイズの混入を抑制しつつ、デジタル回路のオン・オフに起因する基板電流を発振器で捕らえることが可能となる。
【００１２】
このため、デジタル回路で発生するノイズの検出機能を半導体集積回路に設けた場合においても、ノイズの検出精度を劣化させることなく、チップサイズの増大を抑制することができる。
また、請求項６記載の半導体集積回路によれば、前記発振器は、ドライバ回路を介して外部出力端子に接続されることを特徴とする。
これにより、発振器からの出力信号が小さい場合においても、ジッタ測定回路を駆動するために必要なパワーを得ることができる。
【００１３】
また、請求項７記載の半導体集積回路によれば、前記ドライバ回路は、前記アナログ回路の出力回路と外部出力端子を共有することを特徴とする。
これにより、ノイズの検出信号を外部に出力するための専用のパッドを除去することが可能となり、ノイズ検出機能を半導体集積回路に付加した場合においても、チップサイズの増大を抑制することができる。
また、請求項８記載の半導体集積回路によれば、前記発振器および前記ドライバ回路の動作を制御する制御回路をさらに備えることを特徴とする。
【００１４】
これにより、半導体集積回路の様々の場所に発振器を設けた場合においても、必要に応じて特定の発振器のみを動作させることが可能となる。
このため、基板電流による雑音の程度や伝播経路が半導体集積回路内で一様でない場合においても、基板電流による雑音を確実に捕らえることができ、デジタル回路で発生するノイズの検出精度を向上させることが可能となる。
また、請求項９記載の半導体集積回路によれば、前記制御回路は、１つまたは複数の外部入力信号に基づいて、前記発振器および前記ドライバ回路の動作を制御することを特徴とする。
【００１５】
これにより、アナログ回路または発振器を切り替えて動作させることが可能となり、アナログ回路の電源パットを発振器の電源パットに流用した場合においても、アナログ回路および発振器をそれぞれ別個に動作させることが可能となる。
【００１７】
また、請求項１０記載の半導体集積回路によれば、前記発振器は、前記デジタル回路のレイアウト領域の内部またはその周辺の空き領域に配置されていることを特徴とする。
【００１８】
これにより、半導体集積回路で発生するノイズを検出するために、発振器を設けた場合においても、チップサイズの増大を抑制することができる。
また、請求項１１記載の半導体集積回路によれば、前記発振器の発振周波数を制御する電圧が入力されるトランジスタのチャネルの導電型は、前記半導体基板の導電型と逆であることを特徴とする。
これにより、基板電流によるノイズの伝播がウエル分離により遮蔽されることを防止して、基板電流の伝播をトランジスタに効率よく作用させることが可能となり、半導体集積回路で発生するノイズを発振器で効率よく検出することが可能となる。
【００１９】
【発明の実施の形態】
以下、本発明の実施形態に係るノイズ検出回路および半導体集積回路について図面を参照しながら説明する。
図１は、本発明の一実施形態に係るノイズ検出回路の構成を示すブロック図である。
図１において、半導体集積回路１には、デジタル回路とアナログ回路が混在して設けられるとともに、デジタル回路のオン・オフに起因する基板電流をジッタとして検出する発振器２が設けられている。
【００２０】
また、半導体集積回路１には、発振器２の発振周波数を制御するための制御電圧を入力する制御入力端子ＶＣおよび発振器２の動作を制御するための信号を入力するイネーブル端子ＥＮが設けられている。また、発振器２の外部出力端子はジッタ測定装置３に接続されている。
そして、半導体集積回路１で発生するノイズを検出する場合、半導体集積回路１に設けられたデジタル回路を動作させるとともに、イネーブル端子ＥＮを介してイネーブル信号を供給するとともに、制御入力端子ＶＣを介して制御電圧を入力し、発振器２を所定の周波数で発振させる。
【００２１】
ここで、発振器２は、リング発振器または電圧制御発振器からなり、デジタル回路でスイッチング動作が行われると、デジタル回路を構成するＭＯＳトランジスタのソース−ドレイン間を貫通電流が流れ、この貫通電流の一部は基板電流になる。
この基板電流は半導体基板内を伝播し、発振器２を構成するトランジスタのしきい値を変動させて、このトランジスタの信号伝播時間を変化させ、発振器２にジッタが発生する。
【００２２】
このため、発振器２のジッタ値をジッタ測定装置３で測定することにより、デジタル回路のオン・オフに起因する基板電流を捕らえることができ、半導体集積回路１で発生するノイズを間接的に検出することが可能となる。
図２は、本発明の第１実施形態に係る半導体集積回路の概略構成を示す上面図である。
図２において、半導体基板上には半導体集積回路１１が形成され、半導体集積回路１１には、デジタル回路１２およびアナログ回路１３が設けられるとともに、デジタル回路１２およびアナログ回路１３の周囲には、ワイヤーボンディングを行なうためのボンディングパッド１５が配置されている。
【００２３】
また、デジタル回路１２内には、リング発振器または電圧制御発振器からなる発振器１４ａ〜１４ｃが、ノイズ検出回路として設けられている。
なお、発振器１４ａ〜１４ｃは、デジタル回路１２のレイアウト領域の内部またはその周辺の空き領域に配置することが好ましく、これにより、半導体集積回路１１内に発振器１４ａ〜１４ｃを設けた場合においても、チップサイズの増大を抑制することができる。
【００２４】
ここで、発振器１４ａ〜１４ｃからの出力信号はボンディングパッド１５を介して外部に取り出され、発振器１４ａ〜１４ｃのジッタ値を測定することにより、デジタル回路１２のオン・オフに起因する基板電流を捕らえることができる。
このため、半導体集積回路１１で発生するノイズを検出するために、半導体集積回路１１に直接プローブ針を当てる必要がなくなり、半導体集積回路１１をパッケージに封止した状態でノイズを測定することが可能となる。
【００２５】
また、アナログ回路１３への入出力を行なうために設けられているボンディングパッド１５を、発振器１４ａ〜１４ｃへの入出力を行なうために流用することにより、発振器１４ａ〜１４ｃへの入出力を行なうため専用のボンディングパッドを設ける必要がなくなり、半導体集積回路１１内に発振器１４ａ〜１４ｃを設けた場合においても、チップサイズの増大を抑制することができる。
図３は、本発明の一実施形態に係る発振器の出力部分の構成を示すブロック図である。
【００２６】
図３において、半導体集積回路には、リング発振器または電圧制御発振器からなる発振器２１およびドライバ２２が設けられ、発振器２１はドライバ２２を介して半導体集積回路上に設けられた外部出力端子ＯＵＴに接続される。
また、発振器２１の発振周波数を制御するための制御電圧を入力する制御入力端子ＶＣが発振器２１に接続されるとともに、イネーブル信号を入力するイネーブル端子ＥＮが発振器２１およびドライバ２２に設けられている。
【００２７】
そして、半導体集積回路で発生するノイズを検出する場合、半導体集積回路に設けられたデジタル回路を動作させるとともに、イネーブル端子ＥＮを介してイネーブル信号を発振器２１およびドライバ２２に供給するとともに、制御入力端子ＶＣを介して制御電圧を入力し、発振器２１を所定の周波数で発振させる。そして、この発振器２１からの出力は、ドライバ２２を介して外部出力端子ＯＵＴから出力される。
【００２８】
これにより、発振器２１からの出力信号が小さい場合においても、ジッタ測定回路を駆動するために必要なパワーを外部出力端子ＯＵＴから取り出すことができる。
図４は、本発明の第２実施形態に係る半導体集積回路の概略構成を示す上面図である。
図４において、半導体基板上には半導体集積回路が形成され、半導体集積回路には、デジタル回路２２およびアナログ回路２３が設けられるとともに、デジタル回路２２およびアナログ回路２３の周囲には、デジタル回路２２用のＶＤＤ電源パッド２５ａならびにＶＳＳ電源パッド２５ｂおよびアナログ回路２３用のＶＤＤ電源パッド２５ｃならびにＶＳＳ電源パッド２５ｄが配置されている。なお、図４の例では、説明に不要なボンディングパットは省略した。
【００２９】
また、デジタル回路２２内には、リング発振器または電圧制御発振器からなる発振器２４ａ〜２４ｃが、ノイズ検出回路として設けられている。
ここで、アナログ回路２３用のＶＤＤ電源パッド２５ｃおよびＶＳＳ電源パッド２５ｄは、アナログ回路２３の電源配線２６に接続され、この電源配線２６によりアナログ回路２３に電源電圧が供給される。
また、アナログ回路２３の電源配線２６は、デジタル回路２２側にも延伸され、発振器２４ａ〜２４ｃの電源電圧は、このアナログ回路２３の電源配線２６から供給される。
【００３０】
そして、デジタル回路２２のオン・オフに起因する基板電流を捕らえる場合、デジタル回路２２を動作させるとともに、アナログ回路２３の動作をディゼーブルし、アナログ回路２３用のＶＤＤ電源パッド２５ｃおよびＶＳＳ電源パッド２５ｄを介し、発振器２４ａ〜２４ｃに電源電圧を供給することにより、発振器２４ａ〜２４ｃを動作させる。
これにより、デジタル回路２２の電源配線からの不要なノイズの混入を防止しつつ、アナログ回路２３用のＶＤＤ電源パッド２５ｃおよびＶＳＳ電源パッド２５ｄを発振器２４ａ〜２４ｃに流用することができ、測定精度を損なうことなく、チップサイズを小型化することができる。
【００３１】
なお、アナログ回路２３の動作をディゼーブルする方法としては、例えば、「特定のパターンで論理信号を入力する方法」、「特定のパッドに対して通常の入力レベル以上の電圧をかける方法」など、半導体集積回路のテストモードへの切り替え技術を適用することができる。
図５は、本発明の第３実施形態に係る半導体集積回路の概略構成を示す上面図である。
【００３２】
図５において、半導体基板上には半導体集積回路が形成され、半導体集積回路には、デジタル回路３２およびアナログ回路３３が設けられるとともに、デジタル回路３２およびアナログ回路３３の周囲には、デジタル回路３２用のＶＤＤ電源パッド３５ａならびにＶＳＳ電源パッド３５ｂ、アナログ回路３３用のＶＤＤ電源パッド３５ｃならびにＶＳＳ電源パッド３５ｄおよびアナログ回路３３の入出力信号用のボンディングパット３５ｅ〜３５ｆが設けられている。
【００３３】
なお、図５の例では、説明に不要なボンディングパットは省略した。
また、デジタル回路３２内には、リング発振器または電圧制御発振器からなる発振器３４ａ〜３４ｃが、ノイズ検出回路として設けられている。
ここで、アナログ回路３３用のＶＤＤ電源パッド３５ｃおよびＶＳＳ電源パッド３５ｄは、アナログ回路３３の電源配線３６に接続され、この電源配線３６によりアナログ回路３３に電源電圧が供給される。
【００３４】
また、アナログ回路３３の電源配線３６は、デジタル回路３２側にも延伸され、発振器３４ａ〜３４ｃの電源電圧は、このアナログ回路３３の電源配線３６から供給される。
そして、デジタル回路３２のオン・オフに起因する基板電流を捕らえる場合、例えば、発振器３４ａ〜３４ｃの発振周波数を制御するための制御電圧を入力する制御入力端子ＶＣとして、ボンディングパット３５ｅを割り当て、発振器３４ａ〜３４ｃの動作を制御するための信号を入力するイネーブル端子ＥＮとして、ボンディングパット３５ｆを割り当て、発振器３４ａ〜３４ｃからの信号を外部に出力するための外部出力端子ＯＵＴとして、ボンディングパット３５ｇを割り当てる。
【００３５】
また、発振器３４ａ〜３４ｃを独立して動作させる場合、例えば、発振器３４ａ〜３４ｃの動作を制御するための２ビット分の信号を入力するイネーブル端子ＥＮとして、２つのボンディングパット３５ｅ、３５ｆを割り当て、発振器３４ａ〜３４ｃからの信号を外部に出力するための外部出力端子ＯＵＴとして、ボンディングパット３５ｇを割り当てる。
そして、ボンディングパット３５ｅ、３５ｆを介してイネーブル信号を発振器３４ａ〜３４ｃに供給することにより、発振器３４ａ〜３４ｃのうちの１つを選択して動作させ、選択された発振器３４ａ〜３４ｃからの出力信号を、ボンディングパット３５ｇを介して取り出す。
【００３６】
これにより、基板電流による雑音の程度や伝播経路が半導体集積回路内で一様でない場合においても、基板電流による雑音を発振器３４ａ〜３４ｃで確実に捕らえることができ、ボンディングパッドの個数を増加させることなく、デジタル回路３２で発生するノイズの検出精度を向上させることが可能となる。
図６は、本発明の一実施形態に係る発振器の制御回路の構成を示す図である。なお、この制御回路は、リング発振器の第１段目のインバータをＮＡＮＤ回路に変更したものである。
【００３７】
図６において、リング発振器として、ＮＡＮＤ回路ＮＡ１およびインバータＩＶ１〜ＩＶｎが奇数個分だけ直列接続され、最終段のインバータＩＶｎの出力は外部出力端子ＯＵＴに接続されるとともに、ＮＡＮＤ回路ＮＡ１の一方の入力にフィードバックされている。また、ＮＡＮＤ回路ＮＡ１の他方の入力には、イネーブル端子ＥＮが接続されている。
そして、リング発振器を動作させる場合、イネーブル端子ＥＮを介してイネーブル信号を入力し、リング発振器を停止させる場合、イネーブル端子ＥＮからのイネーブル信号の入力を停止する。
【００３８】
このため、イネーブル信号をリング発振器に入力するだけで、リング発振器の動作を制御することが可能となり、リング発振器を半導体集積回路内に複数設けた場合においても、リング発振器を個別に動作させることが可能となり、デジタル回路で発生するノイズの検出精度を向上させることが可能となる。
なお、図６の実施形態では、リング発振器を個別に動作させるために、リング発振器の第１段目のインバータをＮＡＮＤ回路に変更する方法について説明したが、複数のイネーブル端子をバイナリ入力と見立てて、それぞれのリング発振器または電圧制御発振器にイネーブル信号を分配するためのデコータ回路を設けるようにしてもよい。
【００３９】
図７は、本発明の一実施形態に係る発振器の不活性状態への変更方法を示す図である。なお、図７（ａ）はマスク交換前、図７（ｂ）はマスク交換後の回路構成を示す。
図７（ａ）において、デジタル回路で発生するノイズを検出するために、半導体集積回路内にはリング発振器が設けられ、リング発振器として、ＮＡＮＤ回路ＮＡ１およびインバータＩＶ１〜ＩＶｎが奇数分だけ直列接続されている。
【００４０】
そして、最終段のインバータＩＶｎの出力は外部出力端子ＯＵＴに接続されるとともに、ＮＡＮＤ回路ＮＡ１の一方の入力にフィードバックされ、ＮＡＮＤ回路ＮＡ１の他方の入力には、イネーブル端子ＥＮが接続されている。
ここで、デジタル回路で発生するノイズの評価が終了し、半導体集積回路の量産段階に入る場合、不要となった発振器による消費電力の増大や誤動作の防止を図るため、発振器を不活性状態にすることが好ましい。
【００４１】
このため、半導体集積回路の量産段階では、メタル配線またはコンタクトのフォトマスクを入れ替えることにより、図７（ｂ）に示すように、イネーブル端子ＥＮに接続されていたＮＡＮＤ回路ＮＡ１の入力端子をＶＳＳ電源端子またはＶＤＤ電源端子に接続する。
これにより、ＮＡＮＤ回路ＮＡ１からの出力を常にオフ状態にすることができ、リング発振器を不活性状態にすることができる。
【００４２】
また、半導体集積回路の中で、特に、論理回路に不具合が見つかった場合、メタル配線またはコンタクトのフォトマスクを入れ替えて、配線の接続を変更することにより、論理回路の修正を行なうようにしてもよい。例えば、半導体集積回路の中に、予備の論理回路を予め配置しておき、必要に応じて上層のメタル配線またはコンタクトの変更を行なうことにより、回路の変更を行なうことができる。
【００４３】
図８は、本発明の一実施形態に係る電圧制御発振器の構成方法を示す図である。
図８において、Ｐ型半導体基板上には、ＰチャネルＭＯＳトランジスタＰ０〜Ｐｎ、Ｐ１’〜Ｐｎ’（ただし、ｎは奇数）およびＮチャネルＭＯＳトランジスタＮ０〜Ｎｎ、Ｎ１’〜Ｎｎ’が形成されている。
そして、ＰチャネルＭＯＳトランジスタＰ０およびＮチャネルＭＯＳトランジスタＮ０は互いに直列に接続され、ＰチャネルＭＯＳトランジスタＰ１〜Ｐｎ、Ｐ１’〜Ｐｎ’およびＮチャネルＭＯＳトランジスタＮ１〜Ｎｎ、Ｎ１’〜Ｎｎ’はそれぞれ互いに直列に接続されている。
【００４４】
また、ＰチャネルＭＯＳトランジスタＰ０〜Ｐｎのゲートは、ＰチャネルＭＯＳトランジスタＰ０とＮチャネルＭＯＳトランジスタＮ０との接続点に接続され、ＮチャネルＭＯＳトランジスタＮ０〜Ｎｎのゲートは、電圧制御入力端子Ｖｉｎに接続されている。
さらに、ＰチャネルＭＯＳトランジスタＰ１’〜Ｐｎ−１’とＮチャネルＭＯＳトランジスタＮ１’〜Ｎｎ−１’との各接続点は、ＰチャネルＭＯＳトランジスタＰ２’〜Ｐｎ’およびＮチャネルＭＯＳトランジスタＮ２’〜Ｎｎ’の各ゲートに接続され、ＰチャネルＭＯＳトランジスタＰｎ’とＮチャネルＭＯＳトランジスタＮｎ’との接続点は、外部出力端子ＯＵＴに接続されるとともに、ＰチャネルＭＯＳトランジスタＰ１’およびＮチャネルＭＯＳトランジスタＮ１’のゲートにフィードバックされている。
【００４５】
ここで、Ｐ型半導体基板を用いた場合、ＰチャネルＭＯＳトランジスタＰ０〜Ｐｎ、Ｐ１’〜Ｐｎ’は、Ｐ型半導体基板に設けられたＮウェル内に形成される。
このため、Ｐ型半導体基板に流れる基板電流はＮウェルにより遮蔽され、ＰチャネルＭＯＳトランジスタＰ０〜Ｐｎ、Ｐ１’〜Ｐｎ’への基板電流の伝播が妨げられる。このため、ＰチャネルＭＯＳトランジスタＰ０〜Ｐｎ、Ｐ１’〜Ｐｎ’を発振器として用いた場合には、デジタル回路のオン・オフに起因する基板電流をジッタとして検出することができなくなり、ノイズの検出精度が悪化する。
【００４６】
一方、Ｐ型半導体基板を用いた場合、ＮチャネルＭＯＳトランジスタＮ０〜Ｎｎ、Ｎ１’〜Ｎｎ’は、Ｐ型半導体基板と素子分離されない領域に形成される。
この結果、Ｐ型半導体基板に流れる基板電流は、ＮチャネルＭＯＳトランジスタＮ０〜Ｎｎ、Ｎ１’〜Ｎｎ’に直接作用して、そのしきい値を変化させることができる。
このため、電圧制御入力端子ＶｉｎをＮチャネルＭＯＳトランジスタＮ０〜Ｎｎのゲートに接続することにより、基板電流の影響を受けやすくして、デジタル回路のオン・オフに起因するノイズの検出精度を向上させることができる。
【００４７】
なお、図８の実施形態では、ＰチャネルＭＯＳトランジスタＰ０〜Ｐｎ、Ｐ１’〜Ｐｎ’およびＮチャネルＭＯＳトランジスタＮ０〜Ｎｎ、Ｎ１’〜Ｎｎ’がＰ型半導体基板上に形成されている場合について説明したが、ＰチャネルＭＯＳトランジスタＰ０〜Ｐｎ、Ｐ１’〜Ｐｎ’およびＮチャネルＭＯＳトランジスタＮ０〜Ｎｎ、Ｎ１’〜Ｎｎ’がＮ型半導体基板上に形成されている場合には、電圧制御入力端子ＶｉｎをＰチャネルＭＯＳトランジスタＰ０〜Ｐｎのゲートに接続する方が好ましい。
【００４８】
【発明の効果】
以上説明したように、本発明によれば、発振器の出力のジッタ値を測定するだけで、デジタル回路のオン・オフに起因する基板電流を捕らえることができ、半導体集積回路で発生するノイズを検出するために、半導体集積回路に直接プローブ針を当てる必要がなくなるとともに、ノイズを検出するための専用のパッドを除去することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るノイズ検出回路の構成を示すブロック図である。
【図２】本発明の第１実施形態に係る半導体集積回路の概略構成を示す上面図である。
【図３】本発明の一実施形態に係る発振器の出力部分の構成を示すブロック図である。
【図４】本発明の第２実施形態に係る半導体集積回路の概略構成を示す上面図である。
【図５】本発明の第３実施形態に係る半導体集積回路の概略構成を示す上面図である。
【図６】本発明の一実施形態に係る発振器の制御回路の構成を示す図である。
【図７】本発明の一実施形態に係る発振器の不活性状態への変更方法を示す図である。
【図８】本発明の一実施形態に係る電圧制御発振器の構成方法を示す図である。
【符号の説明】
１、１１ 半導体集積回路
２、１４ａ〜１４ｃ、２１、２４ａ〜２４ｃ、３４ａ〜３４ｃ 発振器
３ ジッタ測定装置
１２、２２、３２ デジタル回路
１３、２３、３３ アナログ回路
１５、２５ａ〜２５ｄ、３５ａ〜３５ｇ ボンディングパッド
２２ ドライバ
ＮＡ１ ＮＡＮＤ回路
ＩＶ１〜ＩＶｎ インバータ
Ｐ０〜Ｐｎ、Ｐ１’〜Ｐｎ’ ＰチャネルＭＯＳトランジスタ
Ｎ０〜Ｎｎ、Ｎ１’〜Ｎｎ’ ＮチャネルＭＯＳトランジスタ
Claims (11)
- デジタル回路とアナログ回路が混在して半導体基板上に形成された半導体集積回路と、
前記半導体基板を共有する発振器と、
前記発振器の出力のジッタ値を測定するジッタ測定回路とを備えることを特徴とするノイズ検出装置。 - 前記発振器は、リング発振器または電圧制御発振器であることを特徴とする請求項１記載のノイズ検出装置。
- デジタル回路とアナログ回路とが混在して形成された半導体基板と、
前記半導体基板に形成され、前記デジタル回路で発生するノイズをジッタとして検出する発振器とを備えることを特徴とする半導体集積回路。 - 前記発振器は、リング発振器または電圧制御発振器であることを特徴とする請求項３記載の半導体集積回路。
- 前記発振器は、前記アナログ回路と電源配線を共有することを特徴とする請求項３または４記載の半導体集積回路。
- 前記発振器は、ドライバ回路を介して外部出力端子に接続されることを特徴とする請求項３〜５のいずれか１項記載の半導体集積回路。
- 前記ドライバ回路は、前記アナログ回路の出力回路と外部出力端子を共有することを特徴とする請求項６記載の半導体集積回路。
- 前記発振器および前記ドライバ回路の動作を制御する制御回路をさらに備えることを特徴とする請求項６または７記載の半導体集積回路。
- 前記制御回路は、１つまたは複数の外部入力信号に基づいて、前記発振器および前記ドライバ回路の動作を制御することを特徴とする請求項８記載の半導体集積回路。
- 前記発振器は、前記デジタル回路のレイアウト領域の内部またはその周辺の空き領域に配置されていることを特徴とする請求項３〜９のいずれか１項記載の半導体集積回路。
- 前記発振器の発振周波数を制御する電圧が入力されるトランジスタのチャネルの導電型は、前記半導体基板の導電型と逆であることを特徴とする請求項３〜１０のいずれか１項記載の半導体集積回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001335287A JP3925160B2 (ja) | 2001-10-31 | 2001-10-31 | ノイズ検出装置および半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001335287A JP3925160B2 (ja) | 2001-10-31 | 2001-10-31 | ノイズ検出装置および半導体集積回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003142586A JP2003142586A (ja) | 2003-05-16 |
| JP2003142586A5 JP2003142586A5 (ja) | 2005-07-07 |
| JP3925160B2 true JP3925160B2 (ja) | 2007-06-06 |
Family
ID=19150291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001335287A Expired - Fee Related JP3925160B2 (ja) | 2001-10-31 | 2001-10-31 | ノイズ検出装置および半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3925160B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160020379A1 (en) * | 2014-07-18 | 2016-01-21 | Seiko Epson Corporation | Circuit device, electronic apparatus and moving object |
| CN108020704A (zh) * | 2017-11-27 | 2018-05-11 | 清华大学 | 一种基于反卷积的雷电基底电流反演方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4070725B2 (ja) * | 2004-01-21 | 2008-04-02 | ファナック株式会社 | ノイズ検出機能を備える電子機器 |
| JP2008249529A (ja) * | 2007-03-30 | 2008-10-16 | Nec Electronics Corp | ジッタ判定回路およびジッタ判定方法 |
| KR101102015B1 (ko) * | 2007-06-20 | 2012-01-04 | 가부시키가이샤 어드밴티스트 | 잡음 측정 장치 및 시험 장치 |
| CN108037331B (zh) * | 2017-11-20 | 2020-08-11 | 中国电子科技集团公司第五十五研究所 | 适用于数模混合电路在片测试的探卡及设计制作方法 |
-
2001
- 2001-10-31 JP JP2001335287A patent/JP3925160B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160020379A1 (en) * | 2014-07-18 | 2016-01-21 | Seiko Epson Corporation | Circuit device, electronic apparatus and moving object |
| US9984991B2 (en) * | 2014-07-18 | 2018-05-29 | Seiko Epson Corporation | Circuit device, electronic apparatus and moving object |
| CN108020704A (zh) * | 2017-11-27 | 2018-05-11 | 清华大学 | 一种基于反卷积的雷电基底电流反演方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003142586A (ja) | 2003-05-16 |
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| A621 | Written request for application examination |
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| A977 | Report on retrieval |
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