JP3917683B2

JP3917683B2 - Semiconductor integrated circuit device

Info

Publication number: JP3917683B2
Application number: JP10305496A
Authority: JP
Inventors: 則昭岡; 敏文竹田; 順杉浦; 茂雄小笠原; 崇弘林; 維康三木; 光昭片桐; 卯高橋
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1996-04-25
Filing date: 1996-04-25
Publication date: 2007-05-23
Anticipated expiration: 2016-04-25
Also published as: JPH09293843A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造方法に関し、特に、自動配置配線システムによって５層以上の配線を形成する半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ゲートアレイ(Gate Array)方式を採用する論理ＬＳＩは、あらかじめＣＭＯＳＦＥＴなどの半導体素子を幾つか組み込んだ基本セルを半導体基板上に多数配置しておき、その後、この基本セル内および基本セル間を論理設計に基づいて結線することにより、所望の論理機能を実現している。
【０００３】
上記論理機能を実現するための結線は、ＣＡＤ(Computer Aided Design) を用いた自動配置配線システム（ＤＡ； Design Automation）により行われる。自動配置配線システムは、マクロセルなどを用いて設計、検証された論理回路を半導体基板上に自動的にレイアウトすると共に、この論理回路上に仮想的に設定されたＸ−Ｙ格子座標に配線を自動的にレイアウトして論理回路間を結線する。例えば３層配線構造の論理ＬＳＩの場合、第１層目配線および第３層目配線が主としてＸ格子座標に配置され、第２層目配線が主としてＹ格子座標に配置されて結線パターンが形成される。
【０００４】
そして、このように配置配線された論理回路が期待値と一致することがシミュレーションによって確認されると、その情報に基づいて結線パターンのフォトマスクが作成され、あらかじめ基本セルが形成された半導体基板上にウエハプロセスに従って配線が形成されることにより、所望の論理機能を備えた論理ＬＳＩが実現する。
【０００５】
上記ゲートアレイ方式を採用する論理ＬＳＩは、近年、数百万ゲートの回路を備えるようになっている。このような大規模論理ＬＳＩを１チップ上に実現するためには、例えば0.３５μｍといったディープ・サブミクロンのＣＭＯＳデザインルールを採用する必要がある。また、このような大規模論理ＬＳＩを使ってマルチメディア・システムなどを実現するためには、クロック周波数１５０〜２５０ＭHzといった高速で論理回路を動作させる必要がある。
【０００６】
ところが、論理ＬＳＩを大規模化するためにＣＭＯＳＦＥＴを微細化し、それに合わせて配線の幅およびピッチを微細化していくと、配線抵抗および配線間容量が大きくなり、いわゆるＣＲ時定数により定まる配線遅延がゲート遅延を上回るようになる結果、システムの最高動作速度がこの配線遅延によって制約されるようになる。
【０００７】
従来、上記のような配線遅延を低減するために、配線層を３層から４層、さらには５層以上へと増やすことよって、配線領域を広げることが行われてきた。
【０００８】
例えば特開平６−１３５９０号公報に記載された論理ＬＳＩは、４層配線構造を採用し、第１層目配線を基本セル内配線に、第２層目および第３層目配線を基本セル間配線に、第４層目配線を電源配線に用いている。そして、配線の幅、ピッチおよび膜厚を上層に行くほど大きく設定し、基本セル間の距離が規定値以下のときには第２層目配線、規定値以上のときには第３層目配線を使って基本セル間を結線することにより、配線遅延の抑制を図っている。
【０００９】
特開平６−２３２２６２号公報に記載された論理ＬＳＩは、上記公報と同じく４層配線構造を採用し、第１層目配線を主として基本セル内配線に、第２層目を縦（Ｙ）方向の基本セル間配線に用いている。そして、第３層目および第４層目配線の膜厚を第１層目および第２層目配線の膜厚よりも厚くし、第３層目配線を横（Ｘ）方向の基本セル間配線やバス配線に、第４層目配線を電源配線に用いることで配線遅延の抑制を図っている。
【００１０】
特開平７−１６９８４２号公報に記載された論理ＬＳＩは、５層以上の配線構造を採用し、第１層目から第３層目までの配線のピッチを狭く（２μｍ未満）することで高集積化を実現する一方、第４層目以上の配線のピッチを広く（２μｍ以上、３μｍ未満）することで配線遅延の防止を図っている。また、第１層目から第３層目までの配線のピッチを同一とし、かつ第４層目以上の配線のピッチを同一とすることで、自動配線設計を可能としている。
【００１１】
【発明が解決しようとする課題】
前述した従来技術は、電源配線やバス配線などに用いる上層配線の膜厚、ピッチを下層の信号配線の膜厚、ピッチよりも大きくすることで配線抵抗、配線容量を低減し、配線遅延の防止を図っている。
【００１２】
しかし、上層配線と下層配線とで配線ピッチを変えると、自動配置配線システムでＸ−Ｙ格子座標に配線をレイアウトする際、上層配線と下層配線とで異なるＸ−Ｙ格子座標を使用しなければならないため、ＣＡＤの配線アルゴリズムが複雑になり、特に５層以上の多層配線を有するような大規模ゲートアレイを実現しようとする場合には、自動配線に要する時間が著しく長くなり、ゲートアレイの開発期間が長期化してしまうという問題が生じる。
【００１３】
本発明の目的は、自動配置配線システムによって５層以上の多層配線を形成する大規模論理ＬＳＩにおいて、自動配線に要する時間を短縮することのできる技術を提供することにある。
【００１４】
本発明の他の目的は、上記大規模論理ＬＳＩの動作速度を向上させることのできる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
本発明の半導体集積回路装置は、５層以上の配線を有し、各層の前記配線をＸ−Ｙ格子座標に自動的に配置すると共に、各層の前記配線間を前記Ｘ−Ｙ格子座標の格子点で電気的に接続する自動配置配線システムによって形成されるものであり、前記５層以上の配線のうち、第１〜第３層目配線のそれぞれのピッチを同一にすると共に、前記第３層目配線よりも上層の配線のピッチを前記第１〜第３層目配線のピッチの３倍以上にし、各層の前記配線を共通のＸ−Ｙ格子上に配置している。
【００１８】
本発明の半導体集積回路装置の製造方法は、前記半導体集積回路装置を製造するに際し、各層の前記配線間を電気的に分離する層間絶縁膜に化学的機械的研磨法で平坦化処理を施す工程と、前記平坦化処理を施した前記層間絶縁膜に接続孔を形成する工程と、前記接続孔を形成した前記層間絶縁膜上に導電膜を堆積した後、前記導電膜をエッチバックして前記接続孔の内部にプラグを埋め込む工程を含んでいる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて詳述する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
本実施の形態の半導体集積回路装置は、５層の配線を有するＣＭＯＳ(Complementary Metal Oxide Semiconductor) ゲートアレイである。このＣＭＯＳゲートアレイを形成した半導体チップを図１に示す。
【００２１】
単結晶シリコンからなる半導体チップ１の主面の中央部には、ゲートアレイの論理部を構成する多数の基本セル２がＸ（横）方向およびＹ（縦）方向に沿ってマトリクス状に配置されている。各基本セル２は、同図には示さないｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを所定数組み合わせて構成されており、論理設計に基づいて各基本セル２内のＭＩＳＦＥＴ間および基本セル２間を結線することにより、所望の論理機能を実現している。
【００２２】
上記論理部の周囲には、複数の入出力（Ｉ／Ｏ）バッファ回路３が論理部を取り囲むように配置されている。各入出力バッファ回路３は、前記基本セル２と同様、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴを所定数組み合わせて構成されており、必要に応じて結線パターンを変えることにより、入力バッファ回路、出力バッファ回路または双方向性バッファ回路などの回路機能が形成されている。
【００２３】
上記入出力バッファ回路３の周囲、すなわち半導体チップ１の周辺部には、外部装置との電気的な接続を取るためのボンディングパッド（外部端子）４が複数配置されている。これらのボンディングパッド４は、入出力バッファ回路３の配列に対応する位置に配置されている。
【００２４】
本実施の形態のＣＭＯＳゲートアレイは、上記半導体チップ１上に５層の配線（５０〜９０）を形成し、第１〜第３層目配線（５０、６０、７０）で信号配線を構成すると共に、第４および第５層目配線（８０、９０）で信号用以外の配線すなわち電源配線（ＶccおよびＧＮＤ）、クロック配線、バス配線などを構成している。
【００２５】
前記論理部を構成する各基本セル２内のＭＩＳＦＥＴ間は、Ｘ方向に延在する第１層目配線５０により結線されている。また、基本セル２間は、Ｙ方向に延在する第２層目配線６０とＸ方向に延在する第３層目配線７０とにより結線されている。第４層目配線８０は第２層目配線６０と同じくＹ方向に延在しており、第５層目配線９０は第１層目配線５０および第３層目配線７０と同じくＸ方向に延在している。これらの配線（５０〜９０）の結線パターンは、ＣＡＤを用いた自動配置配線システムにより形成されている。
【００２６】
上記第１層目配線５０は、ＣＭＯＳプロセスの加工精度で決まる最小の配線幅／配線間スペースで形成されている。具体的には、第１層目配線５０は、膜厚0.５μｍ、幅0.８μｍ、配線間スペース0.６μｍで形成されている。従って、第１層目配線５０のピッチ（Ｐ）は1.４μｍである。ここで配線のピッチとは、第１層目配線５０の配線幅方向の中心位置とこれに隣接する第１層目配線５０の配線幅方向の中心位置との距離を意味している。以下、配線ピッチの定義は同様である。
【００２７】
第２層目配線６０は、膜厚0.５μｍ、幅0.８μｍ、配線間スペース0.６μｍで形成されている。また、第３層目配線７０は、膜厚0.５μｍ、幅0.８μｍ、配線間スペース0.６μｍで形成されている。従って、第２層目配線６０および第３層目配線７０のピッチ（Ｐ）は1.４μｍである。すなわち、本実施の形態のＣＭＯＳゲートアレイは、信号配線を構成する第１〜第３層目配線（５０、６０、７０）の膜厚、幅、配線間スペースおよびピッチがそれぞれ同一となっている。
【００２８】
一方、第４層目配線８０は、膜厚2.０μｍ、幅2.４μｍ、配線間スペース1.８μｍで形成されている。従って、第４層目配線８０のピッチ（Ｐ’）は4.２μｍである。また、第５層目配線９０は、膜厚2.０μｍ、幅2.４μｍ、配線間スペース1.８μｍで形成されている。従って、第５層目配線９０のピッチ（Ｐ’）も4.２μｍである。すなわち、本実施の形態のＣＭＯＳゲートアレイは、電源配線、クロック配線、バス配線などを構成する第４層目配線８０および第５層目配線９０の膜厚、幅、配線間スペースおよびピッチがそれぞれ同一となっている。第４層目配線８０および第５層目配線９０のピッチ（Ｐ’＝4.２μｍ）は、信号配線を構成する前記第１〜第３層目配線（５０、６０、７０）のピッチ（Ｐ＝1.４μｍ）の丁度３倍である。また、第４層目配線８０および第５層目配線９０の膜厚は、第１〜第３層目配線（５０、６０、７０）の膜厚の４倍であり、幅は３倍である。
【００２９】
図２は、上記第１〜第５層目配線（５０〜９０）が形成された基本セル２の断面構造を示している。
【００３０】
ｐ^-型の単結晶シリコンからなる半導体基板１Ａの主面には、ｎ型ウエル５およびｐ型ウエル６が形成されている。基本セル２の一部を構成するｎチャネル型ＭＩＳＦＥＴＱｎは、素子分離用のフィールド酸化膜７とその下部のｐ型チャネルストッパ領域５とで周囲を囲まれたｐ型ウエル６の活性領域に形成されている。ｎチャネル型ＭＩＳＦＥＴＱｎは、主としてゲート酸化膜９、ゲート電極１０および一対のｎ型半導体領域１１、１１（ソース領域およびドレイン領域）で構成されている。ゲート電極１０は、例えば多結晶シリコンからなる単層膜、または多結晶シリコン膜上にタングステンシリサイド（ＷＳｉ₂)などの高融点金属シリサイド膜を積層した２層膜で構成されている。
【００３１】
基本セル２の他の一部を構成するｐチャネル型ＭＩＳＦＥＴＱｐは、フィールド酸化膜７で周囲を囲まれたｎ型ウエル５の活性領域に形成されている。ｐチャネル型ＭＩＳＦＥＴＱｐは、主としてゲート酸化膜９、ゲート電極１０および一対のｐ型半導体領域１２、１２（ソース領域およびドレイン領域）で構成されている。
【００３２】
上記ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの上部には第１層目配線５０が形成されている。第１層目配線５０は、例えばＴｉＮ（チタンナイトライド）、Ａｌ（アルミニウム）合金およびＷ（タングステン）の３層膜で構成されており、前述したピッチ（Ｐ）でＸ方向に延在している。
【００３３】
第１層目配線５０は、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを覆う酸化シリコン膜１３に開孔された接続孔１４を通じてｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極１０、ｎ型半導体領域１１、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１０、ｐ型半導体領域１２のいずれかと電気的に接続されている。接続孔１４の内部にはＷプラグ１５が埋め込まれている。
【００３４】
上記第１層目配線５０の上部には、第２層目配線６０が形成されている。第２層目配線６０は、第１層目配線５０と同じ導電材料（例えばＴｉＮ、Ａｌ合金およびＷの３層膜）で構成されており、前述したピッチ（Ｐ）でＹ方向に延在している。
【００３５】
第２層目配線６０は、第１層目配線５０を覆う酸化シリコンからなる第１層間絶縁膜１６に開孔された接続孔１７を通じて第１層目配線５０と電気的に接続されている。接続孔１７の内部にはＷプラグ１８が埋め込まれている。接続孔１７は、Ｘ方向に延在する第１層目配線５０とＹ方向に延在する第２層目配線６０とが交差する領域、すなわち自動配置配線システムのＸ−Ｙ格子座標の格子点に配置されている。
【００３６】
上記第２層目配線６０の上部には、第３層目配線７０が形成されている。第３層目配線７０は、第１層目配線５０と同じ導電材料で構成されており、前述したピッチ（Ｐ）でＸ方向に延在している。また、第３層目配線７０は、Ｘ方向に延在する前記第１層目配線５０と同一の格子上に配置されている。
【００３７】
第３層目配線７０は、第２層目配線６０を覆う酸化シリコンからなる第２層間絶縁膜１９に開孔された接続孔２０を通じて第２層目配線６０と電気的に接続されている。この接続孔２０は、前述したＸ−Ｙ格子座標の格子点に配置されている。また、接続孔２０の内部にはＷプラグ２１が埋め込まれている。
【００３８】
上記第３層目配線７０の上部には、第４層目配線８０が形成されている。第４層目配線８０は、第１層目配線５０と同じ導電材料で構成されており、前述したピッチ（Ｐ’）すなわち第１〜第３層目配線（５０〜７０）のピッチ（Ｐ）の３倍のピッチでＹ方向に延在している。また、第４層目配線８０は、Ｙ方向に延在する前記第２層目配線６０と同一の格子上に配置されている。
【００３９】
第４層目配線８０は、第３層目配線７０を覆う酸化シリコンからなる第３層間絶縁膜２２に開孔された接続孔２３を通じて第３層目配線７０と電気的に接続されている。この接続孔２３は、前述したＸ−Ｙ格子座標の格子点に配置されている。また、接続孔２３の内部にはＷプラグ２４が埋め込まれている。
【００４０】
上記第４層目配線８０の上部には、第５層目配線９０が形成されている。第５層目配線９０は、第１層目配線５０と同じ導電材料で構成されており、前述したピッチ（Ｐ’）でＸ方向に延在している。また、第５層目配線９０は、Ｘ方向に延在する前記第１層目配線５０および第３層目配線７０と同一の格子上に配置されている。
【００４１】
第５層目配線９０は、第４層目配線８０を覆う酸化シリコンからなる第４層間絶縁膜２５に開孔された接続孔２６を通じて第４層目配線８０と電気的に接続されている。この接続孔２６は、前述したＸ−Ｙ格子座標の格子点に配置されている。また、接続孔２６の内部にはＷプラグ２７が埋め込まれている。
【００４２】
上記第５層目配線９０の上部には、酸化シリコンと窒化シリコンとの２層膜などからなるパッシベーション膜が形成されているが、その図示は省略する。
【００４３】
このように、本実施の形態のＣＭＯＳゲートアレイは、信号配線を構成する第１〜第３層目配線（５０、６０、７０）のそれぞれのピッチ（Ｐ）を同一にすると共に、信号用以外の配線を構成する第４層目配線８０および第５層目配線９０のそれぞれのピッチ（Ｐ’）を上記ピッチ（Ｐ）の３倍にしている。
【００４４】
また、本実施の形態のＣＭＯＳゲートアレイは、第１層目配線５０、第３層目配線７０および第５層目配線９０を同一のＸ格子上に配置し、第２層目配線６０および第４層目配線８０を同一のＹ格子上に配置している。つまり、本実施の形態のＣＭＯＳゲートアレイは、第１〜第５層目配線（５０〜９０）を共通のＸ−Ｙ格子上に配置している。そして、第１〜第５層目配線（５０〜９０）の配線間を接続する接続孔（１７、２０、２３、２６）を上記共通のＸ−Ｙ格子の格子点に配置している。
【００４５】
図３は、一例として上記第２層目配線６０に着目した場合の、第１〜第３層目配線（５０、６０、７０）相互間および基板間に形成される容量の成分を示す説明図である。
【００４６】
図中のＣｊＳＤは、第１層目配線５０との間に形成される容量の平面成分、ＣｊＳＵは第３層目配線７０との間に形成される容量の平面成分をそれぞれ示している。これらの成分を小さくするためには、層間絶縁膜（１６、１９）の膜厚を厚くしたり、第２層目配線６０の幅を狭くしたりすればよい。
【００４７】
ＣｊＦＤは、第２層目配線６０の側面と第１層目配線５０との間に形成される容量成分、ＣｊＦＵは第２層目配線６０の側面と第３層目配線７０との間に形成される容量成分をそれぞれ示している。これらの成分を小さくするためには、第２層目配線６０の膜厚を薄くすればよい。
【００４８】
ＣｊＣは、隣接する第２層目配線６０同士の間に形成される容量成分を示している。この成分を小さくするためには、第２層目配線６０の膜厚を薄くしたり、配線間スペースを広くしたりすればよい。
【００４９】
以上のことから、配線容量を低減するためには、層間絶縁膜の膜厚を厚くし、配線の幅を狭く、かつ膜厚を薄くすればよいことが分かる。しかし、配線の幅と配線間スペースは、配線の集積度を支配するファクターであることから、配線の集積度（配線密度）を向上させるためには、プロセスの加工精度で決まる最小の幅／スペースで配線を形成する必要がある。
【００５０】
図４は、配線抵抗（Ｒ）と配線容量（Ｃ）との積すなわちＣＲ時定数と配線長との関係を第２層目配線６０と第４層目配線８０とで比較したグラフである。
【００５１】
このグラフから、配線長が１mm程度と比較的短いときのＣＲ時定数は第２層目配線６０の方が小さいが、配線長がそれよりも長いときは第４層目配線８０の方が小さいことが分かる。これは、配線長が短いときは容量成分が支配的となり、長いときは抵抗成分が支配的となることによる。
【００５２】
このことから、配線を高密度化してゲートアレイの大規模化を推進し、かつ配線遅延を抑制して動作速度を向上させるためには、配線長が短い配線はその幅を狭く、かつ膜厚を薄くすることによって配線容量の平面成分および側面成分を可能な限り小さくし、配線長が長い配線はその幅を広く、かつ膜厚を厚くすることによって抵抗を小さくすればよいことが分かる。
【００５３】
ここで、第４層目配線８０および第５層目配線９０の配線ピッチを第１〜第３層目配線（５０、６０、７０）の配線ピッチと同じにした場合には、図５に示すように、隣接する配線同士の間に形成される容量成分（ＣｊＣ）は、配線の膜厚が厚い分、大きくなってしまうが、配線ピッチを３倍以上とすれば、容量は約３分の１程度に減少することが分かる。
【００５４】
本実施の形態のＣＭＯＳゲートアレイによれば、容量成分が支配的となる第１〜第３層目配線（５０、６０、７０）を、ＣＭＯＳプロセスの加工精度で決まる最小の配線幅／配線間スペースで形成しているため、配線を高密度化してゲートアレイの大規模化を推進することができる。
【００５５】
また、本実施の形態のＣＭＯＳゲートアレイによれば、抵抗成分が支配的となる第４層目配線８０および第５層目配線９０のピッチ（Ｐ’）を第１〜第３層目配線（５０、６０、７０）のピッチ（Ｐ）の３倍にしているので、第４層目配線８０および第５層目配線９０の膜厚を厚く、幅および配線間スペースを十分に広くすることができる。これにより、第４層目配線８０および第５層目配線９０の配線抵抗および配線容量を低減してゲートアレイの動作速度を向上させることができる。
【００５６】
また、本実施の形態のＣＭＯＳゲートアレイによれば、第１〜第５層目配線（５０〜９０）を共通のＸ−Ｙ格子上に配置することにより、自動配置配線システムでＸ−Ｙ格子座標に配線をレイアウトする際の配線アルゴリズムが簡略化される。これにより、自動配線に要する時間が短縮されるので、ゲートアレイの開発期間を短縮することができる。
【００５７】
図６は、ＣＡＤを用いた自動配置配線システム（ＤＡ）による配線形成プロセスのフロー図である。その概要を簡単に説明すると、まず、ゲートアレイを構成する論理回路の設計を行った後、この論理回路に論理シミュレーションを施して論理機能の動作検証を行い、最終的な論理機能を決定する（１００）。
【００５８】
次に、ＣＡＤを用い、上記の論理機能に基づいてＸ−Ｙ格子座標上に配線および接続孔を自動的に配置する（２００）。
【００５９】
次に、Ｘ−Ｙ格子座標上に自動配置された上記配線および接続孔を三次元的に分割する。すなわち、自動配置配線システムのプログラム上において、第１〜第５層目配線（５０〜９０）および接続孔（１７、２０、２３、２６）の識別を行う（３００）。
【００６０】
次に、前記自動配置工程（２００）で形成された結線パターンのレイアウトルールの違反チェックを行う（４００）。この違反チェックは、主にウエハプロセスにおいて問題なく上記結線パターン通りに配線が形成できるか否かをチェックするものであり、この違反チェックで不良とされた場合には、結線パターンの修正を行い、再度この違反チェックを行う。
【００６１】
次に、前記自動配置配線システムの情報に基づいてマスクパターンが発生する（５００）。ここまでが自動配置配線システム（ＤＡ）による配線形成プロセスの概要である。
【００６２】
その後、上記マスクパターンの情報に基づき、電子線描画装置などを用いて第１〜第５層目配線（５０〜９０）のパターンを形成したフォトマスクおよび接続孔（１７、２０、２３、２６）のパターンを形成したフォトマスクを製作し（６００）、これらのフォトマスクを使って半導体基板上に第１〜第５層目配線（５０〜９０）および接続孔（１７、２０、２３、２６）を形成する（７００）。
【００６３】
次に、本実施の形態のＣＭＯＳゲートアレイの製造プロセス（ウエハプロセス）を図７〜図１６を用いて説明する。
【００６４】
まず、図７に示すように、あらかじめ周知のＣＭＯＳプロセスを用いてｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを形成した半導体基板１Ａを用意する。
【００６５】
次に、図８に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの上部に第１層目配線５０を形成する。第１層目配線５０を形成するには、まず、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの上部にＣＶＤ法で酸化シリコン膜１３を堆積し、次いでフォトレジストをマスクにして酸化シリコン膜１３をエッチングし、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極１０、ｎ型半導体領域１１、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１０、ｐ型半導体領域１２のいずれかの上部に接続孔１４を形成する。次に、酸化シリコン膜１３の上部にＣＶＤ法でＷ膜を堆積した後、酸化シリコン膜１３上のＷ膜をエッチバックして接続孔１４の内部にＷプラグ１５を形成する。その後、酸化シリコン膜１３の上部にスパッタリング法でＴｉＮ膜、Ａｌ合金膜およびＷ膜を堆積し、フォトレジストをマスクにしてこれらの膜をパターニングする。
【００６６】
次に、図９に示すように、第１層目配線５０の上部にＣＶＤ法で酸化シリコンからなる第１層間絶縁膜１６Ａを堆積した後、化学的機械研磨(Chemical Mechanical Polishing; ＣＭＰ）法を用いてこの第１層間絶縁膜１６Ａを平坦化する。
【００６７】
次に、図１０に示すように、第１層間絶縁膜１６Ａの上部にＣＶＤ法で酸化シリコンからなる第１層間絶縁膜１６Ｂを堆積し、この第１層間絶縁膜１６Ｂと下層の第１層間絶縁膜１６Ａとで第１層間絶縁膜１６を形成する。第１層間絶縁膜１６は下層の第１層間絶縁膜１６Ａの表面が平坦化されているので、第１層目配線５０による配線段差が緩和され、その表面が平坦になる。また、第１層間絶縁膜１６は前記化学的機械研磨処理によって膜厚が薄くなった第１層間絶縁膜１６Ａの上部に第１層間絶縁膜１６Ｂを堆積して形成するので、十分な膜厚を確保することができ、配線容量を低減することができる。
【００６８】
次に、図１１に示すように、第１層間絶縁膜１６の上部に第２層目配線６０を形成する。第２層目配線６０を形成するには、まず、フォトレジストをマスクにして第１層間絶縁膜１６をエッチングし、第１層目配線５０に達する接続孔１７を形成する。次に、第１層間絶縁膜１６の上部にＣＶＤ法でＷ膜を堆積した後、第１層間絶縁膜１６上のＷ膜をエッチバックして接続孔１７の内部にＷプラグ１８を形成する。その後、第１層間絶縁膜１６の上部にスパッタリング法でＴｉＮ膜、Ａｌ合金膜およびＷ膜を堆積し、フォトレジストをマスクにしてこれらの膜をパターニングする。
【００６９】
第１層目配線５０とＭＩＳＦＥＴを接続する前記接続孔１４の内部にはＷプラグ１５が埋め込まれているので、接続孔１４の上部の第１層目配線５０は、その表面が平坦になっている。そのため、この接続孔１４の上部に第２層目配線６０と第１層目配線５０とを接続する接続孔１７を配置する、いわゆるスタックド・ビア(Stacked Via) 構造を容易に実現することができる。
【００７０】
また、第１層間絶縁膜１６の表面は、前記化学的機械研磨処理によって平坦化されているので、第１層間絶縁膜１６に接続孔１７を形成する際に、フォトマスクの焦点深度を十分に確保することができる。これにより、第１層間絶縁膜１６に第１層目配線５０とＭＩＳＦＥＴを接続する前記接続孔１４と同じ径の微細な接続孔１７を形成することができる。
【００７１】
次に、図１２に示すように、第２層目配線６０の上部に第２層間絶縁膜１９を形成する。第２層間絶縁膜１９は、前記第１層間絶縁膜１６と同様、ＣＶＤ法で堆積した酸化シリコンからなる第２層間絶縁膜１９Ａを化学的機械研磨法で平坦化した後、その上部にＣＶＤ法で酸化シリコンからなる第２層間絶縁膜１９Ｂを堆積して形成する。
【００７２】
次に、図１３に示すように、第２層間絶縁膜１９の上部に第３層目配線７０を形成する。第３層目配線７０を形成するには、まず、フォトレジストをマスクにして第２層間絶縁膜１９をエッチングし、第２層目配線６０に達する接続孔２０を形成する。次に、第２層間絶縁膜１９の上部にＣＶＤ法でＷ膜を堆積した後、第２層間絶縁膜１９上のＷ膜をエッチバックして接続孔２０の内部にＷプラグ２１を形成する。その後、第２層間絶縁膜１９の上部にスパッタリング法でＴｉＮ膜、Ａｌ合金膜およびＷ膜を堆積し、フォトレジストをマスクにしてこれらの膜をパターニングする。
【００７３】
第２層目配線６０と第１層目配線５０を接続する前記接続孔１７の内部にはＷプラグ１８が埋め込まれているので、接続孔１７の上部の第２層目配線６０は、その表面が平坦になっている。そのため、この接続孔１７の上部に第３層目配線７０と第２層目配線６０とを接続する接続孔２０を配置するスタックド・ビア構造を容易に実現することができる。
【００７４】
また、第２層間絶縁膜１９の表面は、前記化学的機械研磨処理によって平坦化されているので、第２層間絶縁膜１９に接続孔２０を形成する際に、フォトマスクの焦点深度を十分に確保することができる。これにより、第２層間絶縁膜１９に下層の接続孔１７と同じ径の微細な接続孔２０を形成することができる。
【００７５】
次に、図１４に示すように、第３層目配線７０の上部に第３層間絶縁膜２２を形成する。第３層間絶縁膜２２は、前記第２層間絶縁膜１９と同様、ＣＶＤ法で堆積した酸化シリコンからなる第３層間絶縁膜２２Ａを化学的機械研磨法で平坦化した後、その上部にＣＶＤ法で酸化シリコンからなる第３層間絶縁膜２２Ｂを堆積して形成する。
【００７６】
次に、図１５に示すように、第３層間絶縁膜２２の上部に第４層目配線８０を形成する。第４層目配線８０を形成するには、まず、フォトレジストをマスクにして第３層間絶縁膜２２をエッチングし、第３層目配線７０に達する接続孔２３を形成する。次に、第３層間絶縁膜２２の上部にＣＶＤ法でＷ膜を堆積した後、第３層間絶縁膜２２上のＷ膜をエッチバックして接続孔２３の内部にＷプラグ２４を形成する。その後、第３層間絶縁膜２２の上部にスパッタリング法でＴｉＮ膜、Ａｌ合金膜およびＷ膜を堆積し、フォトレジストをマスクにしてこれらの膜をパターニングする。
【００７７】
第３層目配線７０と第２層目配線６０を接続する前記接続孔２０の内部にはＷプラグ２１が埋め込まれているので、接続孔２０の上部の第３層目配線７０は、その表面が平坦になっている。そのため、この接続孔２０の上部に第４層目配線８０と第３層目配線７０とを接続する接続孔２３を配置するスタックド・ビア構造を容易に実現することができる。
【００７８】
また、第３層間絶縁膜２２の表面は、前記化学的機械研磨処理によって平坦化されているので、第３層間絶縁膜２２に接続孔２３を形成する際に、フォトマスクの焦点深度を十分に確保することができる。これにより、第３層間絶縁膜２２に下層の接続孔２０と同じ径の微細な接続孔２３を形成することができる。
【００７９】
次に、図１６に示すように、第４層目配線８０の上部に第４層間絶縁膜２５を形成する。第４層間絶縁膜２５は、前記第３層間絶縁膜２２と同様、ＣＶＤ法で堆積した酸化シリコンからなる第４層間絶縁膜２５Ａを化学的機械研磨法で平坦化した後、その上部にＣＶＤ法で酸化シリコンからなる第４層間絶縁膜２５Ｂを堆積して形成する。
【００８０】
その後、第４層間絶縁膜２５の上部に第５層目配線９０を形成することにより、前記図２に示す本実施の形態のＣＭＯＳゲートアレイが略完成する。
【００８１】
第５層目配線９０を形成するには、まず、フォトレジストをマスクにして第４層間絶縁膜２５をエッチングし、第４層目配線８０に達する接続孔２６を形成する。次に、第４層間絶縁膜２５の上部にＣＶＤ法でＷ膜を堆積した後、第４層間絶縁膜２５上のＷ膜をエッチバックして接続孔２６の内部にＷプラグ２７を形成する。その後、第４層間絶縁膜２５の上部にスパッタリング法でＴｉＮ膜、Ａｌ合金膜およびＷ膜を堆積し、フォトレジストをマスクにしてこれらの膜をパターニングする。
【００８２】
第４層目配線８０と第３層目配線７０を接続する前記接続孔２３の内部にはＷプラグ２４が埋め込まれているので、接続孔２３の上部の第４層目配線８０は、その表面が平坦になっている。そのため、この接続孔２３の上部に第５層目配線９０と第４層目配線８０とを接続する接続孔２６を配置するスタックド・ビア構造を容易に実現することができる。
【００８３】
また、第４層間絶縁膜２５の表面は、前記化学的機械研磨処理によって平坦化されているので、第４層間絶縁膜２５に接続孔２６を形成する際に、フォトマスクの焦点深度を十分に確保することができる。これにより、第４層間絶縁膜２５に下層の接続孔２３と同じ径の微細な接続孔２６を形成することができる。
【００８４】
上記した製造方法によれば、第１〜第５層目配線（５０〜９０）間を接続する接続孔（１７、２０、２３、２６）をスタックド・ビア構造とすることにより、接続孔（１７、２０、２３、２６）が配置される格子点の数を大幅に少なくすることができるので、その分、配線領域を広く確保することができ、配線設計の自由度を向上させることができる。
【００８５】
また、上記した製造方法によれば、第１〜第３層目配線（５０、６０、７０）の膜厚、幅、配線間スペースおよびピッチがそれぞれ同一となっており、かつ第４層目配線８０および第５層目配線９０の膜厚、幅、配線間スペースおよびピッチがそれぞれ同一となっていることや、第１〜第５層目配線（５０〜９０）間を接続する接続孔（１７、２０、２３、２６）の径が同一となっていることなどにより、製造プロセスが簡略化されるため、ＣＭＯＳゲートアレイの製造歩留まりを向上させることができる。
【００８６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８７】
前記実施の形態では、５層配線構造のゲートアレイについて説明したが、６層以上の配線構造のゲートアレイに適用することもできる。この場合も、信号配線を構成する第１〜第３層目配線のピッチを同一にすると共に、信号以外の低抵抗配線を構成する第４層目以上の配線のピッチを上記ピッチの３倍以上とし、各層の配線を共通のＸ−Ｙ格子上に配置することにより、動作速度の向上した大規模ゲートアレイを短期間で開発することができる。第４層目以上の配線のピッチは、第１〜第３層目配線のピッチの３倍に限らず、４倍、５倍またはそれ以上にすることができる。
【００８８】
また、基本セルを構成するＭＩＳＦＥＴのソース、ドレイン領域をシリサイド化する、層間絶縁膜を酸化シリコンよりも低誘電率の絶縁材料で構成する、配線をＡｌよりも電気抵抗が小さい銅（Ｃｕ）で構成する、などといった技術を付加することにより、動作速度がさらに向上した大規模ゲートアレイを実現することができる。
【００８９】
前記実施の形態ではＣＭＯＳゲートアレイについて説明したが、本発明は、エンベッデッドアレイ、セルベースＩＣなどの各種特定用途向けＩＣに適用することができる。本発明は、少なくとも５層以上の配線を有し、各層の配線を自動配置配線システムによって配置する半導体集積回路装置に広く適用することができる。
【００９０】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００９１】
本発明によれば、５層以上の配線を有し、各層の配線を自動配置配線システムによって配置する半導体集積回路装置において、信号配線を構成する第１〜第３層目配線のピッチを同一にすると共に、信号以外の配線を構成する第４層目以上の配線のピッチを上記ピッチの３倍以上とすることにより、動作速度の向上した大規模半導体集積回路装置を実現することができる。
【００９２】
また、上記各層の配線を共通のＸ−Ｙ格子上に配置することにより、自動配置配線システムによって配線を配置する時間が短縮されるので、上記半導体集積回路装置を短期間で開発することができる。
【００９３】
また、上記各層の配線間を接続する接続孔をスタックド・ビア構造とすることにより、接続孔が配置される格子点の数を大幅に少なくすることができるので、自動配置配線システムを用いた論理設計の自由度が向上する。
【図面の簡単な説明】
【図１】本発明の実施の形態である半導体集積回路装置が形成された半導体チップの平面図である。
【図２】本発明の実施の形態である半導体集積回路装置の要部断面図である。
【図３】配線相互間および基板間に形成される容量成分を示す説明図である。
【図４】ＣＲ時定数と配線長との関係を示すグラフである。
【図５】配線ピッチと配線容量との関係を示すグラフである。
【図６】ＣＡＤを用いた自動配置配線システムによる配線形成プロセスのフロー図である。
【図７】本発明の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図８】本発明の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図９】本発明の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図１０】本発明の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図１１】本発明の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図１２】本発明の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図１３】本発明の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図１４】本発明の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図１５】本発明の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【図１６】本発明の実施の形態である半導体集積回路装置の製造方法を示す要部断面図である。
【符号の説明】
１半導体チップ
１Ａ半導体基板
２基本セル
３入出力バッファ回路
４ボンディングパッド（外部端子）
５ｎ型ウエル
６ｐ型ウエル
７フィールド酸化膜
８ｐ型チャネルストッパ領域
９ゲート酸化膜
１０ゲート電極
１１ｎ型半導体領域（ソース領域、ドレイン領域）
１２ｐ型半導体領域（ソース領域、ドレイン領域）
１３酸化シリコン膜
１４接続孔
１５Ｗプラグ
１６第１層間絶縁膜
１６Ａ第１層間絶縁膜
１６Ｂ第１層間絶縁膜
１７接続孔
１８Ｗプラグ
１９第２層間絶縁膜
１９Ａ第２層間絶縁膜
１９Ｂ第２層間絶縁膜
２０接続孔
２１Ｗプラグ
２２第３層間絶縁膜
２２Ａ第３層間絶縁膜
２２Ｂ第３層間絶縁膜
２３接続孔
２４Ｗプラグ
２５第４層間絶縁膜
２５Ａ第４層間絶縁膜
２５Ｂ第４層間絶縁膜
２６接続孔
２７Ｗプラグ
５０第１層目配線
６０第２層目配線
７０第３層目配線
８０第４層目配線
９０第５層目配線
Ｑｎｎチャネル型ＭＩＳＦＥＴ
Ｑｐｐチャネル型ＭＩＳＦＥＴ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit device and a method for manufacturing the same, and more particularly to a technique effective when applied to a semiconductor integrated circuit device in which five or more layers of wiring are formed by an automatic placement and routing system.
[0002]
[Prior art]
In a logic LSI employing a gate array system, a large number of basic cells incorporating some semiconductor elements such as CMOSFETs are arranged on a semiconductor substrate in advance, and then the logic inside and between the basic cells is logically arranged. A desired logic function is realized by wiring based on the design.
[0003]
Connections for realizing the logical functions are performed by an automatic placement and routing system (DA; Design Automation) using CAD (Computer Aided Design). The automatic placement and routing system automatically lays out a logic circuit designed and verified using a macro cell or the like on a semiconductor substrate, and automatically routes wiring to XY lattice coordinates virtually set on the logic circuit. The logic circuit is laid out and the logic circuits are connected. For example, in the case of a logic LSI having a three-layer wiring structure, the first layer wiring and the third layer wiring are mainly arranged at the X lattice coordinates, and the second layer wiring is mainly arranged at the Y lattice coordinates to form a connection pattern. The
[0004]
Then, when it is confirmed by simulation that the logic circuit arranged and routed in this way matches the expected value, a photomask of a connection pattern is created based on the information, and on the semiconductor substrate on which basic cells are formed in advance. By forming wiring according to the wafer process, a logic LSI having a desired logic function is realized.
[0005]
In recent years, logic LSIs employing the gate array system have been provided with circuits of millions of gates. In order to realize such a large-scale logic LSI on one chip, it is necessary to adopt a deep sub-micron CMOS design rule of 0.35 μm, for example. In order to realize a multimedia system or the like using such a large-scale logic LSI, it is necessary to operate the logic circuit at a high speed such as a clock frequency of 150 to 250 MHz.
[0006]
However, if the CMOSFET is miniaturized to increase the scale of the logic LSI and the wiring width and pitch are reduced accordingly, the wiring resistance and the inter-wiring capacitance increase, and the wiring delay determined by the so-called CR time constant increases. As a result of exceeding the gate delay, the maximum operating speed of the system is limited by this wiring delay.
[0007]
Conventionally, in order to reduce the wiring delay as described above, the wiring area has been widened by increasing the number of wiring layers from three to four, or even five or more.
[0008]
For example, the logic LSI described in Japanese Patent Laid-Open No. 6-13590 adopts a four-layer wiring structure, the first layer wiring is used as a basic cell wiring, and the second and third layer wirings are connected between basic cells. For the wiring, the fourth layer wiring is used for the power supply wiring. Then, the wiring width, pitch and film thickness are set larger as going to the upper layer. When the distance between basic cells is less than the specified value, the second layer wiring is used. When the distance between the basic cells is more than the specified value, the third layer wiring is used. Wiring delay is suppressed by connecting the cells.
[0009]
The logic LSI described in Japanese Patent Application Laid-Open No. 6-232262 adopts a four-layer wiring structure as in the above-mentioned publication, with the first layer wiring mainly used as the basic cell wiring and the second layer in the vertical (Y) direction. Used for basic inter-cell wiring. Then, the film thickness of the third layer wiring and the fourth layer wiring is made larger than the film thickness of the first layer wiring and the second layer wiring, and the third layer wiring is wired between the basic cells in the lateral (X) direction. In addition, the fourth layer wiring is used as the power supply wiring for the bus wiring and the wiring delay is suppressed.
[0010]
The logic LSI described in Japanese Patent Application Laid-Open No. 7-169842 employs a wiring structure of five layers or more, and the wiring pitch from the first layer to the third layer is narrowed (less than 2 μm) to achieve high integration. On the other hand, the wiring pitch of the fourth layer or higher is widened (2 μm or more and less than 3 μm) to prevent wiring delay. Also, automatic wiring design is possible by making the wiring pitch from the first layer to the third layer the same and making the wiring pitch of the fourth layer and higher the same.
[0011]
[Problems to be solved by the invention]
The above-described conventional technology reduces the wiring resistance and wiring capacity by preventing the wiring delay and the wiring capacity by making the film thickness and pitch of the upper wiring used for power supply wiring and bus wiring larger than the film thickness and pitch of the lower signal wiring. I am trying.
[0012]
However, if the wiring pitch is changed between the upper layer wiring and the lower layer wiring, the XY grid coordinates different between the upper layer wiring and the lower layer wiring must be used when the wiring is laid out in the XY grid coordinates by the automatic placement and routing system. Therefore, the CAD wiring algorithm becomes complicated, and especially when a large-scale gate array having a multilayer wiring of five or more layers is to be realized, the time required for automatic wiring becomes remarkably long. There arises a problem that the period becomes longer.
[0013]
An object of the present invention is to provide a technique capable of reducing the time required for automatic wiring in a large-scale logic LSI in which a multilayer wiring of five or more layers is formed by an automatic placement and routing system.
[0014]
Another object of the present invention is to provide a technique capable of improving the operation speed of the large-scale logic LSI.
[0015]
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0016]
[Means for Solving the Problems]
Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
[0017]
The semiconductor integrated circuit device of the present invention has five or more layers of wiring, and the wirings of each layer are automatically arranged in XY lattice coordinates, and a lattice of the XY lattice coordinates is provided between the wirings of each layer. It is formed by an automatic placement and routing system that is electrically connected at a point, and among the five or more layers of wiring, the first to third layer wirings have the same pitch, and the third layer The pitch of the upper layer wiring is higher than three times the pitch of the first to third layer wirings, and the wirings of the respective layers are arranged on a common XY lattice.
[0018]
In the method for manufacturing a semiconductor integrated circuit device according to the present invention, when the semiconductor integrated circuit device is manufactured, the interlayer insulating film that electrically separates the wirings of each layer is subjected to a planarization process by a chemical mechanical polishing method. And forming a connection hole in the interlayer insulating film subjected to the planarization process, and depositing a conductive film on the interlayer insulating film in which the connection hole is formed, and then etching back the conductive film to A step of embedding a plug in the connection hole.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof is omitted.
[0020]
The semiconductor integrated circuit device according to the present embodiment is a CMOS (Complementary Metal Oxide Semiconductor) gate array having five layers of wiring. A semiconductor chip on which this CMOS gate array is formed is shown in FIG.
[0021]
In the central part of the main surface of the semiconductor chip 1 made of single crystal silicon, a large number of basic cells 2 constituting the logic part of the gate array are arranged in a matrix along the X (horizontal) direction and the Y (vertical) direction. ing. Each basic cell 2 is configured by combining a predetermined number of n-channel type MISFETs and p-channel type MISFETs not shown in the figure, and between the MISFETs in each basic cell 2 and between the basic cells 2 based on the logic design. A desired logical function is realized by the connection.
[0022]
Around the logic unit, a plurality of input / output (I / O) buffer circuits 3 are arranged so as to surround the logic unit. Each input / output buffer circuit 3 is configured by combining a predetermined number of n-channel type MISFETs and p-channel type MISFETs as in the case of the basic cell 2, and by changing the connection pattern as required, an input buffer circuit, an output Circuit functions such as a buffer circuit or a bidirectional buffer circuit are formed.
[0023]
A plurality of bonding pads (external terminals) 4 are arranged around the input / output buffer circuit 3, that is, around the semiconductor chip 1 for electrical connection with an external device. These bonding pads 4 are arranged at positions corresponding to the arrangement of the input / output buffer circuits 3.
[0024]
In the CMOS gate array of the present embodiment, five layers of wiring (50 to 90) are formed on the semiconductor chip 1, and signal wiring is configured by the first to third layer wirings (50, 60, and 70). In addition, the fourth and fifth layer wirings (80, 90) constitute wiring other than signals, that is, power wiring (Vcc and GND), clock wiring, bus wiring, and the like.
[0025]
The MISFETs in each basic cell 2 constituting the logic unit are connected by a first layer wiring 50 extending in the X direction. The basic cells 2 are connected by a second layer wiring 60 extending in the Y direction and a third layer wiring 70 extending in the X direction. The fourth layer wiring 80 extends in the Y direction like the second layer wiring 60, and the fifth layer wiring 90 extends in the X direction like the first layer wiring 50 and the third layer wiring 70. Exist. The connection pattern of these wirings (50 to 90) is formed by an automatic placement and routing system using CAD.
[0026]
The first layer wiring 50 is formed with the minimum wiring width / inter-wiring space determined by the processing accuracy of the CMOS process. Specifically, the first layer wiring 50 is formed with a film thickness of 0.5 μm, a width of 0.8 μm, and an inter-wiring space of 0.6 μm. Therefore, the pitch (P) of the first layer wiring 50 is 1.4 μm. Here, the wiring pitch means the distance between the center position in the wiring width direction of the first layer wiring 50 and the center position in the wiring width direction of the first layer wiring 50 adjacent thereto. Hereinafter, the definition of the wiring pitch is the same.
[0027]
The second layer wiring 60 is formed with a film thickness of 0.5 μm, a width of 0.8 μm, and an inter-wiring space of 0.6 μm. The third layer wiring 70 is formed with a film thickness of 0.5 μm, a width of 0.8 μm, and an inter-wiring space of 0.6 μm. Therefore, the pitch (P) of the second layer wiring 60 and the third layer wiring 70 is 1.4 μm. That is, in the CMOS gate array of the present embodiment, the film thickness, width, inter-wiring space, and pitch of the first to third layer wirings (50, 60, 70) constituting the signal wiring are the same. .
[0028]
On the other hand, the fourth layer wiring 80 is formed with a film thickness of 2.0 μm, a width of 2.4 μm, and a space between wirings of 1.8 μm. Therefore, the pitch (P ′) of the fourth layer wiring 80 is 4.2 μm. The fifth-layer wiring 90 is formed with a film thickness of 2.0 μm, a width of 2.4 μm, and a space between wirings of 1.8 μm. Therefore, the pitch (P ′) of the fifth layer wiring 90 is also 4.2 μm. That is, in the CMOS gate array of the present embodiment, the film thickness, width, inter-wiring space, and pitch of the fourth layer wiring 80 and the fifth layer wiring 90 that constitute the power supply wiring, clock wiring, bus wiring, etc., respectively. It is the same. The pitch (P ′ = 4.2 μm) between the fourth layer wiring 80 and the fifth layer wiring 90 is the pitch (P) of the first to third layer wirings (50, 60, 70) constituting the signal wiring. = 1.4 μm). The film thickness of the fourth layer wiring 80 and the fifth layer wiring 90 is four times the film thickness of the first to third layer wirings (50, 60, 70), and the width is three times. .
[0029]
FIG. 2 shows a cross-sectional structure of the basic cell 2 in which the first to fifth layer wirings (50 to 90) are formed.
[0030]
p ^- An n-type well 5 and a p-type well 6 are formed on the main surface of the semiconductor substrate 1A made of type single crystal silicon. The n-channel type MISFET Qn constituting a part of the basic cell 2 is formed in the active region of the p-type well 6 surrounded by the field oxide film 7 for element isolation and the p-type channel stopper region 5 therebelow. ing. The n-channel type MISFET Qn is mainly composed of a gate oxide film 9, a gate electrode 10, and a pair of n-type semiconductor regions 11, 11 (source region and drain region). The gate electrode 10 is formed of, for example, a single layer film made of polycrystalline silicon, or tungsten silicide (WSi) on the polycrystalline silicon film. ₂ ) Or the like, and a two-layer film in which refractory metal silicide films are stacked.
[0031]
The p-channel type MISFET Qp constituting another part of the basic cell 2 is formed in the active region of the n-type well 5 surrounded by the field oxide film 7. The p-channel type MISFET Qp is mainly composed of a gate oxide film 9, a gate electrode 10, and a pair of p-type semiconductor regions 12 and 12 (source region and drain region).
[0032]
A first layer wiring 50 is formed above the n-channel MISFET Qn and the p-channel MISFET Qp. The first layer wiring 50 is composed of, for example, a three-layer film of TiN (titanium nitride), Al (aluminum) alloy, and W (tungsten), and extends in the X direction at the pitch (P) described above. Yes.
[0033]
The first layer wiring 50 is connected to the gate electrode 10 of the n-channel type MISFET Qn, the n-type semiconductor region 11, and the p-channel type through the connection hole 14 formed in the silicon oxide film 13 covering the n-channel type MISFET Qn and the p-channel type MISFET Qp. It is electrically connected to either the gate electrode 10 of the MISFET Qp or the p-type semiconductor region 12. A W plug 15 is embedded in the connection hole 14.
[0034]
A second layer wiring 60 is formed above the first layer wiring 50. The second layer wiring 60 is made of the same conductive material as the first layer wiring 50 (for example, a three-layer film of TiN, Al alloy, and W), and extends in the Y direction at the pitch (P) described above. ing.
[0035]
The second layer wiring 60 is electrically connected to the first layer wiring 50 through the connection hole 17 opened in the first interlayer insulating film 16 made of silicon oxide covering the first layer wiring 50. A W plug 18 is embedded in the connection hole 17. The connection hole 17 is a region where the first layer wiring 50 extending in the X direction and the second layer wiring 60 extending in the Y direction intersect, that is, the lattice point of the XY lattice coordinates of the automatic placement and routing system. Is arranged.
[0036]
A third layer wiring 70 is formed above the second layer wiring 60. The third layer wiring 70 is made of the same conductive material as that of the first layer wiring 50 and extends in the X direction at the pitch (P) described above. The third layer wiring 70 is arranged on the same lattice as the first layer wiring 50 extending in the X direction.
[0037]
The third layer wiring 70 is electrically connected to the second layer wiring 60 through the connection hole 20 formed in the second interlayer insulating film 19 made of silicon oxide covering the second layer wiring 60. The connection holes 20 are arranged at the lattice points of the XY lattice coordinates described above. A W plug 21 is embedded in the connection hole 20.
[0038]
A fourth layer wiring 80 is formed above the third layer wiring 70. The fourth layer wiring 80 is made of the same conductive material as that of the first layer wiring 50, and the pitch (P '), that is, the pitch (P) of the first to third layer wirings (50 to 70) described above. It extends in the Y direction at a pitch of 3 times. The fourth layer wiring 80 is disposed on the same lattice as the second layer wiring 60 extending in the Y direction.
[0039]
The fourth layer wiring 80 is electrically connected to the third layer wiring 70 through the connection hole 23 opened in the third interlayer insulating film 22 made of silicon oxide covering the third layer wiring 70. The connection holes 23 are arranged at the lattice points of the XY lattice coordinates described above. A W plug 24 is embedded in the connection hole 23.
[0040]
A fifth layer wiring 90 is formed above the fourth layer wiring 80. The fifth-layer wiring 90 is made of the same conductive material as that of the first-layer wiring 50, and extends in the X direction at the pitch (P ′) described above. The fifth layer wiring 90 is disposed on the same lattice as the first layer wiring 50 and the third layer wiring 70 extending in the X direction.
[0041]
The fifth layer wiring 90 is electrically connected to the fourth layer wiring 80 through the connection hole 26 opened in the fourth interlayer insulating film 25 made of silicon oxide covering the fourth layer wiring 80. The connection holes 26 are arranged at the lattice points of the XY lattice coordinates described above. A W plug 27 is embedded in the connection hole 26.
[0042]
A passivation film made of a two-layer film of silicon oxide and silicon nitride or the like is formed on the fifth-layer wiring 90, but the illustration thereof is omitted.
[0043]
As described above, in the CMOS gate array of the present embodiment, the first to third layer wirings (50, 60, 70) constituting the signal wirings have the same pitch (P), and other than for signals. The pitch (P ′) of each of the fourth layer wiring 80 and the fifth layer wiring 90 constituting this wiring is set to be three times the pitch (P).
[0044]
In the CMOS gate array of the present embodiment, the first layer wiring 50, the third layer wiring 70, and the fifth layer wiring 90 are arranged on the same X lattice, and the second layer wiring 60 and the first layer wiring 60 are arranged. The fourth layer wiring 80 is arranged on the same Y lattice. That is, in the CMOS gate array of the present embodiment, the first to fifth layer wirings (50 to 90) are arranged on a common XY lattice. And the connection hole (17, 20, 23, 26) which connects between wiring of the 1st-5th layer wiring (50-90) is arrange | positioned at the lattice point of the said common XY lattice.
[0045]
FIG. 3 is an explanatory diagram showing a component of capacitance formed between the first to third layer wirings (50, 60, 70) and between the substrates when focusing on the second layer wiring 60 as an example. It is.
[0046]
In the drawing, CjSD indicates a planar component of the capacitance formed with the first layer wiring 50, and CjSU indicates a planar component of the capacitance formed with the third layer wiring 70, respectively. In order to reduce these components, the thickness of the interlayer insulating films (16, 19) may be increased, or the width of the second layer wiring 60 may be reduced.
[0047]
CjFD is a capacitance component formed between the side surface of the second layer wiring 60 and the first layer wiring 50, and CjFU is formed between the side surface of the second layer wiring 60 and the third layer wiring 70. The capacity components to be performed are shown respectively. In order to reduce these components, the film thickness of the second layer wiring 60 may be reduced.
[0048]
CjC represents a capacitance component formed between the adjacent second layer wirings 60. In order to reduce this component, the film thickness of the second layer wiring 60 may be reduced or the space between the wirings may be increased.
[0049]
From the above, it can be seen that in order to reduce the wiring capacity, it is sufficient to increase the thickness of the interlayer insulating film, to narrow the width of the wiring, and to reduce the thickness. However, since the width of the wiring and the space between the wirings are factors that dominate the wiring density, the minimum width / space determined by the processing accuracy of the process is required to improve the wiring density (wiring density). It is necessary to form wiring.
[0050]
FIG. 4 is a graph comparing the product of the wiring resistance (R) and the wiring capacitance (C), that is, the relationship between the CR time constant and the wiring length, in the second layer wiring 60 and the fourth layer wiring 80.
[0051]
From this graph, the CR time constant when the wiring length is relatively short, such as about 1 mm, is smaller for the second layer wiring 60, but when the wiring length is longer than that, the fourth layer wiring 80 is smaller. I understand that. This is because the capacitance component is dominant when the wiring length is short, and the resistance component is dominant when the wiring length is long.
[0052]
For this reason, in order to increase the wiring density and promote the enlargement of the gate array, and to suppress the wiring delay and improve the operation speed, the wiring with a short wiring length has a narrow width and a film thickness. It can be seen that the planar component and the side component of the wiring capacitance can be made as small as possible by reducing the thickness of the wiring, and the resistance of the wiring having a long wiring length can be reduced by increasing its width and increasing the film thickness.
[0053]
Here, when the wiring pitch of the fourth layer wiring 80 and the fifth layer wiring 90 is the same as the wiring pitch of the first to third layer wirings (50, 60, 70), it is shown in FIG. As described above, the capacitance component (CjC) formed between adjacent wirings increases as the wiring film thickness increases. However, if the wiring pitch is increased to three times or more, the capacitance is approximately 3 minutes. It can be seen that it decreases to about 1.
[0054]
According to the CMOS gate array of the present embodiment, the first to third layer wirings (50, 60, 70) in which the capacitance component is dominant are the minimum wiring width / interval between wirings determined by the processing accuracy of the CMOS process. Since it is formed in space, it is possible to increase the density of the wiring and promote the enlargement of the gate array.
[0055]
Further, according to the CMOS gate array of the present embodiment, the pitch (P ′) between the fourth layer wiring 80 and the fifth layer wiring 90 in which the resistance component is dominant is set to the first to third layer wirings ( 50, 60, 70), the pitch (P) is three times, so that the thickness of the fourth layer wiring 80 and the fifth layer wiring 90 can be increased, and the width and the space between the wirings can be sufficiently widened. it can. Thereby, the wiring resistance and the wiring capacitance of the fourth layer wiring 80 and the fifth layer wiring 90 can be reduced and the operation speed of the gate array can be improved.
[0056]
Further, according to the CMOS gate array of the present embodiment, the first to fifth layer wirings (50 to 90) are arranged on a common XY lattice, so that an XY lattice can be used in an automatic placement and routing system. The wiring algorithm when laying out the wiring at the coordinates is simplified. As a result, the time required for automatic wiring is shortened, so that the development period of the gate array can be shortened.
[0057]
FIG. 6 is a flowchart of a wiring formation process by an automatic placement and routing system (DA) using CAD. In brief, the logic circuit constituting the gate array is first designed, and then the logic circuit is subjected to logic simulation to verify the operation of the logic function to determine the final logic function ( 100).
[0058]
Next, using CAD, wiring and connection holes are automatically arranged on the XY lattice coordinates based on the logical function (200).
[0059]
Next, the wiring and connection holes that are automatically arranged on the XY lattice coordinates are three-dimensionally divided. That is, the first to fifth layer wirings (50 to 90) and the connection holes (17, 20, 23, and 26) are identified on the program of the automatic placement and routing system (300).
[0060]
Next, a violation check of the layout rule of the connection pattern formed in the automatic placement step (200) is performed (400). This violation check is mainly to check whether wiring can be formed according to the above connection pattern without any problem in the wafer process, and if it is determined to be defective by this violation check, the connection pattern is corrected, Perform this violation check again.
[0061]
Next, a mask pattern is generated based on the information of the automatic placement and routing system (500). This is the outline of the wiring formation process by the automatic placement and routing system (DA).
[0062]
Thereafter, based on the mask pattern information, a photomask and connection holes (17, 20, 23, 26) in which a pattern of the first to fifth layer wirings (50-90) is formed using an electron beam drawing apparatus or the like. (600), and using these photomasks, first to fifth layer wirings (50 to 90) and connection holes (17, 20, 23, 26) are formed on the semiconductor substrate. (700).
[0063]
Next, a manufacturing process (wafer process) of the CMOS gate array according to the present embodiment will be described with reference to FIGS.
[0064]
First, as shown in FIG. 7, a semiconductor substrate 1A on which an n-channel MISFET Qn and a p-channel MISFET Qp are formed in advance using a well-known CMOS process is prepared.
[0065]
Next, as shown in FIG. 8, a first layer wiring 50 is formed on the n channel MISFET Qn and the p channel MISFET Qp. In order to form the first layer wiring 50, first, the silicon oxide film 13 is deposited on the n-channel type MISFET Qn and the p-channel type MISFET Qp by the CVD method, and then the silicon oxide film 13 is etched using the photoresist as a mask. Then, the connection hole 14 is formed on any one of the gate electrode 10 of the n-channel type MISFET Qn, the n-type semiconductor region 11, the gate electrode 10 of the p-channel type MISFET Qp, and the p-type semiconductor region 12. Next, after a W film is deposited on the silicon oxide film 13 by the CVD method, the W film on the silicon oxide film 13 is etched back to form a W plug 15 in the connection hole 14. Thereafter, a TiN film, an Al alloy film and a W film are deposited on the silicon oxide film 13 by sputtering, and these films are patterned using a photoresist as a mask.
[0066]
Next, as shown in FIG. 9, a first interlayer insulating film 16A made of silicon oxide is deposited on the upper portion of the first layer wiring 50 by a CVD method, and then a chemical mechanical polishing (CMP) method is performed. Using this, the first interlayer insulating film 16A is planarized.
[0067]
Next, as shown in FIG. 10, a first interlayer insulating film 16B made of silicon oxide is deposited on the first interlayer insulating film 16A by the CVD method, and the first interlayer insulating film 16B and the first interlayer insulating film underneath are deposited. A first interlayer insulating film 16 is formed with the film 16A. Since the surface of the lower first interlayer insulating film 16A of the first interlayer insulating film 16 is flattened, the wiring level difference due to the first layer wiring 50 is alleviated and the surface becomes flat. Further, since the first interlayer insulating film 16 is formed by depositing the first interlayer insulating film 16B on the first interlayer insulating film 16A which has been thinned by the chemical mechanical polishing process, the first interlayer insulating film 16 has a sufficient film thickness. Can be ensured, and the wiring capacity can be reduced.
[0068]
Next, as shown in FIG. 11, a second layer wiring 60 is formed on the first interlayer insulating film 16. In order to form the second layer wiring 60, first, the first interlayer insulating film 16 is etched using the photoresist as a mask, and the connection hole 17 reaching the first layer wiring 50 is formed. Next, after a W film is deposited on the first interlayer insulating film 16 by the CVD method, the W film on the first interlayer insulating film 16 is etched back to form a W plug 18 inside the connection hole 17. Thereafter, a TiN film, an Al alloy film and a W film are deposited on the first interlayer insulating film 16 by sputtering, and these films are patterned using a photoresist as a mask.
[0069]
Since the W plug 15 is embedded in the connection hole 14 connecting the first layer wiring 50 and the MISFET, the surface of the first layer wiring 50 above the connection hole 14 is flat. Yes. Therefore, a so-called stacked via structure in which the connection hole 17 for connecting the second layer wiring 60 and the first layer wiring 50 is disposed above the connection hole 14 can be easily realized. .
[0070]
Further, since the surface of the first interlayer insulating film 16 is flattened by the chemical mechanical polishing process, the depth of focus of the photomask is sufficiently increased when the connection hole 17 is formed in the first interlayer insulating film 16. Can be secured. Thereby, a fine connection hole 17 having the same diameter as that of the connection hole 14 for connecting the first layer wiring 50 and the MISFET can be formed in the first interlayer insulating film 16.
[0071]
Next, as shown in FIG. 12, a second interlayer insulating film 19 is formed on the second layer wiring 60. Similar to the first interlayer insulating film 16, the second interlayer insulating film 19 is formed by planarizing a second interlayer insulating film 19A made of silicon oxide deposited by a CVD method by a chemical mechanical polishing method, and then forming a CVD method thereon. Then, a second interlayer insulating film 19B made of silicon oxide is deposited and formed.
[0072]
Next, as shown in FIG. 13, a third layer wiring 70 is formed on the second interlayer insulating film 19. In order to form the third layer wiring 70, first, the second interlayer insulating film 19 is etched using the photoresist as a mask to form the connection hole 20 reaching the second layer wiring 60. Next, after a W film is deposited on the second interlayer insulating film 19 by the CVD method, the W film on the second interlayer insulating film 19 is etched back to form a W plug 21 in the connection hole 20. Thereafter, a TiN film, an Al alloy film, and a W film are deposited on the second interlayer insulating film 19 by sputtering, and these films are patterned using a photoresist as a mask.
[0073]
Since the W plug 18 is embedded in the connection hole 17 connecting the second layer wiring 60 and the first layer wiring 50, the second layer wiring 60 above the connection hole 17 Is flat. Therefore, it is possible to easily realize a stacked via structure in which the connection hole 20 for connecting the third layer wiring 70 and the second layer wiring 60 is arranged above the connection hole 17.
[0074]
Further, since the surface of the second interlayer insulating film 19 is flattened by the chemical mechanical polishing process, the depth of focus of the photomask is sufficiently increased when the connection hole 20 is formed in the second interlayer insulating film 19. Can be secured. Thereby, a fine connection hole 20 having the same diameter as that of the lower connection hole 17 can be formed in the second interlayer insulating film 19.
[0075]
Next, as shown in FIG. 14, the third interlayer insulating film 22 is formed on the third layer wiring 70. Similar to the second interlayer insulating film 19, the third interlayer insulating film 22 is formed by planarizing a third interlayer insulating film 22A made of silicon oxide deposited by a CVD method by a chemical mechanical polishing method, and then forming a CVD method thereon. Then, a third interlayer insulating film 22B made of silicon oxide is deposited and formed.
[0076]
Next, as shown in FIG. 15, a fourth layer wiring 80 is formed on the third interlayer insulating film 22. In order to form the fourth layer wiring 80, first, the third interlayer insulating film 22 is etched using the photoresist as a mask, and the connection hole 23 reaching the third layer wiring 70 is formed. Next, after a W film is deposited on the third interlayer insulating film 22 by a CVD method, the W film on the third interlayer insulating film 22 is etched back to form a W plug 24 inside the connection hole 23. Thereafter, a TiN film, an Al alloy film and a W film are deposited on the third interlayer insulating film 22 by sputtering, and these films are patterned using a photoresist as a mask.
[0077]
Since the W plug 21 is embedded in the connection hole 20 connecting the third layer wiring 70 and the second layer wiring 60, the third layer wiring 70 above the connection hole 20 Is flat. Therefore, it is possible to easily realize a stacked via structure in which the connection hole 23 for connecting the fourth layer wiring 80 and the third layer wiring 70 is arranged above the connection hole 20.
[0078]
In addition, since the surface of the third interlayer insulating film 22 is planarized by the chemical mechanical polishing process, when the connection hole 23 is formed in the third interlayer insulating film 22, the depth of focus of the photomask is sufficiently increased. Can be secured. Thereby, a fine connection hole 23 having the same diameter as that of the lower connection hole 20 can be formed in the third interlayer insulating film 22.
[0079]
Next, as shown in FIG. 16, a fourth interlayer insulating film 25 is formed on the fourth layer wiring 80. Similar to the third interlayer insulating film 22, the fourth interlayer insulating film 25 is formed by planarizing a fourth interlayer insulating film 25A made of silicon oxide deposited by a CVD method by a chemical mechanical polishing method, and then forming a CVD method thereon. Then, a fourth interlayer insulating film 25B made of silicon oxide is deposited and formed.
[0080]
Thereafter, a fifth layer wiring 90 is formed on the fourth interlayer insulating film 25, whereby the CMOS gate array of the present embodiment shown in FIG. 2 is substantially completed.
[0081]
In order to form the fifth-layer wiring 90, first, the fourth interlayer insulating film 25 is etched using the photoresist as a mask to form the connection hole 26 reaching the fourth-layer wiring 80. Next, after a W film is deposited on the fourth interlayer insulating film 25 by the CVD method, the W film on the fourth interlayer insulating film 25 is etched back to form a W plug 27 inside the connection hole 26. Thereafter, a TiN film, an Al alloy film and a W film are deposited on the fourth interlayer insulating film 25 by sputtering, and these films are patterned using a photoresist as a mask.
[0082]
Since the W plug 24 is embedded in the connection hole 23 connecting the fourth layer wiring 80 and the third layer wiring 70, the fourth layer wiring 80 above the connection hole 23 has its surface. Is flat. Therefore, it is possible to easily realize a stacked via structure in which the connection hole 26 for connecting the fifth layer wiring 90 and the fourth layer wiring 80 is disposed above the connection hole 23.
[0083]
Further, since the surface of the fourth interlayer insulating film 25 is flattened by the chemical mechanical polishing process, the depth of focus of the photomask is sufficiently increased when the connection hole 26 is formed in the fourth interlayer insulating film 25. Can be secured. Thereby, a fine connection hole 26 having the same diameter as that of the lower connection hole 23 can be formed in the fourth interlayer insulating film 25.
[0084]
According to the manufacturing method described above, the connection holes (17, 20, 23, 26) for connecting the first to fifth layer wirings (50 to 90) have a stacked via structure, so that the connection holes (17 , 20, 23, 26) can greatly reduce the number of lattice points, so that a wide wiring area can be secured, and the degree of freedom in wiring design can be improved.
[0085]
In addition, according to the manufacturing method described above, the film thickness, width, inter-wiring space, and pitch of the first to third layer wirings (50, 60, 70) are the same, and the fourth layer wiring is formed. 80 and the fifth layer wiring 90 have the same film thickness, width, inter-wiring space and pitch, and connection holes (17) connecting the first to fifth layer wirings (50 to 90). 20, 23, 26) have the same diameter, and the manufacturing process is simplified, so that the manufacturing yield of the CMOS gate array can be improved.
[0086]
As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
[0087]
Although the gate array having a five-layer wiring structure has been described in the above embodiment, the present invention can also be applied to a gate array having a six-layer or more wiring structure. Also in this case, the pitch of the first to third layer wirings constituting the signal wiring is made the same, and the pitch of the fourth layer or more wiring constituting the low resistance wiring other than the signal is three times or more of the above pitch. By arranging the wirings of the respective layers on a common XY lattice, a large-scale gate array with improved operation speed can be developed in a short period of time. The pitch of the fourth or higher layer wiring is not limited to three times the pitch of the first to third layer wirings, but can be four times, five times or more.
[0088]
Further, the source and drain regions of the MISFET constituting the basic cell are silicided, the interlayer insulating film is made of an insulating material having a dielectric constant lower than that of silicon oxide, and the wiring is made of copper (Cu) having an electric resistance smaller than that of Al. By adding technology such as configuration, a large-scale gate array with further improved operation speed can be realized.
[0089]
Although the CMOS gate array has been described in the above embodiment, the present invention can be applied to various application-specific ICs such as an embedded array and a cell-based IC. The present invention can be widely applied to a semiconductor integrated circuit device having at least five layers of wiring and arranging the wiring of each layer by an automatic placement and routing system.
[0090]
【The invention's effect】
The effects obtained by the representative ones of the inventions disclosed by the present application will be briefly described as follows.
[0091]
According to the present invention, in a semiconductor integrated circuit device having five or more layers of wiring and arranging the wiring of each layer by an automatic placement and routing system, the pitches of the first to third layer wirings constituting the signal wiring are made the same. In addition, a large-scale semiconductor integrated circuit device with improved operation speed can be realized by setting the pitch of the fourth and higher layers constituting the lines other than the signal to be three times or more of the above pitch.
[0092]
In addition, by arranging the wirings of the respective layers on a common XY lattice, the time for arranging the wirings by the automatic placement and routing system is shortened, so that the semiconductor integrated circuit device can be developed in a short period of time. .
[0093]
In addition, since the number of lattice points where the connection holes are arranged can be greatly reduced by forming the connection holes connecting the wirings of the above layers in a stacked via structure, the logic using the automatic placement and routing system can be reduced. Design freedom is improved.
[Brief description of the drawings]
FIG. 1 is a plan view of a semiconductor chip on which a semiconductor integrated circuit device according to an embodiment of the present invention is formed.
FIG. 2 is a fragmentary cross-sectional view of a semiconductor integrated circuit device according to an embodiment of the present invention;
FIG. 3 is an explanatory diagram showing capacitance components formed between wirings and between substrates.
FIG. 4 is a graph showing the relationship between CR time constant and wiring length.
FIG. 5 is a graph showing a relationship between wiring pitch and wiring capacity.
FIG. 6 is a flowchart of a wiring formation process by an automatic placement and routing system using CAD.
7 is a fragmentary cross-sectional view showing the manufacturing method of the semiconductor integrated circuit device which is an embodiment of the present invention; FIG.
FIG. 8 is a fragmentary cross-sectional view showing the manufacturing method of the semiconductor integrated circuit device which is an embodiment of the present invention;
FIG. 9 is a fragmentary cross-sectional view showing the manufacturing method of the semiconductor integrated circuit device which is an embodiment of the present invention;
FIG. 10 is a fragmentary cross-sectional view showing the manufacturing method of the semiconductor integrated circuit device which is an embodiment of the present invention;
FIG. 11 is a fragmentary cross-sectional view showing the manufacturing method of the semiconductor integrated circuit device which is an embodiment of the present invention;
FIG. 12 is a fragmentary cross-sectional view showing the manufacturing method of the semiconductor integrated circuit device which is an embodiment of the present invention;
FIG. 13 is a fragmentary cross-sectional view showing the manufacturing method of the semiconductor integrated circuit device which is an embodiment of the present invention;
FIG. 14 is a fragmentary cross-sectional view showing the manufacturing method of the semiconductor integrated circuit device which is an embodiment of the present invention;
FIG. 15 is a fragmentary cross-sectional view showing the manufacturing method of the semiconductor integrated circuit device which is an embodiment of the present invention;
FIG. 16 is a fragmentary cross-sectional view showing the manufacturing method of the semiconductor integrated circuit device which is an embodiment of the present invention;
[Explanation of symbols]
1 Semiconductor chip
1A Semiconductor substrate
2 Basic cell
3 I / O buffer circuit
4 Bonding pads (external terminals)
5 n-type well
6 p-type well
7 Field oxide film
8 p-type channel stopper region
9 Gate oxide film
10 Gate electrode
11 n-type semiconductor region (source region, drain region)
12 p-type semiconductor region (source region, drain region)
13 Silicon oxide film
14 Connection hole
15 W plug
16 First interlayer insulating film
16A First interlayer insulating film
16B First interlayer insulating film
17 Connection hole
18 W plug
19 Second interlayer insulating film
19A Second interlayer insulating film
19B Second interlayer insulating film
20 Connection hole
21 W plug
22 Third interlayer insulating film
22A Third interlayer insulating film
22B Third interlayer insulating film
23 Connection hole
24 W plug
25 Fourth interlayer insulating film
25A Fourth interlayer insulating film
25B Fourth interlayer insulating film
26 Connection hole
27 W plug
50 First layer wiring
60 Second layer wiring
70 Third layer wiring
80 4th layer wiring
90 5th layer wiring
Qn n-channel MISFET
Qp p-channel MISFET

Claims

The wiring is formed by having wirings of five layers or more, arranging the wirings of each layer at XY lattice coordinates, and electrically connecting the wirings of each layer at lattice points of the XY lattice coordinates. In the semiconductor integrated circuit device, the first to third layer wirings have the same pitch, and the upper layer wiring pitch is higher than that of the third layer wirings. A semiconductor integrated circuit device characterized in that the wiring of each layer is arranged on a common XY lattice with a pitch of 3 times or more.

2. The semiconductor integrated circuit device according to claim 1, wherein the film thickness and width of the first to third layer wirings are made the same, and the film thickness and width of an upper layer wiring than the third layer wiring are respectively set. A semiconductor integrated circuit device characterized by being identical.

3. The semiconductor integrated circuit device according to claim 2 , wherein each of the film thickness and width of the upper layer wiring is set to be twice or more of the film thickness and width of the first layer wiring. A semiconductor integrated circuit device.

4. The semiconductor integrated circuit device according to claim 1, wherein, among the wirings of each layer, odd-numbered wirings extend in the X direction and even-numbered wirings extend in the Y direction. A semiconductor integrated circuit device.

5. The semiconductor integrated circuit device according to claim 1, wherein a planarization process is performed on an interlayer insulating film that electrically isolates the wirings of each layer, and is formed on the interlayer insulating film. A semiconductor integrated circuit device, wherein a plug is embedded in the connection hole.

6. The semiconductor integrated circuit device according to claim 5, wherein the connection hole has a stacked via structure in which an upper connection hole is disposed immediately above a lower connection hole. apparatus.

7. The semiconductor integrated circuit device according to claim 5, wherein the connection hole has the same diameter as the connection hole in the lower layer and the diameter of the connection hole in the upper layer.

8. The semiconductor integrated circuit device according to claim 1, wherein the semiconductor integrated circuit device is a semiconductor integrated circuit device adopting a gate array system.

9. The semiconductor integrated circuit device according to claim 8, wherein a signal wiring is constituted by the first to third layer wirings, and a wiring having an upper layer than the third layer wiring and having a lower resistance than the signal wiring. A semiconductor integrated circuit device comprising:

10. The semiconductor integrated circuit device according to claim 9, wherein an intra-cell wiring of a basic cell constituting a logic part of a gate array is mainly configured by the first layer wiring, and an inter-cell wiring is mainly the second layer wiring. And a third-layer wiring. A semiconductor integrated circuit device comprising:

11. The semiconductor integrated circuit device according to claim 1, wherein the wiring of each layer is made of a conductive material containing aluminum as a main component.