JP3913063B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP3913063B2 JP3913063B2 JP2002007275A JP2002007275A JP3913063B2 JP 3913063 B2 JP3913063 B2 JP 3913063B2 JP 2002007275 A JP2002007275 A JP 2002007275A JP 2002007275 A JP2002007275 A JP 2002007275A JP 3913063 B2 JP3913063 B2 JP 3913063B2
- Authority
- JP
- Japan
- Prior art keywords
- mounting substrate
- semiconductor
- semiconductor device
- optical
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Optical Couplings Of Light Guides (AREA)
- Semiconductor Lasers (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に光伝送システムにおいて、光信号の送受信を行なう半導体装置である光・電子混載モジュールの低コスト化、小型化および高速化に関する。
【０００２】
【従来の技術】
通信の大容量化、高速化を実現するために、幹線等を中心に光ファイバによる通信が急速に進展している。今後、加入者側での光ファイバによる通信の進展に向けて、光伝送システムには、高速化に代表される高性能化に加え、低価格化、小型化が要求されている。このため、光伝送システムの主要な構成要素である光素子と、それに接続され、電気信号の入出力および処理を行なう半導体集積回路とを低価格化、小型化する必要がある。
【０００３】
従来の光モジュールの実装方法として、アクティブアライメント技術がある。本技術では、光素子として発光素子が用いられた光送信モジュールにおいて、発光素子と光ファイバとの光学的な結合するために、発光素子と光ファイバとの間に介在するレンズが用いられる。発光素子と光ファイバとを光学的に結合させる際には、光ファイバの発光素子に結合される側と反対端から、発光素子の光出力をモニターしながら、ミクロンオーダーで高精度に発光素子と光ファイバとの光軸調整を行なう。このため、部品点数が多く、また光軸調整に時間がかかることから、低コスト化が困難であるという課題がある。
【０００４】
この課題を解決するために、平面実装技術、パッシブアライメント技術等が開発された。パッシブアライメント技術では、レンズを用いず直接結合によって光素子と光ファイバとを光学的に結合し、平坦な実装基板上に、光素子と光ファイバとを無調整で実装する。
【０００５】
例えば、Ｓｉ実装基板上に、光ファイバを位置合わせし保持するためのＶ字状の溝（以下、Ｖ溝と称する）を形成し、光ファイバをＶ溝で挟むように固定する。さらに光ファイバに隣接して光素子チップを実装する。光素子チップとＳｉ実装基板上には、位置合わせのためのマークを予め形成しておき、このマークを実装時の位置あわせに使用する。
【０００６】
従って、従来のように、実装時に光出力をモニターしながら位置合わせを行なわずに、光ファイバと光素子との光学的な結合を正確に行なうことができ、部品点数の削減と実装時間の短縮による低コスト化が可能である。
【０００７】
一方、光モジュールと接続される電気信号の入出力および処理を行なう半導体集積回路についても、低コスト化、小型化の試みが行なわれている。
【０００８】
光モジュールと接続される半導体集積回路としては、光素子として発光素子を用いた光送信モジュールの場合、発光素子駆動回路、多重化回路などが挙げられる。また、光素子に受光素子を用いた光受信モジュールの場合、前置増幅回路、等価増幅回路、タイミング抽出回路、識別再生回路、分離回路などが挙げられる。
【０００９】
これら半導体集積回路は、製造プロセスの微細化および高集積化によるチップ数の低減、ベアチップ実装を採用したマルチチップモジュール化による実装面積の低減により、低コスト化、小型化を実現している。
【００１０】
さらに低コスト化、小型化および高速化を目指した試みとして、光モジュール内に、光素子との電気信号の入出力および処理を行なう半導体集積回路を内蔵した、いわゆる光・電子混載モジュールがある。上記の発光素子駆動回路、多重化回路、前置増幅回路、等価増幅回路、タイミング抽出回路、識別再生回路、分離回路などの機能の多くを、光モジュール内に実装される半導体集積回路に内蔵することで、光伝送システムの低コスト化、小型化および高速化が実現できる。以下、光・電子混載モジュールの従来例について説明する。
【００１１】
第１の従来例として、河谷らにより開示された光・電子混載モジュール（表面実装型光送受信の実装技術、電子通信学会技報、LQE97-65(1997-08)）を、図７を参照しながら説明する。図７は、河谷らにより開示された光・電子混載モジュールの構造を表す図である。
【００１２】
図７に示すように、光・電子混載モジュール５００では、Ｖ溝５０１ａが形成されたＳｉ実装基板５０１上に、光素子チップ５０２と光ファイバ５０３とが隣接するように実装され、光学的に結合されている。Ｓｉ実装基板５０１と半導体集積回路チップ５０４とは、パッケージ５０５上にハイブリッド実装され、光素子チップ５０２および半導体集積回路チップ５０４が、それぞれボンディングワイヤでパッケージ５０５上の配線に接続されている。
【００１３】
第２の従来例として、山田らにより開示された光・電子混載モジュール（特開平８−７８６５７号公報、光／電子ハイブリッド実装基板およびその製法、並びに光サブモジュールおよび光／電子ハイブリッド集積回路）を図８を参照しながら説明する。図８は、山田らにより開示された光・電子混載モジュールの構造を表す図である。
【００１４】
図８に示すように、光・電子混載モジュール６００では、Ｓｉ実装基板６０１のＶ溝が形成された側の面上に、光素子チップ６０２と、光ファイバ６０３と、半導体集積回路チップ６０４とが、ハイブリッド実装されている。光素子チップ６０２および半導体集積回路チップ６０４は、それぞれフリップチップボンディングによりＳｉ実装基板６０１上の配線６０５にバンプ接続される。一方、Ｓｉ実装基板６０１上の配線６０５と、光・電子混載モジュール６００を搭載するパッケージ（不図示）に設けられた配線とは、ボンディングワイヤにより接続される。
【００１５】
第３の従来例として、河谷により開示された光・電子混載モジュール（特開平１０−３０３４６６号公報、光半導体装置及び製造方法）を、図９を参照しながら説明する。図９は、河谷により開示された光・電子混載モジュールの構造を表す図である。
【００１６】
図９（ａ）に示すように、光・電子混載モジュール７００は、Ｖ溝７０１が形成されたＳｉ実装基板７０２の半導体集積回路領域７０３に半導体集積回路がモノリシックに形成されている。光素子チップ７０４は、半導体集積回路領域７０３上に、フリップチップボンディングを用いたバンプ接続により実装されている。Ｖ溝７０１には、光ファイバが光素子チップ７０４に隣接するように固定される。半導体集積回路領域７０３に形成された半導体集積回路と、光・電子混載モジュール７００を搭載するパッケージ（不図示）に設けられた配線とは、ボンディングワイヤにより接続される。
【００１７】
【発明が解決しようとする課題】
上記従来の技術において、Ｓｉ実装基板上に形成されるＶ溝には、光ファイバを安定に固定するために、通常２ｍｍ程度の長さが必要とされるので、Ｖ溝が形成される領域（以下、Ｖ溝形成領域と称する）の面積を数ｍｍ角程度にする必要がある。
【００１８】
上記第１の従来例のように、Ｓｉ実装基板５０１上に、光素子チップ５０２と光ファイバ５０３とだけを実装する場合、Ｓｉ実装基板５０１の面積は、ほぼＶ溝形成領域の面積で決まる。また、半導体集積回路チップ５０４も、数ｍｍ角以上の大きさであり、Ｖ溝形成領域と半導体集積回路チップ５０４とは、いずれも光・電子混載モジュールの占有面積の大半を占める。
【００１９】
従って、第１の従来例の構成では、Ｖ溝５０１ａが形成されたＳｉ実装基板５０１と、半導体集積回路チップ５０４が、パッケージ５０５の上面上に別々に配置されるため、光・電子混載モジュールを十分小型化できない。
【００２０】
また、光素子チップ５０２、Ｓｉ実装基板５０１上の配線、半導体集積回路チップ５０４、パッケージ５０５上の配線の各接続にボンディングワイヤを用いるため、その寄生インダクタンスが、信号伝送の高速化の大きな妨げとなる。
【００２１】
上記第２の従来例の構成によれば、光ファイバ６０３を固定するＶ溝と半導体集積回路チップ６０４とが共に、Ｓｉ実装基板６０１の上面上に実装されるので、上記第１の従来例に比べると小型化が可能である。しかし、多くの面積を占有するＶ溝形成領域と半導体集積回路チップ６０４とが、Ｓｉ実装基板６０１の上面を個々に占有するため、十分な小型化を達成できない。
【００２２】
また、上記第２の従来例の構成によれば、光素子チップ６０２と半導体集積回路チップ６０４を接続する配線の距離が大幅に短縮されるため、第１の従来例に比べると、寄生インダクタンスが大幅に低減し、光素子チップ６０２と半導体集積回路チップ６０４との間の信号伝送の高速化が達成できる。しかし、半導体集積回路チップ６０４とパッケージ等に設けられた外部回路との接続にはボンディングワイヤを用いるため、その寄生インダクタンスの影響により、外部回路との信号伝送の高速化は困難である。従って、上記第２の従来例の構成では、光伝送システム全体の信号伝送の高速化は困難である。
【００２３】
第３の従来例の構成は、Ｖ溝７０１と半導体集積回路７０３が、Ｓｉ実装基板７０２上にモノリシック形成されるため、上記第１および第２の従来例に比べると、さらに小型化が可能である。しかし、この構成においても、Ｖ溝７０１の形成領域と半導体集積回路７０３の形成領域が、同一平面上の面積を独立に占有するため、十分な小型化を達成できない。
【００２４】
また、第３の従来例の構成では、光素子チップ７０４と半導体集積回路７０３間は、バンプ接続されるので、この間の信号伝送の高速化が達成できる。しかし、半導体集積回路７０３と外部回路との接続にはボンディングワイヤを用いるため、その寄生インダクタンスの影響により、外部回路との信号伝送の高速化は困難である。したがって、本実施例の構成では、光伝送システム全体の信号伝送の高速化は困難である。
【００２５】
さらに、光伝送システムに要求される規模の回路を、半導体集積回路７０３として作製するためには、半導体製造プロセスにおいて、加工寸法が微細で複雑な工程を多数繰り返す必要がある。このため、光ファイバを固定するＶ溝および配線のみが形成されたＳｉ実装基板に比べ、単位面積あたりの製造コストは１０倍以上高くなる。
【００２６】
従って、Ｖ溝と配線のみを形成したＳｉ実装基板と、半導体集積回路チップとを別々に製造した場合の製造コストに比べて大幅に高くなり、低コスト化に不利である。
【００２７】
この対策として、図９（ｂ）に示すように、Ｖ溝形成領域のＶ溝７０１を挟む領域を、半導体集積回路が形成される領域（第２の半導体集積回路領域）７０５として利用し、Ｓｉ実装基板７０２の利用効率を高める方法が考えられる。
【００２８】
しかし、図９（ｂ）に示すように、実際のＳｉ実装基板７０２には、光素子７０４と光ファイバ端面との距離を精密に制御する必要があるので、Ｖ溝７０１の終端部を接点とし、Ｖ溝７０１とＴ字を形成するように、溝７０６を形成する必要がある。光ファイバをＶ溝７０１に実装する際、光ファイバ端面が溝７０６の側壁に接触することによって、光素子７０４と光ファイバ端面との距離を精密に制御する。このため、溝７０６の側壁を、基板面に対し垂直で、且つ平坦にする。溝７０６の形成の方法として、通常、Ｓｉ実装基板７０２をウエハーから分離する前に、ダイシングで形成する方法が用いられている。この場合、図９（ｂ）に示すように、位置合わせ用溝７０６は、Ｓｉ実装基板７０２を横断することになる。半導体集積回路領域７０３と、第２の半導体集積回路領域７０５とは、溝７０６で分断される。このため、半導体集積回路領域７０３と第２の半導体集積回路領域７０５との電気的接続は、ボンディングワイヤを用いざるを得ない。このため、信号伝送の高速化は困難である。
【００２９】
上述のように、これまでに光伝送システムの低コスト化、小型化と高速化を実現するために、種々の光・電子混載モジュールが提案されている。しかし、従来の光・電子混載モジュールでは、さらなる小型化、低コスト化が困難であり、実装された半導体集積回路と外部回路との間の信号伝送の高速化が困難であるという不具合がある。
【００３０】
本発明は、上記の不具合を解決するために、小型で低コスト、且つ高速動作が可能な半導体装置の構成およびその製造方法を提供するものである。
【００３１】
【課題を解決するための手段】
本発明の半導体装置は、第１領域と第２領域とを有する第１面と、上記第１面に対向する第２面とを有する半導体実装基板と、上記第１面の上記第１領域上に設けられた光素子と、上記半導体実装基板の上記第１面の上記第２領域に形成され、上記光素子の光軸にほぼ平行に延びる第１溝と、上記半導体実装基板の上記第２面側に形成された電子回路と、上記光素子と上記電子回路とを接続する第１配線とを備えている。
【００３２】
本発明によれば、半導体実装基板の第１面および第２面の両方を利用することによって、半導体実装基板上に実装可能なデバイスの数量を増やす、あるいは半導体装置の容積を小さくすることが可能である。さらに、本発明によれば、第１配線によって光素子と電子回路とを接続するので、ボンディングワイヤでの接続に比べて、寄生インダクタンスの影響を大幅に低減できる。従って、電子回路と光素子との間の信号伝送を高速化することが可能である。つまり、光素子および電子回路が高い集積度で搭載され、高速動作が可能な半導体装置を得ることができる。
【００３３】
上記第１溝に光ファイバが固定されている構成としてもよい。
【００３４】
上記第１領域に、上記第１面から上記第２面に貫通する貫通孔をさらに備え、上記第１配線は、上記貫通孔を通じて上記光素子と上記電子回路とを接続していることが好ましい。
【００３５】
このことによって、光素子と電子回路とを接続する第１配線の長さを短縮できる。このため、配線抵抗を低減することでき、より高速動作が可能な半導体装置が得られる。
【００３６】
上記半導体実装基板の上記第１面に形成され、上記第１溝のうちの上記光素子側の端部に位置する光ファイバ位置合わせ用の凹部を有することが好ましい。
【００３７】
上記凹部は、上記第１溝と互いにほぼ直交するように形成された第２溝であってもよい。
【００３８】
上記凹部は、上記第１面から上記第２面に貫通する貫通孔であり、上記第１配線は、上記貫通孔を通じて上記光素子と上記電子回路とを接続している構成としてもよい。
【００３９】
上記電子回路は、上記半導体実装基板の上記第２面側に形成された半導体集積回路と、上記半導体集積回路にバンプ接続された半導体チップとを備えている構成としてもよい。
【００４０】
上記電子回路は、上記半導体実装基板の上記第２面側に形成された第２配線と、上記第２配線にバンプ接続された半導体チップとを備えている構成としてもよい。
【００４１】
外部回路に接続された第３配線を有するパッケージと、上記電子回路上に形成された絶縁膜とをさらに備え、上記電子回路と上記パッケージの上記第３配線とは、バンプ接続されており、上記絶縁膜と上記パッケージとは、バンプ接続されていることが好ましい。
【００４２】
このことによって、光素子および電子回路が動作時に発生する熱を、絶縁膜とパッケージの間のバンプを通じて、パッケージの表面に効率よく逃がすことができ、熱抵抗を大幅に低減することが可能である。この結果、半導体装置の動作中に、過度の温度上昇を防ぐことができる。従って、半導体装置の動作が安定化し、且つ信頼性が向上する。
【００４３】
凸部と、外部回路に接続された第３配線とを有するパッケージと、上記電子回路上に形成された絶縁膜とをさらに備え、上記電子回路と上記パッケージの上記第３配線とは、バンプ接続されており、上記絶縁膜と上記凸部とは、接触していることが好ましい。
【００４４】
このことによって、光素子および電子回路が動作時に発生する熱を、パッケージの凸部の表面に効率よく逃がすことができ、熱抵抗を大幅に低減することが可能である。この結果、半導体装置の動作中に、過度の温度上昇を防ぐことができる。従って、半導体装置の動作が安定化し、且つ信頼性が向上する。
【００４５】
上記半導体実装基板は、Ｓｉからなる構成としてもよい。
【００４６】
上記半導体実装基板は、ＧａＡｓからなる構成としてもよい。
【００４７】
上記半導体実装基板は、ＩｎＰからなる構成としてもよい。
【００４８】
第１領域と第２領域とを有する第１面と、上記第１面に対向する第２面とを有する半導体実装基板を用意する工程（ａ）と、上記半導体実装基板の上記第２面側に電子回路を形成する工程（ｂ）と、上記半導体実装基板の上記第１面の上記第２領域に光ファイバ固定用溝を形成した後、上記半導体実装基板の上記第１面の上記第１領域に、上記第１面から上記第２面に貫通する貫通孔を形成する工程（ｄ）と、上記第１面の上記第２領域上および貫通孔の側面上に絶縁膜を形成した後、上記絶縁膜上に配線を形成する工程（ｅ）と、上記電子回路と上記配線とを接続する工程（ｆ）と、光軸が上記光ファイバ固定用溝と平行となるように、上記第１面の上記第２領域上に形成された上記配線に光素子を接続する工程（ｇ）とを含む半導体装置の製造方法。
【００４９】
本発明の半導体装置の製造方法によれば、半導体実装基板の第１面および第２面の両方を利用することによって、半導体実装基板上に実装可能なデバイスの数量を増やす、あるいは半導体装置の容積を小さくすることが可能である。さらに、本発明によれば、第１配線によって光素子と電子回路とを接続するので、ボンディングワイヤでの接続に比べて、寄生インダクタンスの影響を大幅に低減できる。従って、電子回路と光素子との間の信号伝送を高速化することが可能である。つまり、光素子および電子回路が高い集積度で搭載され、高速動作が可能な半導体装置を得ることができる。
【００５０】
また、半導体実装基板の第１面および第２面を利用するので、光伝送システムに要求される規模の電子回路を形成する際にも面積に余裕がある。このため、電子回路の形成プロセスにおいて、加工寸法が微細で複雑な工程を減らすことができる。従って、製造コストを低減することができる。
【００５１】
上記工程（ｂ）では、半導体実装基板の下面上に熱酸化膜を形成する際に同時に半導体実装基板の上面上に熱酸化膜を形成し、上記工程（ｄ）では、上記半導体実装基板の上面上の熱酸化膜をパターニングすることによって熱酸化膜マスクを形成した後、上記熱酸化膜マスクを用いたウェットエッチングによって、上記光ファイバ固定用溝と上記貫通孔とを同時に形成することが好ましい。
【００５２】
熱酸化膜は、他のＣＶＤ法などで形成された膜に比べて、半導体実装基板との密着性が非常に高いので、ウェットエッチングの際のエッチングマスクとして用いた場合、サイドエッチングはほとんど発生しない。従って、パターニングされた熱酸化膜の形状を精密に制御することによって、互いにエッチングされる深さが異なる光ファイバ固定用溝と貫通孔とを同時に、極めて精度よく所望の形状に形成することができる。
【００５３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。なお、簡単のために、各実施形態に共通する構成要素は、同一の参照符号で示す。
【００５４】
（実施形態１）
本実施形態を、図１を参照しながら説明する、図１（ａ）は、半導体レーザを発光素子として用いた光送信用の光・電子混載モジュールの上面図であり、図１（ｂ）は、図１（ａ）のＩ−Ｉ線に沿った断面図である。
【００５５】
図１（ａ）および（ｂ）に示すように、本実施形態の光・電子混載モジュール１００は、Ｓｉ実装基板１０１と、光ファイバ１０３と、半導体レーザチップ１１０と、半導体集積回路１１２と、セラミック製パッケージ１１６とを備える。
【００５６】
Ｓｉ実装基板１０１は、上面に光ファイバ実装領域１０１ａと、光素子実装領域１０１ｂとを備える。光ファイバ実装領域１０１ａには、光ファイバ１０３を実装するためのＶ溝１０４と、Ｖ溝１０４の端部において、Ｖ溝１０４とほぼ直交する位置合わせ用溝１０５とが形成されている。
【００５７】
光ファイバ１０３は、その端部が位置合わせ用溝１０５の側壁に押し当てられ、軸方向に位置合わせされた状態でＶ溝１０４に固定されている。
【００５８】
光素子実装領域１０１ｂには、上面から下面に貫通する貫通孔１０７が形成されている。光素子実装領域１０１ｂの上面上および貫通孔１０７の側面上には、ＳｉＯ2膜１０８が形成されており、さらにその上に、ＣｒＡｕからなる配線１０９が形成されている。
【００５９】
半導体レーザチップ１１０には、ＰｂＳｎからなる半田バンプ１１１が形成されており、光ファイバ１０３の端部と隣接して、配線１０９上にフリップチップボンディングにより接続されている。
【００６０】
Ｓｉ実装基板１０１の下面上には、半導体集積回路１１２が形成されている。半導体集積回路１１２は、Ａｌ電極（不図示）を備える。
【００６１】
半導体集積回路１１２の上には、ＳｉＮパッシベーション膜１１３が形成されている。ＳｉＮパッシベーション膜１１３は、半導体集積回路１１２のＡｌ電極に到達するコンタクトホール１１４ａおよび１１４ｂを備えている。半導体集積回路１１２は、ＳｉＮパッシベーション膜１１３が備えるコンタクトホール１１４ａを通じて半導体レーザチップ１１０に接続された配線１０９に接続されている。また、コンタクトホール１１４ｂ上には、ＰｂＳｎからなる半田バンプ１１５が形成されている。
【００６２】
セラミック製パッケージ１１６上には、外部回路（不図示）に接続された配線１１７が形成されている。
【００６３】
半導体集積回路１１２は、半田バンプ１１５によるフリップチップボンディングによってセラミック製パッケージ１１６に形成された配線１１７に接続されている。このことによって、半導体集積回路１１２と外部回路とが接続される。つまり、光・電子混載モジュール１００が外部回路に接続される。
【００６４】
本実施形態の光・電子混載モジュール１００は、上記従来例と比較して非常に小型になる。これは、Ｓｉ実装基板１０１の上面および下面の両方を利用することによって、Ｓｉ実装基板１０１上に実装可能なデバイスの数量を増やす、あるいは光・電子混載モジュールの容積を小さくすることが可能である。すなわち、光素子および半導体集積回路が高い集積度で搭載された光・電子混載モジュールを得ることができる。
【００６５】
例えば、半導体集積回路１１２の形成に必要な面積が、光ファイバ実装領域１０１ａおよび光素子実装領域１０１ｂの面積の和にほぼ等しい場合、これらをＳｉ実装基板１０１の上面上に形成する場合に比べて、Ｓｉ実装基板１０１の大きさをほぼ半分にすることができる。
【００６６】
さらに、光ファイバの軸方向の位置合わせに用いる位置合わせ用溝１０５の代わりに、光ファイバの端部が押し当てられる側壁を有する凹部を形成してもよい。特に、この凹部として、貫通孔をＶ溝１０４の端部に形成すれば、この貫通孔を位置合わせに用いることができ、さらに光素子実装領域１０１ｂに形成される貫通孔１０７を省略することができる。このため、光・電子混載モジュールをさらに小型化することが可能である。
【００６７】
また、本実施形態では、光素子実装領域１０１ｂ上には半導体レーザチップ１１０のみが設けられているが、例えば更にチップ抵抗、コンデンサなど、他の電子デバイスを設けてもよい。
【００６８】
さらに、本実施形態の光・電子混載モジュール１００では、貫通孔１０７に形成した配線１０９によって、半導体レーザチップ１１０と半導体集積回路１１２とを接続するので、ボンディングワイヤでの接続に比べて、寄生インダクタンスの影響を大幅に低減できる。従って、半導体集積回路１１２による半導体レーザチップ１１０の駆動を高速化することが可能である。
【００６９】
さらに、半導体集積回路１１２は、半田バンプ１１５を用いて、外部回路に接続されたセラミック製パッケージ上の配線１１７と接続されているので、寄生インダクタンスの影響を大幅に低減できる。従って、半導体集積回路１１２と外部回路間の信号伝送も高速化できる。
【００７０】
また、本実施形態の光・電子混載モジュール１００では、半導体レーザチップ１１０と半導体集積回路１１２との接続を、Ｓｉ実装基板１０１の上面から下面に貫通する貫通孔１０７を通る配線１０９によって行なっているが、これに限定されず、半導体レーザチップ１１０と半導体集積回路１１２とを接続する手段であれば、いかなるものを用いてもよい。例えば、貫通孔１０７を形成せずに、Ｓｉ実装基板１０１の側面上を通って半導体レーザチップ１１０と半導体集積回路１１２とを接続する配線を設けてもよい。
【００７１】
しかしながら、本実施形態のように、半導体レーザチップ１１０と半導体集積回路１１２との接続を、Ｓｉ実装基板１０１の上面から下面に貫通する貫通孔１０７を通る配線１０９によって行なえば、半導体レーザチップ１１０と半導体集積回路１１２との間の配線１０９の長さを短縮できる。このため、配線インダクタンスおよび配線抵抗をさらに低減することでき、より高速な信号伝送に適した光・電子混載モジュールが得られる。
【００７２】
次に、本実施形態の光・電子混載モジュール１００の製造方法を図２および図３を参照しながら説明する。図２および図３は、本実施形態の光・電子混載モジュールの製造方法の各工程を表す上面図および断面図である。なお、図２（ａ）および（ｂ）の断面図は、図２（ａ）および（ｂ）の各上面図に示すＩＩａ−ＩＩａ線およびＩＩｂ−ＩＩｂ線に沿った図である。また、図３（ａ）および（ｂ）の断面図は、図３（ａ）および（ｂ）の各上面図に示すＩＩＩａ−ＩＩＩａ線およびＩＩＩｂ−ＩＩＩｂ線に沿った図である。
【００７３】
まず、図２（ａ）に示す工程で、下面の結晶面方位が｛１００｝面であるＳｉ実装基板１０１を用意する。続いて、Ｓｉ実装基板１０１の下面上に、半導体集積回路１１２を形成する。
【００７４】
ここで、図２（ａ）に示す工程における半導体集積回路１１２の形成について詳細に説明する。
【００７５】
半導体集積回路１１２の形成プロセスにおいて、Ｓｉ実装基板１０１の下面上に熱酸化によってＳｉ実装基板１０１の下面上にＳｉＯ2膜を形成する際に、Ｓｉ実装基板１０１の上面上にもＳｉＯ2膜１０８’が形成される。この後、Ｓｉ実装基板１０１の上面上のＳｉＯ2膜１０８’が、のちに行なわれる酸化膜除去工程で除去されないように、Ｓｉ実装基板１０１の上面上にレジストを塗布しておく。
【００７６】
また、半導体集積回路１１２が形成された後、半導体集積回路１１２上に、半導体集積回路１１２の信頼性を確保するためのＳｉＮパッシベーション膜１１３を形成する。
【００７７】
次に、図２（ｂ）に示す工程で、Ｓｉ実装基板１０１の上面上のうち、光ファイバ実装領域１０１ａに、光ファイバ実装用のＶ溝１０４を形成し、光素子実装領域１０１ｂに、上面から下面に貫通する貫通孔１０７を形成する。本実施形態では、Ｖ溝１０４と貫通孔１０７とを同時に形成するが、Ｖ溝１０４と貫通孔１０７とを別々に形成してもよい。
【００７８】
本工程では、Ｓｉ実装基板１０１上面上に形成されたＳｉＯ2膜１０８’を、フォトリソグラフィおよびバッファードＨＦを用いたウェットエッチングによってパターニングし、このパターニングされたＳｉＯ2膜１０８’をマスクとして、ＫＯＨ溶液によりＳｉ実装基板１０１を異方性エッチングする。ＳｉＮパッシベーション膜１１３は、ＫＯＨ溶液によってほとんどエッチングされないので、半導体集積回路１１１は保護される。
【００７９】
このときの異方性エッチィングは、｛１１１｝面のエッチング速度が、他の面方位の面のエッチング速度に比べて極めて遅い。このため、｛１１１｝面が露出した時点でエッチングはほぼ停止する。また、熱酸化によって形成されたＳｉＯ2膜１０８’は、他のＣＶＤ法などで形成されたＳｉＯ2膜に比べて、Ｓｉ実装基板１０１との密着性が非常に高いので、Ｓｉ実装基板１０１のエッチングマスクとして用いた場合、サイドエッチングはほとんど発生しない。従って、パターニングされたＳｉＯ2膜１０８’の形状を精密に制御することによって、互いにエッチングされる深さが異なるＶ溝１０４と貫通孔１０７とを同時に、極めて精度よく所望の形状に形成することができる。
【００８０】
次に、図３（ａ）に示す工程で、電気的絶縁のため、光素子実装領域１０１ｂの表面上および貫通孔１０７の側面上にプラズマＣＶＤによりＳｉＯ2膜１０８を形成する。続いて光素子実装領域１０１ｂの表面上および貫通孔１０７の側面上に形成されたＳｉＯ2膜１０８上に、フォトリソグラフィおよび真空蒸着を用いたリフトオフ法によって、ＣｒＡｕからなる配線を形成する。この後、光ファイバの軸方向の位置合わせに用いる位置合わせ用溝１０５を、Ｖ溝１０４の端部において、Ｖ溝１０４と互いにほぼ直交するようにダイシングによって形成する。
【００８１】
続いて、半導体集積回路１１２と、半導体レーザチップ１１０および外部回路との接続のために、フォトリソグラフィとドライエッチィングによりＳｉＮパッシベ−ション膜１１３を選択的に除去し、コンタクトホール１１４ａおよび１１４ｂを形成する。この時、ＳｉＮパッシベ−ション膜１１３のうちの貫通孔１０７の底部を塞ぐ部分も同時に除去する。
【００８２】
さらに、貫通孔１０７に形成された配線を、フォトリソグラフィと真空蒸着を用いたリフトオフ法によって、ＣｒＡｕからなる配線１０９を形成することにより接続する。
【００８３】
次に、コンタクトホール１１４ｂの底部に露出しているＡｌ電極上に、ＰｂＳｎからなる半田バンプ１１５を、メタルマスクを用いた蒸着により形成する。
【００８４】
次に、図３（ｂ）に示す工程で、以上の工程を経て得られたウエハを、半導体実装基板の各チップにダイシングにより分離する。続いて、外部回路と接続する配線１１７が形成されたセラミック製パッケージ１１６を用意する。次に、フリップチップボンディングにより、セラミック製パッケージ１１６上にＳｉ実装基板１０１を実装する。このことによって、ＰｂＳｎ半田バンプ１１５と配線１１７とが接続される。
【００８５】
次に、光素子実装領域１０１ｂの配線１０９に、ＰｂＳｎからなる半田バンプ１１１を備える半導体レーザチップ１１０をフリップチップボンディングによって接続する。
【００８６】
次に、半田バンプ１１１および１１５を、リフローよって配線１０９、１１７に接着する。
【００８７】
最後に、Ｖ溝１０４に光ファイバ１０３を実装する。このとき、半導体レーザチップ１１０と光ファイバ１０３との光軸合わせにはパッシブアライメント技術を用いる。
【００８８】
光伝送システムに要求される規模の半導体集積回路を作製するためには、半導体製造プロセスにおいて、加工寸法が微細で複雑な工程を多数繰り返す必要があり、このため単位面積あたりの製造コストが高くなる。特に、上記第３の従来例では、Ｖ溝と半導体集積回路とが、Ｓｉ実装基板上にモノリシック形成されているので、Ｖ溝形成領域の単位面積当たりの製造コストも半導体集積回路領域と同じになり、製造コストが大幅に高くなる。
【００８９】
しかしながら、本実施形態の光・電子混載モジュールの製造方法によれば、Ｓｉ実装基板１０１の下面に半導体集積回路１１２を形成するので、Ｓｉ実装基板１０１のうちの光ファイバ実装領域１０１ａの下面は、半導体集積回路１１２の大部分に利用される。つまり、Ｓｉ実装基板１０１上の利用可能な面積（有効面積）を拡大できる。従って、光・電子混載モジュールを小型化でき、大幅にコストを削減できる。
【００９０】
また、Ｓｉ実装基板１０１が、上記第３の従来例のＳｉ実装基板７０２と同じ大きさである場合、半導体集積回路の規模を大きくできるので、高性能化することができる。
【００９１】
さらに、光伝送システムに要求される規模の半導体集積回路を形成する際にも、Ｓｉ実装基板１０１上の有効面積に余裕があるので、半導体集積回路の形成プロセスにおいて、加工寸法が微細で複雑な工程を減らすことができる。従って、上記第３の従来例に比べて、製造コストを低減することができる。
【００９２】
また、本実施形態の光・電子混載モジュールの製造方法によれば、Ｖ溝１０４および、貫通孔１０７を形成する際、半導体集積回路１１２形成のためのＳｉ半導体プロセス中に熱酸化により形成されたＳｉＯ2膜１０８をエッチングマスクに用いる。このため、ＫＯＨ溶液用いた異方性エッチングによりＳｉ実装基板１０１をエッチングする際に、ＳｉＯ2膜１０８を所望の形状に精密にパターニングすることができる。従って、深さの異なるＶ溝１０４および貫通孔１０５を同時形成する場合でも、極めて精度よく所望の形状に形成することができる。
【００９３】
なお、本実施形態では、図３（ａ）に示す工程では、光ファイバの軸方向の位置合わせに用いる位置合わせ用溝１０５をダイシングによって形成する。しかしながら、これに限定されず、位置合わせ用溝１０５の代わりに、光ファイバの端部が押し当てられる側壁を有する凹部を形成してもよい。特に、この凹部として、貫通孔をＶ溝１０４の端部に形成すれば、この貫通孔を位置合わせに用いることができ、さらに光素子実装領域１０１ｂに形成される貫通孔１０７を省略することができる。このため、光・電子混載モジュールをさらに小型化することが可能である。
【００９４】
なお、本実施形態では、光素子として半導体レーザチップを用いているが、発光ダイオードなど発光素子、またはＰＩＮフォトダイオード、アバランシェフォトダイオードなどの受光素子を用いてもよい。
【００９５】
また、貫通孔１０７を、Ｖ溝１０４の形成と同時に異方性ウェットエッチングにより形成したが、これらを別々に形成してもよく、またドライエッチングなどの他の方法で形成してもよい。
【００９６】
本実施形態では、Ｖ溝を形成する際のエッチングマスクとして、熱酸化により形成されたＳｉＯ2膜を用いたが、プラズマＣＶＤなど他の製法で形成されたＳｉＯ2膜を用いてもよく、またＳｉＮ膜などの他の絶縁膜を用いてもよい。
【００９７】
また、ＳｉＯ2膜１０８は、他の絶縁膜であってもよい。さらに、半導体集積回路１１２上にＳｉＮパッシベーション膜１１３を用いたが、同様の性質を有する他の材料（ＳｉＯ2膜など）を用いてもよい。
【００９８】
また、半田バンプ１１１および１１５の材料としてＰｂＳｎを用いているが、同様の機能を持つ他の材料（ＡｕＳｎ）を用いてもよい。さらに、配線の材料としてＣｒＡｕを用いているが、同様の機能を持つ他の材料（ＴｉＡｕ）を用いてもよい。
【００９９】
また、Ｓｉ実装基板１０１をセラミック製パッケージ１１６に実装したが、他の材料からなるパッケージに実装してもよい。また、Ｓｉ実装基板１０１をプリント基板などの回路基板上に直接実装してもよい。
【０１００】
（実施形態２）
本発明の実施形態２では、上記実施形態１の光・電子混載モジュール１００の改変例を、図４を参照しながら説明する。図４は、本実施形態の光・電子混載モジュールの断面図である。
【０１０１】
本実施形態の光・電子混載モジュール２００の上面図は、上記実施形態１の図１（ａ）とほぼ同じ図となる。つまり、本実施形態の光・電子混載モジュール２００は、上記実施形態１の上記実施形態１の光・電子混載モジュール１００とほぼ同じ構成を有している。しかしながら、上記実施形態１の図１（ａ）と本実施形態の図４とを比べるとわかるように、半導体集積回路１１２にフリップチップボンドによりバンプ接続された半導体チップ２０１が更に設けられている点で、上記実施形態１の光・電子混載モジュール１００とは異なる。半導体チップ２０１は、信号処理のための半導体集積回路を備えている。
【０１０２】
本実施形態によれば、半導体集積回路１１２に半導体チップ２０１上を付加することができる。従って、上記実施形態１の光・電子混載モジュール１００と全く同じ大きさのＳｉ実装基板を用いて、より多くの半導体集積回路を搭載することができる。
【０１０３】
なお、本実施形態の光・電子混載モジュール２００には、半導体集積回路１１２と、半導体チップ２０１に設けられた半導体集積回路とが形成されているが、半導体集積回路１１２の代わりに、配線を形成してもよい。また、本実施形態では、半導体チップ２０１を１つ設けているが、搭載可能であれば、複数の半導体チップ２０１を設けてもよい。
【０１０４】
また、半導体集積回路１１２と半導体チップ２０１とを接続するためのコンタクトホールおよび半田バンプは、半導体集積回路１１２とセラミック製パッケージ１１６上の配線１１７を接続するためのコンタクトホール１１４ｂおよび半田バンプ１１５と同時に形成できる。従って、本実施形態の光・電子混載モジュール２００は、上記実施形態１とほぼ同じ製造方法で作製することができる。つまり、上記実施形態１の図３（ａ）に示す工程と、図３（ａ）に示す工程との間で、半導体チップ２０１をバンプ接続する工程を追加すればよい。
【０１０５】
（実施形態３）
本発明の実施形態３では、上記実施形態１の光・電子混載モジュール１００の改変例を、図５を参照しながら説明する。図５は、本実施形態の光・電子混載モジュールの断面図である。
【０１０６】
本実施形態の光・電子混載モジュール３００の上面図は、上記実施形態１の図１（ａ）とほぼ同じ図となる。つまり、本実施形態の光・電子混載モジュール３００は、上記実施形態１の上記実施形態１の光・電子混載モジュール１００とほぼ同じ構成を有している。しかしながら、上記実施形態１の図１（ａ）と本実施形態の図５とを比べるとわかるように、ＳｉＮパッシベーション膜１１３上およびセラミック製パッケージ１１６上には、半導体集積回路１１２および外部回路には接続されてないランド３０２ａおよび３０２ｂが設けられており、さらに複数のＰｂＳｎからなる半田バンプ３０１を用いてランド３０２ａとランド３０２ｂとを接続している点で、上記実施形態１の光・電子混載モジュール１００とは異なる。
【０１０７】
本実施形態によれば、半田バンプ３０１の材料であるＰｂＳｎは、非常に高い熱伝導性を有する。このため、半導体レーザチップ１１０および半導体集積回路１１２が動作時に発生する熱を、セラミック製パッケージ１１６表面に有効に逃がすことができ、熱抵抗を大幅に低減することが可能である。この結果、光・電子混載モジュール３００の動作中に、過度の温度上昇を防ぐことができる。従って、光・電子混載モジュール３００の動作が安定化し、且つ信頼性が向上する。
【０１０８】
さらに、半田バンプ３０１を多数形成することによって放熱効果を向上させることができる。
【０１０９】
なお、半田バンプ３０１は、半導体集積回路１１２とセラミック製パッケージ１１６上の配線１１７を接続するための半田バンプ１１５と同時に形成できるので、本実施形態の光・電子混載モジュール３００は、上記実施形態１と全く同じ製造方法で作製することができ、特に新たな製造工程を追加する必要はない。
【０１１０】
また、半田バンプ３０１の数は制限されない。
【０１１１】
（実施形態４）
本発明の実施形態４では、上記実施形態１の光・電子混載モジュール１００の改変例を、図６を参照しながら説明する。図６は、本実施形態の光・電子混載モジュールの断面図である。
【０１１２】
本実施形態の光・電子混載モジュール４００の上面図は、上記実施形態１の図１（ａ）とほぼ同じ図となる。つまり、本実施形態の光・電子混載モジュール４００は、上記実施形態１の上記実施形態１の光・電子混載モジュール１００とほぼ同じ構成を有している。しかしながら、上記実施形態１の図１（ａ）と本実施形態の図６とを比べるとわかるように、セラミック製パッケージ１１６上に、ＳｉＮパッシベーション膜１１３と接する凸部４０１が設けられている点で、上記実施形態１の光・電子混載モジュール１００とは異なる。
【０１１３】
本実施形態によれば、半導体レーザチップ１１０および半導体集積回路１１２が動作時に発生する熱を、セラミック製パッケージ１１６表面に有効に逃がすことができ、熱抵抗を大幅に低減することが可能である。この結果、光・電子混載モジュール４００の動作中に、過度の温度上昇を防ぐことができる。従って、光・電子混載モジュール４００の動作が安定化し、且つ信頼性が向上する。
【０１１４】
なお、本実施形態の光・電子混載モジュール３００は、凸部４０１が設けられたセラミック製パッケージ１１６準備することによって、上記実施形態１と全く同じ製造方法で作製することができ、特に新たな製造工程を追加する必要はない。
【０１１５】
また、上記実施形態３の半田バンプ３０１および本実施形態の凸部４０１以外に、半導体集積回路１１２と配線１１７とを接続する半田バンプ１１５以外の接続部材を、ＳｉＮパッシベーション膜１１３とセラミック製パッケージ１１６との間に形成しても、上記実施形態３および本実施形態と同様の放熱効果が得られる。
【０１１６】
（実施形態５）
本発明の実施形態５を、図１を参照しながら説明する。上記実施形態１では、Ｓｉ実装基板１０１を用いている。半導体集積回路用に通常用いられるＳｉの比抵抗は、数Ω〜数１０Ωｃｍ程度と低い。しかしながら、半導体レーザチップ１１０と半導体集積回路１１２とを配線１０９で接続し、高速の電気信号を伝送する場合、Ｓｉの低比抵抗に起因する誘電損失の影響が無視できず、伝送損失が大きくなる。その結果、半導体集積回路１１２から半導体レーザチップ１１０に、高周波信号を十分に供給することができないことがあり得る。この現象は、信号が高周波になる程、顕著となる。この誘電損失を低減する方法のひとつに、ＳｉＯ2膜１０８の膜厚を数１０μｍ以上に大きくすることが考えられる。しかしながら、数１０μｍ以上の膜厚を有するＳｉＯ2膜を実際に形成することは困難である。
【０１１７】
そこで本実施形態では、Ｓｉの比抵抗が１００Ωｃｍ以上の大幅に高いＳｉ実装基板１０１を用いる。このことによって、誘電損失を従来の１０％以下に低減する。具体的には、１００Ωｃｍ以上の高比抵抗のＳｉは、ＭＣＺ法やＦＺ法を用いた結晶成長により得られる。その結果、１Ｇｂｐｓ以上の高速の信号伝送においても、半導体集積回路１１２から半導体レーザチップ１１０に、高周波信号を十分に供給することができる。
【０１１８】
（実施形態６）
本発明の実施形態６を図１を参照しながら説明する。
【０１１９】
上記実施形態１では、Ｓｉ実装基板１０１を用いたが、本実施形態では、Ｓｉ実装基板１０１の代わりにＧａＡｓ実装基板を用いる。ＧａＡｓは、Ｓｉに比べて電子および正孔ともに移動度が数倍高い。このため、半導体集積回路１１２を、より高速動作が可能なトランジスタで形成することができる。
【０１２０】
トランジスタの動作速度の指標として、電流利得遮断周波数ｆＴがある。Ｓｉの場合、電流利得遮断周波数ｆＴは最大で２０ＧＨｚ程度であるのに対し、ＧａＡｓの場合、電流利得遮断周波数ｆＴは最大で１００ＧＨｚ程度の値となる。このため、より高速な信号処理が可能な半導体集積回路１１２を作製することができる。
【０１２１】
また、ＧａＡｓ実装基板を用いると、１×１０7Ω・ｃｍ以上の極めて高い比抵抗の実装基板が容易に得られるので、Ｓｉで問題となる誘電損失の影響は極めて小さくなる。
【０１２２】
従って、本実施形態によれば、Ｓｉ実装基板１０１を用いた場合よりも、数倍高速な光・電子混載モジュールが得られる。
【０１２３】
（実施形態７）
本発明の実施形態７を図１を参照しながら説明する。
【０１２４】
上記実施形態１では、Ｓｉ実装基板１０１を用いたが、本実施形態では、Ｓｉ実装基板１０１の代わりにＩｎＰ実装基板を用いる。
【０１２５】
ＩｎＰは、ＧａＡｓよりもさらに電子および正孔の移動度が高く、ｆＴも最大で２００ＧＨｚ程度が得られる。このため、より高速動作が可能なトランジスタが得られる。
【０１２６】
また、ＩｎＰ実装基板を用いると、ＧａＡｓ実装基板と同等程度の極めて高い比抵抗をもつ基板が容易に得られるので、Ｓｉで問題となる誘電損失の影響は極めて小さくなる。
【０１２７】
従って、本実施形態によれば、ＧａＡｓ実装基板を用いた上記実施形態６の光・電子混載モジュールよりも、さらに数倍高速な光・電子混載モジュールが得られる。
【０１２８】
【発明の効果】
本発明によれば、小型で低コスト、且つ高速動作が可能な光・電子混載モジュールが得られる。
【図面の簡単な説明】
【図１】図１（ａ）は、実施形態１の光・電子混載モジュールの上面図であり、図１（ｂ）は、図１（ａ）のＩ−Ｉ線に沿った断面図である。
【図２】図２は、本発明の光・電子混載モジュールの製造方法の各工程を表す上面図および断面図である。
【図３】図３は、本発明の光・電子混載モジュールの製造方法の各工程を表す上面図および断面図である。
【図４】図４は、実施形態２の光・電子混載モジュールの断面図である。
【図５】図５は、実施形態３の光・電子混載モジュールの断面図である。
【図６】図６は、実施形態４の光・電子混載モジュールの断面図である。
【図７】図７は、従来の光・電子混載モジュールの構造を表す図である。
【図８】図８は、従来の光・電子混載モジュールの構造を表す図である。
【図９】図９（ａ）および図９（ｂ）は、従来の光・電子混載モジュールの構造を表す図である。
【符号の説明】
１００、２００、３００、４００、５００、６００、７００ 光・電子混載モジュール
１０１、５０１、６０１、７０２ Ｓｉ実装基板
１０１ａ 光ファイバ実装領域
１０１ｂ 光素子実装領域
１０３、５０３、６０３ 光ファイバ
１０４、５０１ａ、７０１ Ｖ溝
１０５ 位置合わせ用溝
１０７ 貫通孔
１０８、１０８’ ＳｉＯ2膜
１０９、１１７、６０５ 配線
１１０ 半導体レーザチップ
１１１、１１５、３０１ 半田バンプ
１１２ 半導体集積回路
１１３ ＳｉＮパッシベーション膜
１１４ａ、１１４ｂ コンタクトホール
１１６ セラミック製パッケージ
２０１ 半導体チップ
３０２ａ、３０２ｂ ランド
４０１ 凸部
５０２、６０２、７０４ 光素子チップ
５０４、６０４ 半導体集積回路チップ
５０５ パッケージ
７０３ 半導体集積回路領域
７０５ 第２の半導体集積回路領域
７０６ 溝
【発明の属する技術分野】
本発明は半導体装置に関し、特に光伝送システムにおいて、光信号の送受信を行なう半導体装置である光・電子混載モジュールの低コスト化、小型化および高速化に関する。
【０００２】
【従来の技術】
通信の大容量化、高速化を実現するために、幹線等を中心に光ファイバによる通信が急速に進展している。今後、加入者側での光ファイバによる通信の進展に向けて、光伝送システムには、高速化に代表される高性能化に加え、低価格化、小型化が要求されている。このため、光伝送システムの主要な構成要素である光素子と、それに接続され、電気信号の入出力および処理を行なう半導体集積回路とを低価格化、小型化する必要がある。
【０００３】
従来の光モジュールの実装方法として、アクティブアライメント技術がある。本技術では、光素子として発光素子が用いられた光送信モジュールにおいて、発光素子と光ファイバとの光学的な結合するために、発光素子と光ファイバとの間に介在するレンズが用いられる。発光素子と光ファイバとを光学的に結合させる際には、光ファイバの発光素子に結合される側と反対端から、発光素子の光出力をモニターしながら、ミクロンオーダーで高精度に発光素子と光ファイバとの光軸調整を行なう。このため、部品点数が多く、また光軸調整に時間がかかることから、低コスト化が困難であるという課題がある。
【０００４】
この課題を解決するために、平面実装技術、パッシブアライメント技術等が開発された。パッシブアライメント技術では、レンズを用いず直接結合によって光素子と光ファイバとを光学的に結合し、平坦な実装基板上に、光素子と光ファイバとを無調整で実装する。
【０００５】
例えば、Ｓｉ実装基板上に、光ファイバを位置合わせし保持するためのＶ字状の溝（以下、Ｖ溝と称する）を形成し、光ファイバをＶ溝で挟むように固定する。さらに光ファイバに隣接して光素子チップを実装する。光素子チップとＳｉ実装基板上には、位置合わせのためのマークを予め形成しておき、このマークを実装時の位置あわせに使用する。
【０００６】
従って、従来のように、実装時に光出力をモニターしながら位置合わせを行なわずに、光ファイバと光素子との光学的な結合を正確に行なうことができ、部品点数の削減と実装時間の短縮による低コスト化が可能である。
【０００７】
一方、光モジュールと接続される電気信号の入出力および処理を行なう半導体集積回路についても、低コスト化、小型化の試みが行なわれている。
【０００８】
光モジュールと接続される半導体集積回路としては、光素子として発光素子を用いた光送信モジュールの場合、発光素子駆動回路、多重化回路などが挙げられる。また、光素子に受光素子を用いた光受信モジュールの場合、前置増幅回路、等価増幅回路、タイミング抽出回路、識別再生回路、分離回路などが挙げられる。
【０００９】
これら半導体集積回路は、製造プロセスの微細化および高集積化によるチップ数の低減、ベアチップ実装を採用したマルチチップモジュール化による実装面積の低減により、低コスト化、小型化を実現している。
【００１０】
さらに低コスト化、小型化および高速化を目指した試みとして、光モジュール内に、光素子との電気信号の入出力および処理を行なう半導体集積回路を内蔵した、いわゆる光・電子混載モジュールがある。上記の発光素子駆動回路、多重化回路、前置増幅回路、等価増幅回路、タイミング抽出回路、識別再生回路、分離回路などの機能の多くを、光モジュール内に実装される半導体集積回路に内蔵することで、光伝送システムの低コスト化、小型化および高速化が実現できる。以下、光・電子混載モジュールの従来例について説明する。
【００１１】
第１の従来例として、河谷らにより開示された光・電子混載モジュール（表面実装型光送受信の実装技術、電子通信学会技報、LQE97-65(1997-08)）を、図７を参照しながら説明する。図７は、河谷らにより開示された光・電子混載モジュールの構造を表す図である。
【００１２】
図７に示すように、光・電子混載モジュール５００では、Ｖ溝５０１ａが形成されたＳｉ実装基板５０１上に、光素子チップ５０２と光ファイバ５０３とが隣接するように実装され、光学的に結合されている。Ｓｉ実装基板５０１と半導体集積回路チップ５０４とは、パッケージ５０５上にハイブリッド実装され、光素子チップ５０２および半導体集積回路チップ５０４が、それぞれボンディングワイヤでパッケージ５０５上の配線に接続されている。
【００１３】
第２の従来例として、山田らにより開示された光・電子混載モジュール（特開平８−７８６５７号公報、光／電子ハイブリッド実装基板およびその製法、並びに光サブモジュールおよび光／電子ハイブリッド集積回路）を図８を参照しながら説明する。図８は、山田らにより開示された光・電子混載モジュールの構造を表す図である。
【００１４】
図８に示すように、光・電子混載モジュール６００では、Ｓｉ実装基板６０１のＶ溝が形成された側の面上に、光素子チップ６０２と、光ファイバ６０３と、半導体集積回路チップ６０４とが、ハイブリッド実装されている。光素子チップ６０２および半導体集積回路チップ６０４は、それぞれフリップチップボンディングによりＳｉ実装基板６０１上の配線６０５にバンプ接続される。一方、Ｓｉ実装基板６０１上の配線６０５と、光・電子混載モジュール６００を搭載するパッケージ（不図示）に設けられた配線とは、ボンディングワイヤにより接続される。
【００１５】
第３の従来例として、河谷により開示された光・電子混載モジュール（特開平１０−３０３４６６号公報、光半導体装置及び製造方法）を、図９を参照しながら説明する。図９は、河谷により開示された光・電子混載モジュールの構造を表す図である。
【００１６】
図９（ａ）に示すように、光・電子混載モジュール７００は、Ｖ溝７０１が形成されたＳｉ実装基板７０２の半導体集積回路領域７０３に半導体集積回路がモノリシックに形成されている。光素子チップ７０４は、半導体集積回路領域７０３上に、フリップチップボンディングを用いたバンプ接続により実装されている。Ｖ溝７０１には、光ファイバが光素子チップ７０４に隣接するように固定される。半導体集積回路領域７０３に形成された半導体集積回路と、光・電子混載モジュール７００を搭載するパッケージ（不図示）に設けられた配線とは、ボンディングワイヤにより接続される。
【００１７】
【発明が解決しようとする課題】
上記従来の技術において、Ｓｉ実装基板上に形成されるＶ溝には、光ファイバを安定に固定するために、通常２ｍｍ程度の長さが必要とされるので、Ｖ溝が形成される領域（以下、Ｖ溝形成領域と称する）の面積を数ｍｍ角程度にする必要がある。
【００１８】
上記第１の従来例のように、Ｓｉ実装基板５０１上に、光素子チップ５０２と光ファイバ５０３とだけを実装する場合、Ｓｉ実装基板５０１の面積は、ほぼＶ溝形成領域の面積で決まる。また、半導体集積回路チップ５０４も、数ｍｍ角以上の大きさであり、Ｖ溝形成領域と半導体集積回路チップ５０４とは、いずれも光・電子混載モジュールの占有面積の大半を占める。
【００１９】
従って、第１の従来例の構成では、Ｖ溝５０１ａが形成されたＳｉ実装基板５０１と、半導体集積回路チップ５０４が、パッケージ５０５の上面上に別々に配置されるため、光・電子混載モジュールを十分小型化できない。
【００２０】
また、光素子チップ５０２、Ｓｉ実装基板５０１上の配線、半導体集積回路チップ５０４、パッケージ５０５上の配線の各接続にボンディングワイヤを用いるため、その寄生インダクタンスが、信号伝送の高速化の大きな妨げとなる。
【００２１】
上記第２の従来例の構成によれば、光ファイバ６０３を固定するＶ溝と半導体集積回路チップ６０４とが共に、Ｓｉ実装基板６０１の上面上に実装されるので、上記第１の従来例に比べると小型化が可能である。しかし、多くの面積を占有するＶ溝形成領域と半導体集積回路チップ６０４とが、Ｓｉ実装基板６０１の上面を個々に占有するため、十分な小型化を達成できない。
【００２２】
また、上記第２の従来例の構成によれば、光素子チップ６０２と半導体集積回路チップ６０４を接続する配線の距離が大幅に短縮されるため、第１の従来例に比べると、寄生インダクタンスが大幅に低減し、光素子チップ６０２と半導体集積回路チップ６０４との間の信号伝送の高速化が達成できる。しかし、半導体集積回路チップ６０４とパッケージ等に設けられた外部回路との接続にはボンディングワイヤを用いるため、その寄生インダクタンスの影響により、外部回路との信号伝送の高速化は困難である。従って、上記第２の従来例の構成では、光伝送システム全体の信号伝送の高速化は困難である。
【００２３】
第３の従来例の構成は、Ｖ溝７０１と半導体集積回路７０３が、Ｓｉ実装基板７０２上にモノリシック形成されるため、上記第１および第２の従来例に比べると、さらに小型化が可能である。しかし、この構成においても、Ｖ溝７０１の形成領域と半導体集積回路７０３の形成領域が、同一平面上の面積を独立に占有するため、十分な小型化を達成できない。
【００２４】
また、第３の従来例の構成では、光素子チップ７０４と半導体集積回路７０３間は、バンプ接続されるので、この間の信号伝送の高速化が達成できる。しかし、半導体集積回路７０３と外部回路との接続にはボンディングワイヤを用いるため、その寄生インダクタンスの影響により、外部回路との信号伝送の高速化は困難である。したがって、本実施例の構成では、光伝送システム全体の信号伝送の高速化は困難である。
【００２５】
さらに、光伝送システムに要求される規模の回路を、半導体集積回路７０３として作製するためには、半導体製造プロセスにおいて、加工寸法が微細で複雑な工程を多数繰り返す必要がある。このため、光ファイバを固定するＶ溝および配線のみが形成されたＳｉ実装基板に比べ、単位面積あたりの製造コストは１０倍以上高くなる。
【００２６】
従って、Ｖ溝と配線のみを形成したＳｉ実装基板と、半導体集積回路チップとを別々に製造した場合の製造コストに比べて大幅に高くなり、低コスト化に不利である。
【００２７】
この対策として、図９（ｂ）に示すように、Ｖ溝形成領域のＶ溝７０１を挟む領域を、半導体集積回路が形成される領域（第２の半導体集積回路領域）７０５として利用し、Ｓｉ実装基板７０２の利用効率を高める方法が考えられる。
【００２８】
しかし、図９（ｂ）に示すように、実際のＳｉ実装基板７０２には、光素子７０４と光ファイバ端面との距離を精密に制御する必要があるので、Ｖ溝７０１の終端部を接点とし、Ｖ溝７０１とＴ字を形成するように、溝７０６を形成する必要がある。光ファイバをＶ溝７０１に実装する際、光ファイバ端面が溝７０６の側壁に接触することによって、光素子７０４と光ファイバ端面との距離を精密に制御する。このため、溝７０６の側壁を、基板面に対し垂直で、且つ平坦にする。溝７０６の形成の方法として、通常、Ｓｉ実装基板７０２をウエハーから分離する前に、ダイシングで形成する方法が用いられている。この場合、図９（ｂ）に示すように、位置合わせ用溝７０６は、Ｓｉ実装基板７０２を横断することになる。半導体集積回路領域７０３と、第２の半導体集積回路領域７０５とは、溝７０６で分断される。このため、半導体集積回路領域７０３と第２の半導体集積回路領域７０５との電気的接続は、ボンディングワイヤを用いざるを得ない。このため、信号伝送の高速化は困難である。
【００２９】
上述のように、これまでに光伝送システムの低コスト化、小型化と高速化を実現するために、種々の光・電子混載モジュールが提案されている。しかし、従来の光・電子混載モジュールでは、さらなる小型化、低コスト化が困難であり、実装された半導体集積回路と外部回路との間の信号伝送の高速化が困難であるという不具合がある。
【００３０】
本発明は、上記の不具合を解決するために、小型で低コスト、且つ高速動作が可能な半導体装置の構成およびその製造方法を提供するものである。
【００３１】
【課題を解決するための手段】
本発明の半導体装置は、第１領域と第２領域とを有する第１面と、上記第１面に対向する第２面とを有する半導体実装基板と、上記第１面の上記第１領域上に設けられた光素子と、上記半導体実装基板の上記第１面の上記第２領域に形成され、上記光素子の光軸にほぼ平行に延びる第１溝と、上記半導体実装基板の上記第２面側に形成された電子回路と、上記光素子と上記電子回路とを接続する第１配線とを備えている。
【００３２】
本発明によれば、半導体実装基板の第１面および第２面の両方を利用することによって、半導体実装基板上に実装可能なデバイスの数量を増やす、あるいは半導体装置の容積を小さくすることが可能である。さらに、本発明によれば、第１配線によって光素子と電子回路とを接続するので、ボンディングワイヤでの接続に比べて、寄生インダクタンスの影響を大幅に低減できる。従って、電子回路と光素子との間の信号伝送を高速化することが可能である。つまり、光素子および電子回路が高い集積度で搭載され、高速動作が可能な半導体装置を得ることができる。
【００３３】
上記第１溝に光ファイバが固定されている構成としてもよい。
【００３４】
上記第１領域に、上記第１面から上記第２面に貫通する貫通孔をさらに備え、上記第１配線は、上記貫通孔を通じて上記光素子と上記電子回路とを接続していることが好ましい。
【００３５】
このことによって、光素子と電子回路とを接続する第１配線の長さを短縮できる。このため、配線抵抗を低減することでき、より高速動作が可能な半導体装置が得られる。
【００３６】
上記半導体実装基板の上記第１面に形成され、上記第１溝のうちの上記光素子側の端部に位置する光ファイバ位置合わせ用の凹部を有することが好ましい。
【００３７】
上記凹部は、上記第１溝と互いにほぼ直交するように形成された第２溝であってもよい。
【００３８】
上記凹部は、上記第１面から上記第２面に貫通する貫通孔であり、上記第１配線は、上記貫通孔を通じて上記光素子と上記電子回路とを接続している構成としてもよい。
【００３９】
上記電子回路は、上記半導体実装基板の上記第２面側に形成された半導体集積回路と、上記半導体集積回路にバンプ接続された半導体チップとを備えている構成としてもよい。
【００４０】
上記電子回路は、上記半導体実装基板の上記第２面側に形成された第２配線と、上記第２配線にバンプ接続された半導体チップとを備えている構成としてもよい。
【００４１】
外部回路に接続された第３配線を有するパッケージと、上記電子回路上に形成された絶縁膜とをさらに備え、上記電子回路と上記パッケージの上記第３配線とは、バンプ接続されており、上記絶縁膜と上記パッケージとは、バンプ接続されていることが好ましい。
【００４２】
このことによって、光素子および電子回路が動作時に発生する熱を、絶縁膜とパッケージの間のバンプを通じて、パッケージの表面に効率よく逃がすことができ、熱抵抗を大幅に低減することが可能である。この結果、半導体装置の動作中に、過度の温度上昇を防ぐことができる。従って、半導体装置の動作が安定化し、且つ信頼性が向上する。
【００４３】
凸部と、外部回路に接続された第３配線とを有するパッケージと、上記電子回路上に形成された絶縁膜とをさらに備え、上記電子回路と上記パッケージの上記第３配線とは、バンプ接続されており、上記絶縁膜と上記凸部とは、接触していることが好ましい。
【００４４】
このことによって、光素子および電子回路が動作時に発生する熱を、パッケージの凸部の表面に効率よく逃がすことができ、熱抵抗を大幅に低減することが可能である。この結果、半導体装置の動作中に、過度の温度上昇を防ぐことができる。従って、半導体装置の動作が安定化し、且つ信頼性が向上する。
【００４５】
上記半導体実装基板は、Ｓｉからなる構成としてもよい。
【００４６】
上記半導体実装基板は、ＧａＡｓからなる構成としてもよい。
【００４７】
上記半導体実装基板は、ＩｎＰからなる構成としてもよい。
【００４８】
第１領域と第２領域とを有する第１面と、上記第１面に対向する第２面とを有する半導体実装基板を用意する工程（ａ）と、上記半導体実装基板の上記第２面側に電子回路を形成する工程（ｂ）と、上記半導体実装基板の上記第１面の上記第２領域に光ファイバ固定用溝を形成した後、上記半導体実装基板の上記第１面の上記第１領域に、上記第１面から上記第２面に貫通する貫通孔を形成する工程（ｄ）と、上記第１面の上記第２領域上および貫通孔の側面上に絶縁膜を形成した後、上記絶縁膜上に配線を形成する工程（ｅ）と、上記電子回路と上記配線とを接続する工程（ｆ）と、光軸が上記光ファイバ固定用溝と平行となるように、上記第１面の上記第２領域上に形成された上記配線に光素子を接続する工程（ｇ）とを含む半導体装置の製造方法。
【００４９】
本発明の半導体装置の製造方法によれば、半導体実装基板の第１面および第２面の両方を利用することによって、半導体実装基板上に実装可能なデバイスの数量を増やす、あるいは半導体装置の容積を小さくすることが可能である。さらに、本発明によれば、第１配線によって光素子と電子回路とを接続するので、ボンディングワイヤでの接続に比べて、寄生インダクタンスの影響を大幅に低減できる。従って、電子回路と光素子との間の信号伝送を高速化することが可能である。つまり、光素子および電子回路が高い集積度で搭載され、高速動作が可能な半導体装置を得ることができる。
【００５０】
また、半導体実装基板の第１面および第２面を利用するので、光伝送システムに要求される規模の電子回路を形成する際にも面積に余裕がある。このため、電子回路の形成プロセスにおいて、加工寸法が微細で複雑な工程を減らすことができる。従って、製造コストを低減することができる。
【００５１】
上記工程（ｂ）では、半導体実装基板の下面上に熱酸化膜を形成する際に同時に半導体実装基板の上面上に熱酸化膜を形成し、上記工程（ｄ）では、上記半導体実装基板の上面上の熱酸化膜をパターニングすることによって熱酸化膜マスクを形成した後、上記熱酸化膜マスクを用いたウェットエッチングによって、上記光ファイバ固定用溝と上記貫通孔とを同時に形成することが好ましい。
【００５２】
熱酸化膜は、他のＣＶＤ法などで形成された膜に比べて、半導体実装基板との密着性が非常に高いので、ウェットエッチングの際のエッチングマスクとして用いた場合、サイドエッチングはほとんど発生しない。従って、パターニングされた熱酸化膜の形状を精密に制御することによって、互いにエッチングされる深さが異なる光ファイバ固定用溝と貫通孔とを同時に、極めて精度よく所望の形状に形成することができる。
【００５３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。なお、簡単のために、各実施形態に共通する構成要素は、同一の参照符号で示す。
【００５４】
（実施形態１）
本実施形態を、図１を参照しながら説明する、図１（ａ）は、半導体レーザを発光素子として用いた光送信用の光・電子混載モジュールの上面図であり、図１（ｂ）は、図１（ａ）のＩ−Ｉ線に沿った断面図である。
【００５５】
図１（ａ）および（ｂ）に示すように、本実施形態の光・電子混載モジュール１００は、Ｓｉ実装基板１０１と、光ファイバ１０３と、半導体レーザチップ１１０と、半導体集積回路１１２と、セラミック製パッケージ１１６とを備える。
【００５６】
Ｓｉ実装基板１０１は、上面に光ファイバ実装領域１０１ａと、光素子実装領域１０１ｂとを備える。光ファイバ実装領域１０１ａには、光ファイバ１０３を実装するためのＶ溝１０４と、Ｖ溝１０４の端部において、Ｖ溝１０４とほぼ直交する位置合わせ用溝１０５とが形成されている。
【００５７】
光ファイバ１０３は、その端部が位置合わせ用溝１０５の側壁に押し当てられ、軸方向に位置合わせされた状態でＶ溝１０４に固定されている。
【００５８】
光素子実装領域１０１ｂには、上面から下面に貫通する貫通孔１０７が形成されている。光素子実装領域１０１ｂの上面上および貫通孔１０７の側面上には、ＳｉＯ2膜１０８が形成されており、さらにその上に、ＣｒＡｕからなる配線１０９が形成されている。
【００５９】
半導体レーザチップ１１０には、ＰｂＳｎからなる半田バンプ１１１が形成されており、光ファイバ１０３の端部と隣接して、配線１０９上にフリップチップボンディングにより接続されている。
【００６０】
Ｓｉ実装基板１０１の下面上には、半導体集積回路１１２が形成されている。半導体集積回路１１２は、Ａｌ電極（不図示）を備える。
【００６１】
半導体集積回路１１２の上には、ＳｉＮパッシベーション膜１１３が形成されている。ＳｉＮパッシベーション膜１１３は、半導体集積回路１１２のＡｌ電極に到達するコンタクトホール１１４ａおよび１１４ｂを備えている。半導体集積回路１１２は、ＳｉＮパッシベーション膜１１３が備えるコンタクトホール１１４ａを通じて半導体レーザチップ１１０に接続された配線１０９に接続されている。また、コンタクトホール１１４ｂ上には、ＰｂＳｎからなる半田バンプ１１５が形成されている。
【００６２】
セラミック製パッケージ１１６上には、外部回路（不図示）に接続された配線１１７が形成されている。
【００６３】
半導体集積回路１１２は、半田バンプ１１５によるフリップチップボンディングによってセラミック製パッケージ１１６に形成された配線１１７に接続されている。このことによって、半導体集積回路１１２と外部回路とが接続される。つまり、光・電子混載モジュール１００が外部回路に接続される。
【００６４】
本実施形態の光・電子混載モジュール１００は、上記従来例と比較して非常に小型になる。これは、Ｓｉ実装基板１０１の上面および下面の両方を利用することによって、Ｓｉ実装基板１０１上に実装可能なデバイスの数量を増やす、あるいは光・電子混載モジュールの容積を小さくすることが可能である。すなわち、光素子および半導体集積回路が高い集積度で搭載された光・電子混載モジュールを得ることができる。
【００６５】
例えば、半導体集積回路１１２の形成に必要な面積が、光ファイバ実装領域１０１ａおよび光素子実装領域１０１ｂの面積の和にほぼ等しい場合、これらをＳｉ実装基板１０１の上面上に形成する場合に比べて、Ｓｉ実装基板１０１の大きさをほぼ半分にすることができる。
【００６６】
さらに、光ファイバの軸方向の位置合わせに用いる位置合わせ用溝１０５の代わりに、光ファイバの端部が押し当てられる側壁を有する凹部を形成してもよい。特に、この凹部として、貫通孔をＶ溝１０４の端部に形成すれば、この貫通孔を位置合わせに用いることができ、さらに光素子実装領域１０１ｂに形成される貫通孔１０７を省略することができる。このため、光・電子混載モジュールをさらに小型化することが可能である。
【００６７】
また、本実施形態では、光素子実装領域１０１ｂ上には半導体レーザチップ１１０のみが設けられているが、例えば更にチップ抵抗、コンデンサなど、他の電子デバイスを設けてもよい。
【００６８】
さらに、本実施形態の光・電子混載モジュール１００では、貫通孔１０７に形成した配線１０９によって、半導体レーザチップ１１０と半導体集積回路１１２とを接続するので、ボンディングワイヤでの接続に比べて、寄生インダクタンスの影響を大幅に低減できる。従って、半導体集積回路１１２による半導体レーザチップ１１０の駆動を高速化することが可能である。
【００６９】
さらに、半導体集積回路１１２は、半田バンプ１１５を用いて、外部回路に接続されたセラミック製パッケージ上の配線１１７と接続されているので、寄生インダクタンスの影響を大幅に低減できる。従って、半導体集積回路１１２と外部回路間の信号伝送も高速化できる。
【００７０】
また、本実施形態の光・電子混載モジュール１００では、半導体レーザチップ１１０と半導体集積回路１１２との接続を、Ｓｉ実装基板１０１の上面から下面に貫通する貫通孔１０７を通る配線１０９によって行なっているが、これに限定されず、半導体レーザチップ１１０と半導体集積回路１１２とを接続する手段であれば、いかなるものを用いてもよい。例えば、貫通孔１０７を形成せずに、Ｓｉ実装基板１０１の側面上を通って半導体レーザチップ１１０と半導体集積回路１１２とを接続する配線を設けてもよい。
【００７１】
しかしながら、本実施形態のように、半導体レーザチップ１１０と半導体集積回路１１２との接続を、Ｓｉ実装基板１０１の上面から下面に貫通する貫通孔１０７を通る配線１０９によって行なえば、半導体レーザチップ１１０と半導体集積回路１１２との間の配線１０９の長さを短縮できる。このため、配線インダクタンスおよび配線抵抗をさらに低減することでき、より高速な信号伝送に適した光・電子混載モジュールが得られる。
【００７２】
次に、本実施形態の光・電子混載モジュール１００の製造方法を図２および図３を参照しながら説明する。図２および図３は、本実施形態の光・電子混載モジュールの製造方法の各工程を表す上面図および断面図である。なお、図２（ａ）および（ｂ）の断面図は、図２（ａ）および（ｂ）の各上面図に示すＩＩａ−ＩＩａ線およびＩＩｂ−ＩＩｂ線に沿った図である。また、図３（ａ）および（ｂ）の断面図は、図３（ａ）および（ｂ）の各上面図に示すＩＩＩａ−ＩＩＩａ線およびＩＩＩｂ−ＩＩＩｂ線に沿った図である。
【００７３】
まず、図２（ａ）に示す工程で、下面の結晶面方位が｛１００｝面であるＳｉ実装基板１０１を用意する。続いて、Ｓｉ実装基板１０１の下面上に、半導体集積回路１１２を形成する。
【００７４】
ここで、図２（ａ）に示す工程における半導体集積回路１１２の形成について詳細に説明する。
【００７５】
半導体集積回路１１２の形成プロセスにおいて、Ｓｉ実装基板１０１の下面上に熱酸化によってＳｉ実装基板１０１の下面上にＳｉＯ2膜を形成する際に、Ｓｉ実装基板１０１の上面上にもＳｉＯ2膜１０８’が形成される。この後、Ｓｉ実装基板１０１の上面上のＳｉＯ2膜１０８’が、のちに行なわれる酸化膜除去工程で除去されないように、Ｓｉ実装基板１０１の上面上にレジストを塗布しておく。
【００７６】
また、半導体集積回路１１２が形成された後、半導体集積回路１１２上に、半導体集積回路１１２の信頼性を確保するためのＳｉＮパッシベーション膜１１３を形成する。
【００７７】
次に、図２（ｂ）に示す工程で、Ｓｉ実装基板１０１の上面上のうち、光ファイバ実装領域１０１ａに、光ファイバ実装用のＶ溝１０４を形成し、光素子実装領域１０１ｂに、上面から下面に貫通する貫通孔１０７を形成する。本実施形態では、Ｖ溝１０４と貫通孔１０７とを同時に形成するが、Ｖ溝１０４と貫通孔１０７とを別々に形成してもよい。
【００７８】
本工程では、Ｓｉ実装基板１０１上面上に形成されたＳｉＯ2膜１０８’を、フォトリソグラフィおよびバッファードＨＦを用いたウェットエッチングによってパターニングし、このパターニングされたＳｉＯ2膜１０８’をマスクとして、ＫＯＨ溶液によりＳｉ実装基板１０１を異方性エッチングする。ＳｉＮパッシベーション膜１１３は、ＫＯＨ溶液によってほとんどエッチングされないので、半導体集積回路１１１は保護される。
【００７９】
このときの異方性エッチィングは、｛１１１｝面のエッチング速度が、他の面方位の面のエッチング速度に比べて極めて遅い。このため、｛１１１｝面が露出した時点でエッチングはほぼ停止する。また、熱酸化によって形成されたＳｉＯ2膜１０８’は、他のＣＶＤ法などで形成されたＳｉＯ2膜に比べて、Ｓｉ実装基板１０１との密着性が非常に高いので、Ｓｉ実装基板１０１のエッチングマスクとして用いた場合、サイドエッチングはほとんど発生しない。従って、パターニングされたＳｉＯ2膜１０８’の形状を精密に制御することによって、互いにエッチングされる深さが異なるＶ溝１０４と貫通孔１０７とを同時に、極めて精度よく所望の形状に形成することができる。
【００８０】
次に、図３（ａ）に示す工程で、電気的絶縁のため、光素子実装領域１０１ｂの表面上および貫通孔１０７の側面上にプラズマＣＶＤによりＳｉＯ2膜１０８を形成する。続いて光素子実装領域１０１ｂの表面上および貫通孔１０７の側面上に形成されたＳｉＯ2膜１０８上に、フォトリソグラフィおよび真空蒸着を用いたリフトオフ法によって、ＣｒＡｕからなる配線を形成する。この後、光ファイバの軸方向の位置合わせに用いる位置合わせ用溝１０５を、Ｖ溝１０４の端部において、Ｖ溝１０４と互いにほぼ直交するようにダイシングによって形成する。
【００８１】
続いて、半導体集積回路１１２と、半導体レーザチップ１１０および外部回路との接続のために、フォトリソグラフィとドライエッチィングによりＳｉＮパッシベ−ション膜１１３を選択的に除去し、コンタクトホール１１４ａおよび１１４ｂを形成する。この時、ＳｉＮパッシベ−ション膜１１３のうちの貫通孔１０７の底部を塞ぐ部分も同時に除去する。
【００８２】
さらに、貫通孔１０７に形成された配線を、フォトリソグラフィと真空蒸着を用いたリフトオフ法によって、ＣｒＡｕからなる配線１０９を形成することにより接続する。
【００８３】
次に、コンタクトホール１１４ｂの底部に露出しているＡｌ電極上に、ＰｂＳｎからなる半田バンプ１１５を、メタルマスクを用いた蒸着により形成する。
【００８４】
次に、図３（ｂ）に示す工程で、以上の工程を経て得られたウエハを、半導体実装基板の各チップにダイシングにより分離する。続いて、外部回路と接続する配線１１７が形成されたセラミック製パッケージ１１６を用意する。次に、フリップチップボンディングにより、セラミック製パッケージ１１６上にＳｉ実装基板１０１を実装する。このことによって、ＰｂＳｎ半田バンプ１１５と配線１１７とが接続される。
【００８５】
次に、光素子実装領域１０１ｂの配線１０９に、ＰｂＳｎからなる半田バンプ１１１を備える半導体レーザチップ１１０をフリップチップボンディングによって接続する。
【００８６】
次に、半田バンプ１１１および１１５を、リフローよって配線１０９、１１７に接着する。
【００８７】
最後に、Ｖ溝１０４に光ファイバ１０３を実装する。このとき、半導体レーザチップ１１０と光ファイバ１０３との光軸合わせにはパッシブアライメント技術を用いる。
【００８８】
光伝送システムに要求される規模の半導体集積回路を作製するためには、半導体製造プロセスにおいて、加工寸法が微細で複雑な工程を多数繰り返す必要があり、このため単位面積あたりの製造コストが高くなる。特に、上記第３の従来例では、Ｖ溝と半導体集積回路とが、Ｓｉ実装基板上にモノリシック形成されているので、Ｖ溝形成領域の単位面積当たりの製造コストも半導体集積回路領域と同じになり、製造コストが大幅に高くなる。
【００８９】
しかしながら、本実施形態の光・電子混載モジュールの製造方法によれば、Ｓｉ実装基板１０１の下面に半導体集積回路１１２を形成するので、Ｓｉ実装基板１０１のうちの光ファイバ実装領域１０１ａの下面は、半導体集積回路１１２の大部分に利用される。つまり、Ｓｉ実装基板１０１上の利用可能な面積（有効面積）を拡大できる。従って、光・電子混載モジュールを小型化でき、大幅にコストを削減できる。
【００９０】
また、Ｓｉ実装基板１０１が、上記第３の従来例のＳｉ実装基板７０２と同じ大きさである場合、半導体集積回路の規模を大きくできるので、高性能化することができる。
【００９１】
さらに、光伝送システムに要求される規模の半導体集積回路を形成する際にも、Ｓｉ実装基板１０１上の有効面積に余裕があるので、半導体集積回路の形成プロセスにおいて、加工寸法が微細で複雑な工程を減らすことができる。従って、上記第３の従来例に比べて、製造コストを低減することができる。
【００９２】
また、本実施形態の光・電子混載モジュールの製造方法によれば、Ｖ溝１０４および、貫通孔１０７を形成する際、半導体集積回路１１２形成のためのＳｉ半導体プロセス中に熱酸化により形成されたＳｉＯ2膜１０８をエッチングマスクに用いる。このため、ＫＯＨ溶液用いた異方性エッチングによりＳｉ実装基板１０１をエッチングする際に、ＳｉＯ2膜１０８を所望の形状に精密にパターニングすることができる。従って、深さの異なるＶ溝１０４および貫通孔１０５を同時形成する場合でも、極めて精度よく所望の形状に形成することができる。
【００９３】
なお、本実施形態では、図３（ａ）に示す工程では、光ファイバの軸方向の位置合わせに用いる位置合わせ用溝１０５をダイシングによって形成する。しかしながら、これに限定されず、位置合わせ用溝１０５の代わりに、光ファイバの端部が押し当てられる側壁を有する凹部を形成してもよい。特に、この凹部として、貫通孔をＶ溝１０４の端部に形成すれば、この貫通孔を位置合わせに用いることができ、さらに光素子実装領域１０１ｂに形成される貫通孔１０７を省略することができる。このため、光・電子混載モジュールをさらに小型化することが可能である。
【００９４】
なお、本実施形態では、光素子として半導体レーザチップを用いているが、発光ダイオードなど発光素子、またはＰＩＮフォトダイオード、アバランシェフォトダイオードなどの受光素子を用いてもよい。
【００９５】
また、貫通孔１０７を、Ｖ溝１０４の形成と同時に異方性ウェットエッチングにより形成したが、これらを別々に形成してもよく、またドライエッチングなどの他の方法で形成してもよい。
【００９６】
本実施形態では、Ｖ溝を形成する際のエッチングマスクとして、熱酸化により形成されたＳｉＯ2膜を用いたが、プラズマＣＶＤなど他の製法で形成されたＳｉＯ2膜を用いてもよく、またＳｉＮ膜などの他の絶縁膜を用いてもよい。
【００９７】
また、ＳｉＯ2膜１０８は、他の絶縁膜であってもよい。さらに、半導体集積回路１１２上にＳｉＮパッシベーション膜１１３を用いたが、同様の性質を有する他の材料（ＳｉＯ2膜など）を用いてもよい。
【００９８】
また、半田バンプ１１１および１１５の材料としてＰｂＳｎを用いているが、同様の機能を持つ他の材料（ＡｕＳｎ）を用いてもよい。さらに、配線の材料としてＣｒＡｕを用いているが、同様の機能を持つ他の材料（ＴｉＡｕ）を用いてもよい。
【００９９】
また、Ｓｉ実装基板１０１をセラミック製パッケージ１１６に実装したが、他の材料からなるパッケージに実装してもよい。また、Ｓｉ実装基板１０１をプリント基板などの回路基板上に直接実装してもよい。
【０１００】
（実施形態２）
本発明の実施形態２では、上記実施形態１の光・電子混載モジュール１００の改変例を、図４を参照しながら説明する。図４は、本実施形態の光・電子混載モジュールの断面図である。
【０１０１】
本実施形態の光・電子混載モジュール２００の上面図は、上記実施形態１の図１（ａ）とほぼ同じ図となる。つまり、本実施形態の光・電子混載モジュール２００は、上記実施形態１の上記実施形態１の光・電子混載モジュール１００とほぼ同じ構成を有している。しかしながら、上記実施形態１の図１（ａ）と本実施形態の図４とを比べるとわかるように、半導体集積回路１１２にフリップチップボンドによりバンプ接続された半導体チップ２０１が更に設けられている点で、上記実施形態１の光・電子混載モジュール１００とは異なる。半導体チップ２０１は、信号処理のための半導体集積回路を備えている。
【０１０２】
本実施形態によれば、半導体集積回路１１２に半導体チップ２０１上を付加することができる。従って、上記実施形態１の光・電子混載モジュール１００と全く同じ大きさのＳｉ実装基板を用いて、より多くの半導体集積回路を搭載することができる。
【０１０３】
なお、本実施形態の光・電子混載モジュール２００には、半導体集積回路１１２と、半導体チップ２０１に設けられた半導体集積回路とが形成されているが、半導体集積回路１１２の代わりに、配線を形成してもよい。また、本実施形態では、半導体チップ２０１を１つ設けているが、搭載可能であれば、複数の半導体チップ２０１を設けてもよい。
【０１０４】
また、半導体集積回路１１２と半導体チップ２０１とを接続するためのコンタクトホールおよび半田バンプは、半導体集積回路１１２とセラミック製パッケージ１１６上の配線１１７を接続するためのコンタクトホール１１４ｂおよび半田バンプ１１５と同時に形成できる。従って、本実施形態の光・電子混載モジュール２００は、上記実施形態１とほぼ同じ製造方法で作製することができる。つまり、上記実施形態１の図３（ａ）に示す工程と、図３（ａ）に示す工程との間で、半導体チップ２０１をバンプ接続する工程を追加すればよい。
【０１０５】
（実施形態３）
本発明の実施形態３では、上記実施形態１の光・電子混載モジュール１００の改変例を、図５を参照しながら説明する。図５は、本実施形態の光・電子混載モジュールの断面図である。
【０１０６】
本実施形態の光・電子混載モジュール３００の上面図は、上記実施形態１の図１（ａ）とほぼ同じ図となる。つまり、本実施形態の光・電子混載モジュール３００は、上記実施形態１の上記実施形態１の光・電子混載モジュール１００とほぼ同じ構成を有している。しかしながら、上記実施形態１の図１（ａ）と本実施形態の図５とを比べるとわかるように、ＳｉＮパッシベーション膜１１３上およびセラミック製パッケージ１１６上には、半導体集積回路１１２および外部回路には接続されてないランド３０２ａおよび３０２ｂが設けられており、さらに複数のＰｂＳｎからなる半田バンプ３０１を用いてランド３０２ａとランド３０２ｂとを接続している点で、上記実施形態１の光・電子混載モジュール１００とは異なる。
【０１０７】
本実施形態によれば、半田バンプ３０１の材料であるＰｂＳｎは、非常に高い熱伝導性を有する。このため、半導体レーザチップ１１０および半導体集積回路１１２が動作時に発生する熱を、セラミック製パッケージ１１６表面に有効に逃がすことができ、熱抵抗を大幅に低減することが可能である。この結果、光・電子混載モジュール３００の動作中に、過度の温度上昇を防ぐことができる。従って、光・電子混載モジュール３００の動作が安定化し、且つ信頼性が向上する。
【０１０８】
さらに、半田バンプ３０１を多数形成することによって放熱効果を向上させることができる。
【０１０９】
なお、半田バンプ３０１は、半導体集積回路１１２とセラミック製パッケージ１１６上の配線１１７を接続するための半田バンプ１１５と同時に形成できるので、本実施形態の光・電子混載モジュール３００は、上記実施形態１と全く同じ製造方法で作製することができ、特に新たな製造工程を追加する必要はない。
【０１１０】
また、半田バンプ３０１の数は制限されない。
【０１１１】
（実施形態４）
本発明の実施形態４では、上記実施形態１の光・電子混載モジュール１００の改変例を、図６を参照しながら説明する。図６は、本実施形態の光・電子混載モジュールの断面図である。
【０１１２】
本実施形態の光・電子混載モジュール４００の上面図は、上記実施形態１の図１（ａ）とほぼ同じ図となる。つまり、本実施形態の光・電子混載モジュール４００は、上記実施形態１の上記実施形態１の光・電子混載モジュール１００とほぼ同じ構成を有している。しかしながら、上記実施形態１の図１（ａ）と本実施形態の図６とを比べるとわかるように、セラミック製パッケージ１１６上に、ＳｉＮパッシベーション膜１１３と接する凸部４０１が設けられている点で、上記実施形態１の光・電子混載モジュール１００とは異なる。
【０１１３】
本実施形態によれば、半導体レーザチップ１１０および半導体集積回路１１２が動作時に発生する熱を、セラミック製パッケージ１１６表面に有効に逃がすことができ、熱抵抗を大幅に低減することが可能である。この結果、光・電子混載モジュール４００の動作中に、過度の温度上昇を防ぐことができる。従って、光・電子混載モジュール４００の動作が安定化し、且つ信頼性が向上する。
【０１１４】
なお、本実施形態の光・電子混載モジュール３００は、凸部４０１が設けられたセラミック製パッケージ１１６準備することによって、上記実施形態１と全く同じ製造方法で作製することができ、特に新たな製造工程を追加する必要はない。
【０１１５】
また、上記実施形態３の半田バンプ３０１および本実施形態の凸部４０１以外に、半導体集積回路１１２と配線１１７とを接続する半田バンプ１１５以外の接続部材を、ＳｉＮパッシベーション膜１１３とセラミック製パッケージ１１６との間に形成しても、上記実施形態３および本実施形態と同様の放熱効果が得られる。
【０１１６】
（実施形態５）
本発明の実施形態５を、図１を参照しながら説明する。上記実施形態１では、Ｓｉ実装基板１０１を用いている。半導体集積回路用に通常用いられるＳｉの比抵抗は、数Ω〜数１０Ωｃｍ程度と低い。しかしながら、半導体レーザチップ１１０と半導体集積回路１１２とを配線１０９で接続し、高速の電気信号を伝送する場合、Ｓｉの低比抵抗に起因する誘電損失の影響が無視できず、伝送損失が大きくなる。その結果、半導体集積回路１１２から半導体レーザチップ１１０に、高周波信号を十分に供給することができないことがあり得る。この現象は、信号が高周波になる程、顕著となる。この誘電損失を低減する方法のひとつに、ＳｉＯ2膜１０８の膜厚を数１０μｍ以上に大きくすることが考えられる。しかしながら、数１０μｍ以上の膜厚を有するＳｉＯ2膜を実際に形成することは困難である。
【０１１７】
そこで本実施形態では、Ｓｉの比抵抗が１００Ωｃｍ以上の大幅に高いＳｉ実装基板１０１を用いる。このことによって、誘電損失を従来の１０％以下に低減する。具体的には、１００Ωｃｍ以上の高比抵抗のＳｉは、ＭＣＺ法やＦＺ法を用いた結晶成長により得られる。その結果、１Ｇｂｐｓ以上の高速の信号伝送においても、半導体集積回路１１２から半導体レーザチップ１１０に、高周波信号を十分に供給することができる。
【０１１８】
（実施形態６）
本発明の実施形態６を図１を参照しながら説明する。
【０１１９】
上記実施形態１では、Ｓｉ実装基板１０１を用いたが、本実施形態では、Ｓｉ実装基板１０１の代わりにＧａＡｓ実装基板を用いる。ＧａＡｓは、Ｓｉに比べて電子および正孔ともに移動度が数倍高い。このため、半導体集積回路１１２を、より高速動作が可能なトランジスタで形成することができる。
【０１２０】
トランジスタの動作速度の指標として、電流利得遮断周波数ｆＴがある。Ｓｉの場合、電流利得遮断周波数ｆＴは最大で２０ＧＨｚ程度であるのに対し、ＧａＡｓの場合、電流利得遮断周波数ｆＴは最大で１００ＧＨｚ程度の値となる。このため、より高速な信号処理が可能な半導体集積回路１１２を作製することができる。
【０１２１】
また、ＧａＡｓ実装基板を用いると、１×１０7Ω・ｃｍ以上の極めて高い比抵抗の実装基板が容易に得られるので、Ｓｉで問題となる誘電損失の影響は極めて小さくなる。
【０１２２】
従って、本実施形態によれば、Ｓｉ実装基板１０１を用いた場合よりも、数倍高速な光・電子混載モジュールが得られる。
【０１２３】
（実施形態７）
本発明の実施形態７を図１を参照しながら説明する。
【０１２４】
上記実施形態１では、Ｓｉ実装基板１０１を用いたが、本実施形態では、Ｓｉ実装基板１０１の代わりにＩｎＰ実装基板を用いる。
【０１２５】
ＩｎＰは、ＧａＡｓよりもさらに電子および正孔の移動度が高く、ｆＴも最大で２００ＧＨｚ程度が得られる。このため、より高速動作が可能なトランジスタが得られる。
【０１２６】
また、ＩｎＰ実装基板を用いると、ＧａＡｓ実装基板と同等程度の極めて高い比抵抗をもつ基板が容易に得られるので、Ｓｉで問題となる誘電損失の影響は極めて小さくなる。
【０１２７】
従って、本実施形態によれば、ＧａＡｓ実装基板を用いた上記実施形態６の光・電子混載モジュールよりも、さらに数倍高速な光・電子混載モジュールが得られる。
【０１２８】
【発明の効果】
本発明によれば、小型で低コスト、且つ高速動作が可能な光・電子混載モジュールが得られる。
【図面の簡単な説明】
【図１】図１（ａ）は、実施形態１の光・電子混載モジュールの上面図であり、図１（ｂ）は、図１（ａ）のＩ−Ｉ線に沿った断面図である。
【図２】図２は、本発明の光・電子混載モジュールの製造方法の各工程を表す上面図および断面図である。
【図３】図３は、本発明の光・電子混載モジュールの製造方法の各工程を表す上面図および断面図である。
【図４】図４は、実施形態２の光・電子混載モジュールの断面図である。
【図５】図５は、実施形態３の光・電子混載モジュールの断面図である。
【図６】図６は、実施形態４の光・電子混載モジュールの断面図である。
【図７】図７は、従来の光・電子混載モジュールの構造を表す図である。
【図８】図８は、従来の光・電子混載モジュールの構造を表す図である。
【図９】図９（ａ）および図９（ｂ）は、従来の光・電子混載モジュールの構造を表す図である。
【符号の説明】
１００、２００、３００、４００、５００、６００、７００ 光・電子混載モジュール
１０１、５０１、６０１、７０２ Ｓｉ実装基板
１０１ａ 光ファイバ実装領域
１０１ｂ 光素子実装領域
１０３、５０３、６０３ 光ファイバ
１０４、５０１ａ、７０１ Ｖ溝
１０５ 位置合わせ用溝
１０７ 貫通孔
１０８、１０８’ ＳｉＯ2膜
１０９、１１７、６０５ 配線
１１０ 半導体レーザチップ
１１１、１１５、３０１ 半田バンプ
１１２ 半導体集積回路
１１３ ＳｉＮパッシベーション膜
１１４ａ、１１４ｂ コンタクトホール
１１６ セラミック製パッケージ
２０１ 半導体チップ
３０２ａ、３０２ｂ ランド
４０１ 凸部
５０２、６０２、７０４ 光素子チップ
５０４、６０４ 半導体集積回路チップ
５０５ パッケージ
７０３ 半導体集積回路領域
７０５ 第２の半導体集積回路領域
７０６ 溝
Claims (15)
- 第１領域と第２領域とを有する第１面と、上記第１面に対向する第２面とを有する半導体実装基板と、
上記第１面の上記第１領域上に設けられた光素子と、
上記半導体実装基板の上記第１面の上記第２領域に形成され、上記光素子の光軸にほぼ平行に延びる第１溝と、
上記半導体実装基板の上記第２面側に形成された電子回路と、
上記光素子と上記電子回路とを接続する第１配線と、
を備えている半導体装置。 - 請求項１に記載の半導体装置において、
上記第１溝に光ファイバが固定されていることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
上記第１領域に、上記第１面から上記第２面に貫通する貫通孔をさらに備え、上記第１配線は、上記貫通孔を通じて上記光素子と上記電子回路とを接続していることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
上記半導体実装基板の上記第１面に形成され、上記第１溝のうちの上記光素子側の端部に位置する光ファイバ位置合わせ用の凹部を有することを特徴とする半導体装置。 - 請求項４に記載の半導体装置において、
上記凹部は、上記第１溝と互いにほぼ直交するように形成された第２溝であることを特徴とする半導体装置。 - 請求項４に記載の半導体装置において、
上記凹部は、上記第１面から上記第２面に貫通する貫通孔であり、
上記第１配線は、上記貫通孔を通じて上記光素子と上記電子回路とを接続していることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
上記電子回路は、上記半導体実装基板の上記第２面側に形成された半導体集積回路と、上記半導体集積回路にバンプ接続された半導体チップとを備えていることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
上記電子回路は、上記半導体実装基板の上記第２面側に形成された第２配線と、上記第２配線にバンプ接続された半導体チップとを備えていることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
外部回路に接続された第３配線を有するパッケージと、
上記電子回路上に形成された絶縁膜とをさらに備え、
上記電子回路と上記パッケージの上記第３配線とは、バンプ接続されており、上記絶縁膜と上記パッケージとは、バンプ接続されていることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
凸部と、外部回路に接続された第３配線とを有するパッケージと、
上記電子回路上に形成された絶縁膜とをさらに備え、
上記電子回路と上記パッケージの上記第３配線とは、バンプ接続されており、
上記絶縁膜と上記凸部とは、接触していることを特徴とする半導体装置。 - 請求項１から１０のいずれか１つに記載の半導体装置であって、
上記半導体実装基板は、Ｓｉからなることを特徴とする半導体装置。 - 請求項１から１０のいずれか１つに記載の半導体装置であって、
上記半導体実装基板は、ＧａＡｓからなることを特徴とする半導体装置。 - 請求項１から１０のいずれか１つに記載の半導体装置であって、
上記半導体実装基板は、ＩｎＰからなることを特徴とする半導体装置。 - 第１領域と第２領域とを有する第１面と、上記第１面に対向する第２面とを有する半導体実装基板を用意する工程（ａ）と、
上記半導体実装基板の上記第２面側に電子回路を形成する工程（ｂ）と、
上記半導体実装基板の上記第１面の上記第２領域に光ファイバ固定用溝を形成した後、上記半導体実装基板の上記第１面の上記第１領域に、上記第１面から上記第２面に貫通する貫通孔を形成する工程（ｄ）と、
上記第１面の上記第２領域上および貫通孔の側面上に絶縁膜を形成した後、上記絶縁膜上に配線を形成する工程（ｅ）と、
上記電子回路と上記配線とを接続する工程（ｆ）と、
光軸が上記光ファイバ固定用溝と平行となるように、上記第１面の上記第２領域上に形成された上記配線に光素子を接続する工程（ｇ）と、
を含む半導体装置の製造方法。 - 請求項１４に記載の半導体装置の製造方法において、
上記工程（ｂ）では、半導体実装基板の下面上に熱酸化膜を形成する際に同時に半導体実装基板の上面上に熱酸化膜を形成し、
上記工程（ｄ）では、上記半導体実装基板の上面上の熱酸化膜をパターニングすることによって熱酸化膜マスクを形成した後、上記熱酸化膜マスクを用いたウェットエッチングによって、上記光ファイバ固定用溝と上記貫通孔とを同時に形成することを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002007275A JP3913063B2 (ja) | 2002-01-16 | 2002-01-16 | 半導体装置およびその製造方法 |
| US10/342,399 US6908779B2 (en) | 2002-01-16 | 2003-01-15 | Semiconductor device and method for manufacturing the same |
| US11/124,075 US7155080B2 (en) | 2002-01-16 | 2005-05-09 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002007275A JP3913063B2 (ja) | 2002-01-16 | 2002-01-16 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003207692A JP2003207692A (ja) | 2003-07-25 |
| JP3913063B2 true JP3913063B2 (ja) | 2007-05-09 |
Family
ID=27645833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002007275A Expired - Fee Related JP3913063B2 (ja) | 2002-01-16 | 2002-01-16 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3913063B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015197652A (ja) * | 2014-04-03 | 2015-11-09 | 日立金属株式会社 | コネクタ付きケーブル及び光通信モジュール |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3457829B2 (ja) * | 1997-03-12 | 2003-10-20 | 京セラ株式会社 | 光伝送モジュール用パッケージならびに光伝送モジュール |
| JPH10268166A (ja) * | 1997-03-27 | 1998-10-09 | Kyocera Corp | 光モジュール |
| JPH10303466A (ja) * | 1997-04-28 | 1998-11-13 | Nec Corp | 光半導体装置及び製造方法 |
| JP2001215365A (ja) * | 2000-01-31 | 2001-08-10 | Kyocera Corp | 光部品実装用基板及びその製造方法 |
| JP2001339077A (ja) * | 2000-03-24 | 2001-12-07 | Matsushita Electric Ind Co Ltd | 半導体素子実装装置および光通信装置 |
| JP3505160B2 (ja) * | 2000-08-17 | 2004-03-08 | 松下電器産業株式会社 | 光実装基板の製造方法 |
| JP2002076376A (ja) * | 2000-08-30 | 2002-03-15 | Matsushita Electric Ind Co Ltd | 光受信装置および光送信装置 |
-
2002
- 2002-01-16 JP JP2002007275A patent/JP3913063B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003207692A (ja) | 2003-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7155080B2 (en) | Semiconductor device and method for manufacturing the same | |
| US20200219865A1 (en) | Co-packaged optics and transceiver | |
| US8798409B2 (en) | Optical transmitter with flip-chip mounted laser or integrated arrayed waveguide grating wavelenth division multiplexer | |
| TWI648563B (zh) | 積體模組及其形成方法 | |
| US6707161B2 (en) | Optical module package of flip chip bonding | |
| TW202014746A (zh) | 光子系統及其形成方法 | |
| JPH10504663A (ja) | 光・電子装置／マイクロ波回路用の基体システム | |
| US5534442A (en) | Process of providing uniform photoresist thickness on an opto-electronic device | |
| US6862378B2 (en) | Silicon-based high speed optical wiring board | |
| EP0517369B1 (en) | Process of manufacturing opto-electronic hybrid modules | |
| KR20030063235A (ko) | 섬유 광학 엔진 제조 방법 | |
| JP6696151B2 (ja) | 光集積素子及びその製造方法並びに光通信装置 | |
| JP2001343560A (ja) | 光モジュール | |
| JP2004093606A (ja) | 光モジュール及び光伝送装置 | |
| JP3913063B2 (ja) | 半導体装置およびその製造方法 | |
| WO2020216916A1 (en) | Co-packaged optics and transceiver | |
| US20220291465A1 (en) | Optoelectronic device comprising an active photonic interposer to which a microelectronic chip and an electro-optical conversion chip are connected | |
| JP2008197173A (ja) | 光通信モジュール、電子機器、光通信モジュールの製造方法および電子機器の製造方法 | |
| JP3434473B2 (ja) | 光モジュール用シリコンプラットフォーム | |
| JP6260167B2 (ja) | 光電融合モジュール | |
| KR100351418B1 (ko) | 광송수신 모듈 구조 및 그 제조 방법과 그 패키지 구조 | |
| JP3884903B2 (ja) | 光モジュール、光伝送装置及びその製造方法 | |
| JP2002062448A (ja) | 光サブモジュールおよびハイブリッド光集積回路 | |
| WO2014194123A1 (en) | Optical receiver method and apparatus | |
| JP4671480B2 (ja) | 光実装基板の製造方法及び光モジュールの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050114 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061012 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070116 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070130 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100209 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110209 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120209 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |