JP3909553B2

JP3909553B2 - Game machine

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Publication number: JP3909553B2
Application number: JP2000264427A
Authority: JP
Inventors: 昭治佐藤
Original assignee: タイヨーエレック株式会社
Priority date: 2000-08-31
Filing date: 2000-08-31
Publication date: 2007-04-25
Anticipated expiration: 2020-08-31
Also published as: JP2002066092A

Description

【０００１】
【発明の属する技術分野】
ＣＰＵを含む制御回路によって遊技を制御される遊技機に関する。
【０００２】
【従来の技術】
一般に、ぱちんこ機等の遊技機においてはコンピュータ制御が採り入れられており、遊技機の電源投入時から通常の遊技時に至るまで、コンピュータ制御に必要な信号の生成や入出力制御が行なわれている。このため、ＣＰＵの選定や生成信号の波形は、許認可制がとられている遊技機の所望の性能や、ゲーム性（遊技内容や趣向性）、及び、生産・ランニングコスト等の種々の要因を勘案して決定されている。
また、遊技機の制御においては、遊技者と遊技場との間の公平性や、遊技場の過酷な動作環境（塵埃や電気的ノイズ等）を考慮して、リセット制御が行なわれている。このリセット制御には、主に、遊技機の電源立上げ時のリセット制御（以下、パワーオンリセットという）と、遊技機の稼働中に定常的に実施されるリセット制御（ユーザーリセット）とがある。
前者のパワーオンリセットは、遊技場の毎日の開店前等に、営業開始に備えて行われる制御であり、通常の遊技制御に入る前に、遊技機の主電源投入に伴い、定常制御に備え、遊技機全体の制御データが初期化される。
一方、後者のユーザーリセットは、定常制御において短周期（例えば２ｍｓ毎）に繰り返し行われる制御であり、遊技の進行に応じて発生した必要なデータを残して、遊技の主制御が毎回初期状態に戻される。このユーザーリセットによって、遊技場内の過酷な動作環境において仮に遊技機の暴走が発生したとしても、短期で制御の初期状態に回復し、外乱により遊技への悪影響が及ぶことが防止される。
また、ＣＰＵへの信号の入出力設計は、ＣＰＵ内部の動作を考慮して適切な時期に行なうことが必要である。つまり、例えばＣＰＵが信号読込みの準備を整えていない状態で信号入力が行なわれても、ＣＰＵはその入力信号を適切に利用することができない。このような不具合を防止したＣＰＵとして、読込み可能時に読込み可能信号を出力し、書込み可能時に書込み可能信号を出力して、周辺回路との信号入出力の時期の整合を図るものがある。
【０００３】
【発明が解決しようとする課題】
ところで、電源投入時にＣＰＵを初期化するシステムリセット（パワーオンリセットともいう）信号は、図１４（２）を引用して示すように、遊技機への電源（（１）にその電位状態を示す）が立ち上がってから安定するまでの一定時間Ｔ_０の間、Ｌレベル（アクティブ）を持続し、その後Ｈレベル（インアクティブ）になる。このシステムリセット信号が、電源投入後、Ｌレベルにある際に、ＣＰＵが初期化される。しかし、実際には、この電源信号（１）とパワーオンリセット信号（２）との関係が設計通りにはＣＰＵの動作状態に反映されず、一部の制御回路が電源信号の立ち上がり途中の中間電位で予定外の挙動を示すことがあった。
このような不具合は、開発段階において極く希に見られる現象であり、年間数百万台生産される遊技機の多くに発生するというものではないが、遊技結果に応じて遊技者に価値媒体が与えられる遊技機においては、遊技の公平性をより高め、公序良俗を害さないよう、所望の性能を安定して発揮させる必要がある。したがって、遊技機設計者の思想と異なる現象の発生は、可能な限り防止しなければならず、制御回路を設計思想通りに動作させるための何らかの策をとることが重要である。
また、ＣＰＵの信号入出力についても、単にＣＰＵからの信号出力時に書込み可能信号を出力し、信号入力時期に読込み可能信号を出力したのでは、ＣＰＵや周辺の電子部品の特性が反映されず、ＣＰＵの動作が不安定となる惧れがある。
【０００４】
本発明の目的は、制御動作をより安定化できる遊技機を提供することにある。
【０００５】
【課題を解決するための手段】
遊技に係る制御を行なう制御装置を備えた遊技機において、遊技装置が、データ送信元となる１又は複数の送信元デバイスと、該送信元デバイスからデータバスを介してデータを受信する受信側ＣＰＵと、データバス上に設けられるとともに、データバスによる受信側ＣＰＵと送信元デバイスとの間の接続／非接続を受信側ＣＰＵからの切替指令信号に基づいて切り替える切替部と、受信側ＣＰＵとは別に設けられると共に、該受信側ＣＰＵと切替部との間に介在して、受信側ＣＰＵからの切替部への切替指令信号の送信タイミングを所定時間遅延させる切替指令信号送信タイミング遅延手段と、を備えることを特徴とする。
【０００６】
このように構成すれば、ＣＰＵがバスインターフェースの入出力を切り換える際、リードライトの切り換え信号が入力ポートへ入力されるタイミングを、切替指令信号送信タイミング遅延手段により所定時間遅延させることができる。この結果、各種電子部品の特性に合わせて、リードライトの切り替え信号がＣＰＵのバスインターフェースの入出力の切り換えに先行してしまうことを防止でき、入力ポートからのデータ入力前にインターフェースに存在した信号電位によってＣＰＵが不正確なデータを読み込むことを回避できる。そして、データバスにおけるデータの衝突（いわゆるコンフリクト）を防止できる。
【０００７】
ＣＰＵが、入出力切替タイミングと略同時に切替指令信号を出力するが、切替指令信号送信タイミング遅延手段はその切替指令信号を受信した後、所定時間遅延させて切替部に中継送信するようにすることができる。
つまりＣＰＵは略一定のタイミングで切替指令信号を出力するため、それに対応した所定時間の遅延を信号出力に施すことで、入力ポートからＣＰＵへのデータ入力のタイミングをばらつかせることなく安定した読み込みを実現できる。
また、この遅延のタイミングの創出に、ＣＰＵのクロックパルスを利用すれば、遅延回路の動作もＣＰＵに同期するため、より確実な読み込み動作を行なうことができる。例えば、このようなクロックパルスによって動作する回路素子としてＤ型フリップフロップＩＣなどが挙げられる。
【０００８】
切替指令信号送信タイミング遅延手段をＣＰＵの外部に形成することにより、ＣＰＵを変更することなく、安定した動作を得られる。つまり、遊技機においては、公平性や公序良俗の観点から、使用するＣＰＵが限られており、遊技機製造業者が任意にＣＰＵを選択或いは開発商品化することができない。
このため、切替指令信号送信タイミング遅延手段をＣＰＵの外部に形成することで、規格購入品のＣＰＵを利用することが可能となる。
【０００９】
また、上記のような遅延回路あるいは遅延手段をＣＰＵ内部に備えることも考えられる。例えばバスインターフェースの入出力モード切り替えに対し、リード／ライト信号の出力タイミングを、システムクロックなどを元に所定時間遅らせるようなプログラムをＲＯＭに格納するようにすることもできる。
【００１０】
【実施例】
以下、本発明の実施の形態を、第一種遊技機を例に取り、図面に示す実施例を参照して説明する。
図１は、本発明の遊技機１の正面図である。
遊技機１の前面部は、本体枠２と、中枠３と、前面枠４と、上皿部５と、下皿部６と、施錠装置７とから構成されている。本体枠２は、木製の板状体を略長方形の額縁状に組立て固着したものである。中枠３は、ほぼ全体がプラスチック製で、枠体部（図示略）と下板部（図示略）とを有して本体枠２の内周側に嵌合し取り付けられている。右端中央には施錠装置７が設けられ、その施錠装置７は、正面視すると鍵穴を備えた略長方形状を呈し、前面枠４を閉鎖した場合に施錠するためのものである。
【００１１】
前面枠４は、全体がプラスチック製であり、遊技盤１０を前方から視認するべく、遊技盤１０に形成された遊技領域の形状に対応して上側が略円弧状を呈し、全体が略弾丸形状に開設された開口部４ａを有している。そして、その裏面には、開口部４ａに応じてガラス板が嵌められた略長方形状のガラス枠（図示略）が装着されている。また、この前面枠４は、遊技機１の前面全体の２／３のサイズを占め、中枠３の左端に軸着され開閉可能に形成されている。
【００１２】
遊技盤１０は略長方形の木製の板状体であって中枠３に保持され、後述する裏機構盤１０２（図２参照）にその背面側が覆われ、表面に設けられた外レールと内レールとにより略円形状の遊技領域が形成され、その遊技領域内には、特別図柄表示装置や変動入賞装置などの遊技にかかわる遊技装置が配設されている。
【００１３】
ここで枠体部は、上端から下方へ中枠３全体の略２／３程度に略長方形の額縁状に形成され、上端部には、開口部４ａの上端部の円弧部分に沿って枠飾りランプ４ｂ、４ｃ、４ｅ、４ｈが設けられ、これらに対応して、枠飾りランプ基板４ｇが設置されている。それらの左側上方の中枠３には、賞球表示ＬＥＤ４ｉ及び賞球表示ＬＥＤ基板４ｄが、右側上方にはストップ表示ＬＥＤ４ｊ及びストップ表示ＬＥＤ基板４ｆが設けられている。
【００１４】
また、下板部は、下端から上方へ中枠３全体の略１／３程度を占め、左側には、上皿部５に形成されたスピーカ面５ａに対応すべく、遊技状態に応じた効果音その他の音声情報を発生させるスピーカー（図示略）が配設され、略右側には、遊技球を発射する発射装置ユニット８（図２参照）に対し、上皿部５に貯留された遊技球を供給する供給装置等（図示略）が設けられている。さらに、下方には下皿部６が設けられている。
【００１５】
下皿部６は、灰皿や玉抜きレバー等を備えて、遊技機１の内部から遊技球を排出するための排出口６ａが開設され、右端に発射装置ユニット８（図２参照）を操作する発射ハンドル９が設けられている。また、この発射ハンドル９には、遊技者がタッチしていることを検出するタッチスイッチ９ａが装着され、その近傍には、発射停止を一時的に指令する発射停止スイッチ９ｂが配置されている。
【００１６】
上皿部５は、前面枠４の下側で、中枠３の左端に軸着され開閉可能に形成されている。皿外縁部５ｂには、玉抜きボタンや遊技球の貸出・返却ボタン等が配設されている。また遊技機１の内部から遊技球を排出するための排出口５ｃが開設されている。左端には、複数の長孔を有するスピーカ面５ａが形成され、その裏面には、音量スイッチ基板（図示略）が設けられている。遊技機１の左端側には、プリペイドカードユニット１３が装着されている。遊技盤１０は中枠３の表面側に着脱可能に取り付けられている。
【００１７】
次に、本実施例の遊技機１の裏面構造について図２を参照して説明する。
前面枠４は中枠３にあって、前面枠４の上下端の位置に設けられた一対のヒンジ１０１により、開閉可能に支持されている。機構盤１０２は中枠３にあって機構盤１０２の上下端の位置に設けられた一対のヒンジ１０３により、開閉可能に支持されている。上端側にあるヒンジ１０１の配設位置からみて左側には、タンク球切れ検知スイッチ１０４をタンク底部に備えた賞球タンク１０５と、この賞球タンク１０５に接続されるタンクレール１０６とが取り付けられている。また、タンクレール１０６の右側には、球抜きレバー１０７が設けられ、その下流側には、補給球切れ検知スイッチ１０８が、さらに、その下流側には、賞球払出装置１０９が配設されている。
【００１８】
続いて、遊技球の振り分け部１１０が賞球払出装置１０９の下流側に設けられている。タンクレール１０６の下側には、図示しない表示制御部を収納した蓋付きの裏ケース１１１が、この裏ケース１１１の下側には、後述する主制御基板１００が収納された主制御基板ケース１１２がそれぞれ脱着可能に設けられている。主制御基板ケース１１２の左側には、発射装置制御基板（図示略）を格納した発射装置制御基板ケース１１３、タッチ感度調整つまみ１１４、球飛び強弱調整つまみ１１５及び発射制御集合中継基板１１６が設けられている。機構盤１０２の左下方部には、上述した発射装置ユニット８が、同じく右下方部には、補給球詰まり、下皿部満タン、主電源電圧異常、発射停止、主制御基板通信異常、賞球モータ異常などを７セグメントＬＥＤで表示する枠状態表示器１１７を備えた枠制御部（図示略）を収納した枠制御基板ケース１１８が設けられている。
【００１９】
一方、機構盤１０２の右上端部には、ヒューズボックス１１９、電源スイッチ１２０、電源ターミナル基板１２１及び大当り、発射装置制御、球切れ、扉開放、賞球、球貸し用等の遊技機枠用外部接続端子を備えた端子基板１２２が設けられている。また、外部からの電力の供給を受けるための電源ケーブル１２３も端子基板１２２の下側に配設されている。枠制御基板ケース１１８からは接続ケーブル１２４が上方へ延出し、電源ケーブル１２５を備えたプリペイドカードユニット１３に接続されている。また、機構盤１０２の略中央下端部には、下皿部用球通路部材１２６が設けられている。
【００２０】
次に主制御基板１００について、図３以下に基づいて説明する。
主制御基板１００には、ＣＰＵ２０１を含む主回路部２００と、入出力回路部３００とが形成されている（図３参照）。以下に、主回路部２００及び入出力回路部３００とを順に説明する。
【００２１】
主回路部２００は、図３に示すように、ＣＰＵ２０１、発振部２１０、リセット回路部２５０、第１外部入力回路部２３０、Ｉ／Ｏデコード回路部２２０、及びデータバス安定化部２１１を有している。
これらのうちＣＰＵ２０１は、図４に示すように、ＣＰＵコア２８０、内蔵ＲＡＭ２８１、内蔵ＲＯＭ２８２、メモリ制御回路２８３、クロック発生器２８４、アドレスデコーダ２８５、ウオッチドッグタイマ２８６、カウンタ／タイマ２８７、パラレル入出力ポート２８８、リセット／割り込みコントローラ２８９、外部バスインターフェース２９０、出力制御回路２９１を備える。
【００２２】
図５に示すように、発振部２１０は水晶発振モジュール２０４を備えている。また、同じく図５に示すように、リセット回路部２５０は、初期化リセット信号生成部２１２（電源投入時用初期化信号生成部）と、ユーザリセット信号生成部２１３（定常制御用初期化信号生成部）とを有している。初期化リセット信号生成部２１２は、汎用初期化リセット信号生成部２１８（汎用初期化信号生成部）と、ＣＰＵ用初期化リセット信号生成部２１４（電子部品用初期化信号生成部）とが備えられている。
これらのうち、初期化リセット信号生成部２１２の汎用初期化リセット信号生成部２１８は、電源入力コネクタ２４５、リセット入力保護抵抗２５１、シュミットトリガインバータＩＣ２５２、２５４、ローパス（ＬＰ）フィルタ回路２５３、ＮＡＮＤゲート２５５、ＮＯＲゲートＩＣ２５８、及び、カウンタＩＣ２５６，２５７により構成される。
また、ＣＰＵ用初期化リセット信号生成部２１４は、フリップフロップＩＣ２６７、シュミットトリガインバータＩＣ２５９、カウンタＩＣ２６０、及びＮＯＲゲートＩＣ２６１により構成される。
さらに、ユーザリセット信号生成部２１３はフリップフロップ回路部２６２、カウンタＩＣ２６３、シュミットトリガインバータ２６４、２６６、カウンタＩＣ２６５により構成される。
【００２３】
図７に示すように、第１外部入力回路部２３０は、入力コネクタ部２４０、スイッチドライバ２３２、信号整合部２３３、標準化信号安定化部２３４及び抵抗アレー２３１を有している。
入力コネクタ部２４０は、枠用コネクタ２４１と遊技盤用コネクタである第１特別図柄始動スイッチ用コネクタ２４２、第２特別図柄始動スイッチ用コネクタ２４３及び普通図柄始動スイッチ用コネクタ２４４を有している。
標準化信号安定化部２３４は複数の抵抗により構成され、信号整合部２３３は複数の抵抗とコンデンサとにより構成される。
【００２４】
図６に示すように、Ｉ／Ｏデコード回路部２２０は、デバイス選択信号生成部２１５、ゲート信号生成部２１６を有している。デバイス選択信号生成部２１５は、ＮＯＲゲートＩＣ２２２、デコーダＩＣ２２３，２２４及び、抵抗アレー２２１、２２８を備える。また、切替指令信号送信タイミング遅延手段を構成するゲート信号生成部２１６は、ＮＯＲゲートＩＣ２２５、ＮＡＮＤゲートＩＣ２２６、フリップフロップＩＣ２２７、抵抗アレー２２９及びシュミットトリガインバータ２０５を備えている。
同じく図６に示すように、データバス安定化部２１１は、抵抗アレー２０３とバッファＩＣ２０２を有している。
【００２５】
次に、主回路部２００のＣＰＵ２０１及び各回路部の機能を説明する。
図５等に示すＣＰＵ２０１の各端子は、以下のように分類される。
（１）アドレス部
Ａ０〜Ａ１５：１６ビットアドレスバス出力端子。
（２）データ部
Ｄ０〜Ｄ７：８ビットの双方向性データバス端子。
（３）システム制御部
ＸＭ１：マシンサイクル１を示す信号の出力端子。
ＸＭＲＥＱ：メモリ空間へのリクエスト信号の出力端子。
ＸＩＯＲＱ：Ｉ／Ｏ空間への入出力リクエスト信号の出力端子。
ＸＷＲ：データバスがライトサイクルであることを示す信号の出力端子。
ＸＲＤ：データバスがリードサイクルであることを示す信号の出力端子。
ＸＲＦＳＨ：リフレッシュ信号の出力端子。
（４）ＣＰＵ制御部
ＸＨＡＬＴ：ホールト信号の出力端子。
ＸＩＮＴ：マスカブル割り込み要求信号の入力端子。
ＸＮＭＩ：マスク不可能な割り込み要求信号の入力端子。
ＸＳＲＳＴ：システムリセット信号の入力端子。
ＸＳＲＳＴＯ：システムリセット信号の出力端子。
ＸＵＲＳＴ：ユーザーリセット信号の入力端子。
ＩＥＯ／ＳＣＬＫＯ：デージーチェーン信号、分周クロックの兼用出力端子。
ＰＲＧ：ＣＰＵをＰＲＯＭモードに設定する入力端子。
ＭＯＤＥ：ＣＰＵの動作モードの状態を示す出力端子。
（５）Ｉ／Ｏ部
ＣＬＫ／ＴＲＧ２・ＣＬＫ／ＴＲＧ３：外部クロック／タイマトリガ信号の入力端子。
ＺＣ／ＴＯ０・ＺＣ／ＴＯ１：内蔵ＣＴＣ信号の出力端子。
ＰＡ０〜ＰＡ７：８ビットのパラレルＩ／Ｏ端子。
ＰＢ０／ＸＣＳＩＯ０〜ＰＢ３／ＸＣＳＩＯ３：４ビットのパラレルＩ／Ｏポート、外部デバイスのチップセレクト用の兼用端子。
（６）クロック部
ＥＸＴＡＬ１・ＥＸＴＡＬ２：水晶振動子接続端子。
ＣＬＫＯ：システムクロック信号の出力端子。ＥＸＴＡＬ１／ＥＸＴＡＬ２端子の入力信号周波数を１／２分周して得られたデューティ５０％の方形波が出力される。
（７）電源部
ＶＤＤ１・２：電源（＋５Ｖ）端子。
ＶＳＳ１・２：電源（ＧＮＤ）端子。
ＶＢＢ：内蔵ＲＡＭのバックアップ端子。
（８）その他
ＮＣ：ノンコネクション端子。
【００２６】
このＣＰＵ２０１は、図４に示す内蔵ＲＯＭ２８２に書き込まれたプログラムに基づき、内蔵ＲＡＭ２８１をワークエリアとして使用する。なおＣＰＵ２０１は、電源遮断時において、内蔵ＲＡＭ２８１の内容をＶＢＢ端子に接続された電圧保持部により保持するＲＡＭバックアップ機能と、プログラム認証機能及び指定エリア外プログラム実行禁止機能などの不正防止機能を備えている。
プログラム認証機能とは、電源投入時にＣＰＵ２０１を初期化するための初期化信号が入力された際に、プログラムを基に計算された認証コードが正しいかどうかのチェックを行い、認証コードが正しくない場合はプログラムの実行を停止する機能である。また、指定エリア外プログラム実行禁止機能とは、予め定められたアドレス範囲外でのプログラムの実行を禁止する機能である。
【００２７】
ＣＰＵ２０１においては、暴走防止のため、一定周期で割込みリセットが行われる。暴走の原因としては、過剰なノイズの侵入等が挙げられる。
また、本実施例のＣＰＵ２０１においては、Ｉ／ＯマップドＩ／Ｏ方式のデコードが行われており、ＸＩＯＲＱ端子が使用され、ＸＭＲＥＱ端子は使用されない。しかし、デコードにメモリマップドＩ／Ｏ方式を採用し、ＸＭＲＥＱ端子を使用することも可能である。
【００２８】
図５に示す発振部２１０の水晶発振モジュール２０４は、ＣＰＵ２０１の動作クロック信号を出力している。この動作クロック信号は、ＣＰＵ２０１のＥＸＴＡＬ１端子に入力される。
なお、水晶発振モジュール２０４の代わりに水晶発振子を用い、この水晶発振子をＥＸＴＡＬ１・２端子の間に接続し、ＣＰＵ２０１のクロック発生器２８４（図４参照）による発振クロックの生成も可能である。しかし、本実施例では、水晶発振モジュール２０４を用い、それをＣＰＵ２０１のＥＸＴＡＬ１端子に接続しているので、水晶発振子とクロック発生回路との整合を図る必要がない。
【００２９】
同じく図５に示すリセット回路部２５０においては、汎用初期化リセット信号生成部２１８にて汎用初期化リセット信号が生成され、ユーザーリセット信号生成部２１３にてユーザーリセット信号が生成される。
汎用初期化リセット信号生成部２１８は、外部から電源入力コネクタ２４５を介して入力されたシステムリセット信号（パワーオンリセット信号とも称する）に基づき、汎用初期化リセット信号をＣＰＵ用初期化リセット信号生成部２１４や後述する出力ポート４００（図１２参照）のフリップフロップＩＣ３１１〜３６１のＣｌｅａｒ端子に出力し、これを初期化する。
【００３０】
ＣＰＵ用初期化リセット信号生成部２１４は、外部から外部入力コネクタ２４５を介して入力されたシステムリセット信号に基づき、ＣＰＵ２０１のＸＳＲＴ端子にＣＰＵ用初期化リセット信号を出力する。ＣＰＵ用初期化リセット信号は、ＣＰＵ２０１の電源安定が行われた時点で、一定時間Ｈレベルを維持し、その後一旦Ｌレベルとなってから、更にＨレベルに変化するパルス信号である。このＣＰＵ用初期化リセット信号が生成されることで、ＣＰＵ２０１においては、電源信号に影響されずに、電源投入時の初期化が確実に行われる。
なお、このＣＰＵ用初期化リセット信号生成部２１４の更なる詳細な機能については、後述する。
【００３１】
ユーザーリセット信号生成部２１３は、ＣＰＵ２０１のＸＭ１端子の出力信号とシステムリセット信号を基に、ＣＰＵ２０１のＸＵＲＳＴ端子にユーザーリセット信号を出力する。つまり、ユーザーリセット信号生成部２１３は、ＣＰＵ２０１のＸＭ１端子の出力信号がＬレベルとなるのを切っ掛けとしてカウント動作を行い、ＣＰＵ２０１に一定周期のパルス信号であるユーザーリセット信号を供給する。
【００３２】
次に、ＣＰＵ用初期化リセット信号生成部２１４の機能を、図１３〜図１５を用いて、更に詳細に説明する。また、ＣＰＵ用初期化リセット信号生成部２１４への入力信号の生成についても併せて説明する。
まず、システムリセット信号（図１５（１））が立ち下がってアクティブになるとカウンタＩＣ２５６，２５７のへのクロック信号が分周され、システムリセット信号（同（１））の変化から所定時間（Ｔ_１）遅れて、カウンタＩＣ２５６の出力信号（同（２））が、Ｈアクティブの信号として立ち上がる。
カウンタＩＣ２５７の出力信号はシュミットトリガインバータＩＣ２５９へ送られ、シュミットトリガＩＣ２５９からＮＯＲゲートＩＣ２６１への出力信号（同（３））はＬに変化する。
【００３３】
この一方で、タイマＩＣ２５６の出力信号（同（２））は、フリップフロップＩＣ２６７のクリア端子（ＣＬＲ）に入力される。フリップフロップＩＣ２６７は、発振部２１０からのクロック入力に基づいて、後段のカウンタＩＣ２６０のＥｎａｂｌｅ入力信号を生成し、後段のカウンタＩＣ２６０は、その出力信号（同（４））に、カウンタＩＣ２５７の出力信号（同（２））に対し所定時間（Ｔ_２）遅れて立ち上がり、更に所定時間（Ｔ_３）後に立ち下がるパルスを与える。
ＮＯＲゲートＩＣ２６１は、シュミットトリガインバータＩＣ２５９の出力信号（同（３））と、カウンタＩＣ２６０のＱ２Ｂ端子からの出力信号（同（４））との論理和の否定をとる。
つまり、シュミットトリガインバータＩＣ２５９の出力信号（同（３））が立ち下がった際、カウンタＩＣ２６０の出力信号（同（４））はＬレベルを維持しているので、ＮＯＲゲートＩＣ２６１の出力信号（同（５））はＨレベルに変化する（第1の変化形態を示す）。さらに、カウンタＩＣ２６０の出力信号（同（４））がＨレベルに変化するのに伴い、ＮＯＲゲートＩＣ２６１の出力信号（同（５））は、Ｌレベルに変化する（第２の変化形態を示す）。また、カウンタＩＣ２６０の出力信号（同（４））が再びＨレベルに変化するのに伴い、ＮＯＲゲートＩＣ２６１の出力信号（同（５））が再度Ｈレベルに変化する。
【００３４】
また、本実施例においては、前記所定時間Ｔ_１〜Ｔ_３は、Ｔ_１＝３４９．９ｍｓ，Ｔ_２＝Ｔ_３＝６６７ｎｓに設定されている。
【００３５】
図７に示す第1外部入力回路部２３０は、ＣＰＵ２０１から要求された球検知スイッチ類の信号をＣＰＵ２０１に送信する。つまり、第1外部入力回路部２３０には、入力コネクタ部２４０を介して各種スイッチ群が接続されており、ＣＰＵ２０１がスイッチ状態読込みの際に、各スイッチの状態が、スイッチドライバ２３２のＯ１〜Ｏ５端子とＶＯ端子とからＣＰＵ２０１へ送られる。
なお、本実施例では、対応付けられた球検知スイッチ類の個数に合せて、スイッチドライバ２３２の６つの出力端子（Ｏ１〜Ｏ５端子、ＶＯ端子）が使用されている。これら６つの端子は、ＣＰＵ２０１で割当てられた６つのポート（ＰＡ０〜ＰＡ５）に個々に対応している。
なお、本実施例では、抵抗アレー２３１により、ＰＡ０〜ＰＡ５端子のインピーダンスが低減され、外来ノイズ等の影響が抑制されている。
【００３６】
また、入力コネクタ部２４０からの信号は、スイッチドライバ２３２の内部回路と標準化信号安定化部２３４と信号整合部２３３との組み合わせによりノイズ除去される。さらに、信号整合部においては、電圧調整もなされる。
これは、入力コネクタ部２４０に繋がるスイッチ類のうち、送信先が分岐しているものがあり、主制御基板１００以外にも検知信号が送られていることに基づく。つまり、そのスイッチに係る回路系の負荷は他のスイッチに比べて大きいため、その信号の特性は他の信号と異なる。このため、該当する信号線上に信号整合部２３３を設けて、他の信号との整合を図っている。なお、信号整合部２３３の出力信号はスイッチドライバ２３２のＶ１端子に入力される。
【００３７】
図６に示すＩ／Ｏデコード回路部２２０は、ＣＰＵ２０１からのアドレス信号を復号して、デバイス選択信号（ＣＳ０〜ＣＳ６）とゲート信号（Ｇ）とを入出力回路部３００（後述する）へ出力する。デバイス選択信号（ＣＳ０〜ＣＳ６）は、外部装置（後述する）を選択する信号であり、ゲート信号は、デバイス選択信号（ＣＳ６）を有効化する信号である。
デバイス選択信号（ＣＳ０〜ＣＳ６）は、出力用デバイス選択信号（ＣＳ０〜ＣＳ５）と入力用デバイス選択信号（ＣＳ６）に区別される。
ＰＢ０／ＸＣＳＩＯ０端子の範囲アドレス（上位）が指定されるとＰＢ０／ＸＣＳＩＯ０端子から信号出力があり、Ａ０〜Ａ４端子からアドレス信号（下位）が出力される。該アドレス信号はＮＯＲゲートＩＣ２２２及びデコーダＩＣ２２３にて出力用デバイス選択信号（ＣＳ０〜ＣＳ５）にデコードされる。ＣＰＵ２０１のＤ０〜Ｄ７端子の出力信号がデータバスを介して入出力回路部３００に出力される際には、出力用デバイス選択信号（ＣＳ０〜ＣＳ５）が図９に示す出力ポート４００に送信され、フリップフロップＩＣ３１１〜３６１の１Ｄ〜８Ｄ端子に入力される。一方、アドレス信号はＩ／Ｏデコード回路部にて出力用デバイス選択信号（ＣＳ０〜ＣＳ５）に変換され、これも出力ポート４００に送信され、対応するフリップフロップＩＣのｃｌｏｃｋ端子に入力される。
【００３８】
また本実施例では、抵抗アレー２２１、２２８、２２９により、入力端子側のインピーダンスが低減され、それぞれデバイス選択信号生成部の生成する出力選択信号、入力選択信号、ゲート信号生成部２１６の生成するゲート信号への外来ノイズ等の影響が抑制されている。
さらに、本実施例では、データバス（ＯＤ，Ｄ）が２経路に別れている。これは、ＣＰＵ２０１とフリップフロップＩＣ３１１〜３６１の間の負荷容量によるものであり、２経路に分ける必要がない回路構成としてもよい。
【００３９】
ＣＰＵ２０１が入出力回路部３００へのデータの書き込みを行なう場合、ＰＢ０／ＸＣＳＩＯ０端子の範囲アドレスが指定され、及びＡ０〜Ａ４端子からアドレス信号が出力される。該アドレス信号はＮＯＲゲートＩＣ２２２及びデコーダＩＣ２２３にて出力用デバイス選択信号（ＣＳ０〜ＣＳ５）にデコードされ、デコーダＩＣ２２３から出力される。ＣＰＵ２０１のＤ０〜Ｄ７端子の出力信号がデータバスを介して入出力回路部３００へ出力される際には、出力用デバイス選択信号（ＣＳ０〜ＣＳ５）が図１２に示す出力ポート４００に送信され、フリップフロップＩＣ３１１〜３６１の１Ｄ〜８Ｄ端子に入力される。一方、アドレス信号はＩ／Ｏデコード回路部にて出力用デバイス選択信号（ＣＳ０〜ＣＳ５）に変換され、これも出力ポート４００に送信され、対応するフリップフロップＩＣのｃｌｏｃｋ端子に入力される。
【００４０】
切替指令信号として形成される入力用デバイス選択信号（ＣＳ６）は、Ａ０〜Ａ４端子から予め定めたアドレス出力があり、かつＰＢ１／ＸＣＳＩＯ１端子から出力があった場合に、ＮＯＲゲートＩＣ２２２とデコーダＩＣ２２４により形成され、デコーダＩＣ２２４からバッファＩＣ３７１（図１６参照）へ出力される。
またゲート信号生成部２１６において、水晶発振モジュール２０４から出力されている発振クロックと、ＣＰＵ２０１のＸＲＤ端子とＸＩＯＲＱ端子の出力信号に基づき、ゲート信号（Ｇ）が生成され、これもバッファＩＣ３７１へ出力される。
【００４１】
次に、Ｉ／Ｏデコード回路部２２０のゲート信号生成部２１６について説明する。
受信側ＣＰＵとして、ＣＰＵ２０１が、入出力回路部３００に接続された送信元デバイスとしての外部装置から、データバスを介してデータ読み込みを行なう場合、図１６に示すように、ＰＢ１／ＸＣＳＩＯ１端子から出力がなされ、Ａ０〜Ａ４端子から予め定めたアドレス信号が出力される。該アドレス信号はＮＯＲゲートＩＣ２２２及びデコーダＩＣ２２４にて入力用デバイス選択信号（ＣＳ６）にデコードされ、デコーダＩＣ２２４から切替部であるバッファＩＣ３７１へ出力される。
一方、ＣＰＵ２０１はデータバスインターフェースの入出力モード変換と併せて、アドレス信号出力と略同時にＸＲＤ端子からのリード信号とＸＩＯＲＱ端子からの読み込み指定信号を送出する。リード信号と読みこみ指定信号はＮＯＲゲートＩＣ２２５からＮＡＮＤゲートＩＣ２２６及びフリップフロップＩＣ２２７へ入力される。ＮＡＮＤゲートＩＣ２２６はＮＯＲゲートＩＣ２２５とフリップフロップＩＣ２２７の出力がＨになるとバッファＩＣ３７１にアクティブ信号（Ｌ）を出力する。
【００４２】
図１７（ａ）は、図１６中に示す、ＣＰＵ２０１からのクロックパルス（ＣＬＫＯ）をシュミットトリガインバータＩＣ２０５によって反転した信号（０）、ＮＯＲゲートＩＣ２２５からの出力信号（１）、フリップフロップＩＣ２２７の２Ｑ端子からの出力信号（２）及びＮＡＮＤゲートＩＣ２２６からの出力信号（３）を示すタイミングチャートである。
初期状態では、フリップフロップＩＣ２２７の２Ｄ端子はＬとなっているため、ＣＰＵ２０１のＣＬＫＯ端子からシステムクロックが出力されても２Ｑ端子から出力される信号はＬであり、従ってＮＡＮＤゲートＩＣ２２６からのゲート信号はＨとなっている。このためバッファＩＣ３７１はアクティブにならない。
ＣＰＵ２０１が入力モードを実行すると、ＸＲＤ端子及びＸＩＯＲＱ端子の出力がアクティブとなって、ＮＯＲゲートＩＣ２２５の出力信号（１）がＨとなり、フリップフロップＩＣ２２７の２Ｄ端子がＨとなる。ここでシュミットトリガインバータ２０５の出力信号（０）の立ち上がりを検知すると、フリップフロップＩＣ２２７の２Ｑ端子からＨレベルが出力される（２）。
これにより、ＸＲＤ信号を直接バッファＩＣ３７１に入力する場合と比べて、フリップフロップＩＣ２２７の２Ｄ端子へのＨレベル信号が入力されてから、クロック入力によって該フリップフロップＩＣ２２７の２Ｑ端子からＨレベル信号が出力されるまでの時間の差ｔ_１だけバッファＩＣ３７１への信号入力が遅れ、これが少なくとも予め定められた遅延時間（例えば８ｎｓ）を超えるように構成されている。
またＮＯＲゲートＩＣ２２５の出力信号（１）はＸＲＤ端子及びＸＩＯＲＱ端子からの出力がＬである間はＨを維持するので、ＸＲＤ端子及びＸＩＯＲＱ端子がアクティブである限り、バッファＩＣ３７１は入力モードとなる。本実施例においては、ＸＲＤ端子及びＸＩＯＲＱ端子からの出力は、シュミットトリガＩＣ２０５から出力されるパルスの２．５パルス分、言いかえればシステムクロック２．５クロック分の時間を継続して出力するものとなっている。
再度ＣＰＵ２０１が出力モードに切り替える際は、ＸＷＲ端子やＰＢ０／ＸＣＳＩＯ０端子をアクティブにし、データバスを出力モードにすると同時にＸＲＤ及びＸＩＯＲＱ端子をノンアクティブにする。これによりＮＡＮＤゲートＩＣ２２６からの出力はＨになるためバッファＩＣ３７１がオープンとなり入力はなされなくなる。この時、出力ポート４００の各フリップフロップＩＣ３１１〜３６１のＣＰＵ側端子はハイインピーダンスであるため、遷移状態にあるＣＰＵ２０１のバスインターフェースに残存する電位は降下する。
【００４３】
なお、図１７（ｂ）に示すように、回路中を信号が伝播するにあたって、伝播速度や信号検知を認識する閾値を超えるまでの過渡時間などによる物理的な要素を原因とする遅延時間（ｔ_２，ｔ_３，ｔ_４）が存在するため、遅延時間ｔ１は図１７（ａ）に示すものより長くなる。また、これら物理的な要素を原因とする遅延時間（ｔ_２，ｔ_３，ｔ_４）の影響で、本発明の遅延回路を組込むことがなくとも誤動作なく稼動する可能性はあるが、それは稼動状況や環境などの要素に左右されるものである。しかし、上記のような遅延回路を設けることで、確実に誤動作を避けるための信号伝達の遅延時間を確保することができる。
また、ゲート信号生成部２１６に遅延回路を設けるのでなく、例えばデコーダＩＣ２２４からバッファＩＣ３７１へ出力されるチップセレクト信号（ＣＳ６）の信号線上に、該チップセレクト信号をラッチし、システムクロックの入力で動作するＤ型フリップフロップＩＣなどを設けることでバッファＩＣ３７１のＣＰＵ側出力を遅延させるようにしても良い。
【００４４】
データバス安定化部２１１はＣＰＵ２０１と入出力回路部３００を接続するデータバスの信号を安定させる。抵抗アレー２０３はインピーダンスを低減することでバスにはいるノイズを軽減し、バッファ２０２は２経路に別れたデータバスのうち、賞球、ランプ、表示及び音声の各コマンド出力回路部（３１０〜３４０）へのバス（ＯＤ）の出力信号（ＯＤ０〜ＯＤ７）を増幅する。
【００４５】
次に、入出力回路部３００について説明する。
図３に示すように、入出力回路部３００には、賞球コマンド出力回路部３１０、ランプコマンド出力回路部３２０、表示コマンド出力回路部３３０、音声コマンド出力回路部３４０、ソレノイド駆動回路部３５０及びＬＥＤ駆動・情報出力回路部３６０と、入力を行なう第２入力回路部３７０が備えられている。
【００４６】
上述の各回路部３１０〜３７０のうち、賞球コマンド出力回路部３１０，ランプコマンド出力回路部３２０，表示コマンド出力回路部３３０，音声コマンド出力回路部３４０は、いずれも同様な回路構成を有している。したがって、本実施例では図面が冗長になるのを避けるため、賞球コマンド出力回路部３１０のみを図示し（図１０）、その他の回路部３２０〜３４０については、図１０に符号を括弧書するのみとして、これらの図示を省略する。
つまり、各出力回路部３１０，３２０，３３０，３４０は、各々フリップフロップＩＣ３１１，３２１，３３１，３４１と、バッファＩＣ３１２，３２２，３３２，３４２と、ストローブ信号線バッファＩＣ３１３，３２３，３３３，３４３と接続コネクタ３１４，３２４，３３４，３４４とを有している。
【００４７】
図９に示すように、ソレノイド駆動回路部３５０は、フリップフロップＩＣ３５１と、３つのランプ・ソレノイドドライバ３５２〜３５４と、そのランプ・ソレノイドドライバのＤｒａｉｎ端子に対しそれぞれ並列に接続されたフリーホイールダイオード３５５と、入出力コネクタ３５６とを備えている。
【００４８】
図１０に示すように、ＬＥＤ駆動・情報出力回路部３６０は、フリップフロップＩＣ３６１、トランジスタアレイ３６２、ランプ・ソレノイドドライバ３６３、継電部３６５、電力調整部３６４、入出力コネクタ３５６、情報出力コネクタ３６６を有し、またフリップフロップＩＣ３５１もその構成の一部を担っている。継電部３６５には２つのリレー３６７、３６８が備えられ、電力調整部３６４には１０個の抵抗Ｒ４〜Ｒ１３が備えられている。
【００４９】
図１１に示すように、第２外部入力回路部３７０は、バッファＩＣ３７１、スイッチドライバ３７２、抵抗アレー３７３、電力調整部３７４、入出力コネクタ３５６を有している。電力調整部３７４には、６つの抵抗Ｒ２１〜Ｒ２６が備えられている。
【００５０】
また、図１２に示すように、賞球コマンド出力回路部３１０、ランプコマンド出力回路部３２０、表示コマンド出力回路部３３０、音声コマンド出力回路部３４０、ソレノイド駆動回路部３５０及びＬＥＤ駆動・情報出力回路部３６０のフリップフロップＩＣ３１１，３２１，３３１，３４１，３５１，３６１は、出力ポート回路部４００を構成している。そして、この出力ポート回路部４００には６つの出力ポートが形成されている。
【００５１】
次に、入出力回路部３００の各回路部３１０〜３７０について、その機能を説明する。
図９に示す出力ポート回路部４００においては、主回路部２００からのデータ（ＯＤ，D）、デバイス選択信号（ＣＳ０〜ＣＳ５）、及びクリア信号（ＣＬＲ）が入力される。また、出力ポート回路部４００の各ポートには外部装置が割り当てられている。外部装置としては、賞球装置、ランプ装置、表示装置、音声装置、ソレノイド装置、ＬＥＤ装置、及びホールコンピュータ等が挙げられる。
データ（ＯＤ）は、フリップフロップＩＣ３１１〜３６１の１Ｄ〜８Ｄ端子に入力される。デバイス選択信号（ＣＳ０〜ＣＳ５）は、対応するフリップフロップＩＣ３１１〜３６１のｃｌｏｃｋ端子に入力される。デバイス選択信号（ＣＳ０〜ＣＳ５）により選択されたフリップフロップＩＣ３１１〜３６１においては、主回路部２００からのデータ（ＯＤ，Ｄ）が１Ｄ〜８Ｄ端子に入力され、デバイス選択信号（ＣＳ０〜ＣＳ５）の立ち上がりエッジのタイミングで、１Ｑ〜８Ｑ端子からデータが出力される。
また、この出力ポート回路部４００においては、遊技機１への電源投入時に、前述の汎用初期化リセット信号部２１２からの初期化リセット信号により、フリップフロップＩＣ３１１、３２１、３３１、３４１、３５１、３６１は初期化される。
【００５２】
図８に示す各種のコマンド出力回路部３１０〜３４０は、後段の外部装置である賞球装置、ランプ装置、表示装置、音声装置にコマンドデータを送信する回路部であり、デバイス選択信号がＣＳ０〜ＣＳ３であった場合、それぞれ対応するコマンド出力回路部３１０〜３４０のフリップフロップＩＣ３１１〜３４１から出力されたコマンドデータは、バッファＩＣ３１２，３２２，３３２，３４２のＡ１〜Ａ８端子に入力され、ドライブ能力を増強されて、各回路のコネクタ３１４〜３４４を介して接続されたそれぞれ対応する外部装置に、後述するフリップフロップＩＣ３５１から送信されたストローブ信号とともに出力される。また、各バッファＩＣ及びストローブ信号線バッファのアウトプットイネーブル端子Ｇ１、Ｇ２は接地され、そのドライブ能力を増強されている。
なお、各種コマンド出力回路部３１０〜３４０で扱われる制御信号は、データ８ビット、ストローブ１ビットの合計９ビットであるが、データビット数は接続する賞球装置によっては変更される場合もある。
【００５３】
図９に示すソレノイド駆動回路部３５０は、デバイス選択信号（ＣＳ４）により選択され、遊技状態に合わせて外部装置であるソレノイド装置を駆動する回路部である。
ソレノイド駆動回路部３５０においては、ランプ・ソレノイドドライバ３５２〜３５４がソレノイドに対応付けられている。そして、フリップフロップＩＣ３５１は、５Ｑ〜７Ｑ端子から対応するランプ・ソレノイドドライバ３５２〜３５４へ、Ｈレベルを入力する。さらに、フリップフロップＩＣ３５１からランプ・ソレノイドドライバ３５２〜３５４のＩＮ端子への入力信号がＨレベルの場合に、ランプ・ソレノイドドライバ３５２〜３５４がソレノイド装置を駆動する。
また、フリップフロップＩＣ３５１は、コマンド出力回路部３１０〜３４０へストローブ信号を送信するストローブ信号発生部としても機能する。すなわち、図１０に示すように、フリップフロップＩＣ３５１は、１Ｑ〜４Ｑ端子からの出力信号を対応するコマンド出力回路部３１０〜３４０のストローブ信号バッファＩＣ３１３〜３４３に、ストローブ信号として送信する。
【００５４】
フリーホイールダイオード３５５は、高速スイッチング動作時の負荷電流を持続させる働きによって、ランプ・ソレノイドドライバ３５２〜３５４の出力信号がＨレベルからＬレベルへ切り換わる際に、持続電流を還流させる。
なお、ランプ・ソレノイドドライバ３５２〜３５４の代わりに、例えば、トランジスタ、ＦＥＴを使用してソレノイドを駆動することも可能である。
【００５５】
図１０に示すＬＥＤ駆動・情報出力回路部３６０は、普通図柄ＬＥＤの駆動や、ホールコンピュータ等への外部情報出力に使用される。普通図柄ＬＥＤには２ビットが割当てられ、外部情報出力には６ビットが割り当てられている。
デバイス選択信号が、ＣＳ５であった場合、ＬＥＤ駆動・情報出力回路部３６０のフリップフロップＩＣ３６１から出力されたデータは、トランジスタアレイ３６２のＩ１〜Ｉ８端子へ入力される。そしてこの入力がＩ１、Ｉ２であれば、ＣＰＵ２０１の当否判定に基づく普通図柄ＬＥＤの駆動信号であり、トランジスタアレイ３６２がスイッチング動作を行なうとともに、その出力（Ｏ１，Ｏ２）によって入出力コネクタ３５６を介して接続されたＬＥＤが駆動される。入力Ｉ３〜Ｉ７は図柄確定回数情報等の外部情報出力の信号であり、トランジスタアレイ３６２が同様にスイッチング動作を行ない、入出力コネクタ３５６から出力する。また入力Ｉ８も外部情報出力であり、トランジスタアレイ３６２によってスイッチングされ、継電部３６５のリレーを介して接続コネクタ３６６から出力される。
なおそのＬＥＤへの駆動電流や外部出力の信号電流は、保護抵抗部３６４の各信号線毎に備えられた抵抗Ｒ４〜Ｒ１３により制限され、過電流が流れるのを防止されている。
【００５６】
普通図柄ＬＥＤ駆動部においては、普通図柄当否判定の結果を報知するデータ（Ｄ０、Ｄ１）が、トランジスタアレイ３６２のＩ１、Ｉ２端子へ入力される。これによりトランジスタアレイ３６２がスイッチング動作を行いコネクタ３５６から普通図柄ＬＥＤに出力される。なお、保護抵抗部３７４のＲ４、Ｒ５により普通図柄ＬＥＤへの駆動電流は制限されている。
【００５７】
外部情報出力部においては、ＣＰＵ２０１からフリップフロップＩＣ３６１に外部情報データが入力されると、トランジスタアレイ３６２がスイッチング動作を行い、外部情報データとして図柄確定回数情報、ゲート情報、始動口情報、確率変動（変動短縮）情報、大当り情報、賞球情報等の複数種類の情報が出力される。
ＣＰＵ２０１からフリップフロップＩＣ３５１の８Ｄ端子、フリップフロップＩＣ３６１の８Ｄ端子に入力があると、トランジスタアレイ３６２及びランプ・ソレノイドドライバ３６３がスイッチング動作を行う。さらに、トランジスタアレイ３６２、ランプ・ソレノイドドライバ３６３を使用した電圧レベルでの出力信号と、リレー３６５を使用した接点のＯＮ・ＯＦＦによる接点出力信号の２種類の信号形態が生成される。なお、保護抵抗部３７４のＲ６〜Ｒ１３は電流を制限し、過電流の発生を防いでいる。
【００５８】
図１１に示す第２入力回路部３７０は、各種スイッチの状態をＣＰＵ２０１のデータバス（Ｄ０〜Ｄ５）へ入力する回路部であり、使用するデータバス（Ｄ０〜Ｄ５）の信号線数は、接続されているスイッチの数に対応している。
接続コネクタ３５６に検知信号を受信すると、電力調整部３７４の各信号線毎に設けられた抵抗Ｒ２１〜Ｒ２６でノイズ除去と電圧調整がなされて、スイッチドライバ３７２に入力される（Ｉ１〜Ｉ６）。これらの信号はスイッチドライバ３７２の出力端子Ｏ１〜Ｏ６からバッファＩＣ３７１に入力される。
【００５９】
ここでＣＰＵ２０１によるスイッチ状態の読込みが指示されると、デバイス選択信号生成部２１５の生成するデバイス選択信号（ＣＳ６）がＧ１端子に入力されてバッファＩＣ３７１が選択されるとともに、ゲート信号生成部２１６からデータバスの入出力方向の反転を指示するゲート信号（Ｇ）がＧ２端子に入力される。該デバイス選択信号（ＣＳ６）及びゲート信号（Ｇ）を受信したバッファＩＣ３７１は、スイッチドライバ３７２から入力された信号を増幅してデータバス（Ｄ）へ入力する。そしてスイッチドライバ３７２の出力信号がバッファＩＣ３７１に読込まれ、増幅されてデータバス（Ｄ）を介してＣＰＵ２０１へ入力される。
また、スイッチドライバ３７２は、短絡検知機能を備えており、Ｉ１、Ｉ２端子に接続されているスイッチが短絡状態になると、その出力信号がＨレベルからＬレベルに変化し、同様にＣＰＵ２０１のデータバスに送信され、これを受信するとＣＰＵ２０１はエラー処理を実行し遊技制御を停止する。
なお、スイッチドライバ３７２への入力信号に対しては、電力調整部３７４によりノイズ除去と電圧調整とがなされる。
また、抵抗アレー３７３は、バッファＩＣ３７１のＡ１〜Ａ８端子のインピーダンスを低くして外来ノイズ等の影響を抑制している。
【００６０】
以上説明したように、データ送信元となる１又は複数の外部装置と接続可能であり、該外部装置からデータバスを介してデータを受信する受信側ＣＰＵ２０１と、ＣＰＵ２０１と外部装置との間の接続／非接続をＣＰＵ２０１からの切替指令信号に基づいて切り替えるバッファＩＣ３７１と、ＣＰＵ２０１とは別に設けられると共に、ＣＰＵ２０１とバッファＩＣ３７１との間に介在して、ＣＰＵ２０１からの切替指令信号のバッファ３７１への送信タイミングを所定時間遅延させるゲート信号生成部２１６とを備えたので、各種電子部品の特性に合わせて、データバスにおけるデータの衝突を防止できる。
データの衝突は、ＣＰＵ２０１からの読込み或は書き込み信号の送信タイミングと、ＣＰＵ２０１における読込み或は書込み可能状態の遷移完了タイミングとの相違をその要因とするが、切替指令信号のバッファ３７１への送信タイミングは、ＣＰＵ２０１における読込み或は書込み可能状態の遷移完了タイミングに対し、同時或はその後となることが好ましい。しかし、ＣＰＵ２０１における読込み或は書込み可能状態の遷移完了タイミングは、ＣＰＵ２０１の種別や遊技状態に応じて相違する場合も考えられるため、送信タイミングが遷移完了タイミングの前となることも起こり得る。そこで、本実施例のように、ＣＰＵ２０１からの切替指令信号のバッファ３７１への送信タイミングを所定時間遅延させるゲート信号生成部２１６を設けることにより、送信タイミングと遷移完了タイミングとが積極的に且つ可能な限り近付けられ、例えば遊技状態等の相違に関わらず、ＣＰＵ２０１に安定したデータ読込み或は書込みを行なわせることができる。
【図面の簡単な説明】
【図１】本発明の一実施例の遊技機の正面図。
【図２】遊技機の裏面図。
【図３】主制御基板のブロック図。
【図４】主制御基板に用いられるＣＰＵ内部のブロック図
【図５】リセット回路部とＣＰＵとの接続状態を示す回路図。
【図６】Ｉ／Ｏデコード回路部とＣＰＵとの接続状態を示す回路図。
【図７】第一入力回路部とＣＰＵとの接続状態を示す回路図。
【図８】コマンド出力回路部を示す回路図。
【図９】ソレノイド駆動回路部を示す回路図。
【図１０】ＬＥＤ駆動・情報出力回路部を示す回路図。
【図１１】第２入力回路部を示す回路図。
【図１２】出力ポート部を示す回路図。
【図１３】ＣＰＵリセット回路部を示す回路図。
【図１４】主電源信号（１）、システムリセット信号（２）、ＣＰＵ初期化リセット信号（３）を示すタイミングチャート
【図１５】ＣＰＵ初期化リセット信号（５）と、その生成に用いられる各種信号（１）〜（４）を示すタイミングチャート。
【図１６】Ｉ／Ｏデコード回路部とその周辺部とＮ要部回路図。
【図１７】ゲート信号生成部の各部の出力信号を示すタイミングチャート。
【符号の説明】
１遊技機
１００主制御基板
２０１ＣＰＵ
２１６ゲート信号生成部
２２４デコーダＩＣ
２２５ＮＯＲゲートＩＣ
２２６ＮＡＮＤゲートＩＣ
２２７フリップフロップＩＣ
３７１バッファＩＣ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a gaming machine whose game is controlled by a control circuit including a CPU.
[0002]
[Prior art]
In general, gaming machines such as pachinko machines adopt computer control, and signal generation and input / output control necessary for computer control are performed from when the gaming machine is turned on until normal gaming. For this reason, the selection of the CPU and the waveform of the generated signal depend on various factors such as the desired performance of the gaming machine for which the authorization system is adopted, game characteristics (game contents and preferences), and production / running costs. Decided by taking into account.
Further, in the control of the gaming machine, reset control is performed in consideration of fairness between the player and the game hall and a severe operating environment (dust, electrical noise, etc.) of the game hall. This reset control mainly includes a reset control at the time of power-on of the gaming machine (hereinafter referred to as a power-on reset) and a reset control (user reset) that is regularly performed while the gaming machine is in operation. .
The former power-on reset is a control that is performed in preparation for the start of business, such as before the daily opening of the amusement hall, and in preparation for steady control as the main power of the gaming machine is turned on before entering the normal game control. The control data for the entire gaming machine is initialized.
On the other hand, the latter user reset is a control that is repeatedly performed in a short cycle (for example, every 2 ms) in the steady control, and the main control of the game is returned to the initial state every time leaving necessary data generated according to the progress of the game. Returned. By this user reset, even if the gaming machine runs away in a severe operating environment in the game hall, the initial state of the control is restored in a short period of time, and it is prevented that the game is adversely affected by the disturbance.
In addition, it is necessary to design the input / output of signals to the CPU at an appropriate time in consideration of the internal operation of the CPU. That is, for example, even if a signal is input in a state where the CPU is not ready for signal reading, the CPU cannot appropriately use the input signal. As a CPU that prevents such a problem, there is a CPU that outputs a readable signal when it can be read, and outputs a writable signal when it can be written, so as to match the timing of signal input / output with a peripheral circuit.
[0003]
[Problems to be solved by the invention]
By the way, a system reset (also referred to as a power-on reset) signal that initializes the CPU when the power is turned on, as shown in FIG. 14 (2), indicates the potential state of the power supply to the gaming machine ((1)). ) For a certain period of time T ₀ During this period, the L level (active) is maintained, and then the H level (inactive) is reached. When this system reset signal is at the L level after power-on, the CPU is initialized. However, in practice, the relationship between the power signal (1) and the power-on reset signal (2) is not reflected in the operation state of the CPU as designed, and some control circuits are in the middle of rising of the power signal. In some cases, the potential showed unexpected behavior.
Such defects are rarely seen in the development stage and do not occur in many of the millions of machines that are produced annually. In a gaming machine that is given, it is necessary to improve the fairness of the game and to stably exhibit the desired performance so as not to harm public order and morals. Therefore, occurrence of a phenomenon different from the idea of the gaming machine designer must be prevented as much as possible, and it is important to take some measures for operating the control circuit according to the design idea.
As for the signal input / output of the CPU, simply outputting a writable signal at the time of signal output from the CPU and outputting a readable signal at the signal input timing does not reflect the characteristics of the CPU and peripheral electronic components, There is a possibility that the operation of the CPU becomes unstable.
[0004]
An object of the present invention is to provide a gaming machine capable of further stabilizing a control operation.
[0005]
[Means for Solving the Problems]
In a gaming machine provided with a control device that controls a game, the gaming device receives one or more transmission source devices that are data transmission sources, and a receiving CPU that receives data from the transmission source devices via a data bus And on the data bus, and by the data bus Receiver A switching unit that switches connection / disconnection between the CPU and the transmission source device based on a switching command signal from the receiving CPU and a receiving CPU are provided separately from the receiving CPU and the switching unit. From the receiving CPU. To switching part The transmission timing of the switch command signal Delay for a predetermined time Switching command signal transmission timing delay And means.
[0006]
With this configuration, when the CPU switches the input / output of the bus interface, the timing at which the read / write switching signal is input to the input port is changed to the switching command signal transmission timing. delay means To delay for a predetermined time be able to. As a result, it is possible to prevent the read / write switching signal from preceding the input / output switching of the CPU bus interface in accordance with the characteristics of various electronic components, and the signals that existed in the interface before data input from the input port. It is possible to prevent the CPU from reading inaccurate data due to the potential. Then, data collision (so-called conflict) on the data bus can be prevented.
[0007]
The CPU outputs a switching command signal almost simultaneously with the input / output switching timing, but the switching command signal transmission timing delay After receiving the switching command signal, the means can relay the signal to the switching unit with a predetermined time delay.
In other words, since the CPU outputs the switching command signal at a substantially constant timing, the signal output is delayed by a predetermined time corresponding to the switching command signal, so that stable reading can be performed without varying the timing of data input from the input port to the CPU. Can be realized.
Further, if the CPU clock pulse is used to create the delay timing, the operation of the delay circuit is also synchronized with the CPU, so that a more reliable reading operation can be performed. For example, a D-type flip-flop IC or the like can be given as a circuit element that operates by such a clock pulse.
[0008]
Switching command signal transmission timing delay By forming the means outside the CPU, a stable operation can be obtained without changing the CPU. In other words, in gaming machines, the CPU to be used is limited from the viewpoint of fairness and public order and morals, and a gaming machine manufacturer cannot arbitrarily select or develop a commercialized CPU.
Therefore, switch command signal transmission timing delay By forming the means outside the CPU, it is possible to use a standard purchased CPU.
[0009]
It is also conceivable to provide a delay circuit or delay means as described above in the CPU. For example, a program that delays the output timing of the read / write signal for a predetermined time based on the system clock or the like in response to the switching of the input / output mode of the bus interface may be stored in the ROM.
[0010]
【Example】
Hereinafter, embodiments of the present invention will be described with reference to examples shown in the drawings, taking a first-class gaming machine as an example.
FIG. 1 is a front view of a gaming machine 1 according to the present invention.
The front portion of the gaming machine 1 includes a main body frame 2, a middle frame 3, a front frame 4, an upper plate portion 5, a lower plate portion 6, and a locking device 7. The main body frame 2 is formed by assembling and fixing a wooden plate-like body into a substantially rectangular frame shape. The middle frame 3 is almost entirely made of plastic, has a frame body portion (not shown) and a lower plate portion (not shown), and is fitted and attached to the inner peripheral side of the main body frame 2. A locking device 7 is provided at the center of the right end. The locking device 7 has a substantially rectangular shape with a keyhole when viewed from the front, and is used for locking when the front frame 4 is closed.
[0011]
The front frame 4 is entirely made of plastic, and the upper side of the front frame 4 has a substantially arc shape corresponding to the shape of the game area formed on the game board 10 so that the game board 10 can be viewed from the front, and the whole is substantially bullet-shaped. Has an opening 4a. And on the back surface, a substantially rectangular glass frame (not shown) fitted with a glass plate according to the opening 4a is mounted. The front frame 4 occupies 2/3 the size of the entire front surface of the gaming machine 1 and is pivotally attached to the left end of the middle frame 3 so as to be openable and closable.
[0012]
The game board 10 is a substantially rectangular wooden plate-like body, and is held by the middle frame 3. The back mechanism board 102 (see FIG. 2), which will be described later, covers the back side thereof, and an outer rail and an inner rail provided on the surface. As a result, a substantially circular gaming area is formed, and gaming apparatuses such as a special symbol display device and a variable winning device are arranged in the gaming area.
[0013]
Here, the frame body portion is formed in a substantially rectangular frame shape from the upper end to the lower side to approximately 2/3 of the entire middle frame 3, and the upper end portion has a frame decoration along the arc portion of the upper end portion of the opening 4 a. Lamps 4b, 4c, 4e, and 4h are provided, and a frame decoration lamp substrate 4g is installed correspondingly. In the middle frame 3 above the left side, a prize ball display LED 4i and a prize ball display LED substrate 4d are provided, and in the upper right side, a stop display LED 4j and a stop display LED substrate 4f are provided.
[0014]
Further, the lower plate portion occupies about 1/3 of the entire middle frame 3 from the lower end to the upper side, and on the left side, the effect corresponding to the gaming state to correspond to the speaker surface 5a formed on the upper plate portion 5. A speaker (not shown) for generating sound and other sound information is arranged, and on the substantially right side, a game ball stored in the upper plate part 5 with respect to a launcher unit 8 (see FIG. 2) that launches the game ball. A supply device or the like (not shown) is provided. Further, a lower plate part 6 is provided below.
[0015]
The lower tray portion 6 includes an ashtray, a ball removal lever, and the like, and has a discharge port 6a for discharging game balls from the inside of the gaming machine 1, and operates the launcher unit 8 (see FIG. 2) at the right end. A firing handle 9 is provided. The launch handle 9 is equipped with a touch switch 9a for detecting that the player is touching, and in the vicinity thereof, a launch stop switch 9b for instructing the stop of the launch is arranged.
[0016]
The upper plate part 5 is attached to the left end of the middle frame 3 below the front frame 4 and is formed to be openable and closable. On the outer edge 5b of the dish, a ball removal button, a game ball rental / return button, and the like are arranged. Further, a discharge port 5c for discharging game balls from the inside of the gaming machine 1 is opened. A speaker surface 5a having a plurality of long holes is formed at the left end, and a volume switch board (not shown) is provided on the back surface. A prepaid card unit 13 is mounted on the left end side of the gaming machine 1. The game board 10 is detachably attached to the surface side of the middle frame 3.
[0017]
Next, the back surface structure of the gaming machine 1 of this embodiment will be described with reference to FIG.
The front frame 4 is in the middle frame 3 and is supported by a pair of hinges 101 provided at the upper and lower ends of the front frame 4 so as to be opened and closed. The mechanism board 102 is supported by the pair of hinges 103 provided in the middle frame 3 at the upper and lower ends of the mechanism board 102 so as to be opened and closed. A prize ball tank 105 provided with a tank ball cut detection switch 104 at the bottom of the tank and a tank rail 106 connected to the prize ball tank 105 are attached to the left side as viewed from the position of the hinge 101 on the upper end side. ing. Further, a ball removal lever 107 is provided on the right side of the tank rail 106, a refill ball break detection switch 108 is provided on the downstream side, and a prize ball payout device 109 is provided on the downstream side. Yes.
[0018]
Subsequently, a game ball distribution unit 110 is provided on the downstream side of the prize ball payout device 109. Below the tank rail 106 is a back case 111 with a lid that houses a display control unit (not shown), and below this back case 111 is a main control board case 112 that houses a main control board 100 to be described later. Are detachably provided. On the left side of the main control board case 112, a launcher control board case 113 storing a launcher control board (not shown), a touch sensitivity adjustment knob 114, a ball jump strength adjustment knob 115, and a launch control collective relay board 116 are provided. ing. In the lower left part of the mechanism panel 102, the above-mentioned launching device unit 8 is provided. Similarly, in the lower right part, the supply ball is clogged, the lower platen is full, the main power supply voltage is abnormal, the firing is stopped, the main control board communication is abnormal, the award. A frame control board case 118 that houses a frame control unit (not shown) having a frame status indicator 117 that displays a ball motor abnormality or the like with a 7-segment LED is provided.
[0019]
On the other hand, on the upper right end portion of the mechanism panel 102, there is a fuse box 119, a power switch 120, a power terminal board 121 and a jackpot, launch device control, ball break, door open, prize ball, ball lending, etc. A terminal substrate 122 provided with connection terminals is provided. A power cable 123 for receiving external power supply is also provided below the terminal board 122. A connection cable 124 extends upward from the frame control board case 118 and is connected to a prepaid card unit 13 having a power cable 125. Further, a ball passage member 126 for a lower plate portion is provided at a substantially central lower end portion of the mechanism panel 102.
[0020]
Next, the main control board 100 will be described with reference to FIG.
On the main control board 100, a main circuit unit 200 including a CPU 201 and an input / output circuit unit 300 are formed (see FIG. 3). Hereinafter, the main circuit unit 200 and the input / output circuit unit 300 will be described in order.
[0021]
As shown in FIG. 3, the main circuit unit 200 includes a CPU 201, an oscillation unit 210, a reset circuit unit 250, a first external input circuit unit 230, an I / O decode circuit unit 220, and a data bus stabilization unit 211. ing.
Among these, as shown in FIG. 4, the CPU 201 includes a CPU core 280, a built-in RAM 281, a built-in ROM 282, a memory control circuit 283, a clock generator 284, an address decoder 285, a watchdog timer 286, a counter / timer 287, a parallel input / output. A port 288, a reset / interrupt controller 289, an external bus interface 290, and an output control circuit 291 are provided.
[0022]
As shown in FIG. 5, the oscillation unit 210 includes a crystal oscillation module 204. Similarly, as shown in FIG. 5, the reset circuit unit 250 includes an initialization reset signal generation unit 212 (power-on initialization signal generation unit) and a user reset signal generation unit 213 (steady control initialization signal generation). Part). The initialization reset signal generation unit 212 includes a general-purpose initialization reset signal generation unit 218 (general-purpose initialization signal generation unit) and a CPU initialization reset signal generation unit 214 (electronic component initialization signal generation unit). ing.
Among these, the general-purpose initialization reset signal generation unit 218 of the initialization reset signal generation unit 212 includes a power input connector 245, a reset input protection resistor 251, a Schmitt trigger inverter IC 252, 254, a low-pass (LP) filter circuit 253, and a NAND gate. 255, a NOR gate IC 258, and counter ICs 256 and 257.
The CPU initialization reset signal generation unit 214 includes a flip-flop IC267, a Schmitt trigger inverter IC259, a counter IC260, and a NOR gate IC261.
Further, the user reset signal generation unit 213 includes a flip-flop circuit unit 262, a counter IC 263, Schmitt trigger inverters 264 and 266, and a counter IC 265.
[0023]
As shown in FIG. 7, the first external input circuit unit 230 includes an input connector unit 240, a switch driver 232, a signal matching unit 233, a standardized signal stabilization unit 234, and a resistance array 231.
The input connector section 240 includes a frame connector 241 and a first special symbol start switch connector 242 which is a game board connector, a second special symbol start switch connector 243 and a normal symbol start switch connector 244.
The standardized signal stabilization unit 234 includes a plurality of resistors, and the signal matching unit 233 includes a plurality of resistors and a capacitor.
[0024]
As illustrated in FIG. 6, the I / O decode circuit unit 220 includes a device selection signal generation unit 215 and a gate signal generation unit 216. The device selection signal generation unit 215 includes a NOR gate IC 222, decoder ICs 223 and 224, and resistance arrays 221 and 228. Switching command signal transmission timing delay The gate signal generation unit 216 constituting the means includes a NOR gate IC 225, a NAND gate IC 226, a flip-flop IC 227, a resistor array 229, and a Schmitt trigger inverter 205.
Similarly, as shown in FIG. 6, the data bus stabilization unit 211 includes a resistance array 203 and a buffer IC 202.
[0025]
Next, functions of the CPU 201 of the main circuit unit 200 and each circuit unit will be described.
Each terminal of the CPU 201 shown in FIG. 5 and the like is classified as follows.
(1) Address part
A0 to A15: 16-bit address bus output terminals.
(2) Data part
D0 to D7: 8-bit bidirectional data bus terminals.
(3) System control unit
XM1: An output terminal for a signal indicating machine cycle 1.
XMREQ: An output terminal for request signals to the memory space.
XIORQ: An output terminal for an input / output request signal to the I / O space.
XWR: A signal output terminal indicating that the data bus is in a write cycle.
XRD: An output terminal for a signal indicating that the data bus is in a read cycle.
XRFSH: Refresh signal output terminal.
(4) CPU control unit
XHALT: Halt signal output terminal.
XINT: Maskable interrupt request signal input terminal.
XNMI: Non-maskable interrupt request signal input terminal.
XSRST: System reset signal input terminal.
XSRSTO: System reset signal output terminal.
XURST: User reset signal input terminal.
IEO / SCLKO: A daisy chain signal / divided clock output terminal.
PRG: An input terminal for setting the CPU to the PROM mode.
MODE: An output terminal indicating the state of the operation mode of the CPU.
(5) I / O section
CLK / TRG2 and CLK / TRG3: External clock / timer trigger signal input terminals.
ZC / TO0 / ZC / TO1: Built-in CTC signal output terminal.
PA0 to PA7: 8-bit parallel I / O terminals.
PB0 / XCSIO0 to PB3 / XCSIO3: 4-bit parallel I / O port, external device chip select shared terminal.
(6) Clock part
EXTAL1, EXTAL2: Crystal resonator connection terminals.
CLKO: System clock signal output terminal. A square wave with a duty of 50% obtained by dividing the input signal frequency of the EXTAL1 / EXTAL2 terminal by 1/2 is output.
(7) Power supply
VDD1 / 2: Power supply (+ 5V) terminal.
VSS1 and 2: Power supply (GND) terminals.
VBB: Backup terminal for built-in RAM.
(8) Other
NC: Non-connection terminal.
[0026]
The CPU 201 uses the internal RAM 281 as a work area based on the program written in the internal ROM 282 shown in FIG. The CPU 201 has a RAM backup function for holding the contents of the built-in RAM 281 by a voltage holding unit connected to the VBB terminal when the power is shut down, and a fraud prevention function such as a program authentication function and a program execution prohibition function outside the designated area. Yes.
The program authentication function is to check whether the authentication code calculated based on the program is correct when an initialization signal for initializing the CPU 201 is input when the power is turned on, and the authentication code is incorrect Is a function to stop program execution. The out-of-designated-area program execution prohibition function is a function for prohibiting execution of a program outside a predetermined address range.
[0027]
In the CPU 201, an interrupt reset is performed at a constant cycle to prevent runaway. The cause of the runaway is excessive noise intrusion.
In the CPU 201 of this embodiment, I / O mapped I / O decoding is performed, the XIORQ terminal is used, and the XMREQ terminal is not used. However, it is also possible to employ the memory mapped I / O method for decoding and use the XMREQ terminal.
[0028]
The crystal oscillation module 204 of the oscillator 210 shown in FIG. 5 outputs an operation clock signal for the CPU 201. This operation clock signal is input to the EXTAL1 terminal of the CPU 201.
A crystal oscillator is used in place of the crystal oscillation module 204, and this crystal oscillator is connected between the EXTAL 1 and 2 terminals, and an oscillation clock can be generated by the clock generator 284 of the CPU 201 (see FIG. 4). . However, in this embodiment, since the crystal oscillation module 204 is used and connected to the EXTAL1 terminal of the CPU 201, it is not necessary to match the crystal oscillator and the clock generation circuit.
[0029]
Similarly, in the reset circuit unit 250 shown in FIG. 5, a general-purpose initialization reset signal generation unit 218 generates a general-purpose initialization reset signal, and a user reset signal generation unit 213 generates a user reset signal.
The general-purpose initialization reset signal generation unit 218 generates a general-purpose initialization reset signal as a CPU initialization reset signal generation unit based on a system reset signal (also referred to as a power-on reset signal) input from the outside via the power input connector 245. 214 and output to the Clear terminals of flip-flop ICs 311 to 361 of an output port 400 (see FIG. 12) to be described later, and this is initialized.
[0030]
The CPU initialization reset signal generation unit 214 outputs a CPU initialization reset signal to the XSRT terminal of the CPU 201 based on a system reset signal input from the outside via the external input connector 245. The CPU initialization reset signal is a pulse signal that maintains the H level for a certain period of time when the power supply of the CPU 201 is stabilized, and then once changes to the L level and then further changes to the H level. By generating this CPU initialization reset signal, the CPU 201 is surely initialized at the time of power-on without being affected by the power signal.
Further detailed functions of the CPU initialization reset signal generator 214 will be described later.
[0031]
The user reset signal generation unit 213 outputs a user reset signal to the XURST terminal of the CPU 201 based on the output signal from the XM1 terminal of the CPU 201 and the system reset signal. That is, the user reset signal generation unit 213 performs a count operation with the output signal of the XM1 terminal of the CPU 201 becoming L level, and supplies the CPU 201 with a user reset signal that is a pulse signal having a constant cycle.
[0032]
Next, the function of the CPU initialization reset signal generation unit 214 will be described in more detail with reference to FIGS. The generation of an input signal to the CPU initialization reset signal generation unit 214 will also be described.
First, when the system reset signal (FIG. 15 (1)) falls and becomes active, the clock signal to the counter ICs 256 and 257 is divided, and a predetermined time (T) from the change of the system reset signal (same (1)). ₁ ) Delayed, the output signal ((2)) of the counter IC 256 rises as an H active signal.
The output signal of the counter IC 257 is sent to the Schmitt trigger inverter IC 259, and the output signal (3) from the Schmitt trigger IC 259 to the NOR gate IC 261 changes to L.
[0033]
On the other hand, the output signal (2) of the timer IC 256 is input to the clear terminal (CLR) of the flip-flop IC267. The flip-flop IC 267 generates an Enable input signal for the counter IC 260 at the subsequent stage based on the clock input from the oscillation unit 210, and the counter IC 260 at the subsequent stage outputs the output signal of the counter IC 257 as the output signal ((4)). (2)) for a predetermined time (T ₂ ) Start up with a delay, and then a predetermined time (T ₃ ) Give a falling pulse later.
The NOR gate IC 261 negates the logical sum of the output signal of the Schmitt trigger inverter IC 259 (same as (3)) and the output signal from the Q2B terminal of the counter IC 260 (same as (4)).
That is, when the output signal (same (3)) of the Schmitt trigger inverter IC259 falls, the output signal (same (4)) of the counter IC 260 maintains the L level, so that the output signal (same as the same) of the NOR gate IC261. (5)) changes to the H level (shows the first change mode). Further, as the output signal of the counter IC 260 (same (4)) changes to the H level, the output signal of the NOR gate IC 261 (same (5)) changes to the L level (showing the second change mode). ). Further, as the output signal of the counter IC 260 (same (4)) changes to H level again, the output signal of the NOR gate IC 261 (same (5)) changes to H level again.
[0034]
In this embodiment, the predetermined time T ₁ ~ T ₃ T ₁ = 349.9 ms, T ₂ = T ₃ = 667 ns.
[0035]
The first external input circuit unit 230 shown in FIG. 7 transmits the signal of the ball detection switches requested from the CPU 201 to the CPU 201. That is, various switch groups are connected to the first external input circuit unit 230 via the input connector unit 240. When the CPU 201 reads the switch state, the state of each switch is changed from O1 to O5 of the switch driver 232. The data is sent to the CPU 201 from the terminal and the VO terminal.
In the present embodiment, six output terminals (O1 to O5 terminals, VO terminals) of the switch driver 232 are used in accordance with the number of associated ball detection switches. These six terminals individually correspond to the six ports (PA0 to PA5) assigned by the CPU 201.
In this embodiment, the impedance of the PA0 to PA5 terminals is reduced by the resistor array 231 and the influence of external noise and the like is suppressed.
[0036]
Further, the signal from the input connector unit 240 is subjected to noise removal by a combination of the internal circuit of the switch driver 232, the standardized signal stabilization unit 234, and the signal matching unit 233. Furthermore, voltage adjustment is also performed in the signal matching unit.
This is based on the fact that some of the switches connected to the input connector section 240 have branched transmission destinations, and the detection signal is sent to other than the main control board 100. That is, since the load of the circuit system related to the switch is larger than that of other switches, the characteristics of the signal are different from those of other signals. For this reason, the signal matching unit 233 is provided on the corresponding signal line to achieve matching with other signals. The output signal of the signal matching unit 233 is input to the V1 terminal of the switch driver 232.
[0037]
6 decodes an address signal from the CPU 201 and outputs a device selection signal (CS0 to CS6) and a gate signal (G) to the input / output circuit unit 300 (described later). To do. The device selection signal (CS0 to CS6) is a signal for selecting an external device (described later), and the gate signal is a signal for enabling the device selection signal (CS6).
The device selection signals (CS0 to CS6) are classified into output device selection signals (CS0 to CS5) and input device selection signals (CS6).
When a range address (upper) of the PB0 / XCSIO0 terminal is designated, a signal output is output from the PB0 / XCSIO0 terminal, and an address signal (lower) is output from the A0 to A4 terminals. The address signal is decoded into an output device selection signal (CS0 to CS5) by the NOR gate IC222 and the decoder IC223. When the output signals of the D0 to D7 terminals of the CPU 201 are output to the input / output circuit unit 300 via the data bus, output device selection signals (CS0 to CS5) are transmitted to the output port 400 shown in FIG. The signals are input to the 1D to 8D terminals of the flip-flop ICs 311 to 361. On the other hand, the address signal is converted into an output device selection signal (CS0 to CS5) by the I / O decode circuit unit, which is also transmitted to the output port 400 and input to the clock terminal of the corresponding flip-flop IC.
[0038]
Further, in this embodiment, the impedance on the input terminal side is reduced by the resistor arrays 221, 228, and 229, and the output selection signal, the input selection signal, and the gate generated by the gate signal generation unit 216, respectively, generated by the device selection signal generation unit The influence of external noise etc. on the signal is suppressed.
Furthermore, in this embodiment, the data bus (OD, D) is divided into two paths. This is due to the load capacity between the CPU 201 and the flip-flop ICs 311 to 361, and may be a circuit configuration that does not need to be divided into two paths.
[0039]
When the CPU 201 writes data to the input / output circuit unit 300, a range address of the PB0 / XCSIO0 terminal is designated, and an address signal is output from the A0 to A4 terminals. The address signal is decoded into an output device selection signal (CS0 to CS5) by the NOR gate IC 222 and the decoder IC 223, and is output from the decoder IC 223. When the output signals of the D0 to D7 terminals of the CPU 201 are output to the input / output circuit unit 300 via the data bus, output device selection signals (CS0 to CS5) are transmitted to the output port 400 shown in FIG. The signals are input to the 1D to 8D terminals of the flip-flop ICs 311 to 361. On the other hand, the address signal is converted into an output device selection signal (CS0 to CS5) by the I / O decode circuit unit, which is also transmitted to the output port 400 and input to the clock terminal of the corresponding flip-flop IC.
[0040]
The input device selection signal (CS6) formed as the switching command signal is output by the NOR gate IC 222 and the decoder IC 224 when there is a predetermined address output from the A0 to A4 terminals and output from the PB1 / XCSIO1 terminal. And output from the decoder IC 224 to the buffer IC 371 (see FIG. 16).
The gate signal generation unit 216 generates a gate signal (G) based on the oscillation clock output from the crystal oscillation module 204 and the output signals of the XRD terminal and the XIORQ terminal of the CPU 201, and this is also output to the buffer IC 371. The
[0041]
Next, the gate signal generation unit 216 of the I / O decoding circuit unit 220 will be described.
As the receiving CPU, when the CPU 201 reads data from an external device as a transmission source device connected to the input / output circuit unit 300 via the data bus, an output from the PB1 / XCSIO1 terminal as shown in FIG. And a predetermined address signal is output from the A0 to A4 terminals. The address signal is decoded into an input device selection signal (CS6) by the NOR gate IC 222 and the decoder IC 224, and is output from the decoder IC 224 to the buffer IC 371 as a switching unit.
On the other hand, the CPU 201 sends the read signal from the XRD terminal and the read designation signal from the XIORQ terminal almost simultaneously with the output of the address signal, together with the input / output mode conversion of the data bus interface. The read signal and the read designation signal are input from the NOR gate IC 225 to the NAND gate IC 226 and the flip-flop IC 227. The NAND gate IC 226 outputs an active signal (L) to the buffer IC 371 when the outputs of the NOR gate IC 225 and the flip-flop IC 227 become H.
[0042]
17A shows the signal (0) obtained by inverting the clock pulse (CLKO) from the CPU 201 by the Schmitt trigger inverter IC205, the output signal (1) from the NOR gate IC 225, and the flip-flop IC shown in FIG. 227 5 is a timing chart showing an output signal (2) from the 2Q terminal and an output signal (3) from the NAND gate IC 226.
In the initial state, since the 2D terminal of the flip-flop IC227 is L, even if the system clock is output from the CLKO terminal of the CPU 201, the signal output from the 2Q terminal is L. Therefore, the gate signal from the NAND gate IC226 Is H. For this reason, the buffer IC 371 is not activated.
When the CPU 201 executes the input mode, the outputs of the XRD terminal and the XIORQ terminal become active, the output signal (1) of the NOR gate IC 225 becomes H, and the 2D terminal of the flip-flop IC227 becomes H. When the rising edge of the output signal (0) of the Schmitt trigger inverter 205 is detected, an H level is output from the 2Q terminal of the flip-flop IC227 (2).
As a result, the H level signal is output from the 2Q terminal of the flip-flop IC227 by the clock input after the H level signal is input to the 2D terminal of the flip-flop IC227, compared with the case where the XRD signal is directly input to the buffer IC371. Time difference t ₁ Therefore, the signal input to the buffer IC 371 is delayed only by a predetermined delay time (for example, 8 ns).
Further, the output signal (1) of the NOR gate IC 225 maintains H while the outputs from the XRD terminal and the XIORQ terminal are L. So XRD As long as the terminal and the XIORQ terminal are active, the buffer IC 371 is in the input mode. In the present embodiment, the outputs from the XRD terminal and the XIORQ terminal are continuously output for 2.5 pulses of the pulse output from the Schmitt trigger IC 205, in other words, the system clock 2.5 clocks. It has become.
When the CPU 201 switches to the output mode again, the XWR terminal and the PB0 / XCSIO0 terminal are made active and the data bus is set to the output mode. At the same time XRD And XIORQ terminal The Make it inactive. As a result, the output from the NAND gate IC 226 is H Therefore, the buffer IC 371 is opened and no input is made. At this time, since the CPU side terminals of the flip-flop ICs 311 to 361 of the output port 400 are high impedance, the potential remaining at the bus interface of the CPU 201 in the transition state drops.
[0043]
As shown in FIG. 17B, when a signal propagates through the circuit, a delay time (t that is caused by a physical factor such as a transition time until the signal exceeds a threshold for recognizing propagation speed or signal detection (t ₂ , T ₃ , T ₄ ), The delay time t1 is longer than that shown in FIG. In addition, the delay time (t ₂ , T ₃ , T ₄ ), There is a possibility of operation without malfunction even if the delay circuit of the present invention is not incorporated, but this depends on factors such as operating conditions and environment. However, by providing the delay circuit as described above, it is possible to ensure a signal transmission delay time for reliably avoiding a malfunction.
In addition, the gate signal generator 216 is not provided with a delay circuit. For example, the chip select signal is latched on the signal line of the chip select signal (CS6) output from the decoder IC 224 to the buffer IC 371 and operated by inputting the system clock. The CPU side output of the buffer IC 371 may be delayed by providing a D-type flip-flop IC or the like.
[0044]
The data bus stabilization unit 211 stabilizes the signal on the data bus connecting the CPU 201 and the input / output circuit unit 300. The resistor array 203 reduces the noise entering the bus by reducing the impedance, and the buffer 202 includes the command output circuit units (310 to 340) for the award ball, lamp, display, and voice among the data buses divided into two paths. ) Output signal (OD0 to OD7) of the bus (OD) to.
[0045]
Next, the input / output circuit unit 300 will be described.
As shown in FIG. 3, the input / output circuit unit 300 includes a prize ball command output circuit unit 310, a lamp command output circuit unit 320, a display command output circuit unit 330, a voice command output circuit unit 340, a solenoid drive circuit unit 350, and An LED drive / information output circuit unit 360 and a second input circuit unit 370 for performing input are provided.
[0046]
Among the circuit units 310 to 370 described above, the prize ball command output circuit unit 310, the lamp command output circuit unit 320, the display command output circuit unit 330, and the voice command output circuit unit 340 all have the same circuit configuration. ing. Therefore, in this embodiment, in order to avoid the redundant drawing, only the prize ball command output circuit unit 310 is shown (FIG. 10), and the other circuit units 320 to 340 are parenthesized in FIG. For the sake of simplicity, these illustrations are omitted.
That is, the output circuit units 310, 320, 330, and 340 are connected to the flip-flop ICs 311, 321, 331, and 341, the buffer ICs 312, 322, 332, and 342, and the strobe signal line buffer ICs 313, 323, 333, and 343, respectively. Connectors 314, 324, 334 and 344 are provided.
[0047]
As shown in FIG. 9, the solenoid drive circuit unit 350 includes a flip-flop IC 351, three lamp / solenoid drivers 352 to 354, and a free wheel diode 355 connected in parallel to the drain terminals of the lamp / solenoid driver. And an input / output connector 356.
[0048]
As shown in FIG. 10, the LED drive / information output circuit unit 360 includes a flip-flop IC 361, a transistor array 362, a lamp / solenoid driver 363, a relay unit 365, a power adjustment unit 364, an input / output connector 356, and an information output connector 366. The flip-flop IC351 also has a part of its configuration. The relay unit 365 includes two relays 367 and 368, and the power adjustment unit 364 includes ten resistors R4 to R13.
[0049]
As shown in FIG. 11, the second external input circuit unit 370 includes a buffer IC 371, a switch driver 372, a resistance array 373, a power adjustment unit 374, and an input / output connector 356. The power adjustment unit 374 includes six resistors R21 to R26.
[0050]
Also, as shown in FIG. 12, a prize ball command output circuit unit 310, a lamp command output circuit unit 320, a display command output circuit unit 330, a voice command output circuit unit 340, a solenoid drive circuit unit 350, and an LED drive / information output circuit The flip-flop ICs 311, 321, 331, 341, 351, and 361 of the unit 360 constitute an output port circuit unit 400. The output port circuit unit 400 has six output ports.
[0051]
Next, functions of the circuit units 310 to 370 of the input / output circuit unit 300 will be described.
In the output port circuit unit 400 shown in FIG. 9, data (OD, D), device selection signals (CS0 to CS5), and a clear signal (CLR) from the main circuit unit 200 are input. An external device is assigned to each port of the output port circuit unit 400. Examples of the external device include a prize ball device, a lamp device, a display device, a sound device, a solenoid device, an LED device, and a hall computer.
Data (OD) is input to the 1D to 8D terminals of the flip-flop ICs 311 to 361. The device selection signals (CS0 to CS5) are input to the clock terminals of the corresponding flip-flops IC311 to 361. In the flip-flop ICs 311 to 361 selected by the device selection signal (CS0 to CS5), the data (OD, D) from the main circuit unit 200 is input to the 1D to 8D terminals, and the device selection signal (CS0 to CS5) Data is output from the 1Q to 8Q terminals at the timing of the rising edge.
In the output port circuit unit 400, when the gaming machine 1 is turned on, the flip-flop ICs 311, 321, 331, 341, 351, 361 are generated by the initialization reset signal from the general-purpose initialization reset signal unit 212 described above. Is initialized.
[0052]
The various command output circuit units 310 to 340 shown in FIG. 8 are circuit units that transmit command data to a prize ball device, a lamp device, a display device, and an audio device, which are external devices in the subsequent stage. In the case of CS3, the command data output from the flip-flop ICs 311 to 341 of the corresponding command output circuit units 310 to 340 are input to the A1 to A8 terminals of the buffer ICs 312, 322, 332, and 342, and the drive capability is increased. The strobe signal transmitted from a flip-flop IC 351 described later is output to the corresponding external device connected via the connectors 314 to 344 of each circuit. The output enable terminals G1 and G2 of each buffer IC and strobe signal line buffer are grounded to enhance their drive capability.
Note that the control signals handled by the various command output circuit units 310 to 340 are 9 bits in total including 8 bits of data and 1 bit of strobe, but the number of data bits may be changed depending on the winning ball apparatus to be connected.
[0053]
The solenoid drive circuit unit 350 shown in FIG. 9 is a circuit unit that is selected by a device selection signal (CS4) and drives a solenoid device that is an external device in accordance with the gaming state.
In the solenoid drive circuit unit 350, lamp / solenoid drivers 352 to 354 are associated with solenoids. The flip-flop IC 351 inputs the H level from the 5Q to 7Q terminals to the corresponding lamp / solenoid drivers 352 to 354. Further, when the input signal from the flip-flop IC 351 to the IN terminals of the lamp / solenoid drivers 352 to 354 is at the H level, the lamp / solenoid drivers 352 to 354 drive the solenoid device.
The flip-flop IC 351 also functions as a strobe signal generation unit that transmits a strobe signal to the command output circuit units 310 to 340. That is, as shown in FIG. 10, the flip-flop IC351 transmits the output signals from the 1Q to 4Q terminals to the strobe signal buffers IC313 to 343 of the corresponding command output circuit units 310 to 340 as strobe signals.
[0054]
The freewheel diode 355 circulates the sustaining current when the output signals of the lamp / solenoid drivers 352 to 354 are switched from the H level to the L level by the function of sustaining the load current during the high-speed switching operation.
Instead of the lamp / solenoid drivers 352 to 354, for example, a transistor or FET can be used to drive the solenoid.
[0055]
The LED drive / information output circuit unit 360 shown in FIG. 10 is used for driving a normal symbol LED and for outputting external information to a hall computer or the like. Normally, 2 bits are assigned to the design LED, and 6 bits are assigned to the external information output.
When the device selection signal is CS5, the data output from the flip-flop IC361 of the LED drive / information output circuit unit 360 is input to the I1 to I8 terminals of the transistor array 362. If these inputs are I1 and I2, it is a normal symbol LED drive signal based on the determination of whether the CPU 201 is correct or not, and the transistor array 362 performs a switching operation and outputs (O1, O2) via the input / output connector 356. The connected LEDs are driven. Inputs I <b> 3 to I <b> 7 are external information output signals such as symbol determination number information, and the transistor array 362 performs a switching operation in the same manner and outputs it from the input / output connector 356. The input I8 is also an external information output, switched by the transistor array 362, and output from the connection connector 366 via the relay of the relay unit 365.
The drive current to the LED and the signal current of the external output are limited by resistors R4 to R13 provided for each signal line of the protective resistance unit 364, thereby preventing an overcurrent from flowing.
[0056]
In the normal symbol LED driving unit, data (D0, D1) for notifying the result of the normal symbol determination is input to the I1 and I2 terminals of the transistor array 362. As a result, the transistor array 362 performs a switching operation and is output from the connector 356 to the normal symbol LED. Note that the drive current to the normal symbol LED is limited by R4 and R5 of the protective resistance unit 374.
[0057]
In the external information output unit, when external information data is input from the CPU 201 to the flip-flop IC 361, the transistor array 362 performs a switching operation, and as the external information data, symbol determination number information, gate information, start port information, probability variation ( A plurality of types of information such as (variation shortening) information, jackpot information, prize ball information and the like are output.
When there is an input from the CPU 201 to the 8D terminal of the flip-flop IC351 and the 8D terminal of the flip-flop IC361, the transistor array 362 and the lamp / solenoid driver 363 perform a switching operation. Further, two types of signal forms are generated: an output signal at a voltage level using the transistor array 362 and the lamp / solenoid driver 363, and a contact output signal based on ON / OFF of the contact using the relay 365. Note that R6 to R13 of the protective resistance unit 374 limit the current and prevent the occurrence of overcurrent.
[0058]
The second input circuit unit 370 shown in FIG. 11 is a circuit unit that inputs the state of various switches to the data bus (D0 to D5) of the CPU 201. The number of signal lines of the data bus (D0 to D5) to be used is Corresponds to the number of switches.
When the detection signal is received by the connection connector 356, noise removal and voltage adjustment are performed by the resistors R21 to R26 provided for the respective signal lines of the power adjustment unit 374, and the noise is input to the switch driver 372 (I1 to I6). These signals are input to the buffer IC 371 from the output terminals O1 to O6 of the switch driver 372.
[0059]
Here, when reading of the switch state is instructed by the CPU 201, the device selection signal (CS6) generated by the device selection signal generation unit 215 is input to the G1 terminal to select the buffer IC 371, and from the gate signal generation unit 216. A gate signal (G) instructing inversion in the input / output direction of the data bus is input to the G2 terminal. The buffer IC 371 receiving the device selection signal (CS6) and the gate signal (G) amplifies the signal input from the switch driver 372 and inputs the amplified signal to the data bus (D). The output signal of the switch driver 372 is read into the buffer IC 371, amplified and input to the CPU 201 via the data bus (D).
The switch driver 372 has a short-circuit detection function. When a switch connected to the I1 and I2 terminals is in a short-circuit state, the output signal changes from H level to L level, and the data bus of the CPU 201 similarly. When this is received, the CPU 201 executes error processing and stops game control.
It should be noted that noise removal and voltage adjustment are performed on the input signal to the switch driver 372 by the power adjustment unit 374.
Further, the resistor array 373 suppresses the influence of external noise or the like by lowering the impedance of the A1 to A8 terminals of the buffer IC 371.
[0060]
As described above, the receiving side CPU 201 that can be connected to one or a plurality of external devices serving as data transmission sources and receives data from the external device via the data bus, and the connection between the CPU 201 and the external device The buffer IC 371 for switching / disconnecting based on the switching command signal from the CPU 201 is provided separately from the CPU 201, and is interposed between the CPU 201 and the buffer IC 371 to transmit the switching command signal from the CPU 201 to the buffer 371. Timing Delay for a predetermined time Since the gate signal generator 216 is provided, data collision on the data bus can be prevented in accordance with the characteristics of various electronic components.
The data collision is caused by the difference between the reading timing of the reading or writing signal from the CPU 201 and the transition completion timing of the reading or writing enabled state in the CPU 201, but the timing of transmitting the switching command signal to the buffer 371. Is preferably simultaneous with or after the transition completion timing of the read or write enabled state in the CPU 201. However, since the transition completion timing of the read or write enabled state in the CPU 201 may be different depending on the type of the CPU 201 and the gaming state, the transmission timing may be before the transition completion timing. Therefore, as in this embodiment, the transmission timing of the switching command signal from the CPU 201 to the buffer 371 is set. Delay for a predetermined time By providing the gate signal generation unit 216, the transmission timing and the transition completion timing are actively and as close as possible. For example, the CPU 201 can stably read or write data regardless of the difference in the gaming state or the like. be able to.
[Brief description of the drawings]
FIG. 1 is a front view of a gaming machine according to an embodiment of the present invention.
FIG. 2 is a back view of the gaming machine.
FIG. 3 is a block diagram of a main control board.
FIG. 4 is a block diagram of the inside of the CPU used for the main control board.
FIG. 5 is a circuit diagram showing a connection state between a reset circuit unit and a CPU.
FIG. 6 is a circuit diagram showing a connection state between an I / O decode circuit unit and a CPU.
FIG. 7 is a circuit diagram showing a connection state between the first input circuit unit and the CPU.
FIG. 8 is a circuit diagram showing a command output circuit unit.
FIG. 9 is a circuit diagram showing a solenoid drive circuit unit.
FIG. 10 is a circuit diagram showing an LED drive / information output circuit unit;
FIG. 11 is a circuit diagram showing a second input circuit section.
FIG. 12 is a circuit diagram showing an output port unit.
FIG. 13 is a circuit diagram showing a CPU reset circuit unit;
FIG. 14 is a timing chart showing a main power signal (1), a system reset signal (2), and a CPU initialization reset signal (3).
FIG. 15 is a timing chart showing a CPU initialization reset signal (5) and various signals (1) to (4) used for generating the CPU initialization reset signal (5).
FIG. 16 is a circuit diagram of an I / O decode circuit section, its peripheral section, and an N main section.
FIG. 17 is a timing chart showing output signals of respective units of the gate signal generation unit.
[Explanation of symbols]
1 gaming machine
100 Main control board
201 CPU
216 Gate signal generator
224 Decoder IC
225 NOR gate IC
226 NAND gate IC
227 Flip-flop IC
371 Buffer IC

Claims

In a gaming machine equipped with a control device for performing control related to a game,
The control device is
A receiving side CPU that is connectable to one or a plurality of transmission source devices that are data transmission sources and receives data from the transmission source device via a data bus;
A switching unit that is provided on the data bus and switches connection / disconnection between the receiving CPU and the transmission source device by the data bus based on a switching command signal from the receiving CPU;
A switch that is provided separately from the receiving CPU and is interposed between the receiving CPU and the switching unit to delay the transmission timing of the switching command signal from the receiving CPU to the switching unit for a predetermined time. Command signal transmission timing delay means;
A gaming machine comprising:

The data bus is connected to the data input and output ports of the receiving CPU, the receiving-side CPU is to transmit output data signal to the data destination over the data bus by switching to the data output mode,
The switching command signal transmission timing delay means transmits the switching command signal to the switching unit with a delay of a predetermined time from the input / output switching timing at which the receiving CPU switches from the data output mode to the data input mode. Item 1. The gaming machine according to Item 1.

The receiving side CPU outputs the switching command signal toward the switching command signal transmission timing delay means substantially simultaneously with the input / output switching timing,
The gaming machine according to claim 2, wherein the switching command signal transmission timing delay means delays a predetermined time after receiving the switching command signal and relays it to the switching unit.