JP3907909B2 - 電気特性評価装置、電気特性評価方法、電気特性評価プログラムを格納したコンピュータ読取り可能な記録媒体および半導体素子製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子内の物理現象を記述する物理方程式を数値的に解くことにより半導体素子の電気特性を抽出する電気特性評価装置、電気特性評価方法、電気特性評価プログラムを格納したコンピュータ読取り可能な記録媒体および抽出した電気特性から半導体素子の製造条件を決定し、決定した製造条件に基づいて半導体素子を製造する半導体素子製造方法に関し、特に、１回の計算で半導体素子内のリーク電流を支配するキャリアの生成・消滅機構を同定することにより、電気特性の評価に要する時間を短縮し、半導体素子製造処理の工期および経費を大幅に削減する技術に係る。
【０００２】
【従来の技術】
半導体素子の性能を左右する電気特性の一つとしてはリーク電流があり、例えば、ＤＲＡＭのポーズ特性やＳＲＡＭの消費電力はメモリーセルを構成する半導体素子のリーク電流によって決定される。一般に、半導体素子のバイアス条件は半導体素子の仕様等に依存するために自由に設定することは困難な部分があるが、不純物濃度分布や素子形状は半導体素子の製造方法や製造条件にって制御することができるため、リーク電流は不純物濃度分布や素子形状を最適化することによって制御することが可能である。
【０００３】
このような背景から、最近、半導体素子の不純物濃度分布や素子形状を考慮してポアッソン方程式や電流連続式等の非線形微分方程式で記述される物理方程式を数値的に解くことにより、半導体素子の電気特性を抽出、評価するデバイスシミュレータ（＝電気特性評価装置）を用いたリーク電流の評価が行われるようになってきた。デバイスシミュレータを用いてリーク電流を評価する際は、リーク電流の「源」となるキャリアの生成・消滅機構を考慮し、その主な機構としては、ＳＲＨ（Shockley-Read-Hall）過程、インパクトイオン化、バンド間トンネリング等がある。したがって、デバイスシミュレータを用いれば、リーク電流の主な原因となる生成・消滅機構を確認することができ、リーク電流の主たる原因を同定し、半導体素子を製造する前に、リーク電流を低減するための適切な処理を行うことが可能となるのである。
【０００４】
【発明が解決しようとする課題】
しかしながら、このような従来までのデバイスシミュレーション技術を利用したリーク電流の評価処理には以下に示すような解決すべき技術的課題がある。
【０００５】
すなわち、従来までの処理においては、リーク電流を支配するキャリアの生成・消滅機構が何であるのかを同定するためには、デバイスシミュレーションを複数回実行する必要性があり、例えば、ＳＲＨ過程、インパクトイオン化、バンド間トンネリングの３つのキャリア生成・消滅機構を考慮してリーク電流を評価する場合、ＳＲＨ過程のみを考慮した場合のリーク電流値、インパクトイオン化のみを考慮した場合のリーク電流値、バンド間トンネリングのみを考慮したリーク電流値のそれぞれを計算するために、デバイスシミュレーションを計４回実行する必要性があり、また、半導体と絶縁体との界面におけるキャリアの生成・消滅機構等、別のリーク電流機構を考慮するのであれば、さらに多数回のデバイスシミュレーションを実行する必要性がある。
【０００６】
さらに、一般に、デバイスシミュレーション技術を利用してリーク電流を低減するために不純物濃度や素子形状等を最適化しようとする際には、デバイスシミュレーションを複数回実行する必要性があり、このような状況において各キャリアの生成・消滅機構についてのリーク電流への寄与を分解して評価しようとすれば、その３倍のデバイスシミュレーションを実行する必要性が生じる。
【０００７】
このように、従来までのデバイスシミュレーション技術を利用してリーク電流を評価しようとする場合、所望の情報を抽出するまでにデバイスシミュレーションを非常に多くの回数繰り返し実行する必要性があり、電気特性の評価に多大な時間を要し、半導体素子製造処理の工期および経費を削減することが困難であった。
【０００８】
本発明は、このような技術的課題を鑑みてなされたものであり、その目的は、半導体素子製造処理の工期および経費を大幅に削減する電気特性評価装置、電気特性評価方法、電気特性評価プログラムを格納したコンピュータ読取り可能な記録媒体および半導体素子製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記技術的課題を解決するために、発明者は、物理方程式を数値的に解くことにより得られるキャリア生成・消滅速度を、半導体領域内でキャリア生成・消滅機構毎に積分し、積分値を出力する１回のシミュレーションによって、各キャリア生成・消滅機構がリーク電流にどれだけ寄与するのかを定量的に見積もることができるので、電気特性の評価に要する時間を大幅に削減し、半導体製造処理の工期および経費を削減することができるという考えに至り、精力的な研究を続けてきた結果、以下の特徴を備えた技術思想を発案するに至ったのである。
【００１０】
本発明の第１の特徴は、半導体素子内の物理現象を記述する物理方程式を数値的に解くことにより半導体素子の電気特性を抽出する電気特性評価装置において、物理方程式を数値的に解くことにより得られるキャリア生成・消滅速度を、半導体領域内でキャリア生成・消滅機構毎に積分し、積分値を出力する積分値計算部
を具備する電気特性評価装置であることにある。
【００１１】
これにより、電気特性の評価に要する時間を短縮し、半導体素子製造処理の工期および経費を大幅に削減することができる。
【００１２】
本発明の第２の特徴は、半導体素子内の物理現象を記述する物理方程式を数値的に解くことにより半導体素子の電気特性を抽出する電気特性評価方法において、物理方程式を数値的に解くことにより得られるキャリア生成・消滅速度を、半導体領域内でキャリア生成・消滅機構毎に積分し、積分値を出力する積分値計算ステップを有する電気特性評価方法であることにある。
【００１３】
これにより、電気特性の評価に要する時間を短縮し、半導体素子製造処理の工期および経費を大幅に削減することができる。
【００１４】
本発明の第３の特徴は、半導体素子内の物理現象を記述する物理方程式を数値的に解くことにより半導体素子の電気特性を抽出する電気特性評価プログラムを格納したコンピュータ読取り可能な記録媒体において、物理方程式を数値的に解くことにより得られるキャリア生成・消滅速度を、半導体領域内でキャリア生成・消滅機構毎に積分し、積分値を出力する積分値計算処理を含み、この処理をコンピュータに実行させる電気特性評価プログラムを格納したコンピュータ読取り可能な記録媒体であることにある。
【００１５】
これにより、電気特性の評価に要する時間を短縮し、半導体素子製造処理の工期および経費を大幅に削減することができる。
【００１６】
本発明の第４の特徴は、半導体素子内の物理現象を記述する物理方程式を数値的に解くことにより半導体素子の電気特性を抽出し、抽出された電気特性から半導体素子の製造条件を決定し、決定された製造条件に基づいて半導体素子を製造する半導体素子製造方法において、物理方程式を数値的に解くことにより得られるキャリア生成・消滅速度を、半導体領域内でキャリア生成・消滅機構毎に積分し、積分値を出力する積分値計算ステップと、出力された積分値に基づいて、所望の電気特性を備えた半導体素子の製造条件を決定するステップとを有する半導体素子製造方法であることにある。
【００１７】
これにより、電気特性の評価に要する時間を短縮し、半導体素子製造処理の工期および経費を大幅に削減することができる。
【００１８】
ここで、コンピュータ読取り可能な記録媒体としては、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープ等を用いることが望ましい。
【００１９】
なお、積分処理は、長さ−３時間−１の次元を持つキャリア生成・消滅機構に対しては体積分、長さ−２時間−１の次元を持つキャリア生成・消滅機構に対しては面積分、長さ−１時間−１の次元を持つキャリア生成・消滅機構に対しては線積分を行うことが望ましい。
【００２０】
また、キャリア生成・消滅機構としては、ＳＲＨ過程、インパクトイオン化、バンド間トンネリング等の機構が考えられる。
【００２１】
【発明の実施の形態】
以下、図１乃至図６を参照して、本発明の実施形態に係る電気特性評価装置、電気特性評価方法、電気特性評価プログラムを格納したコンピュータ読取り可能な記録媒体および半導体素子製造方法について詳しく説明する。
【００２２】
（電気特性評価装置）
図１は、本発明の実施形態に係る電気特性評価装置の構成を示すブロック図である。
【００２３】
本発明の実施形態に係る電気特性評価装置１１は、図１に示すように、装置１１から抽出された製造条件に関する情報を用いて半導体素子を製造する半導体素子製造装置２２に接続して半導体素子製造システム１０を構築しており、装置１１は、外部からの情報の入出力処理のインタフェイスの役割を担う入出力インタフェイス部１２、半導体素子の電気特性評価処理を制御する制御部１３、入力された半導体素子の構造内に電気特性を評価するための離散化格子点を発生させる離散化格子点発生部１４、離散化格子点上の物理量についての物理方程式を数値的に解く解析処理部１５、離散化格子点上の物理量を用いて各電極の電流値を計算する電流値計算部１６、各キャリア生成・消滅機構によるキャリア生成・消滅速度を半導体領域で積分する積分値計算部１７を備える。
【００２４】
また、電気特性評価装置１１は、電気特性評価情報や装置１１に係る各種制御情報等の情報を入力する入力部２０、装置１１の計算結果やエラー情報等の情報を出力する出力部２１に接続されている。なお、入力部２０としてはキーボード、マウスポインタおよびライトペン等、また、出力部２１としては、プリンタやディスプレイ装置等を用いると良い。
【００２５】
なお、入出力インタフェイス部１２としては、表示情報を参照してユーザが処理を進めることを可能にするグラフィカルユーザインタフェイスであることが望ましい。
【００２６】
（電気特性評価方法、半導体素子製造方法）
図２は、本発明の実施形態に係る半導体素子製造方法を示すフローチャート図である。
【００２７】
本発明の実施形態に係る半導体素子製造方法は以下のステップにより実行される。
【００２８】
（１）電気特性を評価する半導体素子の不純物濃度分布、素子形状、バイアス条件（＝電気特性評価情報）を入力する（素子構造・バイアス条件入力ステップ、Ｓ２０１）。
【００２９】
ここで、半導体素子の不純物濃度分布や素子形状の入力はライトペン等の入力装置を用いても良いし、プロセスシミュレーションにより得られた素子構造情報を用いても良い。また、バイアス条件は、例えばＮ型ＭＯＳＦＥＴを例に取ると、ソース電極と基板電極の電位を接地、すなわち０[Ｖ]とし、ドレイン電極に２[Ｖ]、ゲート電極に２[Ｖ]を印加する等のように、各電極に印加する電圧を指定しても良いし、又は、ソース電極と基板電極の電位を接地し、ドレイン電極に２[Ｖ]印加し、ゲート電極の電圧を０[Ｖ]から２[Ｖ]まで０．１[Ｖ]刻みで変化させる等のように、少なくとも一つの電極の印加電圧の変化の範囲と変化量を指定しても良い。
【００３０】
（２）離散化格子点発生部１４が、物理方程式を解くために必要な離散化格子点を入力された素子形状内に発生させる（離散化格子点発生ステップ、Ｓ２０２）。
【００３１】
（３）制御部１３が、入力されたバイアス条件にしたがって、半導体素子内の各電極へ印加する電圧等のバイアス条件を、設定する（バイアス設定ステップ、Ｓ２０３）。
【００３２】
（４）解析処理部１５が、離散化格子点上の電位、電子濃度等の物理量についての物理方程式を、バイアス条件として与えられた境界条件の下で数値的に解く（物理方程式解析ステップ、Ｓ２０４）。ここで、解析処理部１５は、物理方程式を微小変化量で線形化し、反復法を用いて非線形連立方程式を解く、従来までのデバイスシミュレータと同様の処理を行うものとする。
【００３３】
（５）電流値計算部１６が、離散化格子点上の電位、電子濃度等の物理量を用いて各電極の電流値を計算する（電流値計算ステップ、Ｓ２０５）。
【００３４】
（６）積分値計算部１７が、各キャリア生成・消滅機構によるキャリア生成・消滅速度を半導体領域で体積分する（体積分値計算ステップ、Ｓ２０６）。
【００３５】
ここで、この体積分値計算ステップについて詳しく説明する。
【００３６】
本発明の実施形態に係る電気特性評価方法においては、従来とは異なり、与えられたバイアス条件の下で物理方程式を解いた後で、各キャリア生成・消滅機構によるキャリア生成・消滅速度を半導体領域で体積分する処理が含まれており、この処理を行うことにより、各キャリア生成・消滅機構によるリーク電流成分を分離して評価することができるのである。
【００３７】
体積分値は具体的には以下のステップにより抽出される。
【００３８】
一般に、デバイスシミュレーションにおいては、（数１）に示すような電流保存式を解く。
【００３９】
【数１】
ここで、ｎ、ｔ、ｑ、Ｊｎ、ＧＲｎはそれぞれ、電子濃度、時間、素電荷、電子電流密度ベクトル、電子の生成・消滅速度を示し、電子の生成・消滅速度ＧＲｎの符号はキャリアの生成を正、消滅を負としている。なお、正孔についても同様の形態の電流保存式があるが、ここでは記載を省略する。
【００４０】
半導体素子のリーク電流は（式１）の右辺の生成・消滅速度ＧＲｎの項が源となっており、生成消滅速度ＧＲｎは、（式２）に示すように、複数の生成・消滅機構による生成・消滅速度の和で表現することができる。
【００４１】
【数２】
ここで、ＧＲＳＲＨはＳＲＨ過程による電子の生成・消滅速度、ＧＲＩＩＮはインパクトイオン化による電子の生成・消滅速度、ＧＲＢＢＴｎはバンド間トンネリングによる電子の生成・消滅速度である。なお、ここでは、３種類の生成・消滅機構のみを考えたが、これは単なる一例であって、他の生成・消滅機構を考慮することは勿論可能である。
【００４２】
（式２）右辺における各生成・消滅速度は電子濃度等の関数で表現されてデバイスシミュレータに取り込まれており、また、物理方程式を数値的に解くことにより、離散化格子点上の生成・消滅速度は生成・消滅機構毎に抽出される。
【００４３】
本発明の電気特性評価処理は、このようにして抽出される生成・消滅速度を生成・消滅機構毎に半導体中で体積分し、出力することに特徴を有し、この処理を式で表現すれば、（式３）〜（式５）のようになる。
【００４４】
【数３】
【数４】
【数５】
なお、体積分値はそのままの値を出力しても良いが、各値に素電荷ｑを掛けた値を出力するようにしても良い。すなわち、（数６）〜（数８）に示す式の値を計算して、出力しても良く、この場合、出力値は各生成・消滅機構が与えるリーク電流成分の近似的な値を示すこととなる。
【００４５】
【数６】
【数７】
【数８】
ここで、（数６）〜（数８）により各生成・消滅機構が与えるリーク電流成分の近似的な値が得られる理由は、物理的に説明すると、リーク電流を問題にしている状態での半導体素子中のキャリアの消滅速度はキャリアの生成速度よりも大きいので、キャリア生成機構によって生成したキャリアはほぼ再結合することなく電極まで流れ込んで、リーク電流として観測されるからである。
【００４６】
なお、キャリア生成・消滅速度が長さ−３時間−１の次元のものに対しては上記のように体積分値を計算するが、半導体と絶縁体との界面でのＳＲＨ過程によるキャリア生成・消滅機構等、速度の次元が長さ−２時間−１であるようなキャリア生成・消滅機構の場合には、半導体で体積分した値を算出、出力するのではなく、界面で面積分した値を算出、出力し、同様に、長さ−１時間−１の次元を持つキャリア生成・消滅機構に対しては線積分した値を算出、出力する。なお、他の次元を持つキャリア生成・消滅機構もこれに準じた処理が必要なことは明白であるが、ここではその説明を省略する。
【００４７】
また、本実施形態においては、各電極における電流値を計算した後に体積分値を抽出しているが、このステップが逆であっても一向に構わない。
【００４８】
（７）制御部１３が、電流値および体積分値を出力部２１に出力する（出力処理ステップ、Ｓ２０７）。
【００４９】
（８）制御部１３が、別のバイアス条件で評価するか否かの判別を行い（判別ステップ、Ｓ２０８）、判別の結果、別のバイアス条件で評価する場合には（バイアス設定ステップ、Ｓ２０３）へ、評価しない場合には（製造条件決定ステップ、Ｓ２０９）へ移行する。
【００５０】
（９）出力された半導体素子の電気特性に基づいて、所望の電気特性を備えた半導体素子を製造するための、不純物イオン注入条件、アニール条件等の製造条件を決定する（製造条件決定ステップ、Ｓ２０９）。
【００５１】
（１０）半導体素子製造装置２２が、決定された製造パラメータに基づいて、不純物イオン注入処理、アニール処理等の半導体製造処理を実行し、半導体素子を製造する（半導体素子製造処理ステップ、Ｓ２１０）。
【００５２】
なお、本発明の実施形態に係る電気特性評価装置は、例えば、図３に示す構成のような概観を有する。つまり、本発明の実施形態に係わる電気特性評価装置は、コンピュータシステム３０内に電気特性評価装置１１の各要素を内蔵することにより構成される。コンピュータシステム３０は、フロッピーディスクドライブ３２および光ディスクドライブ３４を備えている。そして、フロッピーディスクドライブ３２に対してはフロッピーディスク３３、光ディスクドライブ３４に対しては光ディスク３６を挿入し、所定の読み出し操作を行うことにより、これらの記録媒体に格納された電気特性評価プログラムをシステム内にインストールすることができる。また、所定のドライブ装置を接続することにより、例えば、メモリ装置の役割を担うＲＯＭ３７や、磁気テープ装置の役割を担うカートリッジ３８を用いて、インストールやデータの読み書きを実行することもできる。さらに、ユーザはキーボード３５を介して電気特性評価処理に係る各種データを入力することができ、電気特性の計算結果等をディスプレイ３１を介して知ることが可能である。
【００５３】
また、本発明の実施形態に係る電気特性評価方法は、プログラム化しコンピュータ読み取り可能な記録媒体に保存しても良い。そして、電気特性を評価する際は、この記録媒体をコンピュータシステムに読み込ませ、コンピュータシステム内のメモリ等の記憶部にプログラムを格納し、電気特性評価プログラムを演算装置で実行することにより、本発明の電気特性評価方法を実現することができる。ここで、記録媒体とは、例えば、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープなどのプログラムを記録することができるようなコンピュータ読み取り可能な媒体などが含まれる。
【００５４】
このように、本発明はここでは記載していない様々実施の形態等を包含するということは十分に理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲に係わる発明特定事項によってのみ限定されるものでなければならない。
【００５５】
最後に、従来および本発明の電気特性評価方法を用いてリーク電流を評価した実験結果を示す。
【００５６】
（実験例１）
実験１は、図４に示す素子構造を有するシリコンＮ型ＭＯＳＦＥＴに対して行った。また、キャリアの生成・消滅機構としては、ＳＲＨ過程、インパクトイオン化、バンド間トンネリングを考え、バイアス条件は、ソース電極と基板電極に０[Ｖ]、ゲート電極に−１[Ｖ]、ドレイン電極に２[Ｖ]を印加することとした。
【００５７】
まず始めに、従来技術を用いて評価した結果を図５（ａ）に示す。
【００５８】
図５（ａ）より、この半導体素子の場合、設定したバイアス条件ではバンド間トンネリングがリーク電流の大部分を占め、バンド間トンネリングによるリーク電流は９．４５×１０−１４Ａであることがわかる。なお、「ＢＢＴのみ」の場合と、「全てあり」の場合の電流値が若干異なる理由は、「全てあり」の場合にはバンド間トンネリングによるリーク電流が元になってインパクトイオン化を起こすという効果が取り込まれるが、「ＢＢＴのみ」の場合にはその効果が無視されるためである。一方、「ＩＩのみ」の場合には、インパクトイオン化を起こす元となるバンド間トンネリングによるリーク電流がないために、やはり「全てあり」の場合とはリーク電流の計算結果が異なる。また、「全てあり」の場合と「ＢＢＴのみ」の場合との電流値の差から、バンド間トンネリングによるリーク電流がインパクトイオン化を起こすために生じるリーク電流が約１．７×１０−１５Ａであることが推測できる。
【００５９】
ところが、従来技術を用いて評価した場合には、「ＧＲなし」のシミュレーションは省略することができるにしても、「ＳＲＨのみ」、「ＩＩのみ」、「ＢＢＴのみ」、「全てあり」の計４回シミュレーションを実行する必要がある。また、バンド間トンネリングによるリーク電流が元で生じるインパクトイオン化によるリーク電流は複数の計算結果から推測するしか方法がない。
【００６０】
次に、本発明の電気特性評価方法を用いて評価した結果を図４（ｂ）左に示す。
【００６１】
図５（ｂ）左より、電流値自体は従来の「全てあり」の場合と全く同じであることがわかる。
【００６２】
続いて、本発明に特有な電子の生成・消滅速度をシリコン基板中で体積分した値に素電荷ｑを掛けた値を図５（ｂ）右に示す。
【００６３】
図５（ｂ）右より、ＳＲＨ過程によるリーク電流成分は小さいが、インパクトイオン化によるリーク電流は１．６８×１０−１５、バンド間トンネリングによるリーク電流は９．４５×１０−１４Ａであることがわかる。この結果は、従来のデバイスシミュレーションを４回実行することによって得られた結果とほぼ一致する。
【００６４】
すなわち、本発明の電気特性評価方法を用いた場合には、シミュレーションを１回実行しただけで、各生成・消滅機構のリーク電流への寄与が精度良く評価することができるのである。各キャリア生成・消滅速度の体積分を行う処理に要する時間は、全体の処理時間に比べれば無視できる程度の時間であるので、従来のデバイスシミュレーションでは４回のシミュレーションが必要だった評価が、本発明の電気特性評価方法によれば１回で行うことができるため、評価に要する時間は１／４となり、リーク電流の評価の効率が大幅に向上する。
【００６５】
（実験２）
実験２においては、実験１と同じ素子構造を有するシリコンＮ型ＭＯＳＦＥＴについて異なるバイアス条件でリーク電流を抽出し、バイアス条件は、ソース電極と基板電極に０[Ｖ]、ゲート電極に２[Ｖ]、ドレイン電極に２[Ｖ]を印加することとした。
【００６６】
まず始めに、従来技術を用いて評価した結果を図６（ａ）に示す。
【００６７】
図６（ａ）より、このデバイスの場合、このバイアス条件ではインパクトイオン化がリーク電流のほぼ全体であり、ＳＲＨ過程やバンド間トンネリングによるリーク電流はほとんとないことがわかる。このように、従来のデバイスシミュレーションを用いた場合には、「ＧＲなし」というシミュレーションは省略することができるとしても、「ＳＲＨのみ」、「ＩＩのみ」、「ＢＢＴのみ」、「全てあり」の計４回のシミュレーションを実行する必要性がある。
【００６８】
一方、本発明による電気特性評価方法を用いた電流値の計算結果を図６（ｂ）左に示す。
【００６９】
電流値自体は従来のデバイスシミュレーションを用いた「全てあり」の場合と同じである。
【００７０】
次に、本発明に特有な処理である電子の生成・消滅速度をシリコン基板中で体積分した値に素電荷ｑを掛けた値を図６（ｂ）右に示す。
【００７１】
図６（ｂ）右から、ＳＲＨ過程とバンド間トンネリングによるリーク電流成分は無視できる程小さいが、インパクトイオン化によるリーク電流は４．３３×１０−８Ａであることがわかる。この結果は、従来のデバイスシミュレーションを４回実行することによって得られた結果と一致している。すなわち、本発明による電気特性評価方法を用いた場合には、シミュレーションを１回実行しただけで、各生成・消滅機構のリーク電流への寄与を評価することができる。
【００７２】
【発明の効果】
以上述べてきたように、本発明の電気特性評価装置、電気特性評価方法、電気特性評価プログラムを格納したコンピュータ読取り可能な記録媒体および半導体素子製造方法によれば、１回のシミュレーションによって、各キャリア生成・消滅機構がリーク電流にどれだけ寄与するのかを定量的に見積もることができるので、電気特性の評価に要する時間を大幅に削減し、半導体製造処理の工期および経費を削減することができる。
【図面の簡単な説明】
【図１】 本発明の実施形態に係る半導体素子製造システムの構成を示すブロック図である。
【図２】本発明の実施形態に係る半導体素子製造方法を示すフローチャート図である。
【図３】本発明の実施形態に係る電気特性評価装置の構成を示す概観図である。
【図４】半導体素子の設計情報を示す図である。
【図５】従来および本願発明の電気特性評価方法を用いた実験結果を示す図である。
【図６】従来および本願発明の電気特性評価方法を用いた実験結果を示す図である。
【符号の説明】
１０ 半導体素子製造システム
１１ 電気特性評価装置
１２ 入出力インタフェイス部
１３ 制御部
１４ 離散化格子点発生部
１５ 解析処理部
１６ 電流値計算部
１７ 積分値計算部
２０ 入力部
２１ 出力部
２２ 半導体素子製造装置
３０ コンピュータシステム
３１ ディスプレイ
３２ フロッピードライブ
３３ フロッピーディスク
３４ 光ディスクドライブ
３５ キーボード
３６ 光ディスク
３７ ＲＯＭ
３８ カートリッジ
【発明の属する技術分野】
本発明は、半導体素子内の物理現象を記述する物理方程式を数値的に解くことにより半導体素子の電気特性を抽出する電気特性評価装置、電気特性評価方法、電気特性評価プログラムを格納したコンピュータ読取り可能な記録媒体および抽出した電気特性から半導体素子の製造条件を決定し、決定した製造条件に基づいて半導体素子を製造する半導体素子製造方法に関し、特に、１回の計算で半導体素子内のリーク電流を支配するキャリアの生成・消滅機構を同定することにより、電気特性の評価に要する時間を短縮し、半導体素子製造処理の工期および経費を大幅に削減する技術に係る。
【０００２】
【従来の技術】
半導体素子の性能を左右する電気特性の一つとしてはリーク電流があり、例えば、ＤＲＡＭのポーズ特性やＳＲＡＭの消費電力はメモリーセルを構成する半導体素子のリーク電流によって決定される。一般に、半導体素子のバイアス条件は半導体素子の仕様等に依存するために自由に設定することは困難な部分があるが、不純物濃度分布や素子形状は半導体素子の製造方法や製造条件にって制御することができるため、リーク電流は不純物濃度分布や素子形状を最適化することによって制御することが可能である。
【０００３】
このような背景から、最近、半導体素子の不純物濃度分布や素子形状を考慮してポアッソン方程式や電流連続式等の非線形微分方程式で記述される物理方程式を数値的に解くことにより、半導体素子の電気特性を抽出、評価するデバイスシミュレータ（＝電気特性評価装置）を用いたリーク電流の評価が行われるようになってきた。デバイスシミュレータを用いてリーク電流を評価する際は、リーク電流の「源」となるキャリアの生成・消滅機構を考慮し、その主な機構としては、ＳＲＨ（Shockley-Read-Hall）過程、インパクトイオン化、バンド間トンネリング等がある。したがって、デバイスシミュレータを用いれば、リーク電流の主な原因となる生成・消滅機構を確認することができ、リーク電流の主たる原因を同定し、半導体素子を製造する前に、リーク電流を低減するための適切な処理を行うことが可能となるのである。
【０００４】
【発明が解決しようとする課題】
しかしながら、このような従来までのデバイスシミュレーション技術を利用したリーク電流の評価処理には以下に示すような解決すべき技術的課題がある。
【０００５】
すなわち、従来までの処理においては、リーク電流を支配するキャリアの生成・消滅機構が何であるのかを同定するためには、デバイスシミュレーションを複数回実行する必要性があり、例えば、ＳＲＨ過程、インパクトイオン化、バンド間トンネリングの３つのキャリア生成・消滅機構を考慮してリーク電流を評価する場合、ＳＲＨ過程のみを考慮した場合のリーク電流値、インパクトイオン化のみを考慮した場合のリーク電流値、バンド間トンネリングのみを考慮したリーク電流値のそれぞれを計算するために、デバイスシミュレーションを計４回実行する必要性があり、また、半導体と絶縁体との界面におけるキャリアの生成・消滅機構等、別のリーク電流機構を考慮するのであれば、さらに多数回のデバイスシミュレーションを実行する必要性がある。
【０００６】
さらに、一般に、デバイスシミュレーション技術を利用してリーク電流を低減するために不純物濃度や素子形状等を最適化しようとする際には、デバイスシミュレーションを複数回実行する必要性があり、このような状況において各キャリアの生成・消滅機構についてのリーク電流への寄与を分解して評価しようとすれば、その３倍のデバイスシミュレーションを実行する必要性が生じる。
【０００７】
このように、従来までのデバイスシミュレーション技術を利用してリーク電流を評価しようとする場合、所望の情報を抽出するまでにデバイスシミュレーションを非常に多くの回数繰り返し実行する必要性があり、電気特性の評価に多大な時間を要し、半導体素子製造処理の工期および経費を削減することが困難であった。
【０００８】
本発明は、このような技術的課題を鑑みてなされたものであり、その目的は、半導体素子製造処理の工期および経費を大幅に削減する電気特性評価装置、電気特性評価方法、電気特性評価プログラムを格納したコンピュータ読取り可能な記録媒体および半導体素子製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記技術的課題を解決するために、発明者は、物理方程式を数値的に解くことにより得られるキャリア生成・消滅速度を、半導体領域内でキャリア生成・消滅機構毎に積分し、積分値を出力する１回のシミュレーションによって、各キャリア生成・消滅機構がリーク電流にどれだけ寄与するのかを定量的に見積もることができるので、電気特性の評価に要する時間を大幅に削減し、半導体製造処理の工期および経費を削減することができるという考えに至り、精力的な研究を続けてきた結果、以下の特徴を備えた技術思想を発案するに至ったのである。
【００１０】
本発明の第１の特徴は、半導体素子内の物理現象を記述する物理方程式を数値的に解くことにより半導体素子の電気特性を抽出する電気特性評価装置において、物理方程式を数値的に解くことにより得られるキャリア生成・消滅速度を、半導体領域内でキャリア生成・消滅機構毎に積分し、積分値を出力する積分値計算部
を具備する電気特性評価装置であることにある。
【００１１】
これにより、電気特性の評価に要する時間を短縮し、半導体素子製造処理の工期および経費を大幅に削減することができる。
【００１２】
本発明の第２の特徴は、半導体素子内の物理現象を記述する物理方程式を数値的に解くことにより半導体素子の電気特性を抽出する電気特性評価方法において、物理方程式を数値的に解くことにより得られるキャリア生成・消滅速度を、半導体領域内でキャリア生成・消滅機構毎に積分し、積分値を出力する積分値計算ステップを有する電気特性評価方法であることにある。
【００１３】
これにより、電気特性の評価に要する時間を短縮し、半導体素子製造処理の工期および経費を大幅に削減することができる。
【００１４】
本発明の第３の特徴は、半導体素子内の物理現象を記述する物理方程式を数値的に解くことにより半導体素子の電気特性を抽出する電気特性評価プログラムを格納したコンピュータ読取り可能な記録媒体において、物理方程式を数値的に解くことにより得られるキャリア生成・消滅速度を、半導体領域内でキャリア生成・消滅機構毎に積分し、積分値を出力する積分値計算処理を含み、この処理をコンピュータに実行させる電気特性評価プログラムを格納したコンピュータ読取り可能な記録媒体であることにある。
【００１５】
これにより、電気特性の評価に要する時間を短縮し、半導体素子製造処理の工期および経費を大幅に削減することができる。
【００１６】
本発明の第４の特徴は、半導体素子内の物理現象を記述する物理方程式を数値的に解くことにより半導体素子の電気特性を抽出し、抽出された電気特性から半導体素子の製造条件を決定し、決定された製造条件に基づいて半導体素子を製造する半導体素子製造方法において、物理方程式を数値的に解くことにより得られるキャリア生成・消滅速度を、半導体領域内でキャリア生成・消滅機構毎に積分し、積分値を出力する積分値計算ステップと、出力された積分値に基づいて、所望の電気特性を備えた半導体素子の製造条件を決定するステップとを有する半導体素子製造方法であることにある。
【００１７】
これにより、電気特性の評価に要する時間を短縮し、半導体素子製造処理の工期および経費を大幅に削減することができる。
【００１８】
ここで、コンピュータ読取り可能な記録媒体としては、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープ等を用いることが望ましい。
【００１９】
なお、積分処理は、長さ−３時間−１の次元を持つキャリア生成・消滅機構に対しては体積分、長さ−２時間−１の次元を持つキャリア生成・消滅機構に対しては面積分、長さ−１時間−１の次元を持つキャリア生成・消滅機構に対しては線積分を行うことが望ましい。
【００２０】
また、キャリア生成・消滅機構としては、ＳＲＨ過程、インパクトイオン化、バンド間トンネリング等の機構が考えられる。
【００２１】
【発明の実施の形態】
以下、図１乃至図６を参照して、本発明の実施形態に係る電気特性評価装置、電気特性評価方法、電気特性評価プログラムを格納したコンピュータ読取り可能な記録媒体および半導体素子製造方法について詳しく説明する。
【００２２】
（電気特性評価装置）
図１は、本発明の実施形態に係る電気特性評価装置の構成を示すブロック図である。
【００２３】
本発明の実施形態に係る電気特性評価装置１１は、図１に示すように、装置１１から抽出された製造条件に関する情報を用いて半導体素子を製造する半導体素子製造装置２２に接続して半導体素子製造システム１０を構築しており、装置１１は、外部からの情報の入出力処理のインタフェイスの役割を担う入出力インタフェイス部１２、半導体素子の電気特性評価処理を制御する制御部１３、入力された半導体素子の構造内に電気特性を評価するための離散化格子点を発生させる離散化格子点発生部１４、離散化格子点上の物理量についての物理方程式を数値的に解く解析処理部１５、離散化格子点上の物理量を用いて各電極の電流値を計算する電流値計算部１６、各キャリア生成・消滅機構によるキャリア生成・消滅速度を半導体領域で積分する積分値計算部１７を備える。
【００２４】
また、電気特性評価装置１１は、電気特性評価情報や装置１１に係る各種制御情報等の情報を入力する入力部２０、装置１１の計算結果やエラー情報等の情報を出力する出力部２１に接続されている。なお、入力部２０としてはキーボード、マウスポインタおよびライトペン等、また、出力部２１としては、プリンタやディスプレイ装置等を用いると良い。
【００２５】
なお、入出力インタフェイス部１２としては、表示情報を参照してユーザが処理を進めることを可能にするグラフィカルユーザインタフェイスであることが望ましい。
【００２６】
（電気特性評価方法、半導体素子製造方法）
図２は、本発明の実施形態に係る半導体素子製造方法を示すフローチャート図である。
【００２７】
本発明の実施形態に係る半導体素子製造方法は以下のステップにより実行される。
【００２８】
（１）電気特性を評価する半導体素子の不純物濃度分布、素子形状、バイアス条件（＝電気特性評価情報）を入力する（素子構造・バイアス条件入力ステップ、Ｓ２０１）。
【００２９】
ここで、半導体素子の不純物濃度分布や素子形状の入力はライトペン等の入力装置を用いても良いし、プロセスシミュレーションにより得られた素子構造情報を用いても良い。また、バイアス条件は、例えばＮ型ＭＯＳＦＥＴを例に取ると、ソース電極と基板電極の電位を接地、すなわち０[Ｖ]とし、ドレイン電極に２[Ｖ]、ゲート電極に２[Ｖ]を印加する等のように、各電極に印加する電圧を指定しても良いし、又は、ソース電極と基板電極の電位を接地し、ドレイン電極に２[Ｖ]印加し、ゲート電極の電圧を０[Ｖ]から２[Ｖ]まで０．１[Ｖ]刻みで変化させる等のように、少なくとも一つの電極の印加電圧の変化の範囲と変化量を指定しても良い。
【００３０】
（２）離散化格子点発生部１４が、物理方程式を解くために必要な離散化格子点を入力された素子形状内に発生させる（離散化格子点発生ステップ、Ｓ２０２）。
【００３１】
（３）制御部１３が、入力されたバイアス条件にしたがって、半導体素子内の各電極へ印加する電圧等のバイアス条件を、設定する（バイアス設定ステップ、Ｓ２０３）。
【００３２】
（４）解析処理部１５が、離散化格子点上の電位、電子濃度等の物理量についての物理方程式を、バイアス条件として与えられた境界条件の下で数値的に解く（物理方程式解析ステップ、Ｓ２０４）。ここで、解析処理部１５は、物理方程式を微小変化量で線形化し、反復法を用いて非線形連立方程式を解く、従来までのデバイスシミュレータと同様の処理を行うものとする。
【００３３】
（５）電流値計算部１６が、離散化格子点上の電位、電子濃度等の物理量を用いて各電極の電流値を計算する（電流値計算ステップ、Ｓ２０５）。
【００３４】
（６）積分値計算部１７が、各キャリア生成・消滅機構によるキャリア生成・消滅速度を半導体領域で体積分する（体積分値計算ステップ、Ｓ２０６）。
【００３５】
ここで、この体積分値計算ステップについて詳しく説明する。
【００３６】
本発明の実施形態に係る電気特性評価方法においては、従来とは異なり、与えられたバイアス条件の下で物理方程式を解いた後で、各キャリア生成・消滅機構によるキャリア生成・消滅速度を半導体領域で体積分する処理が含まれており、この処理を行うことにより、各キャリア生成・消滅機構によるリーク電流成分を分離して評価することができるのである。
【００３７】
体積分値は具体的には以下のステップにより抽出される。
【００３８】
一般に、デバイスシミュレーションにおいては、（数１）に示すような電流保存式を解く。
【００３９】
【数１】
【００４０】
半導体素子のリーク電流は（式１）の右辺の生成・消滅速度ＧＲｎの項が源となっており、生成消滅速度ＧＲｎは、（式２）に示すように、複数の生成・消滅機構による生成・消滅速度の和で表現することができる。
【００４１】
【数２】
【００４２】
（式２）右辺における各生成・消滅速度は電子濃度等の関数で表現されてデバイスシミュレータに取り込まれており、また、物理方程式を数値的に解くことにより、離散化格子点上の生成・消滅速度は生成・消滅機構毎に抽出される。
【００４３】
本発明の電気特性評価処理は、このようにして抽出される生成・消滅速度を生成・消滅機構毎に半導体中で体積分し、出力することに特徴を有し、この処理を式で表現すれば、（式３）〜（式５）のようになる。
【００４４】
【数３】
【００４５】
【数６】
【００４６】
なお、キャリア生成・消滅速度が長さ−３時間−１の次元のものに対しては上記のように体積分値を計算するが、半導体と絶縁体との界面でのＳＲＨ過程によるキャリア生成・消滅機構等、速度の次元が長さ−２時間−１であるようなキャリア生成・消滅機構の場合には、半導体で体積分した値を算出、出力するのではなく、界面で面積分した値を算出、出力し、同様に、長さ−１時間−１の次元を持つキャリア生成・消滅機構に対しては線積分した値を算出、出力する。なお、他の次元を持つキャリア生成・消滅機構もこれに準じた処理が必要なことは明白であるが、ここではその説明を省略する。
【００４７】
また、本実施形態においては、各電極における電流値を計算した後に体積分値を抽出しているが、このステップが逆であっても一向に構わない。
【００４８】
（７）制御部１３が、電流値および体積分値を出力部２１に出力する（出力処理ステップ、Ｓ２０７）。
【００４９】
（８）制御部１３が、別のバイアス条件で評価するか否かの判別を行い（判別ステップ、Ｓ２０８）、判別の結果、別のバイアス条件で評価する場合には（バイアス設定ステップ、Ｓ２０３）へ、評価しない場合には（製造条件決定ステップ、Ｓ２０９）へ移行する。
【００５０】
（９）出力された半導体素子の電気特性に基づいて、所望の電気特性を備えた半導体素子を製造するための、不純物イオン注入条件、アニール条件等の製造条件を決定する（製造条件決定ステップ、Ｓ２０９）。
【００５１】
（１０）半導体素子製造装置２２が、決定された製造パラメータに基づいて、不純物イオン注入処理、アニール処理等の半導体製造処理を実行し、半導体素子を製造する（半導体素子製造処理ステップ、Ｓ２１０）。
【００５２】
なお、本発明の実施形態に係る電気特性評価装置は、例えば、図３に示す構成のような概観を有する。つまり、本発明の実施形態に係わる電気特性評価装置は、コンピュータシステム３０内に電気特性評価装置１１の各要素を内蔵することにより構成される。コンピュータシステム３０は、フロッピーディスクドライブ３２および光ディスクドライブ３４を備えている。そして、フロッピーディスクドライブ３２に対してはフロッピーディスク３３、光ディスクドライブ３４に対しては光ディスク３６を挿入し、所定の読み出し操作を行うことにより、これらの記録媒体に格納された電気特性評価プログラムをシステム内にインストールすることができる。また、所定のドライブ装置を接続することにより、例えば、メモリ装置の役割を担うＲＯＭ３７や、磁気テープ装置の役割を担うカートリッジ３８を用いて、インストールやデータの読み書きを実行することもできる。さらに、ユーザはキーボード３５を介して電気特性評価処理に係る各種データを入力することができ、電気特性の計算結果等をディスプレイ３１を介して知ることが可能である。
【００５３】
また、本発明の実施形態に係る電気特性評価方法は、プログラム化しコンピュータ読み取り可能な記録媒体に保存しても良い。そして、電気特性を評価する際は、この記録媒体をコンピュータシステムに読み込ませ、コンピュータシステム内のメモリ等の記憶部にプログラムを格納し、電気特性評価プログラムを演算装置で実行することにより、本発明の電気特性評価方法を実現することができる。ここで、記録媒体とは、例えば、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープなどのプログラムを記録することができるようなコンピュータ読み取り可能な媒体などが含まれる。
【００５４】
このように、本発明はここでは記載していない様々実施の形態等を包含するということは十分に理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲に係わる発明特定事項によってのみ限定されるものでなければならない。
【００５５】
最後に、従来および本発明の電気特性評価方法を用いてリーク電流を評価した実験結果を示す。
【００５６】
（実験例１）
実験１は、図４に示す素子構造を有するシリコンＮ型ＭＯＳＦＥＴに対して行った。また、キャリアの生成・消滅機構としては、ＳＲＨ過程、インパクトイオン化、バンド間トンネリングを考え、バイアス条件は、ソース電極と基板電極に０[Ｖ]、ゲート電極に−１[Ｖ]、ドレイン電極に２[Ｖ]を印加することとした。
【００５７】
まず始めに、従来技術を用いて評価した結果を図５（ａ）に示す。
【００５８】
図５（ａ）より、この半導体素子の場合、設定したバイアス条件ではバンド間トンネリングがリーク電流の大部分を占め、バンド間トンネリングによるリーク電流は９．４５×１０−１４Ａであることがわかる。なお、「ＢＢＴのみ」の場合と、「全てあり」の場合の電流値が若干異なる理由は、「全てあり」の場合にはバンド間トンネリングによるリーク電流が元になってインパクトイオン化を起こすという効果が取り込まれるが、「ＢＢＴのみ」の場合にはその効果が無視されるためである。一方、「ＩＩのみ」の場合には、インパクトイオン化を起こす元となるバンド間トンネリングによるリーク電流がないために、やはり「全てあり」の場合とはリーク電流の計算結果が異なる。また、「全てあり」の場合と「ＢＢＴのみ」の場合との電流値の差から、バンド間トンネリングによるリーク電流がインパクトイオン化を起こすために生じるリーク電流が約１．７×１０−１５Ａであることが推測できる。
【００５９】
ところが、従来技術を用いて評価した場合には、「ＧＲなし」のシミュレーションは省略することができるにしても、「ＳＲＨのみ」、「ＩＩのみ」、「ＢＢＴのみ」、「全てあり」の計４回シミュレーションを実行する必要がある。また、バンド間トンネリングによるリーク電流が元で生じるインパクトイオン化によるリーク電流は複数の計算結果から推測するしか方法がない。
【００６０】
次に、本発明の電気特性評価方法を用いて評価した結果を図４（ｂ）左に示す。
【００６１】
図５（ｂ）左より、電流値自体は従来の「全てあり」の場合と全く同じであることがわかる。
【００６２】
続いて、本発明に特有な電子の生成・消滅速度をシリコン基板中で体積分した値に素電荷ｑを掛けた値を図５（ｂ）右に示す。
【００６３】
図５（ｂ）右より、ＳＲＨ過程によるリーク電流成分は小さいが、インパクトイオン化によるリーク電流は１．６８×１０−１５、バンド間トンネリングによるリーク電流は９．４５×１０−１４Ａであることがわかる。この結果は、従来のデバイスシミュレーションを４回実行することによって得られた結果とほぼ一致する。
【００６４】
すなわち、本発明の電気特性評価方法を用いた場合には、シミュレーションを１回実行しただけで、各生成・消滅機構のリーク電流への寄与が精度良く評価することができるのである。各キャリア生成・消滅速度の体積分を行う処理に要する時間は、全体の処理時間に比べれば無視できる程度の時間であるので、従来のデバイスシミュレーションでは４回のシミュレーションが必要だった評価が、本発明の電気特性評価方法によれば１回で行うことができるため、評価に要する時間は１／４となり、リーク電流の評価の効率が大幅に向上する。
【００６５】
（実験２）
実験２においては、実験１と同じ素子構造を有するシリコンＮ型ＭＯＳＦＥＴについて異なるバイアス条件でリーク電流を抽出し、バイアス条件は、ソース電極と基板電極に０[Ｖ]、ゲート電極に２[Ｖ]、ドレイン電極に２[Ｖ]を印加することとした。
【００６６】
まず始めに、従来技術を用いて評価した結果を図６（ａ）に示す。
【００６７】
図６（ａ）より、このデバイスの場合、このバイアス条件ではインパクトイオン化がリーク電流のほぼ全体であり、ＳＲＨ過程やバンド間トンネリングによるリーク電流はほとんとないことがわかる。このように、従来のデバイスシミュレーションを用いた場合には、「ＧＲなし」というシミュレーションは省略することができるとしても、「ＳＲＨのみ」、「ＩＩのみ」、「ＢＢＴのみ」、「全てあり」の計４回のシミュレーションを実行する必要性がある。
【００６８】
一方、本発明による電気特性評価方法を用いた電流値の計算結果を図６（ｂ）左に示す。
【００６９】
電流値自体は従来のデバイスシミュレーションを用いた「全てあり」の場合と同じである。
【００７０】
次に、本発明に特有な処理である電子の生成・消滅速度をシリコン基板中で体積分した値に素電荷ｑを掛けた値を図６（ｂ）右に示す。
【００７１】
図６（ｂ）右から、ＳＲＨ過程とバンド間トンネリングによるリーク電流成分は無視できる程小さいが、インパクトイオン化によるリーク電流は４．３３×１０−８Ａであることがわかる。この結果は、従来のデバイスシミュレーションを４回実行することによって得られた結果と一致している。すなわち、本発明による電気特性評価方法を用いた場合には、シミュレーションを１回実行しただけで、各生成・消滅機構のリーク電流への寄与を評価することができる。
【００７２】
【発明の効果】
以上述べてきたように、本発明の電気特性評価装置、電気特性評価方法、電気特性評価プログラムを格納したコンピュータ読取り可能な記録媒体および半導体素子製造方法によれば、１回のシミュレーションによって、各キャリア生成・消滅機構がリーク電流にどれだけ寄与するのかを定量的に見積もることができるので、電気特性の評価に要する時間を大幅に削減し、半導体製造処理の工期および経費を削減することができる。
【図面の簡単な説明】
【図１】 本発明の実施形態に係る半導体素子製造システムの構成を示すブロック図である。
【図２】本発明の実施形態に係る半導体素子製造方法を示すフローチャート図である。
【図３】本発明の実施形態に係る電気特性評価装置の構成を示す概観図である。
【図４】半導体素子の設計情報を示す図である。
【図５】従来および本願発明の電気特性評価方法を用いた実験結果を示す図である。
【図６】従来および本願発明の電気特性評価方法を用いた実験結果を示す図である。
【符号の説明】
１０ 半導体素子製造システム
１１ 電気特性評価装置
１２ 入出力インタフェイス部
１３ 制御部
１４ 離散化格子点発生部
１５ 解析処理部
１６ 電流値計算部
１７ 積分値計算部
２０ 入力部
２１ 出力部
２２ 半導体素子製造装置
３０ コンピュータシステム
３１ ディスプレイ
３２ フロッピードライブ
３３ フロッピーディスク
３４ 光ディスクドライブ
３５ キーボード
３６ 光ディスク
３７ ＲＯＭ
３８ カートリッジ
Claims (12)
- 半導体素子内の物理現象を記述する物理方程式を数値的に解くことにより半導体素子の電気特性を抽出する電気特性評価装置において、
前記物理方程式を数値的に解くことにより得られるキャリア生成・消滅速度を、半導体領域内でキャリア生成・消滅機構毎に積分し、積分値を出力する積分値計算部
を具備することを特徴とする電気特性評価装置。 - 長さ−３時間−１の次元を持つキャリア生成・消滅機構に対しては体積分、長さ−２時間−１の次元を持つキャリア生成・消滅機構に対しては面積分、長さ−１時間−１の次元を持つキャリア生成・消滅機構に対しては線積分を行うことを特徴とする請求項１に記載の電気特性評価装置。
- 前記キャリア生成・消滅機構は、ＳＲＨ過程、インパクトイオン化、バンド間トンネリングであることを特徴とする請求項１又は請求項２に記載の電気特性評価装置。
- 半導体素子内の物理現象を記述する物理方程式を数値的に解くことにより半導体素子の電気特性を抽出する電気特性評価方法において、
前記物理方程式を数値的に解くことにより得られるキャリア生成・消滅速度を、半導体領域内でキャリア生成・消滅機構毎に積分し、積分値を出力する積分値計算ステップ
を有することを特徴とする電気特性評価方法。 - 長さ−３時間−１の次元を持つキャリア生成・消滅機構に対しては体積分、長さ−２時間−１の次元を持つキャリア生成・消滅機構に対しては面積分、長さ−１時間−１の次元を持つキャリア生成・消滅機構に対しては線積分を行うことを特徴とする請求項４に記載の電気特性評価方法。
- 前記キャリア生成・消滅機構は、ＳＲＨ過程、インパクトイオン化、バンド間トンネリングであることを特徴とする請求項４又は請求項５に記載の電気特性評価方法。
- 半導体素子内の物理現象を記述する物理方程式を数値的に解くことにより半導体素子の電気特性を抽出する電気特性評価プログラムを格納したコンピュータ読取り可能な記録媒体において、
前記物理方程式を数値的に解くことにより得られるキャリア生成・消滅速度を、半導体領域内でキャリア生成・消滅機構毎に積分し、積分値を出力する積分値計算処理
を含み、この処理をコンピュータに実行させることを特徴とする電気特性評価プログラムを格納したコンピュータ読取り可能な記録媒体。 - 長さ−３時間−１の次元を持つキャリア生成・消滅機構に対しては体積分、長さ−２時間−１の次元を持つキャリア生成・消滅機構に対しては面積分、長さ−１時間−１の次元を持つキャリア生成・消滅機構に対しては線積分を行うことを特徴とする請求項７に記載の電気特性評価プログラムを格納したコンピュータ読取り可能な記録媒体。
- 前記キャリア生成・消滅機構は、ＳＲＨ過程、インパクトイオン化、バンド間トンネリングであることを特徴とする請求項７又は請求項８に記載の電気特性評価プログラムを格納したコンピュータ読取り可能な記録媒体。
- 半導体素子内の物理現象を記述する物理方程式を数値的に解くことにより半導体素子の電気特性を抽出し、抽出された電気特性から半導体素子の製造条件を決定し、決定された製造条件に基づいて半導体素子を製造する半導体素子製造方法において、
前記物理方程式を数値的に解くことにより得られるキャリア生成・消滅速度を、半導体領域内でキャリア生成・消滅機構毎に積分し、積分値を出力する積分値計算ステップと、
出力された積分値に基づいて、所望の電気特性を備えた半導体素子の製造条件を決定するステップと
を有することを特徴とする半導体素子製造方法。 - 長さ−３時間−１の次元を持つキャリア生成・消滅機構に対しては体積分、長さ−２時間−１の次元を持つキャリア生成・消滅機構に対しては面積分、長さ−１時間−１の次元を持つキャリア生成・消滅機構に対しては線積分を行うことを特徴とする請求項１０に記載の半導体素子製造方法。
- 前記キャリア生成・消滅機構は、ＳＲＨ過程、インパクトイオン化、バンド間トンネリングであることを特徴とする請求項１０又は請求項１１に記載の半導体素子製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000085050A JP3907909B2 (ja) | 2000-03-24 | 2000-03-24 | 電気特性評価装置、電気特性評価方法、電気特性評価プログラムを格納したコンピュータ読取り可能な記録媒体および半導体素子製造方法 |
| US09/772,728 US20010025230A1 (en) | 2000-03-24 | 2001-01-30 | Electric Characteristic evaluating apparatus for a semiconductor device |
| EP01102840A EP1136920A3 (en) | 2000-03-24 | 2001-02-13 | Electric characteristic evaluating apparatus for a semiconductor device |
| TW090105414A TW497053B (en) | 2000-03-24 | 2001-03-08 | Device for evaluating electrical characteristics, method for evaluating electrical characteristics and program for evaluating electric characteristics |
| KR10-2001-0014823A KR100389798B1 (ko) | 2000-03-24 | 2001-03-22 | 전기 특성 평가 장치, 전기 특성 평가 방법 및 전기 특성평가 프로그램 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000085050A JP3907909B2 (ja) | 2000-03-24 | 2000-03-24 | 電気特性評価装置、電気特性評価方法、電気特性評価プログラムを格納したコンピュータ読取り可能な記録媒体および半導体素子製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001274372A JP2001274372A (ja) | 2001-10-05 |
| JP3907909B2 true JP3907909B2 (ja) | 2007-04-18 |
Family
ID=18601438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000085050A Expired - Fee Related JP3907909B2 (ja) | 2000-03-24 | 2000-03-24 | 電気特性評価装置、電気特性評価方法、電気特性評価プログラムを格納したコンピュータ読取り可能な記録媒体および半導体素子製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20010025230A1 (ja) |
| EP (1) | EP1136920A3 (ja) |
| JP (1) | JP3907909B2 (ja) |
| KR (1) | KR100389798B1 (ja) |
| TW (1) | TW497053B (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03171647A (ja) * | 1989-11-30 | 1991-07-25 | Toshiba Corp | 素子特性評価装置 |
| JPH09232396A (ja) * | 1996-02-27 | 1997-09-05 | Sumitomo Sitix Corp | 半導体材料の評価方法とその装置 |
| JP3156764B2 (ja) * | 1997-08-21 | 2001-04-16 | 日本電気株式会社 | 半導体デバイスの衝突電離現象のシミュレーション方法 |
| KR100641912B1 (ko) * | 1998-12-24 | 2007-07-12 | 주식회사 하이닉스반도체 | 셀 누설전류 감지장치 |
-
2000
- 2000-03-24 JP JP2000085050A patent/JP3907909B2/ja not_active Expired - Fee Related
-
2001
- 2001-01-30 US US09/772,728 patent/US20010025230A1/en not_active Abandoned
- 2001-02-13 EP EP01102840A patent/EP1136920A3/en not_active Withdrawn
- 2001-03-08 TW TW090105414A patent/TW497053B/zh not_active IP Right Cessation
- 2001-03-22 KR KR10-2001-0014823A patent/KR100389798B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001274372A (ja) | 2001-10-05 |
| EP1136920A2 (en) | 2001-09-26 |
| TW497053B (en) | 2002-08-01 |
| US20010025230A1 (en) | 2001-09-27 |
| KR100389798B1 (ko) | 2003-07-02 |
| KR20010090505A (ko) | 2001-10-18 |
| EP1136920A3 (en) | 2005-05-25 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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