JP2009520306A - 並列マルチレート回路シミュレーション - Google Patents
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Abstract
【選択図】図4
Description
Claims (47)
- 集積回路のシミュレーションオペレーションのためのコンピュータ実装された方法であって、
集積回路のオペレーションをモデル化する微分代数方程式(DAE)の系を生成するステップと、
前記DAEの系を離散化するステップと、
前記DAEが非線形である場合、離散化されたDAEを線形化して回路ヤコビ行列をもつ線形系を形成するステップと、
線形化された回路ヤコビ行列ソルバーを用いて前記線形系を解くステップとを含み、
前記線形系を解くステップは、
前記回路ヤコビ行列を二つの行列MとNにスプリットするステップと、
対角成分が1で非対角成分がゼロの恒等行列をIとして、前記二つの行列をプレコンディションしてI+M−1Nの形の行列をもつプレコンディションされた方程式を形成するステップと、
直接・反復組み合わせ解法を用いて前記プレコンディションされた方程式におけるI+M−1Nに対する解を求めるステップとを含むことを特徴とする方法。 - 前記DAEの系を生成するステップは、集積回路に対する設計をDAEの系にマッピングするステップを含み、DAEの系は集積回路の複数のノードのそれぞれにおける電圧の変化を定義し、前記電圧の変化は定義可能な期間にわたって発生するものであることを特徴とする請求項1の方法。
- 前記DAEの系を解くステップはさらに、
前記解を前記離散化された方程式に代入して複数のノードのそれぞれに対して電圧の変化を求めるステップと、
前記DAEの有限差分離散化と非線形反復法を用いて電圧の変化を解くための前記線形系を求めるステップと、
複数のノードのそれぞれに対して電圧の変化を現在の電圧ベクトルに足すことにより、各ノードの新しい電圧値を与える新しい電圧ベクトルを求めるステップと、
次のタイムステップでDAEの新しい系を解くために1タイムステップ進め、続くタイムステップに対して当該解くステップを繰り返すことにより、集積回路の過渡的な振る舞いをモデル化するステップとを含むことを特徴とする請求項2の方法。 - Mは並列処理に適した行列であり、Nは結合行列であることを特徴とする請求項1の方法。
- 行列I+M−1Nを解くステップは、
Uを上三角行列、Lを下三角行列として、M−1をU−1L−1に置き換えることにより項U−1L−1Nを形成するステップと、
U−1L−1Nを第1、第2、第3の三つの部分にスプリットするステップとを含み、
前記第1の部分は行列の相対的に大きい値であるエントリを含み、前記第2の部分と前記第3の部分は、計算過程で相対的に小さな値であるエントリを含むことを特徴とする請求項1の方法。 - 前記第1の部分は行列Eであり、前記第2の部分は行列(LU)−1F1であり、前記第3の部分は行列F2であり、U−1L−1N=E+(LU)−1F1+F2を満たすことを特徴とする請求項5の方法。
- F1はL−1N=E0+L−1F1の計算過程で形成され、
F2は、U−1L−1N=U−1(E0+L−1F1)=E+U−1F2+U−1L−1F1の計算過程で形成されることを特徴とする請求項6の方法。 - 部分系行列(I+E)|Sを形成するために、前記部分系はプレコンディショナー行列I+Eを射影することによってプレコンディションされ、このプレコンディションは、((I+E)|S)−1(I+E+U−1F2+U−1L−1F1)|Sx|S=((I+E)|S)−1(U−1L−1r)|Sを与えることを特徴とする請求項8の方法。
- 回路ヤコビ行列をM+Nにスプリットするステップ、M−1をU−1L−1に置き換えるステップ、およびU−1L−1Nを三つの部分にスプリットするステップは、再帰的に部分系行列(I+E)|Sに対して実行されることを特徴とする請求項8の方法。
- 最終的な部分系のサイズが所定の閾値より小さくなるか、前記部分系が行列特性解析を通じて直接解法にとって効率的であると判定されたとき、プレコンディションおよび再帰は停止し、最終的な部分系を解くために直接法が利用されることを特徴とする請求項10の方法。
- 回路ヤコビ行列は頂点セパレータの集合にしたがってリオーダーされることを特徴とする請求項1の方法。
- 回路ヤコビ行列は、頂点セパレータに対応する列をスプリットアウトすることにより、行列MとNにスプリットされることを特徴とする請求項12の方法。
- 行列Mは上行列Uと下行列Lに分解され、プレコンディションするステップは、前記下行列Lを用いて行列MとNをプレコンディションし、プレコンディションされた回路方程式を形成することを特徴とする請求項13の方法。
- プレコンディションされた回路方程式(U+L−1N)Δv=L−1rは、L−1NをL−1N=E+L−1Fを満たすような第1の部分Eと第2の部分L−1Fにスプリットすることにより解かれ、第1の部分EはL−1Nの計算の後、相対的に大きいエントリを含み、第2の部分L−1Fは相対的に小さいエントリを含むことを特徴とする請求項15の方法。
- L−1Nのスプリッティングは、エントリの値を比較することによりL−1Nの計算をする過程でなされることを特徴とする請求項16の方法。
- 前記第1の部分と前記第2の部分を最初の方程式に代入した結果、(U+E+L−1F)Δv=L−1rによって定義される解くべき線形系が得られることを特徴とする請求項15の方法。
- 前記解くべき線形系はプレコンディショナー(U+E)を用いてプレコンディションされ、(U+E)−1(U+E+L−1F)Δv=(I+(U+E)−1L−1F)Δv=(U+E)−1L−1rで定義されるプレコンディションされた線形系が形成されることを特徴とする請求項18の方法。
- 回路ヤコビ行列をリオーダーするステップ、回路ヤコビ行列を行列MとNにスプリットしてプレコンディションされた回路方程式を形成するステップ、プレコンディションされた回路方程式を形成するために下行列Lを利用するステップ、および、L−1Nを二つの部分にスプリットしプレコンディショナー(U+E)で系をプレコンディションすることにより、プレコンディションされた回路方程式を解くステップを含む一連のオペレーションを再帰的に実行するステップと、
縮小された部分系のサイズが所定の閾値より小さくなるか、縮小された部分系が行列特性解析を通じて直接解法にとって効率的であると判定されたとき、再帰を停止するステップとをさらに含むことを特徴とする請求項19の方法。 - Krylov部分空間反復法はプレコンディションされた線形系の部分系に適用され、この部分系は頂点セパレータに対応することを特徴とする請求項19の方法。
- 前記直接・反復組み合わせ解法はKrylov部分空間反復法を含むことを特徴とする請求項1の方法。
- 集積回路のすべてのアクティブなパーティションのグループは一緒に解かれ、すべてのアクティブなパーティションのグループは、各タイムステップで各非線形の反復過程で動的に成長しうることを特徴とする請求項1の方法。
- DAEの系は集積回路の静的な回路オペレーションをモデル化することを特徴とする請求項1の方法。
- DAEの系は集積回路の周期的または準周期的な安定状態のオペレーションをモデル化することを特徴とする請求項1の方法。
- 疎結合のパーティションに分割された回路ヤコビ行列を用いて、集積回路のオペレーションをモデル化する微分代数方程式(DAE)の系を解くことをコンピュータシステムに実行させるプログラムインストラクションが記録されたマシーン読み取り可能な媒体であって、当該マシーン読み取り可能な媒体は、
複数のノードのそれぞれにおける電圧の値を含む電圧ベクトルと前記回路ヤコビ行列を前記パーティションにしたがってリオーダーするためのインストラクションと、
前記回路ヤコビ行列を二つの行列MとNにスプリットするためのインストラクションと、
対角成分が1で非対角成分がゼロの恒等行列をIとして、前記二つの行列をプレコンディションしてI+M−1Nの形の行列をもつプレコンディションされた方程式を形成するためのインストラクションと、
直接・反復組み合わせ解法を用いて前記プレコンディションされた方程式におけるI+M−1Nに対する解を求めるためのインストラクションとを含むことを特徴とするマシーン読み取り可能媒体。 - Mは並列処理に適した行列であり、Nは結合行列であることを特徴とする請求項26のマシーン読み取り可能媒体。
- 行列I+M−1Nを解くためのインストラクションは、
Uを上三角行列、Lを下三角行列として、M−1をU−1L−1に置き換えることにより項U−1L−1Nを形成するためのインストラクションと、
U−1L−1Nを第1、第2、第3の三つの部分にスプリットするためのインストラクションとを含み、
前記第1の部分は行列の相対的に大きい値であるエントリを含み、前記第2の部分と前記第3の部分は、計算過程で相対的に小さな値であるエントリを含むことを特徴とする請求項26のマシーン読み取り可能媒体。 - 前記第1の部分は行列Eであり、前記第2の部分は行列(LU)−1F1であり、前記第3の部分は行列F2であり、U−1L−1N=E+(LU)−1F1+F2を満たすことを特徴とする請求項28のマシーン読み取り可能媒体。
- F1はL−1N=E0+L−1F1の計算過程で形成され、
F2は、U−1L−1N=U−1(E0+L−1F1)=E+U−1F2+U−1L−1F1の計算過程で形成されることを特徴とする請求項29のマシーン読み取り可能媒体。 - 部分系行列(I+E)|Sを形成するために、前記部分系はプレコンディショナー行列I+Eを射影することによってプレコンディションされ、このプレコンディションは、((I+E)|S)−1(I+E+U−1F2+U−1L−1F1)|Sx|S=((I+E)|S)−1(U−1L−1r)|Sを与えることを特徴とする請求項31のマシーン読み取り可能媒体。
- 回路ヤコビ行列をM+Nにスプリットするためのインストラクション、M−1をU−1L−1に置き換えるためのインストラクション、およびU−1L−1Nを三つの部分にスプリットするためのインストラクションを、再帰的に部分系行列(I+E)|Sに対して実行するためのインストラクションをさらに含むことを特徴とする請求項31のマシーン読み取り可能媒体。
- 縮小された部分系のサイズ、あるいはその縮小された部分系が行列特性解析を通じて直接解法にとって効率的であるかどうかの判定にもとづいて、再帰を停止するかどうかを決定するためのインストラクションと、
再帰の停止の後、直接法によって前記縮小された部分系を解くためのインストラクションとをさらに含むことを特徴とする請求項33のマシーン読み取り可能媒体。 - 回路ヤコビ行列は頂点セパレータの集合にしたがってリオーダーされることを特徴とする請求項26のマシーン読み取り可能媒体。
- 回路ヤコビ行列は、頂点セパレータに対応する列をスプリットアウトすることにより、行列MとNにスプリットされることを特徴とする請求項35のマシーン読み取り可能媒体。
- プレコンディションされた回路方程式(U+L−1N)Δv=L−1rは、L−1NをL−1N=E+L−1Fを満たすような第1の部分Eと第2の部分L−1Fにスプリットすることにより解くためのインストラクションをさらに含み、第1の部分EはL−1Nの計算の後、相対的に大きいエントリを含み、第2の部分L−1Fは相対的に小さいエントリを含むことを特徴とする請求項37のマシーン読み取り可能媒体。
- L−1Nのスプリッティングは、エントリの値を比較することによりL−1Nの計算をする過程でなされることを特徴とする請求項38のマシーン読み取り可能媒体。
- 前記第1の部分と前記第2の部分を最初の方程式に代入した結果、(U+E+L−1F)Δv=L−1rによって定義される解くべき線形系が得られることを特徴とする請求項38のマシーン読み取り可能媒体。
- 前記解くべき線形系を(U+E)を用いてプレコンディションし、(U+E)−1(U+E+L−1F)Δv=(I+(U+E)−1L−1F)Δv=(U+E)−1L−1rで定義されるプレコンディションされた線形系を形成するためのインストラクションをさらに含むことを特徴とする請求項40のマシーン読み取り可能媒体。
- 回路ヤコビ行列をリオーダーするためのインストラクション、回路ヤコビ行列を行列MとNにスプリットしてプレコンディションされた回路方程式を形成するためのインストラクション、プレコンディションされた回路方程式を形成するために下行列Lを利用するためのインストラクション、および、L−1Nを二つの部分にスプリットしプレコンディショナー(U+E)で系をプレコンディションすることにより、プレコンディションされた回路方程式を解くためのインストラクションを再帰的に実行するためのインストラクションステップと、
縮小された部分系のサイズ、あるいはその縮小された部分系が行列特性解析を通じて直接解法にとって効率的であるかどうかの判定にもとづいて、再帰を停止するかどうかを決定するためのインストラクションと、
再帰の停止の後、直接法によって前記縮小された部分系を解くためのインストラクションとをさらに含むことを特徴とする請求項41のマシーン読み取り可能媒体。 - Krylov部分空間反復法はプレコンディションされた線形系の部分系に適用され、この部分系は頂点セパレータに対応することを特徴とする請求項41のマシーン読み取り可能媒体。
- 前記直接・反復組み合わせ解法はKrylov部分空間反復法を含むことを特徴とする請求項26のマシーン読み取り可能媒体。
- 集積回路のすべてのアクティブなパーティションのグループは一緒に解かれ、すべてのアクティブなパーティションのグループは、各タイムステップで各非線形の反復過程で動的に成長しうることを特徴とする請求項26のマシーン読み取り可能媒体。
- DAEの系は集積回路の静的な回路オペレーションをモデル化することを特徴とする請求項26のマシーン読み取り可能媒体。
- DAEの系は集積回路の周期的または準周期的な安定状態のオペレーションをモデル化することを特徴とする請求項26のマシーン読み取り可能媒体。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US75221705P | 2005-12-19 | 2005-12-19 | |
US60/752,217 | 2005-12-19 | ||
US78937606P | 2006-04-04 | 2006-04-04 | |
US60/789,376 | 2006-04-04 | ||
PCT/US2006/048551 WO2007075757A2 (en) | 2005-12-19 | 2006-12-18 | Parallel multi-rate circuit simulation |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009520306A true JP2009520306A (ja) | 2009-05-21 |
JP4790816B2 JP4790816B2 (ja) | 2011-10-12 |
Family
ID=38218555
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008547473A Active JP4790816B2 (ja) | 2005-12-19 | 2006-12-18 | 並列マルチレート回路シミュレーション |
Country Status (5)
Country | Link |
---|---|
US (1) | US7783465B2 (ja) |
EP (1) | EP1964010B1 (ja) |
JP (1) | JP4790816B2 (ja) |
TW (1) | TWI340906B (ja) |
WO (1) | WO2007075757A2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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EP1964010A4 (en) | 2010-03-31 |
JP4790816B2 (ja) | 2011-10-12 |
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