KR100389798B1 - 전기 특성 평가 장치, 전기 특성 평가 방법 및 전기 특성평가 프로그램 - Google Patents

전기 특성 평가 장치, 전기 특성 평가 방법 및 전기 특성평가 프로그램 Download PDF

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Abstract

본 발명은 1회의 시뮬레이션에 의해 각 캐리어 생성·소멸 기구가 누설 전류에 얼마만큼 기여하는지를 정량적으로 어림하는 기술에 관한 것이다. 본 발명에 따르면, 전기 특성의 평가에 필요한 시간을 대폭 삭감하여, 반도체 제조 처리의 기간 및 경비를 삭감할 수 있다.

Description

전기 특성 평가 장치, 전기 특성 평가 방법 및 전기 특성 평가 프로그램{APPARATUS OF EVALUATING ELECTRICAL CHARACTERISTIC, METHOD OF EVALUATING ELETRICAL CHARACTERISTIC AND PROGRAM OF EVALUATING ELECTRICAL CHARACTERISTIC}
본 발명은 반도체 소자내의 물리 현상을 기술하는 물리 방정식을 수치적으로 풀어감에 따라 반도체 소자의 전기 특성을 추출하는 전기 특성 평가 장치, 전기 특성 평가 방법, 전기 특성 평가 프로그램, 및 추출한 전기 특성으로부터 반도체 소자의 제조 조건을 결정하고, 결정한 제조 조건에 기초하여 반도체 소자를 제조하는 반도체 소자 제조 방법에 관한 것으로, 특히 1회의 계산으로 반도체 소자 내의 누설 전류를 지배하는 캐리어의 생성·소멸 기구를 동정(同定)함으로써, 전기 특성의평가에 필요한 시간을 단축하고, 반도체 소자 제조 처리의 기간 및 경비를 대폭 삭감하는 기술에 관한 것이다.
반도체 소자의 성능을 좌우하는 전기 특성의 하나로는 누설 전류가 있으며, 예를 들면 DRAM의 포즈(pause) 특성이나 SRAM의 소비 전력은 메모리 셀을 구성하는 반도체 소자의 누설 전류에 따라 결정된다. 일반적으로, 반도체 소자의 바이어스 조건은 반도체 소자의 사양 등에 의존하기 때문에 자유롭게 설정하는 것은 곤란한 부분이 있지만, 불순물 농도 분포나 소자 형상은 반도체 소자의 제조 방법이나 제조 조건에 따라 제어할 수 있기 때문에, 누설 전류는 불순물 농도 분포나 소자 형상을 최적화함으로써 제어하는 것이 가능하다.
이러한 배경으로부터, 최근 반도체 소자의 불순물 농도 분포나 소자 형상을 고려하여 포와송 방정식이나 전류 연속식 등의 비선형 미분 방정식으로 기술되는 물리 방정식을 수치적으로 풀어감에 따라, 반도체 소자의 전기 특성을 추출, 평가하는 디바이스 시뮬레이터(=전기 특성 평가 장치)를 이용한 누설 전류의 평가가 행해지게 되었다. 디바이스 시뮬레이터를 이용하여 누설 전류를 평가할 때는, 누설 전류의 「근원」이 되는 캐리어의 생성·소멸 기구를 고려해야 하며, 그 주된 기구로는 SRH(Shockley·Read·Hall) 과정, 임팩트 이온화, 대역간 터널링 등이 있다. 따라서, 디바이스 시뮬레이터를 이용하면, 누설 전류의 주된 원인이 되는 생성·소멸 기구를 확인할 수 있고, 누설 전류의 주된 원인을 동정하여 반도체 소자를 제조하기 전에 누설 전류를 저감시키기 위한 적절한 처리를 행하는 것이 가능해지는 것이다.
그러나, 이러한 종래까지의 디바이스 시뮬레이션 기술을 이용한 누설 전류의 평가 처리에는 이하에 나타낸 바와 같은 해결해야 할 기술적 과제가 있다.
즉, 종래까지의 처리에서는 누설 전류를 지배하는 캐리어의 생성·소멸 기구가 어떤 것인지를 동정하기 위해서는 디바이스 시뮬레이션을 복수회 실행할 필요성이 있는데, 예를 들면 SRH 과정, 임팩트 이온화, 대역간 터널링의 3개의 캐리어 생성·소멸 기구를 고려하여 누설 전류를 평가하는 경우, SRH 과정만을 고려한 경우의 누설 전류치, 임팩트 이온화만을 고려한 경우의 누설 전류치, 대역간 터널링만을 고려한 누설 전류치 각각을 계산하기 위해 디바이스 시뮬레이션을 모두 3회 실행할 필요성이 있으며, 또한 반도체와 절연체의 계면에서의 캐리어의 생성·소멸 기구 등, 다른 누설 전류 기구를 고려하는 것이면, 더욱 다수회의 디바이스 시뮬레이션을 실행할 필요성이 있다.
또한, 일반적으로 디바이스 시뮬레이션 기술을 이용하여 누설 전류를 저감시키기 위해 불순물 농도나 소자 형상 등을 최적화하려고 할 때는 디바이스 시뮬레이션을 복수회 실행할 필요성이 있으며, 이러한 상황에서 각 캐리어의 생성·소멸 기구에 대한 누설 전류에의 기여를 분해하여 평가하려고 하면, 그 3배의 디바이스 시뮬레이션을 실행할 필요성이 생긴다.
이와 같이, 종래까지의 디바이스 시뮬레이션 기술을 이용하여 누설 전류를 평가하려고 하는 경우, 원하는 정보를 추출할 때까지 디바이스 시뮬레이션을 매우 많은 횟수 반복하여 실행할 필요성이 있어서, 전기 특성의 평가에 많은 시간을 필요로 하며, 반도체 소자 제조 처리의 기간 및 경비를 삭감하는 것이 곤란하였다.
도 1은 본 발명의 실시예에 따른 반도체 소자 제조 시스템의 구성을 나타내는 블록도.
도 2는 본 발명의 실시예에 따른 반도체 소자 제조 방법을 나타내는 플로우 차트.
도 3은 본 발명의 실시예에 따른 전기 특성 평가 장치의 구성을 나타내는 개관도.
도 4는 반도체 소자의 설계 정보를 나타내는 도면.
도 5a 및 5b는 종래 및 본 발명의 전기 특성 평가 방법을 이용한 실험 결과를 나타내는 도면.
도 6a 및 6b는 종래 및 본 발명의 전기 특성 평가 방법을 이용한 실험 결과를 나타내는 도면.
도 7a 내지 7h는 본 발명에서 사용되는 수학식을 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 소자 제조 시스템
11 : 전기 특성 평가 장치
12 : 입출력 인터페이스부
13 : 제어부
14 : 이산 격자점 발생부
15 : 해석 처리부
16 : 전류치 계산부
17 : 적분치 계산부
30 : 컴퓨터 시스템
32 : 플로피 디스크 드라이브
34 : 광 디스크 드라이브
본 발명은 이러한 기술적 과제를 감안하여 이루어진 것으로, 그 목적은 반도체 소자 제조 처리의 기간 및 경비를 대폭 삭감하는 것에 있다.
상기 기술적 과제를 해결하기 위해, 발명자는 물리 방정식을 수치적으로 풀어감에 따라 얻어지는 캐리어 생성·소멸 속도를 반도체 영역 내에서 캐리어 생성·소멸 기구마다 적분하고, 적분치를 출력하는 1회의 시뮬레이션에 의해 각 캐리어 생성·소멸 기구가 누설 전류에 얼마만큼 기여하는지를 정량적으로 어림할 수 있으므로, 전기 특성의 평가에 필요한 시간을 대폭 삭감하고, 반도체 제조 처리의 기간 및 경비를 삭감할 수 있다고 하는 생각에 이르러, 정력적인 연구를 계속하여 온 결과, 이하의 특징을 포함한 기술 사상을 발안하기에 이른 것이다.
본 발명에 따른 전기 특성 평가 장치의 특징은, 반도체 소자내의 물리 현상을 기술하는 물리 방정식을 수치적으로 풀어감에 따라 반도체 소자의 전기 특성을 추출하는 전기 특성 평가 장치에 있어서, 물리 방정식을 수치적으로 풀어감에 따라 얻어지는 캐리어 생성·소멸 속도를 반도체 영역 내에서 캐리어 생성·소멸 기구마다 적분하고, 적분에 따라 얻어지는 결과를 출력하는 적분치 계산부를 포함하는 것에 있다.
이에 따라, 전기 특성의 평가에 필요한 시간을 단축하고, 반도체 소자 제조 처리의 기간 및 경비를 대폭 삭감할 수 있다.
본 발명에 따른 전기 특성 평가 방법의 특징은, 반도체 소자내의 물리 현상을 기술하는 물리 방정식을 수치적으로 풀어감에 따라 반도체 소자의 전기 특성을 추출하는 전기 특성 평가 방법에 있어서, 물리 방정식을 수치적으로 풀어감에 따라 얻어지는 캐리어 생성·소멸 속도를 반도체 영역 내에서 캐리어 생성·소멸 기구마다 적분하고, 적분에 의해 얻어지는 결과를 출력하는 적분치 계산 단계를 포함하는 것에 있다.
이에 따라, 전기 특성의 평가에 필요한 시간을 단축하고, 반도체 소자 제조 처리의 기간 및 경비를 대폭 삭감할 수 있다.
본 발명에 따른 전기 특성 평가 프로그램의 특징은, 반도체 소자 내의 물리 현상을 기술하는 물리 방정식을 수치적으로 풀어감에 따라 반도체 소자의 전기 특성을 추출하는 전기 특성 평가 프로그램에 있어서, 물리 방정식을 수치적으로 풀어감에 따라 얻어지는 캐리어 생성·소멸 속도를 반도체 영역 내에서 캐리어 생성·소멸 기구마다 적분하고, 적분에 의해 얻어지는 결과를 출력하는 적분치 계산 처리를 포함하고, 이 처리를 컴퓨터로 실행시키는 것에 있다. 이에 따라, 전기 특성의 평가에 필요한 시간을 단축하고, 반도체 소자 제조 처리의 기간 및 경비를 대폭 삭감할 수 있다.
본 발명에 따른 반도체 소자 제조 방법의 특징은, 반도체 소자 내의 물리 현상을 기술하는 물리 방정식을 수치적으로 풀어감에 따라 반도체 소자의 전기 특성을 추출하고, 추출된 전기 특성으로부터 반도체 소자의 제조 조건을 결정하고, 결정된 제조 조건에 기초하여 반도체 소자를 제조하는 반도체 소자 제조 방법에 있어서, 물리 방정식을 수치적으로 풀어감에 따라 얻어지는 캐리어 생성·소멸 속도를반도체 영역 내에서 캐리어 생성·소멸 기구마다 적분하고, 적분에 의해 얻어지는 결과를 출력하는 적분치 계산 단계와, 출력된 적분치에 기초하여, 원하는 전기 특성을 포함한 반도체 소자의 제조 조건을 결정하는 단계를 포함하는 것에 있다.
이에 따라, 전기 특성의 평가에 필요한 시간을 단축하고, 반도체 소자 제조 처리의 기간 및 경비를 대폭 삭감할 수 있다.
본 발명의 상기 및 그 밖의 다른 목적과 특징은 첨부된 도면을 참조하여 설명된 실시예로부터 명백해질 것이고, 또한 여기에서 언급되지 않은 다른 장점도 본 분야에 숙련된 기술자라에 의해 얻어질 수 있을 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 설명하겠다. 여러 도면에서, 동일한 구성요소에 대해서는 동일한 참조번호를 사용하였다.
<전기 특성 평가 장치>
도 1은 본 발명의 실시예에 따른 전기 특성 평가 장치의 구성을 나타내는 블록도이다.
본 발명의 실시예에 따른 전기 특성 평가 장치(11)는 도 1에 도시된 바와 같이 장치(11)로부터 추출된 제조 조건에 관한 정보를 이용하여 반도체 소자를 제조하는 반도체 소자 제조 장치(22)에 접속하여 반도체 소자 제조 시스템(10)을 구축하며, 장치(11)는 외부로부터의 정보의 입출력 처리의 인터페이스의 역할을 담당하는 입출력 인터페이스부(12), 반도체 소자의 전기 특성 평가 처리를 제어하는 제어부(13), 입력된 반도체 소자의 구조 내에 전기 특성을 평가하기 위한 이산 격자점(discrete lattice point)을 발생시키는 이산 격자점 발생부(14), 이산 격자점 상의 물리량에 대한 물리 방정식을 수치적으로 푸는 해석 처리부(15), 이산 격자점 상의 물리량을 이용하여 각 전극의 전류치를 계산하는 전류치 계산부(16), 각 캐리어 생성·소멸 기구 에 의한 캐리어 생성·소멸 속도를 반도체 영역에서 적분하는 적분치 계산부(17)를 포함한다.
또한, 전기 특성 평가 장치(11)는 전기 특성 평가 정보나 장치(11)에 따른 각종 제어 정보 등의 정보를 입력하는 입력부(20), 장치(11)의 계산 결과나 에러 정보 등의 정보를 출력하는 출력부(21)에 접속되어 있다. 또, 입력부(20)로서는 키보드, 마우스포인터 및 라이트 펜 등, 또한 출력부(21)로서는 프린터나 디스플레이 장치 등을 이용하면 좋다.
또, 입출력 인터페이스부(12)로는 표시 정보를 참조하여 사용자가 처리를 진행시키는 것을 가능하게 하는 그래피컬 사용자 인터페이스인 것이 바람직하다.
<전기 특성 평가 방법, 반도체 소자 제조 방법>
도 2는 본 발명의 실시예에 따른 반도체 소자 제조 방법을 나타내는 플로우 차트이다.
본 발명의 실시예에 따른 반도체 소자 제조 방법은 이하의 단계에 의해 실행된다.
(1) 전기 특성을 평가하는 반도체 소자의 불순물 농도 분포, 소자 형상, 바이어스 조건(=전기 특성 평가 정보)을 입력한다(소자 구조·바이어스 조건 입력 단계, S201).
여기서, 반도체 소자의 불순물 농도 분포나 소자 형상의 입력은 라이트 펜등의 입력 장치를 이용해도 좋고, 프로세스 시뮬레이션에 의해 얻어진 소자 구조 정보를 이용해도 좋다. 또한, 바이어스 조건은 예를 들면 N형 MOSFET를 예로 들면, 소스 전극과 기판 전극의 전위를 접지, 즉 0 [V]로 하고, 드레인 전극에 2 [V], 게이트 전극에 2 [V]를 인가하는 등, 각 전극에 인가하는 전압을 지정해도 좋고, 또는 소스 전극과 기판 전극의 전위를 접지하고, 드레인 전극에 2 [V] 인가하고, 게이트 전극의 전압을 0 [V]에서 2 [V]까지 0.1 [V] 간격으로 변화시키는 등, 적어도 하나의 전극의 인가 전압의 변화의 범위와 변화량을 지정해도 좋다.
(2) 이산 격자점 발생부(14)가 물리 방정식을 풀기 위해 필요한 이산 격자점을 입력된 소자 형상 내에 발생시킨다(이산 격자점 발생 단계, S202).
(3) 제어부(13)가 입력된 바이어스 조건에 따라 반도체 소자 내의 각 전극으로 인가하는 전압 등의 바이어스 조건을 설정한다(바이어스 설정 단계, S203).
(4) 해석 처리부(15)가 이산 격자점 상의 전위, 전자 농도 등의 물리량에 대한 물리 방정식을, 바이어스 조건으로서 주어진 경계 조건 하에서 수치적으로 풀어간다(물리 방정식 해석 스텝, S204). 여기서, 해석 처리부(15)는 물리 방정식을 미소 변화량으로 선형화하고, 반복법을 이용하여 비선형 연립 방정식을 푸는, 종래까지의 디바이스 시뮬레이터와 동일한 처리를 행하는 것으로 한다.
(5) 전류치 계산부(16)가 이산 격자점 상의 전위, 전자 농도 등의 물리량을 이용하여 각 전극의 전류치를 계산한다(전류치 계산 단계, S205).
(6) 적분치 계산부(17)가 각 캐리어 생성·소멸 기구에 의한 캐리어 생성·소멸 속도를 반도체 영역에서 체적분한다(체적분치 계산 단계, S206).
여기서, 이 체적분치 계산 단계에 대해 자세히 설명한다.
본 발명의 실시예에 따른 전기 특성 평가 방법에서는 종래와는 달리 주어진 바이어스 조건 하에서 물리 방정식을 푼 후에, 각 캐리어 생성·소멸 기구에 의한 캐리어 생성 소멸 속도를 반도체 영역에서 체적분하는 처리가 포함되며, 이 처리를 행함에 따라 각 캐리어 생성·소멸 기구에 의한 누설 전류 성분을 분리하여 평가할 수 있는 것이다.
체적분치는 구체적으로는 이하의 단계에 따라 추출된다.
일반적으로, 디바이스 시뮬레이션에서는 도 7a에 나타낸 바와 같은 전류 보존식을 푼다. 여기서, n, t, q, Jn, GRn은 전자 농도, 시간, 소전하(素電荷), 전자 전류 밀도 벡터, 전자의 생성·소멸 속도를 나타내며, 전자의 생성·소멸 속도 GRn의 부호는 캐리어의 생성을 플러스, 소멸을 마이너스로 하고 있다. 또, 정공에 대해서도 동일한 형태의 전류 보존식이 있지만, 여기서는 기재를 생략한다.
반도체 소자의 누설 전류는 도 7a의 우변의 생성·소멸 속도 GRn의 항이 근원이 되며, 생성 소멸 속도 GRn은 도 7b에 나타낸 바와 같이 복수의 생성·소멸 기구에 의한 생성·소멸 속도의 합으로 표현할 수 있다. 여기서, GRSRHn는 SRH 과정에 따른 전자의 생성·소멸 속도, GRIIn은 임팩트 이온화에 의한 전자의 생성·소멸 속도, GRBBTn은 대역간 터널링에 의한 전자의 생성·소멸 속도이다. 또, 여기서는 3 종류의 생성·소멸 기구만을 생각했지만, 이것은 단순한 일례로서 다른 생성·소멸 기구를 고려하는 것도 물론 가능하다.
도 7b 우변에서의 각 생성·소멸 속도는 전자 농도 등의 함수로 표현되어 디바이스 시뮬레이터에 받아들이며, 또한 물리 방정식을 수치적으로 풀어감에 따라 이산 격자점 상의 생성·소멸 속도는 생성·소멸 기구마다 추출된다.
본 발명의 전기 특성 평가 처리는 이와 같이 함으로써 추출되는 생성·소멸 속도를 생성·소멸 기구마다 반도체 속에서 체적분하고, 출력하는 것에 특징을 지니고, 이 처리를 식으로 표현하면, 도 7c∼도 7e와 같다. 또, 체적분치는 그대로의 값을 출력해도 좋지만, 각 값에 소전하 q를 곱한 값을 출력하도록 해도 좋다. 즉, 도 7f∼도 7h에 도시된 식의 값을 계산하여 출력해도 좋고, 이 경우 출력치는 각 생성·소멸 기구가 제공하는 누설 전류 성분의 근사적인 값을 나타내게 된다. 여기서, 도 7f∼도 7h에 의해 각 생성·소멸 기구가 제공하는 누설 전류 성분의 근사적인 값을 얻을 수 있는 이유는 물리적으로 설명하면, 누설 전류를 문제삼고 있는 상태에서의 반도체 소자 중의 캐리어의 소멸 속도는 캐리어의 생성 속도보다도 크므로, 캐리어 생성 기구에 의해 생성한 캐리어는 거의 재결합하지 않고 전극까지 유입되어 누설 전류로서 관측되기 때문이다.
또, 캐리어 생성·소멸 속도가 길이-3시간-1의 차원의 것에 대해서는 상기된 바와 같이 체적분치를 계산하지만, 반도체와 절연체와의 계면에서의 SRH 과정에 의한 캐리어 생성·소멸 기구 등, 속도의 차원이 길이-2시간-1인 캐리어 생성·소멸 기구의 경우에는 반도체에 대해 체적분한 값을 산출하여 출력하는 것은 아니고, 계면에서 면적분한 값을 산출하여 출력하고, 마찬가지로 길이-1시간-1의 차원을 갖는 캐리어 생성·소멸 기구에 대해서는 선적분한 값을 산출, 출력한다. 또, 다른 차원을 갖는 캐리어 생성·소멸 기구도 이것에 준하는 처리가 필요한 것은 명백하지만, 여기서는 그 설명을 생략한다.
또한, 본 실시예에서는 각 전극에서의 전류치를 계산한 후에 체적분치를 추출하고 있지만, 이 단계가 반대라도 조금도 상관없다.
(7) 제어부(13)가 전류치 및 체적분치를 출력부(21)로 출력한다(출력 처리 단계, S207).
(8) 제어부(13)가 다른 바이어스 조건으로 평가하는지의 여부의 판별을 행하고(판별 단계, S208), 판별의 결과 다른 바이어스 조건으로 평가하는 경우에는 바이어스 설정 단계 S203으로, 평가하지 않은 경우에는 제조 조건 결정 단계 S209로 이행한다.
(9) 출력된 반도체 소자의 전기 특성에 기초하여, 원하는 전기 특성을 구비한 반도체 소자를 제조하기 위한 불순물 이온 주입 조건, 어닐링 조건 등의 제조 조건을 결정한다(제조 조건 결정 단계 S209).
(10) 반도체 소자 제조 장치(22)가 결정된 제조 파라미터에 기초하여 불순물이온 주입 처리, 어닐링 처리 등의 반도체 제조 처리를 실행하고, 반도체 소자를 제조한다(반도체 소자 제조 처리 단계, S210).
또, 본 발명의 실시예에 따른 전기 특성 평가 장치는, 예를 들면 도 3에 도시된 구성과 같은 개관을 갖는다. 즉, 본 발명의 실시예에 관계되는 전기 특성 평가 장치는 컴퓨터 시스템(30) 내에 전기 특성 평가 장치(11)의 각 요소를 내장함으로써 구성된다. 컴퓨터 시스템(30)은 플로피디스크 드라이브(32) 및 광디스크 드라이브(34)를 구비하고 있다. 그리고, 플로피디스크 드라이브(32)에 대해서는 플로피디스크(33), 광디스크 드라이브(34)에 대해서는 광디스크(36)를 삽입하고, 소정의 판독 조작을 행함에 따라 이들의 기록 매체에 저장된 전기 특성 평가 프로그램을 시스템 내에 인스톨할 수 있다. 또한, 소정의 드라이브 장치를 접속함으로써, 예를 들면 메모리 장치의 역할을 담당하는 ROM(37)이나, 자기 테이프 장치의 역할을 담당하는 카트리지(38)를 이용하여 인스톨이나 데이터의 기입 및 판독을 실행할 수도 있다. 또한, 사용자는 키보드(35)를 통해 전기 특성 평가 처리에 따른 각종 데이터를 입력할 수 있으며, 전기 특성의 계산 결과 등을 디스플레이(31)를 통해 알 수 있다.
또한, 본 발명의 실시예에 따른 전기 특성 평가 방법은 프로그램화하여 컴퓨터 판독 가능한 기록 매체에 보존해도 좋다. 그리고, 전기 특성을 평가할 때는 이 기록 매체를 컴퓨터 시스템에 판독시키고, 컴퓨터 시스템 내의 메모리 등의 기억부에 프로그램을 저장하고, 전기 특성 평가 프로그램을 연산 장치로 실행함으로써 본 발명의 전기 특성 평가 방법을 실현할 수 있다. 여기서, 기록 매체란 예를 들면 반도체 메모리, 자기 디스크, 광 디스크, 광자기 디스크, 자기 테이프 등의 프로그램을 기록할 수 있는 컴퓨터 판독 가능한 매체 등이 포함된다.
이와 같이, 본 발명은 여기서는 기재하지 않은 여러 실시예 등을 포함한다는 것은 충분히 이해해야 한다. 따라서, 본 발명은 이 개시로부터 타당한 특허 청구의 범위에 관계되는 발명 특정 사항에 의해서만 한정되어야 한다.
마지막으로, 종래 및 본 발명의 전기 특성 평가 방법을 이용하여 누설 전류를 평가한 실험 결과를 나타낸다.
<실험예 1>
실험1은 도 4에 도시된 소자 구조를 갖는 실리콘 N형 MOSFET에 대해 행하였다. 또한, 캐리어의 생성·소멸 기구로는 SRH 과정, 임팩트 이온화, 대역간 터널링을 생각하고, 바이어스 조건은 소스 전극과 기판 전극에 0[V], 게이트 전극에 -1[V], 드레인 전극에 2[V]를 인가하는 것으로 하였다.
우선 처음에, 종래 기술을 이용하여 평가한 결과를 도 5a에 도시한다.
도 5a로부터, 이 반도체 소자의 경우 설정한 바이어스 조건으로는 대역간 터널링이 누설 전류의 대부분을 차지하고, 대역간 터널링에 의한 누설 전류는 9.45×10-14A 인 것을 알 수 있다. 또, 「BBT만」의 경우와, 「전부 있음」 경우의 전류치가 약간 다른 이유는 「전부 있음」의 경우에는 대역간 터널링에 의한 누설 전류가 원인이 되어 임팩트 이온화를 일으킨다고 하는 효과가 받아들여지지만, 「BBT만」의 경우에는 그 효과가 무시되기 때문이다. 한편, 「II만」의 경우에는 임팩트 이온화를 일으키는 원인이 되는 대역간 터널링에 의한 누설 전류가 없기 때문에, 역시 「전부 있음」의 경우와는 누설 전류의 계산 결과가 다르다. 또한, 「전부 있음」의 경우와 「BBT만」의 경우와의 전류치의 차로부터 대역간 터널링에 의한 누설 전류가 임팩트 이온화를 일으켜서 생기는 누설 전류가 약 1.7×10-15A 인 것을 추정할 수 있다.
그런데, 종래 기술을 이용하여 평가한 경우에는 「GR 없음」의 시뮬레이션은 생략할 수 있다고 해도, 「SRH만」,「II만」,「BBT만」,「전부 있음」의 모두 4회 시뮬레이션을 실행할 필요가 있다. 또한, 대역간 터널링에 의한 누설 전류가 원인이 되어 생기는 임팩트 이온화에 따른 누설 전류는 복수의 계산 결과로부터 추측할 수 밖에 방법이 없다.
이어서, 본 발명의 전기 특성 평가 방법을 이용하여 평가한 결과를 도 5b 좌측에 도시한다.
도 5b 좌측에 의해 전류치 자체는 종래의 「전부 있음」의 경우와 완전히 동일하다는 것을 알 수 있다.
계속해서, 본 발명에 특유한 전자의 생성·소멸 속도를 실리콘 기판 내에서 체적분한 값에 소전하 q를 곱한 값을 도 5b 우측에 도시한다.
도 5b 우측으로부터, SRH 과정에 의한 누설 전류 성분은 작지만, 임팩트 이온화에 의한 누설 전류는 1.68×10-15A, 대역간 터널링에 의한 누설 전류는 9.45×10-14A인 것을 알 수 있다. 이 결과는, 종래의 디바이스 시뮬레이션을 4회 실행함에 따라 얻을 수 있는 결과와 거의 일치한다.
즉, 본 발명의 전기 특성 평가 방법을 이용한 경우에는 시뮬레이션을 1회 실행했을 뿐이며, 각 생성·소멸 기구의 누설 전류로의 기여를 정밀도 좋게 평가할 수 있는 것이다. 각 캐리어 생성·소멸 속도의 체적분을 행하는 처리에 필요한 시간은 전체 처리 시간에 비교하면 무시할 수 있을 정도의 시간이므로, 종래의 디바이스 시뮬레이션으로는 4회의 시뮬레이션이 필요한 평가가, 본 발명의 전기 특성 평가 방법에 따르면 1회로 행할 수 있기 때문에, 평가에 필요한 시간은 1/4이 되어, 누설 전류의 평가 효율이 대폭 향상된다.
<실험2>
실험2에서는 실험1과 동일 소자 구조를 갖는 실리콘 N형 MOSFET에 대해 다른 바이어스 조건으로 누설 전류를 추출하고, 바이어스 조건은 소스 전극과 기판 전극에 0 [V], 게이트 전극에 2 [V], 드레인 전극에 2 [V]를 인가하게 하였다.
우선 처음에 종래 기술을 이용하여 평가한 결과를 도 6a에 나타낸다.
도 6a로부터 이 디바이스의 경우 이 바이어스 조건으로는 임팩트 이온화가 누설 전류의 거의 전체이고, SRH 과정이나 대역간 터널링에 따른 누설 전류는 거의 없다는 것을 알 수 있다. 이와 같이, 종래의 디바이스 시뮬레이션을 이용한 경우에는 「GR 없음」이라는 시뮬레이션은 생략할 수 있다고 해도, 「SRH만」,「II만」,「BBT만」,「전부 있음」의 모두 4회의 시뮬레이션을 실행할 필요성이 있다.
한편, 본 발명에 따른 전기 특성 평가 방법을 이용한 전류치의 계산 결과를 도 6b 좌측에 도시한다.
전류치 자체는 종래의 디바이스 시뮬레이션을 이용한 「전부 있음」의 경우와 동일하다.
이어서, 본 발명에 특유한 처리인 전자의 생성·소멸 속도를 실리콘 기판속에서 체적분한 값에 소전하 q를 곱한 값을 도 6b 우측에 도시한다.
도 6b 우측으로부터, SRH 과정과 대역간 터널링에 의한 누설 전류 성분은 무시할 수 있을 정도로 작지만, 임팩트 이온화에 따른 누설 전류는 4.33×10-8A 인 것을 알 수 있다. 이 결과는, 종래의 디바이스 시뮬레이션을 4회 실행함으로써 얻을 수 있는 결과와 일치한다.
즉, 본 발명에 따른 전기 특성 평가 방법을 이용한 경우에는 시뮬레이션을 1회 실행한 것만으로, 각 생성·소멸 기구의 누설 전류로의 기여를 평가할 수 있다.
본 분야에 숙련된 기술자라면 본 발명의 범위를 벗어나지 않고서 여러가지 변형을 실시할 수 있을 것이다.

Claims (20)

  1. 반도체 소자 내의 물리 현상을 기술하는 물리 방정식을 수치적으로 푸는 것에 의해 반도체 소자의 전기 특성을 추출하는 전기 특성 평가 장치에 있어서,
    상기 물리 방정식은 적어도 두 종류의 캐리어 생성·소멸 기구에 의한 캐리어 생성·소멸 현상을 고려한 물리 방정식이고,
    상기 물리 방정식을 수치적으로 풀어서 산출된 물리량을 이용하여, 상기 적어도 두 종류의 캐리어 생성·소멸 기구의 각각의 생성·소멸 속도를 산출하는 캐리어 생성·소멸 속도 산출부와,
    상기 적어도 두 종류의 생성·소멸 기구마다, 상기 산출된 각각의 캐리어 생성·소멸 속도를 반도체 영역 내에서 적분하는 적분치 계산부와,
    상기 적분값을 상기 적어도 두 종류의 생성·소멸 기구마다 출력하는 출력부
    를 포함하는 전기 특성 평가 장치.
  2. 제1항에 있어서, 상기 적분값 계산부는, 길이-3시간-1의 차원을 갖는 캐리어 생성·소멸 기구에 대해서는 체적분, 길이-2시간-1의 차원을 갖는 캐리어 생성·소멸 기구에 대해서는 면적분, 길이-1시간-1의 차원을 갖는 캐리어 생성·소멸 기구에 대해서는 선적분에 의해서, 상기 산출된 각각의 캐리어 생성·소멸 속도를 상기 반도체 영역 내에서 적분하는 전기 특성 평가 장치.
  3. 제1항에 있어서, 상기 적어도 두 종류의 캐리어 생성·소멸 기구 중 어느 하나는, SRH 과정, 임팩트 이온화, 대역간 터널링 중의 어느 하나인 전기 특성 평가 장치.
  4. 제1항에 있어서, 상기 적분치 계산부는 캐리어 생성·소멸 기구마다의 각 적분치에 전하량을 곱하여 출력하는 전기 특성 평가 장치.
  5. 제1항에 있어서, 상기 전기 특성의 추출은 상기 반도체 소자로의 바이어스 조건을 다르게 하여 반복해서 행해지는 전기 특성 평가 장치.
  6. 반도체 소자내의 물리 현상을 기술하는 물리 방정식을 수치적으로 푸는 것에 의해 반도체 소자의 전기 특성을 추출하는 전기 특성 평가 방법에 있어서,
    상기 물리 방정식은 적어도 두 종류의 캐리어 생성·소멸 기구에 의한 캐리어 생성·소멸 현상을 고려한 물리 방정식이고,
    상기 물리 방정식을 수치적으로 풀어, 산출된 물리량을 이용하여, 상기 적어도 두 종류의 캐리어 생성·소멸 기구의 각각의 생성·소멸 속도를 산출하는 단계와,
    상기 적어도 두 종류의 생성·소멸 기구마다, 상기 산출된 각각의 캐리어 생성·소멸 속도를 반도체 영역 내에서 적분하는 단계와,
    상기 적분치를 상기 적어도 두 종류의 생성·소멸 기구마다 출력하는 단계
    를 포함하는 전기 특성 평가 방법.
  7. 제6항에 있어서, 상기 적분하는 단계는, 길이-3시간-1의 차원을 갖는 캐리어 생성·소멸 기구에 대해서는 체적분, 길이-2시간-1의 차원을 갖는 캐리어 생성·소멸 기구에 대해서는 면적분, 길이-1시간-1의 차원을 갖는 캐리어 생성·소멸 기구에 대해서는 선적분에 의해서, 상기 산출된 각각의 캐리어 생성·소멸 속도를 상기 반도체 영역 내에서 적분하는 전기 특성 평가 방법.
  8. 제6항에 있어서, 상기 적어도 두 종류의 캐리어 생성·소멸 기구 중 어느 하나는, SRH 과정, 임팩트 이온화, 대역간 터널링 중의 어느 하나인 전기 특성 평가 방법.
  9. 제6항에 있어서, 캐리어 생성·소멸 기구마다의 각 적분치에 전하량을 곱하여 출력하는 전기 특성 평가 방법.
  10. 제6항에 있어서, 전기 특성의 추출은 상기 반도체 소자로의 바이어스 조건을 다르게 하여 반복해서 행해지는 전기 특성 평가 방법.
  11. 반도체 소자 내의 물리 현상을 기술하는 물리 방정식을 수치적으로 푸는 것에 의해 반도체 소자의 전기 특성을 추출하는 전기 특성 평가 프로그램에 있어서,
    상기 물리 방정식은 적어도 두 종류의 캐리어 생성·소멸 기구에 의한 캐리어 생성·소멸 현상을 고려한 물리 방정식이고,
    상기 물리 방정식을 수치적으로 풀어, 산출된 물리량을 이용하여, 상기 적어도 두 종류의 캐리어 생성·소멸 기구의 각각의 생성·소멸 속도를 산출하는 기능과,
    상기 적어도 두 종류의 생성·소멸 기구마다, 상기 산출된 각각의 캐리어 생성·소멸 속도를 반도체 영역 내에서 적분하는 기능과,
    상기 적분치를 상기 적어도 두 종류의 생성·소멸 기구마다 출력하는 기능
    을 포함하고, 상기 기능들을 컴퓨터 시스템이 실행하게 하는 전기 특성 평가 프로그램.
  12. 제11항에 있어서, 상기 적분하는 기능은, 길이-3시간-1의 차원을 갖는 캐리어 생성·소멸 기구에 대해서는 체적분, 길이-2시간-1의 차원을 갖는 캐리어 생성·소멸 기구에 대해서는 면적분, 길이-1시간-1의 차원을 갖는 캐리어 생성·소멸 기구에 대해서는 선 적분에 의해서, 상기 산출된 각각의 캐리어 생성·소멸 속도를 상기 반도체 영역 내에서 적분하는 것을 컴퓨터 시스템이 실행하게 하는 전기 특성 평가 프로그램.
  13. 제11항에 있어서, 상기 적어도 두 종류의 캐리어 생성·소멸 기구 중 어느 하나는, SRH 과정, 임팩트 이온화, 대역간 터널링 중의 어느 하나인 전기 특성 평가 프로그램.
  14. 제11항에 있어서, 캐리어 생성·소멸 기구마다의 각 적분치에 전하량을 곱하여 출력하는 전기 특성 평가 프로그램.
  15. 제11항에 있어서, 전기 특성의 추출은 상기 반도체 소자로의 바이어스 조건을 다르게 하여 반복해서 행해지는 전기 특성 평가 프로그램.
  16. 반도체 소자 내의 물리 현상을 기술하는 물리 방정식을 수치적으로 푸는 것에 의해 반도체 소자의 전기 특성을 추출하여, 추출된 전기 특성으로부터 반도체 소자의 제조 조건을 결정하여, 결정된 제조 조건에 기초하여 반도체 소자를 제조하는 반도체 소자 제조 방법에 있어서,
    상기 물리 방정식은 적어도 두 종류의 캐리어 생성·소멸 기구에 의한 캐리어 생성·소멸 현상을 고려한 물리 방정식이고,
    상기 물리 방정식을 수치적으로 풀어, 산출된 물리량을 이용하여, 상기 적어도 두 종류의 캐리어 생성·소멸 기구의 각각의 생성·소멸 속도를 산출하는 단계와,
    상기 적어도 두 종류의 생성·소멸 기구마다, 상기 산출된 각각의 캐리어 생성·소멸 속도를 반도체 영역 내에서 적분하는 단계와,
    상기 적분치를 상기 적어도 두 종류의 생성·소멸 기구마다 출력하는 단계와,
    상기 출력된 적분치에 기초하여, 원하는 전기 특성을 구비한 반도체 소자의 제조 조건을 결정하는 단계
    를 포함하는 반도체 소자 제조 방법.
  17. 제16항에 있어서, 상기 적분하는 단계는, 길이-3시간-1의 차원을 갖는 캐리어 생성·소멸 기구에 대해서는 체적분, 길이-2시간-1의 차원을 갖는 캐리어 생성·소멸 기구에 대해서는 면적분, 길이-1시간-1의 차원을 갖는 캐리어 생성·소멸 기구에 대해서는 선 적분에 의해서, 상기 산출된 각각의 캐리어 생성·소멸 속도를 상기 반도체 영역 내에서 적분하는 반도체 소자 제조 방법.
  18. 제16항에 있어서, 상기 적어도 두 종류의 캐리어 생성·소멸 기구 중 어느 하나는, SRH 과정, 임팩트 이온화, 대역간 터널링 중의 어느 하나인 반도체 소자 제조 방법.
  19. 제16항에 있어서, 캐리어 생성·소멸 기구마다의 각 적분치에 전하량을 곱하여 출력하는 반도체 소자 제조 방법.
  20. 제16항에 있어서, 전기 특성의 추출은 상기 반도체 소자로의 바이어스 조건을 다르게 하여 반복해서 행해지는 반도체 소자 제조 방법.
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