JP3903439B2 - 電力変換装置 - Google Patents

Description

この発明は、電力変換装置に関し、特に、滑らかな交流出力波形を得ることが可能なインバータに関するものである。

従来の電力変換装置は、複数の半導体スイッチング素子を備えて直流電源からの直流電力を交流電力に変換する単相インバータの交流側を複数直列接続して単相多重変換器を構成し、上記複数の単相インバータの中から選択された所定の組み合わせによる各発生電圧の総和により出力電圧を階調制御して負荷に電力供給する。また、半導体スイッチング素子の駆動信号発生部に遅延回路を設け、各単相インバータ毎に半導体スイッチング素子の駆動信号のオンオフタイミングを上記遅延回路により調整することにより該各単相インバータの発生電圧オンオフタイミングを調整して、単相多重変換器の出力電圧階調が変化する際に発生するスパイク電圧を抑制する（例えば、特許文献１参照）。

特開２００４−１２０９７９号公報

ところで、複数の半導体スイッチング素子を備える各インバータは、出力切替時のアーム短絡防止のため、所定の短絡防止時間分、半導体スイッチング素子のスイッチングのタイミングをずらせる短絡防止遅延制御を行っている。
従来の電力変換装置は、以上のように、半導体スイッチング素子の駆動信号発生部に遅延回路を設けて各単相インバータの発生電圧切替タイミングを調整しているが、上述した短絡防止遅延制御を考慮した調整が為されておらず、各相電圧の階調切替時に上記短絡防止遅延制御に起因してスパイク電圧が発生することがあった。また、このスパイク電圧の発生により、浮遊容量や負荷中性点を介して電流が流れ電磁波ノイズの原因となるという問題点があった。

この発明は、上記のような問題点を解消するために成されたものであって、複数の単相インバータを直列接続して出力電圧を階調制御して負荷に電力供給する電力変換装置において、各単相インバータの発生電圧切替タイミングを短絡防止遅延制御を考慮して調整することで、スパイク電圧が信頼性よく効果的に抑制されて電磁波ノイズが低減された、信頼性の高い階調制御を実現することを目的とする。

この発明に係る電力変換装置は、複数の半導体スイッチング素子を備えて直流電源からの直流電力を交流電力に変換するインバータの交流側を複数直列接続して多重変換器を構成し負荷に電力供給する電力変換装置において、
多重変換器は、複数のインバータの中から選択された所定の組み合わせによる各発生電圧の総和により出力電圧を階調制御するものであり、該階調制御の指令信号を入力として各半導体スイッチング素子への駆動信号を発生する駆動信号発生部に短絡防止遅延制御部と電圧切替最適化遅延制御部とを設け、
短絡防止遅延制御部は、各インバータ毎に複数の半導体スイッチング素子の短絡防止のための所定の短絡防止時間を設定して駆動信号のオンオフタイミングを遅延させて制御し、
電圧切替最適化遅延制御部は、所定のインバータの短絡防止遅延制御に起因した出力電圧切替タイミングの遅延情報を予測する出力電圧切替遅延予測手段、および該予測された遅延情報に基づいて所定のインバータと他の各インバータの出力電圧切り替えを同時点に行う最適遅延時間を決める最適化演算手段を備えて、他の各インバータの出力電圧切替タイミングを上記最適遅延時間、遅延させることにより、多重変換器の出力電圧階調が変化する際に発生するスパイク電圧を抑制するである。

この発明による電力変換装置によると、駆動信号発生部に短絡防止遅延制御部と電圧切替最適化遅延制御部とを設けて、短絡防止遅延制御と、該制御に起因した所定の単相インバータの出力電圧切替タイミングの遅延情報を予測して各単相インバータの出力電圧切替タイミングを最適遅延時間、遅延させて最適化する最適化遅延制御とにより、単相多重変換器の出力電圧階調が変化する際に発生するスパイク電圧を抑制する。これにより、スパイク電圧が信頼性よく効果的に抑制でき、浮遊容量や負荷中性点を介して流れる電流を抑制して電磁波ノイズが低減された、信頼性の高い階調制御が得られる。

実施の形態１．
以下、この発明の実施の形態１について説明する。
図１は、この発明の実施の形態１による電力変換装置の構成を、３相負荷駆動用の３相インバータ装置について示した図である。
図に示すように、各相がスター結線された３相インバータ装置は、主制御回路１０、高精度波形制御回路１４からなる制御装置を備えて３相負荷回路７に電力供給するもので、それぞれの相は複数の単相インバータを直列接続された単相多重変換器から成る。この場合、スター結線接続点側の３相の単相インバータに、コンデンサ１ａを共用とする３相３レベルインバータ３を用いる。３相３レベルインバータ３の各相の出力側にそれぞれ１つの単相インバータであるマルチレベルインバータ４の交流側が直列に接続される。

３相３レベルインバータ３は、直流入力回路１において、３相全波整流回路２を介して交流電力を整流して直流電力に変換した後、その直流電力をコンデンサ１ａで平滑し、該平滑コンデンサ１ａからの直流電力を交流電力に変換する。同様に、マルチレベルインバータ４も直流入力回路５において、交流電力を整流して直流電力に変換した後、その直流電力を平滑コンデンサ５ａ、５ｂで平滑し、該平滑コンデンサ５ａ、５ｂからの直流電力を交流電力に変換する。
３相３レベルインバータ３およびマルチレベルインバータ４からの各相出力電圧は、フィルタ１９および伝送ケーブル装置６を介して、負荷抵抗８および負荷インダクタンス９で構成される３相負荷回路７に供給される。ここでは、３相３レベルインバータ３の中性点４５および３相荷回路７の中性点４６をそれぞれ接地する場合を示す。

主制御回路１０は、各相の出力電流をＡ／Ｄ変換器２０を介して入力すると共に、インターフェースを介して参照波および起動／停止の指令を入力し、３相３レベルインバータ３および各相のマルチレベルインバータ４の各階調値を演算し、各相毎に、３レベルインバータ階調指令信号１１、マルチレベルインバータ階調指令信号１２、および電圧／電流極性（同極性または異極性）を示す電流極性信号１３をそれぞれ出力する。この電流極性信号は、Ａ／Ｄ変換器２０を介して入力される出力電流の極性と、主制御回路１０内で演算される各電圧階調値の極性とに基づいて決定するが、出力電圧を検出して求めても良い。
高精度波形制御回路１４は、駆動信号発生部としてのゲート信号生成回路１５と光発信器１６、１８とから成り、ゲート信号生成回路１５は、主制御回路１０からの３レベルインバータ階調指令信号１１、マルチレベルインバータ階調指令信号１２、および電流極性信号１３を入力として、３相３レベルインバータ３および各相のマルチレベルインバータ４を駆動するゲート信号を生成し、光発信器１６、１８を介して出力する。このゲート信号生成回路１５では、各インバータ３、４内のアーム短絡防止のための短絡防止遅延制御と、該短絡防止遅延制御による各インバータ３、４の出力電圧切替タイミングのずれを防止する電圧切替最適化遅延制御とがなされたゲート信号を生成する。

図２は、３相３レベルインバータ３およびマルチレベルインバータ４による主回路構成の詳細を示す図であり、図２に基づいて、主制御回路１０での階調制御について以下に説明する。図に示すように、各インバータ３、４は、ダイオードを逆並列に接続した複数個のＩＧＢＴ等の自己消弧型半導体スイッチング素子を備えて構成される。自己消弧型半導体スイッチング素子はＩＧＢＴ以外にも、ＧＣＴ、ＧＴＯ、トランジスタ、ＭＯＳＦＥＴ等でも、また自己消弧機能がないサイリスタ等でも強制転流動作が可能であればよい。
３相３レベルインバータ３の１相分の回路構成を図３（a）に示し、スイッチングパターンを図３（ｂ）〜図３（ｄ）に示す。また、マルチレベルインバータ４の回路構成を図４（a）に示し、スイッチングパターンを図４（ｂ）〜図４（ｇ）に示す。

３相３レベルインバータ３の直流電源である２つのコンデンサ１ａの電圧を絶対単位系で７A.U.とし、マルチレベルインバータ４の直流電源である２つのコンデンサ５ａ、５ｂの電圧を１A.U.および２A.U.とする。
３相３レベルインバータ３では、図３に示すように、各相において、４個の半導体スイッチング素子Ｓ１〜Ｓ４のうち隣接する２個の半導体スイッチング素子を導通状態とし、真ん中の２つが導通して０A.U.が（図３（ｂ）参照）、上の２つが導通して７A.U.が（図３（ｃ）参照）、下の２つが導通して−７A.U.（図３（ｄ）参照）が出力される。これにより、＋７A.U.、０A.U.、−７A.U.の３レベルの電圧を出力する。

マルチレベルインバータ４は、図４に示すように、４個の半導体スイッチング素子ＳＳ１〜ＳＳ４から成るフルブリッジのインバータと、２個のコンデンサ５ａ、５ｂと、これらの電圧１A.U.および２A.U.を組み合わせて出力するための４個の切替スイッチＳＳ５〜ＳＳ８とを備える。インバータＳＳ１〜ＳＳ４の制御により０出力（図４（ｂ）参照）、正極性出力（図４（ｃ）参照）、負極性出力（図４（ｄ）参照）が決定され、切替スイッチＳＳ５〜ＳＳ８の制御により、１A.U.、２A.U.および３A.U.の発生電圧（図４（ｅ）〜図４（ｇ）参照）が得られる。これらを組み合わせて、＋３A.U.、＋２A.U.、＋１A.U.、０A.U.、−１A.U.、−２A.U.、−３A.U.の７レベルの電圧を出力する。

このように、３相３レベルインバータ３およびマルチレベルインバータ４は、それぞれ３レベル、７レベルの多数階調の電圧を発生する。主制御回路１０は、中央演算処理回路（ＣＰＵ）を含んだ回路で、入力される参照波に基づいてＵ相、Ｖ相、Ｗ相の各相の出力したい電圧レベル（階調）を判断して、この階調に対する各３相３レベルインバータ３、単相マルチレベルインバータ４の各階調値を決定し、各インバータ３、４の状態のビット情報（各相５ビット）を演算して階調指令信号１１、１２として出力し、各インバータ３、４を階調制御する。これにより、３相３レベルインバータ３およびマルチレベルインバータ４の発生電圧の総和で、＋１０A.U.から−１０A.U.までの合計２１階調の出力電圧が得られ、図５に示すように、各相の単相多重変換器出力（相電圧）は、正弦波に近い非常に滑らかな出力電圧階調波形２１が得られる。
２２は、３相３レベルインバータ３の各相出力波形を、２３はマルチレベルインバータ４の出力波形を示す。ここで、３相３レベルインバータ３の各相出力波形２２に対応する主制御回路１０からの３レベルインバータ階調指令信号１１は、各相２ビットで、出力の有無と極性との指令となる。また、マルチレベルインバータ４の出力波形２３に対応する主制御回路１０からのマルチレベルインバータ階調指令信号１２は、図５の指令信号に示すように、各相３ビットの指令となる。
なお、主制御回路１０はソフトウェアにて所定の演算をするものとしたが、アナログ回路又はデジタル論理回路を用いて構成しても良い。

次に、主制御回路１０からの出力を入力として、３相３レベルインバータ３およびマルチレベルインバータ４へ、３レベルインバータゲート信号３２ａおよびマルチレベルインバータゲート信号３２ｂを出力するゲート信号生成部１５について以下に詳細に説明する。なお、ゲート信号３２（３２ａ、３２ｂ）の生成は、各相毎に行っており、簡単のために、１相のみ、例えばＵ相の構成として以下に説明する。
図６に示すように、ゲート信号生成部１５は、階調指令をゲートパルス信号に変換するゲートパルス生成論理回路５２の前段に電圧切替最適化遅延制御論理回路５１を備え、また、このゲートパルス生成論理回路５２の後段に短絡防止遅延制御論理回路５３を備える。主制御回路１０は、３レベルインバータ階調指令信号１１、マルチレベルインバータ階調指令信号１２、および電流極性信号１３をそれぞれ出力し、該出力を入力としてゲート信号生成部１５にて生成された３レベルインバータゲート信号３２ａおよびマルチレベルインバータゲート信号３２ｂは、光発信器１６、１８を介して高精度波形制御回路１４から出力され、ドライバ回路５４、５５を介して各インバータ３、４の半導体スイッチング素子に送出されて各スイッチング素子を駆動する。

電圧切替最適化遅延制御論理回路５１は、図示しない出力電圧切替遅延予測部と最適化演算部とを備えて、後段の短絡防止遅延制御論理回路５３での短絡防止遅延制御に起因した３レベルインバータ３の出力電圧切替タイミングの遅延情報を予測して、マルチレベルインバータ４の出力電圧切替タイミングを最適遅延時間、遅延させて最適化した最適化階調指令信号３０を出力する。ゲートパルス生成論理回路５２は最適化階調指令信号３０をゲート信号３１に変換する。そして、短絡防止遅延制御論理回路５３は、ゲートパルス生成論理回路５２からのゲート信号３１を入力として、各インバータ３、４内で出力切替時のアーム短絡防止のため、所定の短絡防止時間分、所定の半導体スイッチング素子へのゲート信号を遅らせる短絡防止遅延制御を行って、３レベルインバータゲート信号３２ａおよびマルチレベルインバータゲート信号３２ｂを出力する。

短絡防止遅延制御論理回路５３での短絡防止遅延制御および、該制御によるインバータの出力電圧切替タイミングの遅れについて、３レベルインバータ３を例にして以下に詳細に説明する。
３レベルインバータ３では、上述したように、４個の半導体スイッチング素子Ｓ１〜Ｓ４のうち隣接する２個の半導体スイッチング素子を導通状態とするが、例えば、図７に示すように、真ん中の２つが導通して０A.U.出力の状態から、上の２つが導通して７A.U.出力の状態に切り換える際、アーム短絡防止のため、次のように制御する。半導体スイッチング素子Ｓ３（以下、単にＳ３と称す）をオフした後、所定の短絡防止時間遅らせて、Ｓ１をオンする。
図７（ａ）に示すように、電流と電圧の向きが一致する場合、Ｓ３をオフした後、短絡防止時間ｔ１経てＳ１をオンすることで０A.U.出力から７A.U.出力に切り替えると、実際、Ｓ１をオンした時点で７A.U.出力に切り替わり、出力電圧切替タイミングは短絡防止時間だけ遅延する。
一方、図７（ｂ）に示すように、電流と電圧の向きが一致しない場合、同様にＳ３をオフした後、短絡防止時間ｔ１経てＳ１をオンすることで０A.U.出力から７A.U.出力に切り替えるが、実際には、Ｓ３をオフした時点で７A.U.出力に切り替わり、出力電圧切替タイミングは短絡防止時間に拘わらず遅延しない。

短絡防止遅延制御論理回路５３では、上記のように、３レベルインバータ３およびマルチレベルインバータ４において、アーム短絡防止のため、各インバータ３、４に所定の短絡防止時間を設定して、半導体スイッチング素子を駆動する所定のゲート信号を遅延させて発生する短絡防止遅延制御を行う。このとき、出力電圧レベルが７A.U.と大きい３レベルインバータ３に対する短絡防止時間ｔ１は、比較的出力電圧レベルが小さいマルチレベルインバータ４に対する短絡防止時間ｔ２よりも、充分長く設定される。
このような短絡防止遅延制御により、３レベルインバータ３およびマルチレベルインバータ４では、出力電圧切替タイミングが、上述したように、電圧／電流極性isd（同極性または異極性）によって、遅れたり、遅れなかったりする。
なお、この実施の形態では、制御を効果的に容易に行うため、単相多重変換器を構成するインバータ３、４のうち、発生電圧が大きく短絡防止時間が長い３レベルインバータ３についてのみ、短絡防止遅延制御による出力電圧切替タイミングの遅れを考慮して、電圧切替最適化遅延制御論理回路５１においてマルチレベルインバータ４の出力電圧切替タイミングを遅らせる電圧切替最適化遅延制御を行う。

図８に、電圧／電流極性isdと、３レベルインバータ３の出力電圧切替タイミング（電圧立ち上がり）の遅れとの関係を示す。
図８（ｂ）に示すＡ、Ｂ、Ｃ、Ｄの各位相における出力電圧の切替時に、図８（ａ）に示すように、電圧／電流極性isdによって切替タイミングの遅れが決まる。なお、図７（ａ）、図７（ｂ）に示した場合について、図８（ａ）内の右端に（ａ）、（ｂ）と表示した。
このように、短絡防止遅延制御により、３レベルインバータ３では出力電圧切替タイミングに遅れが発生し、そのままではマルチレベルインバータ４の出力電圧切替タイミングとズレが発生することになる。

次に、電圧切替最適化遅延制御論理回路５１および該回路による最適化遅延制御について、以下に詳細に説明する。
電圧切替最適化遅延制御論理回路５１は、上述したように、後段の短絡防止遅延制御論理回路５３での短絡防止遅延制御に起因した３レベルインバータ３の出力電圧切替タイミングの遅延情報を予測してマルチレベルインバータ４の出力電圧切替タイミングを最適遅延時間、遅延させて最適化した最適化階調指令信号３０を出力する。
図９は、短絡防止遅延制御に起因した３レベルインバータ３の出力電圧切替タイミングの遅延情報を予測する出力電圧切替遅延予測手段としての出力電圧切替遅延予測部の構成を示したものである。また、図１０は、最適化演算手段としての最適遅延時間決定回路１５４にてマルチレベルインバータ４の最適化遅延時間を演算して、出力電圧切替タイミングを該最適遅延時間、遅延させて最適化する最適化演算部の構成を示したものである。

図９に示すように、出力電圧切替遅延予測部は、主制御回路１０からの出力のうちＵ相に対するＵ相インバータ階調指令信号（Ｕ相３レベルインバータ階調指令信号１１ｕ、Ｕ相マルチレベルインバータ階調指令信号１２ｕ）およびＵ相電流極性信号１３ｕを入力する。２ビットのＵ相３レベルインバータ階調指令信号１１ｕをＡＵ、ＢＵ、３ビットのＵ相マルチレベルインバータ階調指令信号１２ｕをＣＵ、ＤＵ、ＥＵとする。また、Ｕ相３レベルインバータ階調指令信号１１ｕおよびＵ相マルチレベルインバータ階調指令信号１２ｕの３クロック前の信号を３つのＤフリップフロップ回路１５３を用いて生成し、該３クロック前のＵ相３レベルインバータ階調指令信号１１ｕａ（Ａ１Ｕ、Ｂ１Ｕ）、Ｕ相マルチレベルインバータ階調指令信号１２ｕａ（Ｃ１Ｕ、Ｄ１Ｕ、Ｅ１Ｕ）とする。なお、１６０はリセット信号、１６１はクロック信号である。

ビット情報変化検出回路１５３では、Ｕ相インバータ階調指令信号１１ｕ、１２ｕ（ＡＵ、ＢＵ、ＣＵ、ＤＵ、ＥＵ）と３クロック前のＵ相インバータ階調指令信号１１ｕａ、１２ｕａ（Ａ１Ｕ、Ｂ１Ｕ、Ｃ１Ｕ、Ｄ１Ｕ、Ｅ１Ｕ）とを比較し、２種の信号が一致状態から異なる状態に変化するときを検出して、Ｕ相ビット情報変化信号１６３を単相多重変換器の出力電圧（Ｕ相電圧）における階調切替時の検出信号として出力する。ここで、階調切替時の検出の信頼性確保のために、３クロック前の信号を用いたが、確実に検出できれば３クロック前に限らず、直前近傍の信号であれば良い。
また、遅延情報選択回路１５２は、Ｕ相インバータ階調指令信号１１ｕ、１２ｕ（ＡＵ、ＢＵ、ＣＵ、ＤＵ、ＥＵ）と、３クロック前のＵ相インバータ階調指令信号１１ｕａ、１２ｕａ（Ａ１Ｕ、Ｂ１Ｕ、Ｃ１Ｕ、Ｄ１Ｕ、Ｅ１Ｕ）と、Ｕ相の電圧／電流極性isdを示すＵ相電流極性信号１３ｕとを入力として、予め設定されて記憶されている遅延記憶情報から、３レベルインバータ３の出力電圧切替タイミングの遅延情報（Ｕ相遅延情報）３３ｕを抽出して出力する。

上記遅延記憶情報について以下に説明する。
上述したように、各インバータ３、４では、短絡防止遅延制御に起因して、電圧／電流極性isdにより出力電圧の切替タイミングに短絡防止時間分だけ遅れが発生するが、遅れ時間の大きい３レベルインバータ３の遅れについての情報を遅延記憶情報として保持する。
単相多重変換器の出力電圧（この場合Ｕ相電圧）の階調切替時に、３レベルインバータ３の出力電圧切替タイミングがどのように遅れるかは、Ｕ相インバータ階調指令信号１１ｕ、１２ｕ（ＡＵ、ＢＵ、ＣＵ、ＤＵ、ＥＵ）と、切替前（３クロック前）のＵ相インバータ階調指令信号１１ｕａ、１２ｕａ（Ａ１Ｕ、Ｂ１Ｕ、Ｃ１Ｕ、Ｄ１Ｕ、Ｅ１Ｕ）と、Ｕ相電流極性信号１３ｕ（電圧／電流極性isd）とで予め決まっており、このため、これらの情報を遅延記憶情報として予め設定して記憶しておく。

Ｕ相電流極性信号１３ｕ（電圧／電流極性isd）が同極性の場合の遅延記憶情報を図１１に、異極性の場合の遅延記憶情報を図１２に示す。図に示すように、Ｕ相インバータ階調指令信号であるＡＵ、ＢＵ、ＣＵ、ＤＵ、ＥＵと、３クロック前のＡ１Ｕ、Ｂ１Ｕ、Ｃ１Ｕ、Ｄ１Ｕ、Ｅ１Ｕと、Ｕ相の電圧／電流極性isdと、その時点の３レベルインバータ３の出力電圧切替タイミングが遅れるか遅れないかの遅延情報を予め設定して記憶している。なお、図では、その時点の単相多重変換器の出力電圧階調値、各インバータ３、４の出力電圧階調値も記載した。
なお、単相多重変換器の出力電圧階調切替時で、その時点の３レベルインバータ３の出力電圧に変化がない時は、遅延情報０を設定する。また、ＡＵ、ＢＵ、ＣＵ、ＤＵ、ＥＵと３クロック前のＡ１Ｕ、Ｂ１Ｕ、Ｃ１Ｕ、Ｄ１Ｕ、Ｅ１Ｕとが異なる場合、即ち、単相多重変換器の階調切替時の場合のみを表に示したが、２種の信号が一致する場合は、遅延情報０を設定する。

遅延情報選択回路１５２から出力されるＵ相遅延情報３３ｕは、単相多重変換器の階調切替時には、図１１、図１２に示す遅延情報となり、該階調切替時以外は常時、遅延情報０となる。
このように、出力電圧切替遅延予測部では、ビット情報変化信号１６３を単相多重変換器の出力電圧における階調切替時の検出信号として出力すると共に、短絡防止遅延制御に起因した３レベルインバータ３の出力電圧切替タイミングの遅延情報３３ｕを、予め設定して保持している遅延記憶情報から抽出して出力する。実際には短絡防止遅延制御は後段で行うものであるため、未制御である該短絡防止遅延制御に起因する遅延情報を予測して出力することになる。

最適化演算部は、図１０に示すように、最適遅延時間決定回路１５４、カウンタ回路１５６および状態ビット切替回路１５７で構成される。なお、１６２はＵ相ビット情報変化信号１６３によるリセット信号である。
最適化演算部の最適遅延時間決定回路１５４は、遅延情報３３ｕを入力すると共に、Ｕ相ビット情報変化信号１６３を入力してマルチレベルインバータ４に対する最適遅延時間を演算し、該最適遅延時間に対応するクロック信号のカウント数であるＵ相遅延カウント情報１５５を出力する。
最適遅延時間決定回路１５４における動作について、以下に説明する。
階調切替時の検出信号であるＵ相ビット情報変化信号１６３が最適遅延時間決定回路１５４に入力されると、その時点の遅延情報３３ｕが「１：遅れる」場合、マルチレベルインバータ４の出力電圧切替タイミングを３レベルインバータ３の短絡防止時間分（ｔ１）だけ遅らせるための演算を行う。即ち、最適遅延時間として、３レベルインバータ３の短絡防止時間ｔ１を決定し、この短絡防止時間ｔ１をクロック周期で除算し、対応するカウント数であるＵ相遅延カウント情報１５５を出力する。一方、Ｕ相ビット情報変化信号１６３が最適遅延時間決定回路１５４に入力された時点の遅延情報３３ｕが「０：遅れない」場合は、最適遅延時間として０を決定し、対応するカウント数＝０であるＵ相遅延カウント情報１５５を出力する。

このように最適遅延時間決定回路１５４では、Ｕ相ビット情報変化信号１６３が入力された時点の遅延情報３３ｕを用いて、予測される３レベルインバータ３の出力電圧切替タイミングに、マルチレベルインバータ４の出力電圧切替タイミングがほぼ同期するように、マルチレベルインバータ４に対する最適遅延時間を決定して遅延カウント情報１５５を出力することになる。
カウンタ回路１５６では、Ｕ相遅延カウント情報１５５を入力として、Ｕ相ビット情報変化信号１６３によるリセット信号１６２を起点として指定されたカウント数までクロック信号１６１を数え、カウント終了時に出力信号であるイネーブル状態情報１６４を変化させる。状態ビット切替回路１５７では、主制御回路１０からのＵ相インバータ階調指令信号１１ｕ、１２ｕと、カウント回路１５６からのイネーブル状態情報１６４とが入力され、３レベルインバータ階調指令信号１１ｕはすぐに出力されるが、マルチレベルインバータ階調指令信号１２ｕは、イネーブル状態情報１６４が変化した時、出力される。このように、状態ビット切替回路１５７からは、Ｕ相インバータ階調指令信号１１ｕ、１２ｕの切替タイミングを最適化した最適化階調指令信号３０が出力される。

なお、最適遅延時間、および短絡防止時間は、階調制御における階調切替区間に対応する時間に比べて十分に短いものであり、階調制御は、最適遅延時間による最適化遅延制御および短絡防止時間による短絡防止遅延制御を、制御性良く併用できる。

以上が電圧切替最適化遅延制御論理回路５１を説明したものであり、この後、最適化階調指令信号３０は、上述したようにゲートパルス生成論理回路５２に入力され、ゲート信号３１に変換される（図６参照）。図１３に、最適化階調指令信号３０からゲート信号３１に変換するゲートパルス生成論理表を示す。各相共通のため、最適化階調指令信号３０を（Ａ、Ｂ、Ｃ、Ｄ、Ｅ）と表し、２ビットの３レベルインバータ最適化階調指令信号（Ａ、Ｂ）から３レベルインバータ３への４個の半導体スイッチング素子Ｓ１〜Ｓ４へのゲート信号３１の生成について図１３（ａ）に示す。また、３ビットのマルチレベルインバータ最適化階調指令信号（Ｃ、Ｄ、Ｅ）からマルチレベルインバータ４への８個の半導体スイッチング素子ＳＳ１〜ＳＳ８へのゲート信号３１の生成について図１３（ｂ）に示す。

そして、上述したように、短絡防止遅延制御論理回路５３は、ゲートパルス生成論理回路５２からのゲート信号３１を入力として、各インバータ３、４内で出力切替時のアーム短絡防止のため、所定の短絡防止時間分（３レベルインバータ３に対する短絡防止時間ｔ１、マルチレベルインバータ４に対する短絡防止時間ｔ２）、所定の半導体スイッチング素子へのゲート信号を遅らせる短絡防止遅延制御を行って、３レベルインバータゲート信号３２ａおよびマルチレベルインバータゲート信号３２ｂを出力する（図６参照）。
この３レベルインバータゲート信号３２ａおよびマルチレベルインバータゲート信号３２ｂに基づいて各インバータ３、４を駆動するが、単相多重変換器の出力電圧の階調切替時に、出力切替の対象となるインバータ３、４において出力電圧切替タイミングがほぼ同期するものとなる。

この実施の形態では、以上のように、インバータのアーム短絡を防止する短絡防止遅延制御だけでなく、該短絡防止遅延制御に起因した３レベルインバータ３の出力電圧切替タイミングの遅延情報を予測して、マルチレベルインバータ４の出力電圧切替タイミングを最適化するための最適遅延時間を演算し、各インバータ３、４の出力電圧切替タイミングをほぼ同期させる最適化遅延制御を行うようにした。
図１４に示すように、単相多重変換器の出力電圧（全体出力電圧）と負荷電流が同極性のとき、３階調から４階調への階調切替時に３レベルインバータ３の出力電圧切替タイミングは短絡防止遅延制御により短絡防止時間（ｔ１）遅れるが、そのとき、マルチレベルインバータ４の出力電圧切替タイミングを最適化遅延制御により上記短絡防止時間（ｔ１）と同じだけ遅延させることにより、各インバータ３、４の出力電圧切替タイミングをほぼ同期させることができる。このため、電磁波ノイズの原因となるスパイク電圧を抑制することができる。

図１５に比較例として、短絡防止遅延制御のみ行い、最適化遅延制御を行わない場合について示す。図に示すように、単相多重変換器の出力電圧が３階調から４階調へ切り替わる時、マルチレベルインバータ４が３レベルインバータ３よりも先に出力階調が切り替わるため、負方向に大きなスパイク電圧が発生することが判る。
以上のように、この実施の形態では、短絡防止遅延制御と最適化遅延制御とにより、出力電圧の階調切替時に各インバータ３、４の出力電圧切替タイミングをほぼ同期させることができ、スパイク電圧を信頼性よく効果的に抑制できる。このため、中性点や漂遊のコンデンサを介して流れる電流を抑制することができ、電磁波ノイズを低減することができる。

また、この実施の形態では、単相多重変換器の階調切替時を検出して、検出信号であるビット情報変化信号１６３の発生時点での３レベルインバータ出力電圧切替タイミングの予測遅延情報に基づいて、マルチレベルインバータ４の最適遅延時間を決定するため、階調切替時の状態に合致した制御が可能になる。
さらに、出力電圧切替タイミングの予測遅延情報を、予め設定して保持している遅延記憶情報から抽出して得るため、未制御である短絡防止遅延制御に起因する遅延情報を容易に信頼性よく予測できる。
さらにまた、最適化遅延制御では、クロック信号１６１をカウントするカウンタ回路１５６により、階調制御指令信号１１、１２を最適遅延時間に対応するカウント数だけ遅延させて出力するため、ゲート信号を微小な最適遅延時間だけ確実に遅延させることができ、信頼性の高い制御が行える。

また、この実施の形態では、発生電圧が最大の３レベルインバータ３のみ、短絡防止遅延制御に起因した遅延情報を予測して用いた。通常、発生電圧が大きいインバータでは、設定する短絡防止時間が長く、それによる遅延が大きくなると共に、出力電圧切替の頻度が少ないものである。このため、発生電圧が最大のインバータ３の遅延情報のみを用いることで、効率的で容易な制御が実現できる。

また、この実施の形態では、単相多重変換器をスター結線して３相負荷に電力供給し、スター結線接続点側の３相分の単相インバータに替わって、コンデンサを共用とする３相３レベルインバータを用いたため、各相の出力電圧のスパイク電圧が抑制でき、浮遊容量や負荷の中性点に流れる電流が抑制されて漏洩ノイズが低減でき、信頼性の高い階調制御が行える３相インバータ装置が安価な装置構成で得られる。

なお、上記実施の形態では、発生電圧が最大の３レベルインバータ３のみ、短絡防止遅延制御に起因した遅延情報を予測して用いた。これは、他方のマルチレベルインバータ４の短絡防止遅延制御による遅延時間を概０と見なして、このため、３レベルインバータ３の最適遅延時間を０として制御することと同じである。マルチレベルインバータ４の短絡防止遅延制御による遅延時間ｔ２を考慮して、双方のインバータ３、４の遅延情報をそれぞれ予測して用いることもできる。
その場合、階調切替時に、遅延時間が大きい方の出力電圧切替タイミングに他方の切替タイミングを同期させるように、各単相インバータ３、４の最適遅延時間を決定すればよい。例えば、短絡防止遅延制御によりインバータ３、４の出力電圧切替タイミングが共に遅れるとき、マルチレベルインバータ４の出力電圧切替タイミングを遅延させる最適遅延時間を（ｔ１−ｔ２）とする。また、短絡防止遅延制御によりマルチレベルインバータ４の出力電圧切替タイミングのみが遅れるとき、３レベルインバータ３の出力電圧切替タイミングを遅延させる最適遅延時間をｔ２とする。これにより、出力電圧の階調切替時に各インバータ３、４の出力電圧切替タイミングを高精度に同期させることができ、スパイク電圧を信頼性よく確実に抑制できる。

また、上記実施の形態では、３レベルインバータ３とマルチレベルインバータ４とで単相多重変換器を構成したが、３つ以上の単相インバータで構成しても良い。その場合、発生電圧が最大である単相インバータのみ、短絡防止遅延制御による遅延情報を予測して用い、その他の単相インバータの出力電圧切替タイミングを最適化遅延制御により遅延させる。また、単相多重変換器を３つ以上の単相インバータで構成する場合、発生電圧が比較的大きい複数の単相インバータの遅延情報を用いても良く、その場合、その他の単相インバータは遅延時間を０と見なし、最適遅延時間を、各単相インバータの出力電圧切替タイミングがほぼ同期するように演算する。これらの場合も、上記実施の形態１と同様に、出力電圧の階調切替時に各インバータの出力電圧切替タイミングを、効率的な制御でほぼ同期させることができ、スパイク電圧を信頼性よく効果的に抑制できる。

また上記実施の形態１では、ゲート信号生成回路１５を有する高精度波形制御回路１４は、デジタル論理回路として説明したが、アナログ回路あるいはソフトウェアで動作する中央演算処理回路（ＣＰＵ）であっても良い。
また、ゲート信号生成回路１５において、電圧切替最適化遅延制御論理回路５１をゲート信号生成回路１５の前段に配し、情報量の少ない階調制御指令信号１１、１２の段階で最適化遅延制御を行ったが、電圧切替最適化遅延制御論理回路５１をゲート信号生成回路１５の後段に配し、各インバータ３、４の半導体スイッチング素子へのゲート信号に変換した後に最適化遅延制御を行っても良い。

実施の形態２．
上記実施の形態１では、単相多重変換器の出力電圧の各階調切替時に、各インバータ３、４の出力電圧切替タイミングを同期させるように最適化遅延制御したが、この実施の形態では、スパイク電圧発生の可能性がある場合に限って最適化遅延制御する。
出力電圧切替タイミングのズレによってスパイク電圧が発生する場合は、例えば３階調から４階調への階調切替時（図１４参照）のように、発生電圧を上昇させる（０A.U.から＋７A.U.）ように切り替えるインバータ３と、発生電圧を下降させる（＋３A.U.から−３A.U.）ように切り替えるインバータ４との組み合わせで単相多重変換器の出力電圧階調を変化させる場合である。３個以上の単相インバータの組み合わせで単相多重変換器の出力電圧階調を変化させる際にも、出力電圧切替の電圧変化方向が互いに逆であるものを含む場合に、出力電圧切替タイミングのズレによってスパイク電圧が発生する。

このため、短絡防止遅延制御による遅延情報を予測して用いる所定の単相インバータ、例えば発生電圧が最大の第１の単相インバータの出力電圧切替時に、他の単相インバータ（第２の単相インバータ）が第１の単相インバータの電圧変化方向と逆方向の切替を行って、これらを含む出力電圧切替で単相多重変換器の階調切替が為されるときに、最適遅延時間を演算して最適化遅延制御を行うようにする。
上記制御により、スパイク電圧発生の可能性がある場合に限って効率的に最適化遅延制御が行え、容易で効率的な制御で、確実にスパイク電圧が抑制でき、スパイク電圧によって流れる電流も抑制できて、電磁波ノイズを低減することができる。

実施の形態３．
上記実施の形態１では、短絡防止遅延制御に起因した遅延情報に基づいて、最適遅延時間を各単相インバータの出力電圧切替タイミングがほぼ同期するように演算するものとした。この実施の形態では、各インバータでのスイッチング時間の違いを考慮して、即ち出力電圧切替時の過渡的電圧変化時間を考慮して最適遅延時間を調整するようにする。
単相多重変換器を構成する複数の単相インバータでは、スイッチング時間が異なり、このため出力電圧切替時の過渡的電圧変化時間が異なるものである。上記実施の形態１で示した３レベルインバータ３とマルチレベルインバータ４との組み合わせの場合、発生電圧の大きい３レベルインバータ３のスイッチング時間がマルチレベルインバータ４よりも十分に長い。

例えば、単相多重変換器の出力電圧が３階調から４階調への階調切替時を例にして図１６を用いて以下に説明する。図１６（ａ）に示すように、３レベルインバータ３は０A.U.から＋７A.U.に電圧が変化するが、短絡防止遅延制御に起因してｔ１時間遅れて立ち上がり開始し、＋７A.U.に到達するのにｔ０時間（過渡的電圧変化時間）要する。この階調切替時に、マルチレベルインバータ４は＋３A.U.から−３A.U.に電圧が変化するが、このとき電圧切替最適化遅延制御論理回路５１は、最適化演算部でのマルチレベルインバータ４の最適遅延時間を、短絡防止遅延制御に起因する遅延情報に基づいて演算されるｔ１時間を所定時間ａ（ａ≦ｔ０）だけ長くなるように調整する。この場合、図１６（ｂ）に示すように、ａ＝（ｔ０）/２とした。
これにより、各単相インバータの出力電圧切替タイミングをより信頼性よく同期させることができる。スパイク電圧の抑制制御の精度が向上する。

なお、マルチレベルインバータ４は、電圧変化を段階的に変化させることが可能であるため、図１６（ｃ）に示すように、まず、（ｔ１＋（ｔ０）/２）時間、遅延させて＋３A.U.から０A.U.に変化させ、さらに（ｔ０）/２時間、遅延させて０A.U.から−３A.U.に変化させても良く、さらに高精度にスパイク電圧の抑制制御が行える。
また、マルチレベルインバータ４の過渡的電圧変化時間も併せて考慮して各インバータ３、４の最適演算時間を演算しても良く、スパイク電圧の抑制制御が一層精度良く行える。

実施の形態４．
上記実施の形態１では、スター結線接続点側の３相の単相インバータに、コンデンサ１ａを共用とする３相３レベルインバータ３を用い、３相３レベルインバータ３の各相にマルチレベルインバータ４を直列に接続したが、各相の単相多重変換器を、同種の回路構成でそれぞれ出力電圧が異なる複数個の単相インバータを直列接続して構成しても良い。
図１７はこの発明の実施の形態４による３相負荷駆動用の電力変換装置としての３相インバータ装置１０１の主回路構成を示す図である。図に示すように、各相がスター結線された３相インバータ装置１０１により、制御装置１０８を備えて３相負荷１０５に電力供給するもので、それぞれの相は３個の単相インバータ１０２〜１０４が直列接続された単相多重変換器から成る。各単相インバータ１０２〜１０４は、系統からトランスを通して引き込まれる交流電力を整流して直流電力に変換した後、その直流電力を平滑コンデンサで平滑し、該平滑コンデンサからの直流電力を交流電力に変換するものであるが、ここでは便宜上、直流電源となるコンデンサとスイッチ群で構成されるインバータ部のみを図示する。なお、１０６、１０７はそれぞれインバータ側中性点、負荷側中性点を示す。

また、このように構成される単相多重変換器の各単相インバータ（１A.U.出力単相インバータ１０４、２A.U.出力単相インバータ１０３、４A.U.出力単相インバータ１０２）は、それぞれ直流電源を電圧源として電圧出力するが、電圧比（絶対値）は１：２：４の関係で、これらの発生電圧の総和で０〜７の８階調の出力電圧（絶対値）が得られる。また、上記直流電源の電圧比は、１：２：４に限らず、１：３：４、１：３：５、１：３：６、１：３：７等でも良く、それぞれの場合について、各単相インバータ１０４〜１０２の出力論理とそれらを直列接続した単相多重変換器の出力階調（電圧レベル）との関係を図１８の論理表に示す。

制御装置１０８は、上記実施の形態１と同様に、主制御回路１０および高精度波形制御回路１４を備え、主制御回路１０は、各単相インバータ１０２〜１０４の各階調値を演算する。また、高精度波形制御回路１４では、ゲート信号生成回路１５にて、各インバータ１０２〜１０４内のアーム短絡防止のための短絡防止遅延制御と、該短絡防止遅延制御による各単相インバータの出力電圧切替タイミングのずれを防止する電圧切替最適化遅延制御とがなされたゲート信号を生成する。
この場合、発生電圧が最大である４A.U.出力単相インバータ１０２の遅延情報を予め遅延記憶情報として設定して保持しておき、単相多重変換器の階調切替を検出するビット情報変化信号１６３が入力された時点の遅延情報３３を上記遅延記憶情報から抽出して、予測される単相インバータ１０２の出力電圧切替タイミングに、他の単相インバータ１０３、１０４の出力電圧切替タイミングがほぼ同期するように、最適遅延時間を決定する。

例えば、図１９に示すように、単相多重変換器の出力電圧が３階調から４階調へ切り替わる際、１A.U.出力単相インバータ１０４と２A.U.出力単相インバータ１０３とは、出力電圧をオンからオフへ切り替え、４A.U.出力単相インバータ１０２は出力電圧をオフからオンへ切り替える。このとき、４A.U.出力単相インバータ１０２の出力電圧切替タイミングが短絡防止遅延制御により短絡防止時間（ｔ１）遅れるものとする。図１９（ａ）に示すように、１A.U.出力単相インバータ１０４と２A.U.出力単相インバータ１０３の各出力電圧切替タイミングを最適化遅延制御により上記短絡防止時間（ｔ１）と同じだけ遅延させることにより、各単相インバータ１０２〜１０４の出力電圧切替タイミングをほぼ同期させることができる。

図１９（ｂ）に比較例として、短絡防止遅延制御のみ行い、最適化遅延制御を行わない場合について示す。図に示すように、単相多重変換器の出力電圧が３階調から４階調へ切り替わる時、１A.U.出力単相インバータ１０４と２A.U.出力単相インバータ１０３とが４A.U.出力単相インバータ１０２よりも先に出力電圧が切り替わるため、負方向に大きなスパイク電圧が発生することが判る。
以上のように、この実施の形態においても、短絡防止遅延制御と最適化遅延制御とにより、出力電圧の階調切替時に各インバータ１０２〜１０４の出力電圧切替タイミングをほぼ同期させることができ、スパイク電圧を信頼性よく効果的に抑制できる。このため、中性点や漂遊のコンデンサを介して流れる電流を抑制することができ、電磁波ノイズを低減することができる。

なお、この実施の形態においても、上記実施の形態２、３を適用でき、スパイク電圧が発生する可能性のある場合に限って最適化遅延制御を効率的に行っても良く、また、出力電圧切替時の過渡的電圧変化時間を考慮して最適遅延時間を調整するようにしても良く、それぞれ上記実施の形態２、３と同様の効果が得られる。

この発明の実施の形態１による３相インバータ装置の構成を示す図である。 この発明の実施の形態１による３相インバータ装置の主回路構成を示す図である。 この発明の実施の形態１による３レベルインバータの動作を説明する図である。 この発明の実施の形態１によるマルチレベルインバータの動作を説明する図である。 この発明の実施の形態１による３相インバータ装置の各相出力電圧波形を示す図である。 この発明の実施の形態１による３相インバータ装置の制御回路を説明する図である。 この発明の実施の形態１による短絡防止遅延制御を説明する図である。 この発明の実施の形態１による短絡防止遅延制御における出力電圧切替タイミングの遅れと電圧／電流極性との関係を示す図である。 この発明の実施の形態１による出力電圧切替遅延予測部の構成を示す図である。 この発明の実施の形態１による最適化演算部の構成を示す図である。 この発明の実施の形態１による電圧切替最適化遅延制御論理回路が備える遅延記憶情報を示す図である。 この発明の実施の形態１による電圧切替最適化遅延制御論理回路が備える遅延記憶情報を示す図である。 この発明の実施の形態１による、階調指令信号からゲート信号への変換論理を示す図である。 この発明の実施の形態１による制御動作を説明する出力波形を示す図である。 この発明の実施の形態１の比較例による出力波形を示す図である。 この発明の実施の形態３による制御動作を説明する出力波形を示す図である。 この発明の実施の形態４による３相インバータ装置の主回路構成を示す図である。 この発明の実施の形態４による各相のインバータ出力論理と出力階調（電圧レベル）との関係を示した図である。 この発明の実施の形態４による制御動作を説明する出力波形を示す図である。

符号の説明

１ ３相３レベルインバータの直流入力回路、１ａ コンデンサ、
３ ３相３レベルインバータ、４ 単相マルチレベルインバータ、
５ マルチレベルインバータの直流入力回路、７ 負荷回路、１０ 主制御回路、
１１ ３レベルインバータ階調指令信号、
１１ｕ Ｕ相３レベルインバータ階調指令信号、
１２ マルチレベルインバータ階調指令信号、
１２ｕ Ｕ相マルチレベルインバータ階調指令信号、
１３ 電圧／電流極性としての電流極性信号、
１３ｕ Ｕ相電圧／電流極性としてのＵ相電流極性信号、
１５ 駆動信号発生部としてのゲート信号生成回路、３０ 最適化階調指令信号、
３２ａ ３レベルインバータゲート信号、３２ｂ マルチレベルインバータゲート信号、
３３ｕ Ｕ相遅延情報、５１ 電圧切替最適化遅延制御論理回路、
５２ ゲートパルス生成論理回路、５３ 短絡防止遅延制御論理回路、
１０１ ３相インバータ装置、１０２ ４A.U.出力単相インバータ、
１０３ ２A.U.出力単相インバータ、１０４ １A.U.出力単相インバータ、
１０５ 負荷、１０８ 制御装置、１５２ 遅延情報選択回路、
１５３ 階調切替時検出手段としてのビット情報変化検出回路、
１５４ 最適遅延時間決定回路、１５５ Ｕ相遅延カウント情報、
１５６ カウント回路、１６１ クロック信号、
１６３ Ｕ相階調切替時検出信号としてのＵ相ビット情報変化信号、
ｔ０ 過渡的電圧変化時間、ｔ１ 短絡防止時間。

Claims (7)

1. 複数の半導体スイッチング素子を備えて直流電源からの直流電力を交流電力に変換するインバータの交流側を複数直列接続して多重変換器を構成し負荷に電力供給する電力変換装置において、
   上記多重変換器は、上記複数のインバータの中から選択された所定の組み合わせによる各発生電圧の総和により出力電圧を階調制御するものであり、該階調制御の指令信号を入力として上記各半導体スイッチング素子への駆動信号を発生する駆動信号発生部に短絡防止遅延制御部と電圧切替最適化遅延制御部とを設け、
   上記短絡防止遅延制御部は、上記各インバータ毎に複数の上記半導体スイッチング素子の短絡防止のための所定の短絡防止時間を設定して駆動信号のオンオフタイミングを遅延させて制御し、
   上記電圧切替最適化遅延制御部は、所定のインバータの上記短絡防止遅延制御に起因した出力電圧切替タイミングの遅延情報を予測する出力電圧切替遅延予測手段、および該予測された遅延情報に基づいて所定のインバータと他の各インバータの出力電圧切り替えを同時点に行う最適遅延時間を決める最適化演算手段を備えて、他の各インバータの出力電圧切替タイミングを上記最適遅延時間、遅延させることにより、上記多重変換器の出力電圧階調が変化する際に発生するスパイク電圧を抑制することを特徴とする電力変換装置。
2. 上記遅延情報を予測する所定のインバータは、上記多重変換器内で、発生電圧が最大の１つのインバータ、あるいは発生電圧が比較的大きい複数のインバータであることを特徴とする請求項１記載の電力変換装置。
3. 上記遅延情報を予測する所定のインバータの出力電圧切替と、該出力電圧切替と電圧変化方向が互いに逆であるインバータの出力電圧切替とを含む複数のインバータの出力電圧切替により上記多重変換器の出力電圧階調を変化させる際に、上記電圧切替最適化遅延制御部は、最適化演算手段により最適遅延時間を演算して、各インバータの出力電圧切替タイミングを上記最適遅延時間、遅延させて制御することを特徴とする請求項１または２記載の電力変換装置。
4. 上記最適遅延時間を演算する最適化演算手段は、出力電圧切替時の所定のインバータの過渡的電圧変化時間の長さにともない上記最適遅延時間を変更することを特徴とする請求項１〜３のいずれかに記載の電力変換装置。
5. 上記多重変換器の出力の電圧と電流の極性を検出する手段を有し、上記電圧切替最適化遅延制御部は、上記短絡防止遅延制御に起因した上記所定のインバータの出力電圧切替タイミングの遅延情報を上記電圧と電流の極性と関連づけて予め保持し、上記階調切替遅延予測手段は、上記階調制御指令信号から上記多重変換器における階調切替時を検出し、当該階調切替時における上記所定のインバータの出力電圧切替タイミングの遅延情報を、上記検出された電圧と電流の極性に基づいて上記保持された遅延情報から抽出して予測することを特徴とする請求項１〜４のいずれかに記載の電力変換装置。
6. 上記電圧切替最適化遅延制御部は、クロック信号をカウントするカウンタ回路を備え、上記階調制御指令信号により上記電圧切替最適化遅延制御部に入力された信号を、上記最適遅延時間に対応するカウント数だけ遅延させて出力することで、上記各インバータの出力電圧切替タイミングを遅延制御することを特徴とする請求項１〜５のいずれかに記載の電力変換装置。
7. 上記電力変換装置は、上記多重変換器を３個備えて３相スター結線し、３相負荷に電力供給するものとし、該スター結線接続点側の３相の各インバータは、コンデンサを共用とする３相３レベルインバータを構成することを特徴とする請求項１〜６のいずれかに記載の電力変換装置。

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