JP3902791B2 - アナログ信号をデジタル形式に変換するための方法および装置 - Google Patents

Description

発明の分野
本発明は、アナログ信号をデジタル形式に変換するための方法およびシステムに関わり、特に、低コストで容易に製作できるアナログデジタル変換器に関わる。
発明の背景および概要
アナログデジタル変換は、広く使われている。デジタル無線の応用では、音声や他の関連した信号をデジタル形式に変換するために、高速のアナログデジタル変換器が必要である。しかし、アナログ（ＦＭ）ラジオでは、（１）音声は、デジタル化されていないため、また（２）デジタル化されたアナログ信号、例えば、信号強度の測定値、バッテリ電圧の測定値、電力増幅器の電流測定値などは、必ずしも高速でデジタル化する必要がないため、アナログデジタル変換に対する要求は、通常、それほど厳しいものではない。実際に、無線マイクロプロセッサは、受信した信号強度、バッテリ電圧、電力増幅器の電流などは、数ミリ秒ごとに一度だけ監視すればよいものである。
このような、アナログラジオのための低速のアナログデジタル変換器を作るには、デジタル化対象となる様々なアナログ信号の一つを選択するアナログマルチプレクサに、単体のアナログデジタル変換器を結合することができる。例えば、８入力アナログマルチプレクサは、以下の如く割り当てられた８つの入力を有している。（１）基準電圧入力（Ｖｃｃ）、（２）受信信号の強度測定値、（３）バッテリ電圧の測定値、（４）電力増幅器の電流測定値、．（５）温度検出値、（６）反射送信機出力、（７）送信機電圧制御発信機（ＶＣＯ）電圧および（８）ゼロ基準電圧（例えば、グランド）。マルチプレクサは、一つの入力信号を選択し、接地されたコンデンサに接続して、選択された信号の電圧までコンデンサを充電する。その信号をデジタル値に変換するために、入力コンデンサに接続された、より小容量のコンデンサを用いて、入力コンデンサから段階的に電荷を除去することを繰り返す。入力コンデンサをグランド電位に戻すために必要な、段階的な電荷のインクレメント回数を、コンパレータによって検出し、カウンタに格納する。グランド電位あるいはＶｃｃのような基準電圧を変換することによって得られたカウンタ出力と、選択された電圧を変換する時に得られたカウンタ出力とを、時折、校正する間に比較することにより、入力アナログ信号のデジタル値が決定される。
このような校正にともなう欠点の一つは、０Ｖを検出できるコンパレータが必要となることである。従来、安価なコンパレータでは、０Ｖでは、コンパレータ増幅器に電流が流れないため、入力電圧が０Ｖ基準電圧に到達する時点を正確に検出するものではなかった。その代わり、従来のコンパレータは、０Ｖと基準電圧（Ｖｃｃ）との中間値、例えば、Ｖｃｃ／２の程度の基準電圧と比較することは、極めて容易である。０Ｖ検出器を作る一つの方法は、負電源を用いたコンパレータを校正することである。しかし、負電源を追加したり、電力変換回路を追加することは、携帯用の手で持てるラジオのような、コストと重量が重要なファクターとなるような応用分野では、重大な欠点となる。
上記のアナログデジタル変換を実装するときに考慮すべきことは、より小容量のコンデンサを入力コンデンサと直列、並列に切り換えるために用いる回路要素の種類である。バイポーラ接合型トランジスタおよびダイオードスイッチは、温度に非常に敏感であり、校正が極めて難しい。従って、与えられた入力電圧レベルに対応してどのような特定のデジタル出力が生成されるかは、不確定となる。従って、常に校正を行う技術を用いると、アナログデジタル変換処理を鈍化させるとともに、回路構成の複雑化とコスト増を招く。例えば、各入力電圧を測定し、その値を全パルス数で除した値に基準電圧をかけることにより、選択された入力電圧を校正する前に、標準的な基準電圧を充電あるいは放電に必要となるパルス数を比較的頻繁に測定する必要がある。このような除算と乗算処理を実際に行うことは、２値論理にもとづいたデータ処理に組み込むうえで、極めて複雑なものとなり、変換操作自身もかなり遅くなる。多くの半導体製造業者から供給されるトランジスタは、金属酸化膜半導体（ＭＯＳ）プロセスを用いているため、バイポーラ接合トランジスタは、比較的高価でもある。
本発明の目的は、上記の問題点を解決するアナログデジタル変換器を構築することにある。
本発明の特定の目的は、入力コンデンサから段階的に電荷を除去したり、入力コンデンサに段階的に電荷を供給するために、ＭＯＳスイッチのみを用いたスイッチ素子構成を用いることにある。
本発明の目的は、０Ｖ検出を効果的に行うために、負電源や電力変換器を必要とせずに、効果的に入力信号を０Ｖ基準電圧と比較する動的コンパレータを提供することにある。
本発明の目的は、電界効果トランジスタ（ＦＥＴ）スイッチのみを用い、また、入力信号を非ゼロしきい電圧と比較する従来のコンパレータを用いて、入力コンデンサから段階的に電荷を除去したり、入力コンデンサに段階的に電荷を供給する、低コストのアナログデジタル変換器を提供することにある。
これらの目的は、アナログ信号の現在の電圧レベルに従ってコンデンサを充電するに充分な時間、その第一端子に入力アナログ信号が接続されるようにした第一コンデンサを含むアナログデジタル変換器によって実現される。電子回路は、交互に、第一コンデンサと電源とに第二コンデンサを交互に接続し、第一コンデンサが放電するまで、第一コンデンサから段階的に電荷を除去する。第一コンデンサの放電に関して段階的に取り除かれる電荷の回数は、アナログ信号の現在の電圧に対応したデジタル値を生成するために用いられる。
複数のアナログ信号を受信し、受信されたアナログ信号から、第一コンデンサに接続される信号を選択するために、アナログマルチプレクサが用いられる。第一コンデンサが、選択されたアナログ信号の現在の電圧レベルに釣り合ったレベルにまで充電された後、第一コンデンサへのアナログ信号の接続を切断する。コンパレータは、第一コンデンサの両端間の電圧がゼロになる時点を検出し、コンパレータの出力は、対応するデジタル値の生成を引き起こすために用いられる。
できれば、第一コンデンサをグランドと電源に交互に接続するスイッチング回路は、電解効果トランジスタスイッチの第一および第二の組を含むことが望ましい。ＦＥＴスイッチの第一の組は、第二コンデンサを充電するために、グランドと電源の間を接続する。ＦＥＴスイッチの第二の組は、第一コンデンサから段階的に電荷を除去するために、第二コンデンサを、コンデンサの第一端子とグランドの間に接続する。
本発明のアナログデジタル変換器の他の実施例では、電子回路は、アナログ入力コンデンサを充電するために、入力コンデンサに接続する。動的検出回路は、入力コンデンサが０Ｖレベルにまで放電された時点を示す制御回路に、０Ｖレベル信号を与える。しかし、動的検出回路は、０Ｖレベルを検出するために負電源を必要とするコンパレータを用いていない点が重要である。その代わり、入力信号が従来のコンパレータによって、非ゼロしきい電圧に等しいか、これを上回るかを検出された時に、０Ｖレベル信号が制御回路に送られるように、動的検出回路が入力コンデンサに蓄積された入力信号を処理する。
動的検出回路は、ポンプコンデンサを介して、制御回路のポンプ出力信号に接続される。制御回路は、ポンプ出力信号を用いて、ポンプコンデンサの充電と放電を交互に行い、ポンプコンデンサの充電／放電の各サイクルの後に、動的検出回路が、入力コンデンサが充電されたことを示すまで、入力コンデンサを、段階的な電荷によって放電する。入力コンデンサの段階的な充電／放電サイクルの回数は、入力アナログ電圧に対応したデジタル値を生成するために用いられる。
できることならば、動的検出回路は、ポンプコンデンサに接続された共通のソース電極を有する第一および第二の電界効果トランジスタ（ＦＥＴ）を含むことが望ましい。第一のＦＥＴのゲート電極は、グランドに接続され、第二のＦＥＴのゲート電極は、入力コンデンサに接続される。第一および第二のＦＥＴのドレイン電極は、コンパレータの入力端子にも接続されている第二のＦＥＴのドレイン電極とともに電源に接続されている。ポンプ信号が、第一の論理状態にある時には、第一および第二のＦＥＴの一方あるいは両方から、共通のソース電極を介して、第一の方向に向けて電流が流れ、これによってポンプコンデンサが放電する。
ＦＥＴは、従来のＣＭＯＳプロセスを用いて製造されるＰ型井戸半導体デバイス中に形成されることが望ましい。その結果として、第一および第二のＦＥＴの共通ソース電極は、Ｐ型井戸およびＮ型基板インターフェースに形成されるダイオードを介して、グランドに接続される。ポンプ信号が、第二の論理状態にある時には、第一の方向とは逆の第二の方向に向けて、ダイオードを通して電流が流れ、これによってポンプコンデンサが充電される。
本発明の第２の実施例での動的検出回路は、入力信号が０Ｖレベルに達する時点を検出する方法において、有利に、そして独立して用いることが可能である。第一コンデンサは、入力信号の電圧レベルに対応して、充電される。第二コンデンサは、次に、交互に、第一の時間間隔中では充電され、第二の時間間隔中では放電される。第一の時間間隔中では、第一コンデンサ中に蓄えられた電荷の一部が放電される。第二の時間間隔中では、第一コンデンサの両端間の現在の電圧が検出され処理される。処理された信号は、非ゼロ基準電圧と比較される。第一コンデンサの両端間の現在の電圧は、与えられた信号が規準電圧の非ゼロ電圧に等しいか、これを上回った時に、０Ｖレベルに到達したものとして示される。この０Ｖ検出方法は、コンパレータがゼロを検出するための負電源を必要としない点が有利である。実際には、コンパレータのしきい値は、０Ｖと電源電圧の中間値に設定される。本発明の他の実施例によると、アナログデジタル変換器は、アナログ信号の現在の電圧レベルに対応してコンデンサを充電する時間の間、その第一端子でアナログ信号に接続する第一コンデンサを含む。コンパレータは、（１）第一コンデンサの両端間の電圧が基準電圧を上回る時の第一信号と、（２）第一コンデンサの両端間の電圧が基準電圧を下回る時の第二電圧と、（３）第一コンデンサの両端間の電圧が基準電圧に等しい時の第三信号とを生成するためのコンパレータとを生成するために、その一つの入力がコンデンサに接続され、他の入力が非ゼロ基準電圧に接続されている。電子制御回路は、第一コンデンサの両端間の電圧が非ゼロ電圧を下回る時に、その電圧が非ゼロ電と等しくなるまで、第一コンデンサに段階的に電荷を供給する。一方、第一コンデンサの両端間の電圧が非ゼロ電圧を上回る時に、その電圧が非ゼロ電と等しくなるまで、第一コンデンサから段階的に電荷が除去される。段階的な電荷の充電あるいは放電の数は、アナログ信号の現在の電圧レベルに対応したデジタル値を生成するためにカウントされる。
第二コンデンサは、第一コンデンサに段階的に供給される、あるいは第一コンデンサから段階的に除去される電荷を蓄える。複数のＭＯＳＦＥＴスイッチは、第二コンデンサに接続され、コンパレータの出力に応じて、第二コンデンサを様様な状態に切り換える。このように、本発明の実施例は、同一の半導体基板上に他のデジタルＭＯＳ回路とともに集積が可能な半導体基板上に、金属酸化膜シリコン（ＭＯＳ）技術を用いて形成された、０Ｖレベルを検出するコンパレータを必要としない低コストのアナログデジタル変換器を提供するものである。
【図面の簡単な説明】
本発明の特徴と利点を、添付図面を参照して以下説明することにより、より明確に理解されるものにする。
図１（Ａ）および図１（Ｂ）は、本発明の第一の実施例の概略図である。
図２は、本発明の第二の実施例の概略図である。
図３は、本発明の第三の実施例の概略図である。
発明の詳細な説明
以下の記述では、説明および非限定の目的のため、本発明の詳細を理解するために、特定の回路や回路要素ならびに技術のような特定の詳細例について説明する。しかし、本発明は、これらの特定の回路の詳細から離れたほかの具体例で実施できることは、技術分野に精通した者にとって明白なものである。他の例では、不必要な説明によって、本発明の記述があいまいにならないよう、既知となっている方法、装置、製造方法および回路についての詳細な説明は省略する。
図１（Ａ）は、概略図を以って、本発明のアナログデジタル変換器１００の一実施例を示すものである。コントローラ１２０からの選択信号により動作状態となる複数の伝送ゲートからなるアナログマルチプレクサ１００は、複数のアナログ電圧入力、正電位Ｖｃｃおよび、以下“グランド”と称するゼロ基準電位を、その入力端子に入力として受ける。コントローラ１２０からの選択信号に応じ、アナログマルチプレクサは、マルチプレクサ１１０への入力のひとつを、その一方の端子がマルチプレクサの出力端子に接続され、その他方の端子がグランドに接続された入力コンデンサ１３０に切り替え接続する。コンパレータ１４０は、０Ｖの電位をもつグランドに接続された第一の入力端子と、入力コンデンサ１３０の第一の端子に接続された第二の端子とを含む。本構成では、コンパレータ１４０は、負の供給あるいは、ある程度複雑な従来の回路を用いることにより、０Ｖを検出する。コンパレータ１４０の出力は、デジタルカウンタ１６０に接続されており、コンデンサ１３０を通して０Vが検出されたときには、コンパレータ１４０は、効果的にＳＴＯＰコマンドを生成する。
第二のコンデンサ２２０（以下、“ポンピングコンデンサ”と称す）を、スイッチング回路１５０と記した破線の囲みの中に示す。スイッチング回路は、複数のスイッチ２２０、２０５、２１０および２１５（節点として図示）を含んでおり、これらのスイッチは、組になって、ポンピングコンデンサ２２０を経由して入力コンデンサ１３０をグランドに接続させるように、あるいは、ポンピングコンデンサをＶｃｃに接続させるように動作する。特に、スイッチ２２０および２１５は、第一のスイッチ組として動作し、スイッチ２０５および２１０は、第二のスイッチ組として動作する。
第二のスイッチ組が、ポンピングコンデンサ２２０をＶｃｃに接続させるように動作する際には、ポンピングコンデンサ２２０は、その最大容量にまで充電が行われる。入力コンデンサ１３０から電荷を段階的インクリメンタル状に除去する際に、より大きな分解能がもたらされるため、コンデンサ２２０がゼロの値は、入力コンデンサ１３０の値よりもかなり小さいものとすることが望ましい。一例として、８ビットＡ／Ｄコンバータ（８ビットの分解能を有するアナログデジタルコンバータ）を用いる際には、入力コンデンサの値は、ポンピングコンデンサ２２０の値の２５６倍とする必要がある。本例では、カウンタ１６０は、すくなくとも８ビットカウンタでなければならない。さらに、完全に充電された入力コンデンサ１３０は、本例では、２５６回の放電サイクルで放電できる能力を有することが望ましい。
スイッチ組２０５、２１０は、ポンピングコンデンサ２２０を、スイッチ節点２１０に接続された右極板上に印加された正極性と、スイッチ節点２０５に接続された左極板上の負極性によって充電する。この極性によって、入力コンデンサ１３０が、スイッチ組２００、２１５を介してコンデンサ２２０と直列に接続される時には、コンデンサ１３０（反対の極性に充電されている）は、ポンピングコンデンサ２２０に蓄積された電荷に従った電荷量を放電する。
カウンタ１６０は、コントローラ１２０によって生成される開始信号とクロック信号を受信するように接続される。もちろん、クロック信号は、コントローラ１２０とは独立したクロック源から生成することができる。本実施例では、カウンタ１６０のカウンティング出力端子１８０は、第一スイッチ組２００、２１５と第二スイッチ組２０５、２１０の動作制御を行う切り替え制御の信号出力である。カウンタがハイからローに遷移する際には、スイッチ組の一つの組が起動され、また、カウンタがローからハイに遷移する際には、スイッチ組の他の組が活性化される。カウンタがいったん停止すると、カウンタは、入力コンデンサ１３０に最初に蓄積されたアナログ電圧に対応したデジタル読み出しを生成する。
回路の動作中、コントローラ１２０は、選択信号を介して、アナログマルチプレクサ１１０中の伝送ゲートの一つが、入力コンデンサ１２０への電圧入力の一つに接続するようにする。その後、電圧入力は除去され、コントローラ１２０は開始信号をカウンタ１６０に送出する。そして、カウンタは、選択的にスイッチ組２００、２１５と１０５、２１０とを活性化するための振動カウンタ出力制御信号を発生すべく端子１８０に生成するクロック信号を計測する。カウンタ制御信号の初期論理レベルは、スイッチ２０５と２１０を活性化し、ポンピングコンデンサ２２０をＶｃｃに接続する。カウンタ制御信号が、充電されたポンピングコンデンサ２２０について、反対のロジックレベルに切り替わる際には、第一のスイッチ組２０５、２１０は非活性化され、第二のスイッチ組２００、２１５が活性化される。入力コンデンサ１３０とポンピングコンデンサ２２０の極性は、正反対のものとなっているため、入力コンデンサ１３０からポンピングコンデンサ２２０を経由してグランドに電流が流れ、ポンピングコンデンサ２２０に初めに蓄積された電荷に相当する所定（インクレメンタル）電荷量を放電する。カウンタ出力が、初期の論理レベルに戻った時には、入力コンデンサの所定電荷量の放電が完了し、第二のスイッチ組２００、２１５が非活性化され、ポンピングコンデンサ２２０の再充電のために、第一のスイッチ組２０５、２１０が再び活性化される。
この、充電／放電が交互に繰り返されるサイクルは、カウンタが開始されたときから積算されているクロックサイクルの数をカウンタが追跡し、そのカウンタ制御信号に従って継続するものとなっている。コンパレータ１４０は、入力コンデンサ１３０の両端間の電圧を比較する。コンデンサ１３０が実質的に放電している時には、入力コンデンサ１３０の両端間の電圧差は実質的にゼロである。このような実質的な０Ｖは、コンパレータ１４０の第一入力端子で受信され、グランド電位と比較される。そして、もし入力コンデンサ１３０の両端間の電圧差が実質的にゼロならば、コンパレータ１４０は、カウンタ１６０を停止させるための“停止”出力信号を生成する。そして、カウンタ１６０は、アナログ入力電圧に対応した積算されたカウント値を出力する。入力電圧が高いほど、入力コンデンサ１３０に蓄積された電荷量と、入力コンデンサ１３０を放電するために必要な所定の放電回数は大きなものとなる。従って、より大きなカウント値は、より大きな振幅のアナログ信号を表すものとなる。
図１（Ｂ）は、スイッチング回路１５０に用いられる、スイッチ２００、２０５、２１０、２１５の実施例を示すものである。特に、各スイッチは、Ｎ型およびＰ型の相補的組、絶縁ゲート、各々のドレインとソースで接続された電界効果トランジスタ（ＦＥＴ）を含む、“バイラテラルスイッチ”と称されるものである。各ＦＥＴは、ＦＥＴが電流を通すか通さないかを制御する、ゲート制御信号

を有している。例えば、第二のスイッチ組２００、２１５は、各々の対応するＮ型ＦＥＴのゲートでは、カウンタ１６０からの論理レベルＱの制御信号を受け、一方、各々の対応するＰ型ＦＥＴのゲートでは、正反対の

の制御信号を受ける。Ｑが高論理レベル“１”（即ち、５Ｖ）に等しい時には、Ｎ型のＦＥＴが導通状態となる。同様に、同時に、正反対の論理レベル“０”（０Ｖに対応する）が、導通状態となるＰ型ＦＥＴのゲートに加えられる。Ｎ型およびＰ型のＦＥＴを通して流れる電流が組み合わされる結果、全ての電流を通し、０ＶからＶｃｃまでの全体の電圧範囲にわたって動作し、ゲート静電容量によるスイッチング・グリッチ障害の解除を可能とする完壁に近いスイッチが得られる。
スイッチ２０５と２１０は、正反対の極性のゲート入力を有する。すなわち、各々の相補的スイッチ２０５と２１０において、

の制御信号が、Ｎ型トランジスタのゲート端子に加えられ、論理レベルＱの制御信号が、Ｐ型トランジスタのゲート入力に加えられる。

の時、スイッチ２０５と２１０が導通状態となる。

の時、スイッチ２００と２１５が導通状態となる。相補的なＦＥＴスイッチがより好適ではあるが、単純なＦＥＴスイッチも満足のゆくように用いることも可能である。
図１（Ａ）および図１（Ｂ）に示した実施例の欠点の一つは、ゼロ電圧レベルのコンパレータ、すなわちコンパレータ１４０が必要になることである。上記では、ゼロ交叉コンパレータは、元来、部品点数や重量、最終的な製品、例えば、ラジオ等のコストを増加させる電力変換回路を必要とするような、負電圧の供給を必要とするものであったり、それに引き換えて、電力消費やコストを増加させるような複雑な回路構成を用いるものである。図２に示したアナログデジタル変換器は、非ゼロの基準電圧、即ち、Ｖｃｃ／２と入力信号を比較する従来のコンパレータ１３０を用いて、入力コンデンサ１３０の両端間の０Ｖ電圧の検出を可能とする動的変換回路を用いている。Ｖｃｃ／２という基準電圧は、従来のコンパレータが検出するように設計された対象となる電圧範囲の中央の電圧であるため、好適なものである。
図１に示した実施例にあるように、アナログマルチプレクサ１１０は、グランドおよび基準電圧Ｖｃｃを含む複数の入力を受信する。カウンタ、制御および放電回路２３０からの選択信号により、選択された入力信号の現在の電圧レベルと釣り合ったレベルにまで入力コンデンサ１３０を充電する、マルチプレクサ１１０の伝送ゲートの一つが動作可能となる。回路２３０は、入力として、クロック信号とコンパレータ３００からの出力を受信する。
回路２３０は、選択された入力信号のアナログ電圧レベルに対応したデジタル読み出し、入力コンデンサ１３０への周期的な放電信号、および、以下“ポンプ信号”と称する振動カウンタ制御信号を生成する。ポンプ信号は、ＦＥＴ２６０と２６５のソースに共通して接続されるポンピングコンデンサ２２０に抵抗２３５を経由して接続される。ＦＥＴ２６０と２６５は、Ｎ型ＦＥＴであり、Ｎ型基板２４５に拡散されたＰ型半導体材料の“Ｐウエル”中に形成される。基板２４５は、金属化されたリング２４０を介してグランドに接続される。Ｎ型ＦＥＴ２６０のゲート端子は、グランドに接続され、Ｎ型ＦＥＴ２６０のゲート端子は、入力コンデンサ１３０に接続される。
ＦＥＴ２６０および２６５のドレインは、カレントミラー２６０に接続されることが望ましい（しかし、必ずしもその必要はない）。カレントミラー２６０は、各々のゲート同士が接続された２つのＰ型ＦＥＴ２８５と２９０を含んでいる。Ｐ型トランジスタ２８５と２９０のソースは、Ｖｃｃに接続され、これらのドレインは、各々、ＦＥＴ２６０とＦＥＴ２６５のドレインに接続されている。ゲート同士が接続されているＦＥＴ２８５と２９０のゲートは、ＦＥＴ２９０のドレインにも接続されている。ＦＥＴ２８５のドレインは、本実施例ではＶｃｃ／２である非ゼロ基準電圧との比較のためのコンパレータ３００へ入力として、節点２８０で接続されている。
回路の動作中、カウンタ、制御および放電回路２３０は、アナログマルチプレクサ１１０を制御して、入力コンデンサ１３０をその現在の電圧レベルまで充電する電圧入力を選択する。そして、回路２３０は、入力コンデンサ１３０への全ての入力を切断するように、アナログマルチプレクサ１１０を制御する。ポンプ出力（例えば、振動クロック信号）を、ポンプコンデンサ２２０に印加する。最初は、ポンプ信号は、ゼロレベル電圧から高レベル電圧に切り替り（０から１）、限流抵抗器２３５、共通のソース接続、およびＰウエル２５０とＮ型基板２４５とグランドとのインターフェースに形成されたＰＮ接合ダイオード（記号２５５に示す）を通してポンプコンデンサ２２０を充電する。このサイクルの間、トランジスタ２６５のゲートは、グランドに接続され、従って、ＦＥＴ２６５は動作せず、導通状態とはならない。トランジスタ２６０のソース電圧が、Ｐウエルダイオード２５５の見かけの順方向バイアス電圧である０．７Ｖであるにせよ、トランジスタ２６０のゲート電圧が、コンデンサ１３０のより大きな入力電圧に等しいために、トランジスタ２６０は、遮断することができない。しかし、このサイクルの間、トランジスタ２６５は導通状態とはならないため、カレントミラートランジスタ２８５と２９０には電流は流れず、従って、トランジスタ２６０には電流は流れない。従って、この動作状況にあっては、節点２８０の電位は、低く、すなわち、Ｖｃｃ／２を下回り、コンデンサ３００の電圧はゼロより大きいことを示すものとなる。
ポンプ信号が高電圧レベルから低電圧レベルに切り替わった時、抵抗２３５に接続されたポンプコンデンサ２２０の左極板の電位は、０Ｖに降下するが、コンデンサ２２０の両端間の電位差は瞬時に変化できないため、ポンプコンデンサ２２０の右極板の電位は、しばらく負電位のままとなる。この暫定的な負電圧は、互いに接続されたトランジスタ２６０と２６５のソース電極にともに印加され、結果として、両方のトランジスタは、そこで導通状態となる。ＦＥＴ２６５のソースに印加された電圧が負値ならば、ゲート・ソース間の電位はトランジスタ２６５を導通状態とする正値となるため、ゲートがグランドに接続されているトランジスタ２６５さえも導通状態となる。
もしコンデンサ１３０の両端間の電圧が、ゼロよりも大きいならば、トランジスタ２６５に印加されたゲート電圧より高いゲート電圧が、トランジスタ２６０に印加される。その結果、トランジスタ２６５を介してよりも多くの電流を、トランジスタ２６０を介して引き出すことができる。両トランジスタのソース同士が接続しあった節点では、電流は合流してコンデンサ２２０と限流抵抗２３５とに流れ込む。入力コンデンサ１３０に接続されたトランジスタ２６０のゲート電圧が、トランジスタ２６５に印加化されたゼロゲート電圧を上回る限り、トランジスタ２６０は、トランジスタ２６５よりも大量の電流を通す。
トランジスタ２６５中を流れる電流は、トランジスタ２８５によって“ミラー化”される。トランジスタ２８５は、そのゲートとソースの両方が、トランジスタ２９０のゲートとソースと同一の節点に接続された、同一のＰ型トランジスタであるため、節点２８０に接続したトランジスタ２８５のドレインに同一の電流が流れ込む。従って、カレントミラー２６０は、節点２８０にトランジスタ２６５のドレイン電流を繰り返し流し込む。同時に、トランジスタ２８５を流れる電流は、節点２８０の電圧を、電源供給値Ｖｃｃにまで引き上げ、一方、トランジスタ２６０を流れる電流は、節点２８０の電圧を引き下げようとする。より大きい方の電流が勝ち、節点２８０の電圧は、上がるか下がるかのいずれかとなる。
トランジスタ２６０のゲート電圧がゼロを上回り、入力コンデンサ１３０が完全には放電していないことを表す限り、節点２８０の電圧は、コンパレータ３００により検出されたしきい基準電圧Ｖｃｃ／２を下回るように引き下げられる。ポンプ出力が低レベルである時間の間は、コンパレータ３００からの出力は、カウンタ制御および放電回路２３０によって読み取られる。コンパレータ３００が、節点２８０の電位がＶｃｃ／２を下回ことを、回路２３０に対して示す時には、ポンプ信号が低レベルとなる期間は、回路２３０は、入力コンデンサ１３０に対し、一回分の増分（インクレメント）電荷を除去するための、更新（インクレメンタル用）放電パルスを送る。入力コンデンサ１３０の両端間の電圧が０Ｖになるまで、カウンタは、入力コンデンサ１３０から電荷を放電する更新回数を追跡し続ける。もし、所定の更新回数に到達したならば、トランジスタ２６０と２６５の間に分流する電流は、同一となり、これにより、節点２８０の電位は、コンパレータ３００により検出されたしきい基準電圧Ｖｃｃ／２を超える電圧まで上昇する。カウンタ、制御および放電回路２３０に印加されるコンパレータ出力信号は、カウンタを停止させるほか、入力コンデンサ１３０へ、繰り返し送られていた放電パルスも停止させる。最終のカウントは、デジタル読み出しでの出力である。
本発明の実施例は、従来の非ゼロレベル検出コンパレータ３００を用い、また、カウンタ、制御および放電回路２３０等とともにシングルチップに集積することに適したＦＥＴスイッチを採用した安価なアナログデジタル変換器を提供している。また、本実施例は、負電圧供給の必要がなく、様々な他の応用にも用いることが可能な、利点の多い動的ゼロ交叉コンパレータを提供している。ゼロ値と比較される信号は、入力コンデンサ１３０を充電するために印加され、その後、ポンプ信号は、ポンプコンデンサ２２０を介して、トランジスタ２６０および２６５に印加される。カレントミラー２６０と効果的に組み合わせて、トランジスタ２６０および２６５に与えられるポンプ動作は、入力電圧のレベルを変更する。結果として、節点２８０の電圧が、非ゼロコンパレータのしきい値を上回ると、コンパレータ３００の出力は、０Ｖ入力があったことを示す。本実施例では、トランジスタ２９０および２９５は、カレントミラー機能を行うためのものとして示されているが、整合ドレイン負荷抵抗のような他の回路要素によっても、同様の機能を果たすことが可能である。しかし、カレントミラーを用いることにより、より高い電圧利得と、より正確なゼロ交叉検出が可能となる。
本発明の、更に他の実施例を、図３を引用して説明する。図３は、例えば、電源供給値の半分（Ｖｃｃ／２）のしきい値との比較を行い、その結果、０Ｖレベルでの比較を避けることを可能とする、より単純なコンパレータ回路を示す。図１および図２に示した実施例と同様に、アナログマルチプレクサ１１０は、コントローラおよびカウンタ回路１２５により制御され、変換のためのアナログ電圧入力を選択して、入力コンデンサ１３０に接続する。コンデンサ１３０が、選択された入力電圧にまで充電されると、アナログマルチプレクサ１１０は、コンデンサ１３０を切断するために、開放される。
制御回路１２５は、コンパレータ３００の出力を読み取り、入力コンデンサ１３０の入力電圧が、Ｖｃｃ／２のしきい値よりも大きいか、小さいかを判定する。もし、入力電圧が、しきい値よりも小さい場合には、制御回路１２５は、ＦＥＴスイッチ３０５、３１０、３１５、３２０および３２５を操作して、入力電圧がしきい電圧値Ｖｃｃ／２に達するまで、段階的に、入力コンデンサに蓄積される電荷を加えてゆく。それとは反対に、もし、入力電圧が、しきい値よりも大きい場合には、制御回路１２５は、ＦＥＴスイッチを操作して、入力電圧が、コンパレータ３００の出力として示されるしきい電圧値Ｖｃｃ／２に落ちるまで、段階的に、入力コンデンサ１３０に蓄積された電荷を除去してゆく。
入力電圧がしきい値Ｖｃｃ／２よりも小さいと、最初のコンパレータ出力が提示したとすると、コントローラ１２５により生成される以下の制御信号が、ＦＥＴスイッチのゲートに与えられる。先ず初めに、

として、これにより、ＦＥＴスイッチ３０５が、ポンプコンデンサ２２０から入力コンデンサ１３０を遮断するように動作する。Ｑ２は、０に設定し、Ｐ型ＦＥＴ３１０に低レベルを与え、ポンプコンデンサ２２０の最左側の極板がＶｃｃに導通するようにする。同時に、Ｑ５は、１に設定し、Ｎ型ＦＥＴ３２０が導通して、ポンプコンデンサ２２０の右側の極板がグランドに導通するようにする。このスイッチ構成により、ポンプコンデンサ２２０は、コンデンサの左極板の正極と、右極板のゼロ極を以って、Ｖｃｃまで充電される。
その後、Ｑ２およびＱ５を１に設定して、ＦＥＴスイッチ３０５と３２０を遮断する。次に、Ｑ４を０に設定し、これにより、Ｐ型ＦＥＴ３２５を導通状態とし、ポンプコンデンサ２２０の最右側の極板の電位をＶｃｃに引き上げる。電荷の保存により、０ＶからＶｃｃに増加するポンプコンデンサ２２０の右側の極板の電位は、コンデンサ２２０の両端間の直前の電位差Ｖｃｃを維持するために、コンデンサ２２０の左側の極板の電位を２Ｖｃｃに増加させようとする。同時に、Ｑ１を１に、

を０に設定し、スイッチ３０５を活性化して、コンデンサ２２０の左側極板を入力コンデンサ１３０と接続させる。コンデンサ２２０に充電された２Ｖｃｃと入力コンデンサの両端間電圧の差（およそ、０とＶｃｃ／２の間）に、コンデンサ２２０の容量値を掛けた値は、ポンプコンデンサ２２０から入力コンデンサＣ１１に転送される電荷量を決定するものである。従って、本実施例では、入力コンデンサ１３０の両端間の電圧は、（１．５Ｖｃｃ×Ｃ２２０／Ｃ１３０）と（２．０Ｖｃｃ×Ｃ２２０／Ｃ１３０）の間の、任意の増分を以って増加する。
もし、入力コンデンサ１３０に蓄積されている初期電圧が、Ｖｃｃ／２を上回る場合には、入力コンデンサ１３０は、以下に例をしめす手順で、入力コンデンサ１３０から電荷をポンプ降下除去される。最初に、Ｑ１を０に、

を１に設定し、入力コンデンサ１３０をポンプコンデンサ２２０から切断する。Ｎ型ＦＥＴ３１５に与えられるゲート電圧を１に設定し、ポンプコンデンサ２２０の左極板がグランドに接続するように、ＦＥＴ３１５を導通させる。同時に、Ｐ型ＦＥＴ３２５に与えらるゲート電圧を０に設定し、これにより、右極板を正極にし、左極板を負極にしてポンプコンデンサ２２０をＶｃｃの電位にまで充電する電源供給Ｖｃｃに、ポンプコンデンサ２２０の右極板が、接続するようにする。その後、ゲート電圧Ｑ３を０に、Ｑ４を１に設定し、ＦＥＴ３１５と３２５を遮断する。
次に、ゲート電圧Ｑ５を１に設定し、Ｎ型ＦＥＴ３２０を導通状態とし、ポンプコンデンサ２２０をグランドに接続し、コンデンサの右極板の電圧をＶｃｃからゼロに引き下げる。電荷の保存には、コンデンサ２２０の両端間の初期電圧差Ｖｃｃを維持するために、コンデンサ２２０の左極板の電位が、０Ｖから−Ｖｃｃに変化しようとすることが必要となる。同時に、ゲート電圧入力Ｑ１を１に、

を０に設定し、ポンプコンデンサ２２０の左極板を入力コンデンサ１３０に接続する。コンデンサ２２０に充電された電圧と入力コンデンサに充電された電圧の差（およそ、Ｖｃｃ／２とＶｃｃの間）にポンプ容量値を掛けた値は、ポンプコンデンサ２２０から入力コンデンサ１３０に段階的に転送される電荷量を決定するものである。電荷の伝送の結果、入力コンデンサのの両端間の電圧は、（１．５Ｖｃｃ×Ｃ２２０／Ｃ１００）と（２．０Ｖｃｃ×Ｃ２２０／Ｃ１３０）の間の、インクレメンタル量（増分）を以って減少する。
本発明の本実施例は、非ゼロ基準電圧以下の入力電圧を、基準電圧まで増加させたり、非ゼロ基準電圧以上の入力電圧を、基準電圧まで減少させることにより、非ゼロ基準電圧についての対称的な制御をおこなうためのＦＥＴスイッチを用いるアナログデジタル変換器を提供するものである。入力コンデンサＣ１３０のポンピング昇電圧、ポンピング降電圧のための段階的な増減ステップ量は、入力電圧に僅かに依存するものの、アナログデジタル変換器の常用範囲の中央値付近（例えば、Ｖｃｃ／２）では、より高い分解能（微細ステップ）を与え、また、常用範囲の上下限（例えば、０ＶおよびＶｃｃ）では、より低い分解能（粗ステップ）を与える対称的な方法で決定される。Ａ／Ｄ変換器で測定される多くの電圧は、初めは、適切なスケーリングにより、Ａ／Ｄ変換範囲の中央に位置する確立が高いため、この方法は有利なものとなり、この範囲では、本発明による回路は、極めて高い精度を与えるものとなる。
ＭＯＳ型スイッチは、低コスト、製作の容易さ、他の電子スイッチに比べて優れた応答性能を有しているため、これを用いることが好ましいが、ガリウム砒素系のバイポーラ接合トランジスタやテクノロジーを含む他のスイッチも、本発明のスイッチング機能を実現するために用いることも可能である。このように、本発明は、ＭＯＳスイッチング技術を用い、他の信号処理回路とともに集積回路上に組み合わせ搭載が可能な、低コストで製作の容易なアナログデジタル変換器を提供するものである。
本発明は、現在のところ最も実用的で好適な実施例と考えられるものに関連して説明してきたが、本発明は、上述の実施例に限られるものではなく、請求の範囲の趣旨とその範囲の中に含まれる様々な修正や等価な構成をも包含するようになされたものである。

Claims (30)

1. アナログ信号の現在の電圧レベルに従ってコンデンサを充電するアナログ信号に第一の端子で接続し、第二の端子でグランドと接続する第一コンデンサと、
   第二コンデンサと、
   第一コンデンサが放電するまで第一コンデンサから段階的に電荷を除去するために、第一コンデンサと電源とを交互に第二コンデンサに接続する電子制御回路とからなるアナログデジタル変換器において、更に、
   第一コンデンサの第一端子と、グランドと電源とに接続されたスイッチング回路であって、
   一方のスイッチは第二コンデンサの第一端子に接続され、他方のスイッチは第二コンデンサの第二端子に接続された第一のスイッチの組と、
   一方のスイッチは第二コンデンサの第一端子に接続され、他方のスイッチは第二コンデンサの第二端子に接続された第二のスイッチの組とを含む前記スイッチング回路を有しており、
   第一コンデンサの放電に関し、電荷の段階的除去の回数が、アナログ信号の現在の電圧レベルに対応したデジタル値を生成するために用いられ、
   電子制御回路は、第一コンデンサから電荷の段階的除去を行うために、グランドと電源の間の第一のスイッチの組を通しての第二コンデンサへの接続と、第一コンデンサの第一端子とグランドの間の第二のスイッチの組を通しての第二コンデンサへの接続を交互に行うスイッチング制御信号を生成することを特徴とするアナログデジタル変換器。
2. 請求項１に記載のアナログデジタル変換器は、更に、
   複数のアナログ信号を受信し、電子制御回路から受信した制御信号に応じて、第一コンデンサに接続するために受信したアナログ信号の一つを選択するマルチプレクサからなり、
   選択されたアナログ信号の現在の電圧レベルに釣り合ったレベルにまで第一コンデンサが充電した後に、電子制御回路がマルチプレクサに第一コンデンサからのアナログ信号を遮断させることを特徴とするアナログデジタル変換器。
3. 請求項１に記載のアナログデジタル変換器は、更に、
   第一コンデンサの第一端子に接続する一つの入力と、グランドに接続された他の入力を有し、第一コンデンサの電圧がゼロあるいはゼロ付近となる時を検出し、その際には、電子制御回路にデジタル値を生成させる検出信号を生成するためのコンパレータを更に有することを特徴とするアナログデジタル変換器。
4. 請求項２に記載のアナログデジタル変換器は、更に、
   クロック源を含み、
   電子制御回路は、第一コンデンサの充電後のあらかじめ定められた開始時点から、検出信号をコンパレータから受信するまで、クロック源によって生成されたクロックパルスをカウントするためのカウンタを含んで、カウントの停止によりデジタル値に対応した該カウンタからのデジタル読み出しを持つことを特徴とするアナログデジタル変換器。
5. 請求項１に記載のアナログデジタル変換器において、
   第一および第二のスイッチの組の各スイッチは、Ｎ型絶縁ゲート電界効果トランジスタ（ＦＥＴ）およびＰ型絶縁ゲート電界効果トランジスタ（ＦＥＴ）を有する相補型半導体スイッチであることを特徴とするアナログデジタル変換器。
6. 請求項１に記載のアナログデジタル変換器は、更に
   クロック信号を生成するためのクロック源と、
   クロック信号を計数し、第一状態と第二状態との間で交互にきりかわるカウンタ出力信号を生成する電子制御回路とからなり、
   スイッチング制御信号はカウンタ出力信号を含んで、カウンタ出力が第一状態にあり、第二のスイッチの組が第一コンデンサの第一端子とグランドの間に第二コンデンサを接続するように選択されている時に、第一のスイッチの組が、グランドと電源との間に第二コンデンサを接続するように選択されるようにする、ことを特徴とするアナログデジタル変換器。
7. アナログ電圧を充電する第一端子とグランドをとる第二端子とに接続された入力コンデンサと、
   入力コンデンサの第一端子に接続された制御回路と、
   入力コンデンサの第一端子に接続され、入力コンデンサの両端電圧に応じて生成されコンパレータの第一端子に加えられる入力信号が、コンパレータの第二入力端子に加えられる非ゼロのしきい電圧値に等しいかそれを上回るかを決定し、入力コンデンサが放電されたかどうかを示す出力信号を、コンパレータから制御回路に与えるための動的検出回路とからなるアナログデジタル変換器において、
   前記動的検出回路はポンプコンデンサを介して制御回路のポンプ出力信号に接続され、制御回路はポンプ出力信号を用いてポンプコンデンサへの充電と放電を交互に繰り返し、入力コンデンサが放電されたことを動的検出回路が検知するまで、ポンプコンデンサの充電と放電の各サイクルの後に入力コンデンサの電荷を段階的に放電し、入力コンデンサの段階的な放電の全数は、アナログ電圧のためのデジタル値を生成するために用いられることを特徴とするアナログデジタル変換器。
8. 請求項７に記載のアナログデジタル変換器において、
   制御回路は、最終計数値に対応するデジタルコードを与えるために、段階的な放電の回数を計数するためのカウンタを含むことを特徴とするアナログデジタル変換器。
9. 請求項７に記載のアナログデジタル変換器は、更に、
   多数のアナログ信号を受信し、電子制御回路から受信した制御信号に応じ、第一コンデンサに接続するために、受信したアナログ信号の一つを選択するマルチプレクサを含み、
   選択されたアナログ信号の現在の電圧レベルに釣り合ったレベルにまで入力コンデンサが充電した後に、制御回路がマルチプレクサをして入力コンデンサからアナログ信号を遮断させることを特徴とするアナログデジタル変換器。
10. 請求項７に記載のアナログデジタル変換器は、更に、
    制御回路と動的検出器との間のポンプコンデンサと直列に接続された抵抗を含むことを特徴とするアナログデジタル変換器。
11. 請求項７に記載のアナログデジタル変換器において、
    グランドに接続されたゲート電極を有する第一電界効果トランジスタ（ＦＥＴ）と、ドレイン電極が電源に接続されて第一コンデンサの第一端子に接続されたゲート電極を有する第二電界効果トランジスタ（ＦＥＴ）とを動的検出回路が含み、
    第一および第二ＦＥＴは、ともにポンプコンデンサに接続された共通のソース電極を有し、
    第二ＦＥＴのドレイン電極は、コンパレータの第一入力端子に接続されたことを特徴とするアナログデジタル変換器。
12. 請求項１１に記載のアナログデジタル変換器において、
    ポンプ信号が第一論理状態にある時には、第一および第二ＦＥＴの一方あるいは両方から第一の方向に、共通のソース電極からポンプコンデンサを介して電流が流れ、ポンプコンデンサを放電させ、
    ポンプ信号が第一論理状態にある時には、比較時間の間、コンパレータが、第一入力端子の電圧を、非ゼロのしきい電圧値と比較することを特徴とするアナログデジタル変換器。
13. 請求項１２に記載のアナログデジタル変換器において、
    共通のソースがダイオードによってグランドに接続されて、ポンプ信号が第二論理状態にある時には、第一の方向とは反対の第二の方向にダイオードを介して電流が流れ、ポンプコンデンサを充電し
    ポンプ信号が第二論理状態にある放電時間中に、もし、コンパレータが入力コンデンサが放電されていないことを直前の比較時間中に示したならば、制御回路が、段階的な電荷によって入力コンデンサを放電することを特徴とするアナログデジタル変換器。
14. 請求項１１に記載のアナログデジタル変換器において、
    動的検出回路は、さらに、第一および第二ＦＥＴのドレイン電極と電源との間に接続されたカレントミラー回路を含むことを特徴とするアナログデジタル変換器。
15. 請求項１４に記載のアナログデジタル変換器において、
    カレントミラー回路は、そのソース電極が電源に接続し、そのドレイン電極が第二ＦＥＴおよびコンパレータの第一入力端子に接続している第三ＦＥＴと、そのソース電極が電源に接続し、そのドレイン電極が第一ＦＥＴのドレイン電極に接続し、そのゲート電極が第三ＦＥＴのゲート電極と第四ＦＥＴのドレイン電極に接続している該第四ＦＥＴとを含むことを特徴とするアナログデジタル変換器。
16. 請求項１１に記載のアナログデジタル変換器において、
    第一および第二トランジスタは、第二導電型の基板に拡散された第一導電型のウエル内に形成されることを特徴とするアナログデジタル変換器。
17. アナログ電圧を充電する第一端子とグランドをとる第二端子とに接続された入力コンデンサと、入力コンデンサの第一端子に接続された制御回路と、ポンプコンデンサを介して制御回路に接続された動的検出回路とからなるアナログデジタル変換器において、入力コンデンサが放電されたかどうかを示す信号を制御回路に与えるために、入力電圧が０Ｖレベルを有する時を検出する方法であって、
    入力信号の電圧レベルにもとづき、入力コンデンサの両端間に電圧を蓄積するステップと、
    入力コンデンサの両端間の現在の電圧をあらわす代表的な電圧信号を生成するステップと、
    交互に、第一の時間間隔の間にポンプコンデンサを充電し、第二の時間間隔の間にポンプコンデンサを放電するステップと、
    第一の時間間隔の間に、入力コンデンサに蓄積された電荷の一部を放電するステップと、
    第二の時間間隔の間に、代表的な電圧と非ゼロ基準電圧とを比較することにより、入力コンデンサの両端間の現在の電圧が０Ｖレベルを有しているかを検出するステップと、
    代表的な電圧が非ゼロ基準電圧と等しいかそれを上回る時に、入力コンデンサの両端間の現在の電圧が０Ｖレベルに到達したことを示すステップとからなる、入力信号が０Ｖレベルを有する時を検出する方法。
18. 請求項１７に記載の方法において、
    ポンプコンデンサは、第一の電流方向に接地されたダイオードを介して充電し、第二の反対方向の電流方向に直列接続された抵抗を介して放電することを特徴とする方法。
19. アナログ信号の現在の電圧レベルに従ってコンデンサを充電するアナログ信号に第一の端子で接続し、第二の端子でグランドと接続する第一コンデンサと、
    第一コンデンサの第一端子に接続する一つの入力と、基準電圧に接続された他の入力を有し、
    （ａ）第一コンデンサの両端間の電圧が基準電圧を上回る時の第一信号と、
    （ｂ）第一コンデンサの両端間の電圧が基準電圧を下回る時の第二信号と、
    （ｃ）第一コンデンサの両端間の電圧が基準電圧に等しい時の第三信号とを生成するためのコンパレータと、
    第二の信号が生成された時に、第三の信号が生成されるまで第一コンデンサへ段階的に電荷を供給し、第一の信号が生成され、第三の信号が生成されるまで第一コンデンサから段階的に電荷を除去する電子制御回路とからなる、アナログデジタル変換器であって、
    電子制御回路は、アナログ信号の現在の電圧レベルに対応したデジタル値を生成するために、段階的な電荷の充電あるいは放電の数を計測することを特徴とするアナログデジタル変換器。
20. 請求項１９に記載のアナログデジタル変換器は、さらに
    段階的な電荷を蓄積するための第二コンデンサと、
    第二コンデンサに接続された複数のスイッチとからなり、
    電子制御回路は、コンパレータからの出力に依存して様々な状態の間で、第二コンデンサを交互に切り換えることを特徴とするアナログデジタル変換器。
21. 請求項１９に記載のアナログデジタル変換器において、
    コンパレータが第一の信号を生成した時に、電子制御回路は、電源とグランドの間を第二コンデンサが接続し、次に、第一コンデンサに第二コンデンサを接続するように、スイッチを逐次的に、活性化する制御信号を生成し、これによって、第三の信号が生成されるまで第一コンデンサから段階的に電荷を除去することを特徴とするアナログデジタル変換器。
22. 請求項１９に記載のアナログデジタル変換器において、
    コンパレータが第二の信号を生成した時に、電子制御回路は、逐次的に、電源とグランドの間を第二コンデンサが接続し、次に、第三の信号が生成されるまで第一コンデンサに段階的に電荷を加えるために第一コンデンサに第二コンデンサを接続するように、スイッチを活性化する制御信号を生成することを特徴とするアナログデジタル変換器。
23. 請求項１９に記載のアナログデジタル変換器において、
    基準電圧は、非０Ｖであることを特徴とするアナログデジタル変換器。
24. 請求項１９に記載のアナログデジタル変換器は、更に、
    複数のアナログ信号を受信し、電子制御回路から受信した制御信号に応じ、第一コンデンサに接続するために、受信したアナログ信号の一つを選択するマルチプレクサからなり、
    選択されたアナログ信号の現在の電圧レベルに釣り合ったレベルにまで第一コンデンサが充電した後に、電子制御回路がマルチプレクサに第一コンデンサからのアナログ信号を遮断させることを特徴とするアナログデジタル変換器。
25. 請求項２１に記載のアナログデジタル変換器において、
    各スイッチは、絶縁ゲート電界効果トランジスタ（ＦＥＴ）であることを特徴とするアナログデジタル変換器。
26. 請求項２２に記載のアナログデジタル変換器において、
    各スイッチは、絶縁ゲート電界効果トランジスタ（ＦＥＴ）であることを特徴とするアナログデジタル変換器。
27. アナログ信号の現在の電圧レベルに対応して、第一コンデンサを充電するステップと、
    第一コンデンサの両端間の電圧を、基準電圧と比較するステップと、
    コンデンサの両端間の電圧が基準電圧を下回る時には、段階的な電荷のインクレメントを第一コンデンサに供給し、コンデンサの両端間の電圧が基準電圧を上回る時には、段階的な電荷のインクレメントを第一コンデンサから除去するステップと、
    アナログ信号の現在の電圧レベルに対応したデジタル値を生成するために、段階的な電荷のインクレメントあるいはデクレメントの数を計測するステップとからなる、アナログ信号をデジタル信号に変換する方法。
28. 請求項２７に記載の方法において、
    第一コンデンサの両端間の電圧が、基準電圧と同一になるまで、電荷の段階的なインクレメントが供給されることを特徴とする方法。
29. 請求項２７に記載の方法において、
    第一コンデンサの両端間の電圧が、基準電圧と同一になるまで、電荷の段階的なインクレメントが除去されることを特徴とする方法。
30. 請求項２７に記載の方法は、さらに
    第一コンデンサが放電され、計測ステップを実行する時には、電荷の段階的な供給を中止することを特徴とするステップからなる方法。

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