KR19990087437A - 아날로그 신호를 디지털 형식으로 변환하는 방법 및 장치 - Google Patents

아날로그 신호를 디지털 형식으로 변환하는 방법 및 장치 Download PDF

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찰스 엘 무어 쥬니어
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Abstract

저비용으로 용이하게 제조될 수 있는 아날로그-디지털 변환기는 집적 회로에서 다른 신호 처리 회로와 쉽게 결합되는 MOS 스위칭 기술을 이용한다. 입력 캐패시터는 입력 아날로그 전압을 저장하고, 펌핑 캐패시터는 입력 캐패시터에 접속되어 입력 캐패시터를 기준값으로 충전하거나 방전한다. 충전 및 방전이 일어난 횟수는 입력 아날로그 신호를 위한 디지털 값을 생성하는데 이용된다.

Description

아날로그 신호를 디지털 형식으로 변환하는 방법 및 장치
아날로그-디지털 변환은 광범위하게 이용된다. 디지털 라디오에는 음성 또는 다른 관련 신호를 디지털 형식으로 변환하기 위해 고속 아날로그-디지털 변환기가 필요하다. 그러나, 아날로그(FM) 라디오에서는, (1)음성이 디지털화되지 않고, (2)디지털화된 아날로그 신호, 예컨데 신호 강도 크기, 배터리 전압 크기, 전력 증폭 전류 크기, 등등이 고속으로 디지털화될 필요가 없기 때문에 아날로그-디지털 변환 필요성이 덜하다. 사실, 라디오 마이크로 프로세서는 수신된 신호 강도, 배터리 전압, 전력 증폭 전류, 등등을 수 밀리세컨드마다 한 번씩 조사한다.
아날로그 라디오용 저속 아날로그-디지털 변환기를 만들기 위해, 단일 아날로그-디지털 변환기는 다양한 아날로그 신호들 중 하나를 선택하여 디지털화화는 아날로그 멀티플렉서와 결합된다. 예를 들어, 8입력 아날로그 멀티플렉서는 다음과 같이 할당되는 8개의 입력을 갖는다:(1)기준 전압 입력(VCC), (2)측정된 수신 신호 강도, (3)측정된 배터리 전압, (4)측정된 전력 증폭기 전류, (5)감지 온도, (6)반사된 송신기 전력, (7)송신 전압 제어 발진기(VCO) 전압 및 (8)영 기준 전압(zero reference voltage)(예컨데, 접지). 멀티플렉서는 하나의 입력 신호를 선택하여 그 것을 선택된 신호의 전압으로 충전하는 접지된 캐패시터에 접속된다. 그 신호를 디지털 값으로 변환하기 위해, 입력 캐패시터에 접속된 소형 캐패시터는 입력 캐패시터로부터의 전하 증가를 주기적으로 제거하는데 사용된다. 입력 캐패시터를 비교기에 의해 검파된 바와 같은 접지 전위로 귀환시키는데 필요한 전하의 증분은 카운터에 저장된다. 선택된 전압을 변환할 때 얻어진 카운터 출력과 임시 교정(occasional calibration) 동안 VCC와 같은 기준 전압 또는 접지 전위를 변한하여 얻은 카운터 출력을 비교하므로서, 입력 아날로그 신호의 디지털값이 결정된다.
이러한 장치가 갖는 단점은 그 것이 영전압을 검파할 수 있는 비교기를 필요로 한다는 것이다. 종래의 값싼 비교기는 입력 전압이 영전압 기준에 이르면 영전압에서 비교 증폭기를 통해 흐르는 전류는 없기 때문에 정확히 검파하지 않는다. 대신, 영전압과 기준 전압(VCC)의 반정도의 기준전압, 즉, VCC/2을 비교하기에는 종래의 비교기가 더 쉽다. 영전압 검파기를 만들기 위한 한 가지 방법은 음전원을 사용하는 비교기를 구성하는 것이다. 그러나, 휴대용 라디오에서는 비용과 무게가 중요하기 때문에 부가적인 음전원이나 전력 변환 회로는 부적합하다.
상기에 설명된 아날로그-디지털 변환기는 소형 캐피시터와 입력 캐패시터를 직렬 및 병렬로 스위치하는데 사용되는 특정 유형의 소자로 실시될 수도 있다. BJT(Bipolar Junction Transistor)와 다이오드 스위치는 온도에 매우 민감하므로, 교정이 매우 어렵다. 따라서, 미정의 어떤 특정 디지털 출력은 주어진 입력 전압 레벨에 따라 생성된다. 그러므로, 종래의 교정 기술은 복잡성과 비용을 증가시킬 뿐만 아니라 아날로그-디지털 변환 처리를 둔화시킨다. 예를 들어, 선택된 입력 전압을 전체 펄스의 수로 나누고 그 것에 기준 전압을 곱하여 교정하기 위해, 각 입력 전압이 측정되기 전에 표준 지시 전압(standard reference voltage)을 충전하거나 방전하는데 필요한 펄스의 수를 비교적 자주 측정할 필요가 있다. 실제로 이러한 나눗셈 및 곱셈 연산은 이진 데이터 처리 시스템에서 실행하는 것이 매우 복잡하고 변환 작동을 상당히 둔화시킨다. BJT는 또한 대부분의 반도체 공장이 MOS(metal oxide on silicon) 프로세스를 사용하는 트랜지스터를 제조하기 때문에 상대적으로 비싸다.
본 발명은 아날로그 신호를 디지털 형식으로 변환하는 방법 및 장치에 관한 것이며, 특히 저비용으로 쉽게 아날로그-디지털 변환기를 제조하기 위한 것이다.
도 1(A) 및 1(B)는 본 발명의 바람직한 제1실시예를 간략하게 나타낸 도면;
도 2는 본 발명의 제2실시예에 따른 간략도;
도 3은 본 발명의 바람직한 제3실시예를 나타낸 간략도.
본 발명의 목적은 상기에서 밝힌 문제점들을 극복한 디지털-아날로그 변환기를 제공하는 것이다.
본 발명의 특별한 목적은 MOS 스위치만을 이용하여 입력 캐패시터에서 전하의 증분을 제거하고 전하의 증분을 입력 캐패시터에 부가하는 스위칭 장치를 이용하는 것이다.
또한 본 발명의 목적은 영전압 검파를 효과적으로 실행하기 위해 음전원 또는 전력 변환기 없이도 입력 신호를 영전압 기준과 효과적으로 비교하는 동적 비교기를 제공하는 것이다.
본 발명의 목적은 또한 FET 스위치만을 사용하고 입력 신호와 0이 아닌 임계값을 비교하는 종래의 비교기를 사용하는 입력 캐패시터에서 전하를 제거하거나 부가하는 저가의 아날로그-디지털 변환기를 제공하는 것이다.
이들 목적 및 기타 목적들은 아날로그 신호의 현재 전압 레벨에 따라서 캐패시터를 충전하기에 충분한 시간 동안 제1단자에서 입력 아날로그 신호에 접속된 제1캐패시터를 포함하는 아날로그-디지털 변환기에 의해 이루어 졌다. 전기 회로는 제1캐패시터와 전원 사이에 제2캐패시터를 선택적으로 접속하여 제1캐패시터가 방전될 때 까지 제1캐패시터에서 전하의 증분을 제거한다. 제1캐패시터의 방전과 함께 제거된 전하의 증분은 아날로그 신호의 현재 전압에 상응하는 디지털 값을 생성하는데 이용된다. 아날로그 멀티플렉서는 다양한 아날로그 신호를 수신하고 제1캐패시터와의 접속을 위해 수신된 아날로그 신호들 중 하나를 선택하기 위해 이용된다. 멀티플렉서는 제1캐패시터가 선택된 아날로그 신호의 현재 전압 레벨과 같은 레벨로 충전된 후 제1캐패시터에서 아날로그 신호의 접속을 끊는다. 비교기는 제1캐패시터 양단 전압이 0일 때를 검파하고 비교기의 출력은 해당 디지털 값의 트리거 발생에 이용된다.
바람직하게 제1캐패시터를 접지 및 전원에 선택적으로 접속하는 스위칭 회로는 제1 및 제2쌍의 전계 효과 트랜지스터 스위치를 포함한다. 제1쌍의 FET 스위치는 제2캐패시터를 충전하기 위해 접지와 전원 사이를 접속한다. 제2쌍의 FET 스위치는 제1캐패시터에서 전하 증분을 제거하도록 캐패시터의 제1단자와 접지 사이에 제2캐패시터를 접속한다.
본 발명에 따른 디지털-아날로그 변환기의 또 다른 실시예에서, 제어 회로는 아날로그 입력 캐패시터를 축전하기 위해서 입력 캐패시터에 접속된다. 동적 검파 회로는 입력 캐패시터가 영전압 레벨로 방전될 때 필요한 제어 회로에 영전압 레벨 신호를 제공하는 비교기를 포함한다. 그러나 중요한 것은 동적 검파 회로가 영전압 레벨을 검파하기 위해 음전원을 필요로 하는 비교기를 쓰지 않는다는 것이다. 그 대신, 동적 검파 회로는 종래의 비교기에서 검파된 입력 신호가 0이 아닌 임계값 보다 더 크거나 같을 때, 영전압 레벨 신호를 제어 회로로 전송하기 위해 입력 캐패시터에 저장된 입력 신호를 처리한다.
동적 검파 회로는 펌프 캐패시터를 통해 제어 회로의 펌핑 출력 신호를 접속한다. 제어 회로는, 펌프 캐패시터의 각 충/방전 주기 후 동적 검파 회로가 입력 캐패시터가 방전된 것을 나타낼 때 까지 충전의 증분 만큼 펌핑 출력 신호를 이용하는 펌프 캐패시터를 선택적으로 충전 및 방전하고 입력 캐패시터를 방전한다. 입력 캐패시터 충/방전 주기의 전체 증분은 입력 아날로그 전압에 상응하는 디지털 값을 발생시키는데 이용된다.
바람직하게, 동적 검파 회로는 펌프 캐패시터에 접속된 공통 소스 전극을 가진 제1 및 제2전계 효과 트랜지스터(FET)를 포함한다. 제1FET의 게이트 전극은 접지에 접속되고, 제2FET의 게이트 전극은 입력 캐패시터에 접속된다. 제1 및 제2FET의 드레인 전극은 전원에 접속되며 제2FET의 드레인 전극은 또한 캐패시터의 입력 단자에 접속된다. 펌핑 신호가 제1논리 상태에 있을 때, 전류는 공통 소스 전극 및 펌프 캐패시터를 통해 제1FET든지 제2FET, 또는 그 모두로부터 한 방향으로 흘러서 그 것을 방전한다.
FET는 종래의 CMOS 프로세스를 사용하여 제조된 "P-웰(P-well)" 반도체 디바이스로 형성된다. 결과적으로, 제1 및 제2FET의 공통 소스 접속은 P-웰과 N-기판의 인터페이스로 형성된 다이오드를 통해 접지에 접속된다. 펌핑 신호가 제2논리 상태에 있을 때, 전류는 다이오드를 통해 제1방향과 반대되는 제2방향으로 흘러서 펌프 캐패시터를 충전한다.
본 발명의 제2실시예에서 동적 검파 회로는 입력 신호가 영전압 레벨에 이르렀을 때를 검파하는 방법에 유용하게 이용될 수 있다. 제1캐패시터는 입력 신호의 전압 레벨에 따라서 충전된다. 제2캐패시터는 제1시간 간격 동안 선택적으로 충전되고 제2시간 간격 동안 방전된다. 제1시간 간격 동안, 제1캐패시터에 저장된 일부의 전하는 방전된다. 제2시간 간격 동안, 제2캐패시터 양단의 현재 전압이 검파되고 처리된다. 처리된 신호는 0이 아닌 기준 전압에 비교된다. 캐패시터 양단의 현재 전압은 제안된 신호가 0이 아닌 기준 전압의 전압보다 더 크거나 같을 때 영전압 레벨에 이르는 것으로 표신된다. 이러한 영전압 검파 방법의 장점은 0을 검파하기 위한 비교기가 음전원을 필요로하지 않는다는 것이다. 사실상, 비교기 임계값은 영전압과 전원 전압의 반정도로 정해진다.
본 발명의 또 다른 바람직한 실시예에 따라서, 아날로그-디지털 변환기는 아날로그 신호의 현재 전압에 따라서 캐패시터를 충전하도록 제1단자에서 아날로그 신호에 잠시 접속된 제1캐패시터를 포함한다. (1)제1캐패시터 양단의 전압이 기준 전압보다 높을 때 제1신호, (2)제1캐패시터 양단 전압이 0이 아닌 기준 전압보다 낮을 때 제2전압 및 (3)제1캐패시터 양단 전압이 0이 아닌 기준 전압과 같을 때 제3신호를 생성하기 위해, 비교기는 한 입력은 캐패시터에 접속하고, 다른 입력은 0이 아닌 기준 전압에 접속한다. 전기 제어 회로는 제1캐패시터 양단 전압이 0이 아닌 기준 전압 미만일 때 그 것이 0이 아닌 기준 전압과 같아질 때까지 전하의 증분을 제1캐패시터에 공급한다. 이와는 달리, 제1캐패시터 양단 전압이 0이 아닌 기준 전압을 초과하면 그 것이 0이 아닌 기준 전압과 같아질 때 까지 전하의 증분을 제거한다. 전하 증가 또는 감소량은 아날로그 신호의 현재 전압 레벨에 상응하는 디지털 값을 생성하기 위해 카운트된다.
제2캐패시터는 제1캐패시터에서 제거되고 거기에 부가된 전하의 증가 또는 감소량을 저장한다. 다수의 MOSFET 스위치는 제2캐패시터에 접속되고 비교기의 출력에 따른 다양한 상태들 사이에서 제2캐패시터를 스위치한다. 따라서, 본 발명의 이러한 실시예는 영전압 레벨을 검파하는 비교기를 필요로하지 않고 같은 반도체 기판에 다른 디지털 MOS 회로를 사용하여 집적할 수 있는 MOS(metal-oxide-silicon) 기술을 사용하여 반도체 기판에 형성된 저가의 아날로그-디지털 변환기를 제공한다.
본 발명의 특징 및 장점은 첨부한 도면과 관련된 다음 명세서에 잘 나타나 있다.
다음 명세서에서는, 특정 회로, 회로 구성 요소, 테크닉, 등등 세부 항목들이 언급되지만, 이는 본 발명의 이해를 돕기 위한 것이지 본 발명을 제한하는 것은 아니다. 그러나, 해당 기술의 당업자들은 본 발명이 이러한 특정 회로 세부 항목과는 다른 실시예로 실시될 수 있다는 것을 알 수 있을 것이다. 불필요한 세부로 본 발명의 설명을 불명료하게 하지 않기 위해 공지된 방법론, 장치, 제조 공정 및 회로의 상세한 설명은 생략한다.
도 1(A)는 본 발명에 따른 아날로그-디지털 변환기(100)의 바람직한 실시예를 간략하게 나타낸 것이다. 제어기(120)로부터의 선택 신호에 의해 작용하게 되는 다수의 송신 게이트들로 이루어지는 아날로그 멀티플렉서(110)는 그 것의 입력 단자로 다수의 양방향 아날로그 전압 입력, 양전위(VCC) 및 이후에 "접지"라 하는 0볼트 기준 전위를 수신한다. 제어기(120)의 선택 신호에 따라서, 멀티플렉서(110)에 대한 입력 중 하나를 한 단에서 멀티플렉서로 그리고 다른 단에서 접지로 접속된 입력 캐패시터(130)에 접속한다. 비교기(140)는 접지에 접속된 제1입력 단자, 즉, 영볼트와 입력 캐패시터(130)의 제1단자에 접속된 제2입력 단자를 포함한다. 이러한 장치에서, 비교기(140)는 음전원이든지 또는 종래의 복잡한 회로를 사용하여 영전압을 검파한다. 비교기(140) 출력은 디지털 카운터(160)에 접속되고 캐피시터(130) 양단간에 검파된 전압이 0볼트이면 STOP 명령을 효과적으로 발생시킨다.
제2캐패시터(220)(이후에 "펌핑 캐패시터"라 함)는 점선으로 표시된 스위칭 회로(150)내에 있다. 스위칭 회로는 펌핑 캐패시터(220)를 통해 입력 캐패시터를 접지에 접속하거나 펌핑 캐패시터를 VCC에 접속하도록 쌍으로 기능하는 다수의 스위치(200, 205, 210 및 215)(노드로서 나타낸)를 포함한다. 특히, 스위치(200, 215)는 제1스위치 쌍으로 작용하고, 스위치(205, 210)은 제2스위치 쌍으로 구실한다.
제2스위치쌍(205, 210)은 펌핑 캐패시터(220)를 VCC에 접속시키면, 펌핑 캐패시터(220)는 충분한 용량으로 충전된다. 보다 큰 분해는 입력 캐패시터(130)에서 전하의 증분을 제거하여 이루어지기 때문에, 캐패시터(220)의 값 0은 입력 캐패시터(130)보다 상당히 적어야 바람직하다, 일례로, 8-비트 아날로그-디지털 변환기(8비트 분해 디지털-아날로그 변환기)를 실행시키기 위해서, 입력 캐패시터 값은 펌핑 캐패시터(220)의 캐패시터 값에 맞는 256이어야 한다. 이러한 예에서, 카운터(160)는 적어도 8-비트 카운터라야 한다. 바람직하게, 완전히 충전된 입력 캐패시터(130)는 256 방전 주기로 이러한 예에서 방전될 수 있어야 한다.
스위치 쌍(205, 210)은 스위치 노드(210)에 접속된 오른쪽 플레이트의 양극성과 스위치 노드(205)에 접속된 왼쪽 플레이트의 음극성을 사용하여 펌핑 캐패시터(220)를 충전한다. 이 극성으로 인해, 입력 캐패시터(130)가 스위치 쌍(200, 215)을 통해 캐패시터(220)와 직렬로 접속될 때, 캐패시터(130)(반대되는 극성으로 충전된)는 펌핑 캐패시터(220)에 축전된 전하와 일치하는 양만큼 방전된다.
카운터(160)가 접속되어 제어기(120)에 의해 생성될 수 있는 개시 신호와 클럭 신호를 수신한다. 물론, 클럭 신호는 제어기(120)와는 독립적인 클럭 소스에서 발생될 수 있다. 카운터(160)의 카운팅 출력 단자(180)는 제1 및 제2스위치 쌍(200, 215 및 205, 210)의 작동을 제어하는 스위치 제어 시그널링을 실시하는 예에서 사용한다. 하이(high)에서 로(low)로의 카운터 변이에 따라서, 한 쌍의 스위치 세트가 작동되고, 카운터가 로에서 하이로 변하면 다른 스위치 쌍이 작동된다. 카운터가 한 번 멈추게 되면, 입력 캐패시터(130)에 처음에 저장된 아날로그 전압에 상응하는 디지털 판독이 발생한다.
작동 중에, 제어기(120)는, 선택 신호를 매개로 아날로그 멀티플렉서(110)의 송신 게이트들 중 하나가 전압 입력들 중 하나를 입력 캐패시터(120)에 접속하게 한다. 그러므로, 전압 입력이 이동되고, 제어기(120)는 개시 신호를 카운터(160)에 송신한다. 카운터는 스위치 쌍(200, 215 및 205, 210)을 선택적으로 작동시키는 단자(180)에서 발진 카운터 출력 제어 신호를 발생시키는 클럭 신호를 카운트한다. 카운터 제어 신호의 초기 논리 레벨은 스위치(205, 210)를 작동하게 하여 펌핑 캐패시터(220)를 VCC에 접속시킨다. 카운터 제어 신호가 충전된 펌핑 캐패시터(220)와 반대되는 논리 레벨로 스위치될 때, 제1스위치 쌍(205, 210)은 비활성화되고 제2스위치 쌍(200, 215)은 활성화된다. 입력 캐패시터(130) 및 팸핑 캐패시터(220)의 특성이 반대이므로, 전류는 입력 캐패시터(130)에서 펌핑 캐패시터(220)를 통해 펌핑 캐패시터(220) 양단에 초기에 축전된 전하에 상응하는 증분만큼 입력 캐패시터를 방전하는 접지로 흐른다. 카운터 출력이 초기 논리 상태로 다시 변하면, 입력 캐패시터의 방전이 완료되고, 제2쌍의 스위치(200, 215)가 비활성화되며, 제1쌍의 스위치(205, 210)가 다시 활성화되어 펌핑 캐패시터(220)를 재충전한다.
교대로 일어나는 이러한 충/방전 주기는 카운터가 작동된 후 누적된 클록 주기 수의 카운터 보존 트랙을 이용하는 카운터 제어 신호에 따라서 계속된다. 비교기(140)는 입력 캐패시터(130) 양단의 전압을 비교한다. 캐패시터(130)가 충분히 방전되었을 때, 캐패시터(130) 양단의 전압은 0이다. 이러한 영전압은 비교기(140)의 제1입력 단자에 수신되고 접지 전위에 상당한다. 만약 캐패시터(130) 양단 전압이 실제로 0이라면 비교기(140)는 "멈춤" 출력 신호를 발생시켜 카운터(160)를 멈추게 한다. 카운터(160)는 아날로그 입력 신호에 대한 디지털 값에 상응하는 누적된 카운트 값을 출력한다. 점점 더 커지는 입력 전압, 입력 캐패시터(130) 양단에 저장된 전하량 및 증분은 입력 캐패시터(130)의 방전을 필요로 한다. 따라서, 더 큰 카운트 값은 더 큰 진폭의 아날로그 신호를 나타낸다.
도 1(B)는 스위칭 회로(150)에 쓰인 스위치들(200, 205, 210, 215)의 바람직한 실시예를 나타낸다. 특히, 각 스위치는 상보적인 N-형과 P-형 쌍, 절연 게이트, 그 들의 각 드레인과 소스에 접속된 전계 효과 트랜지스터(FET)를 포함하고 이 스위치는 "양방향 스위치"라 한다. 각 FET은 FET이 전류를 전도하는지 아닌지를 제어하는 제어하는 게이트 제어 신호 Q 또는 를 포함한다. 예를 들어, 제2스위치 쌍(200, 215)은 그들의 N-형 FET의 게이트로 카운터(160)로부터 논리 레벨이 Q, 그리고 P-형 FET의 게이트로 반대의 논리 상태 신호 인 제어 신호를 수신한다. Q가 하이 논리 레벨 "1"(예를 들어, 5볼트)과 같을 때, N형 FET가 전도된다. 마찬가지로, 동시에, 반대되는 논리 레벨 "0"(0볼트에 해당하는)이 또한 전도되는 P-형 FET의 게이트에 가해진다. 전류 모두를 통과시키는 거의 완전한 스위치를 이루는 N-형 및 P-형 FET을 통해 흐르는 전류는 전 전압 범위(0-Vcc)에서 작용하고, 게이트 용량으로 인한 스위칭 글리치를 제거한다.
스위치(205, 210)는 반대되는 극성의 게이트 입력을 갖는다. 달리 말해, 의 논리 레벨을 갖는 제어 신호는 N-형 트랜지스터의 게이트 단자에 가해지고, 논리 레벨이 Q인 제어 신호는 각 상보형 스위치(205, 210)의 P-형 FET의 게이트 입력에 가해진다. Q = 0이고 =1일 때, 스위치(205, 210)는 전도된다. Q = 1이고 = 0일 때는 스위치(200, 215)가 전도된다. 상보형 FET 스위치를 사용하는 것이 바람직하기는 하나, 또한 간단한 FET 스위치도 만족스럽게 사용될 수 있다.
도 1(A) 및 도 1(B)의 실시예에서 나타나는 결점 중 하나는 영전압 비교기, 즉, 비교기(140)가 필요하다는 것이다. 상기에서 설명한 것처럼, 영교차 비교기(zero-crossing comparator)는 전형적으로 부분 카운트, 무게 및 기본 장치, 예컨데, 라디오의 비용을 증가시키는 전력 변환 회로가 필요한 음전원을 필요로 하거나, 전력 소비뿐만 아니라 비용도 또한 증가시키는 복잡한 레벨의 회로를 이용한다. 도 2에 나타낸 아날로그-디지털 변환기는 입력 신호와 0이 아닌 기준 전압, 예를 들어, VCC/2를 비교하는 종래의 비교기(300)를 사용하는 입력 캐패시터(130) 양단의 영전압 검파를 가능케하는 동적 변환 회로를 사용한다. VCC/2 기준은 종래의 비교기가 중간 범위의 전압을 검파할 수 있도록 설계되기 때문에 적당하다.
도 1의 실시예에서 처럼, 아날로그 멀티플렉서(110)는 접지 및 기준 전압(VCC)을 포함하는 다중 신호를 수신한다. 카운터, 제어 및 방전 회로(230)로부터의 선택 신호는 입력 캐패시터(130)를 충전하는 멀티플렉서(110)의 송신 게이트들 중 하나가 선택된 입력 신호의 현재 전압 레벨과 같은 레벨이 되도록 한다. 회로(230)는 클럭 신호 및 비교기(300)의 출력 신호를 입력하는 것처럼 수신한다. 회로(230)는 선택된 입력 신호의 아날로그 전압 레벨, 입력 캐패시터(130)에 대한 주기 방전 신호 및 이후부터 펌프 신호라 칭하는 발진 카운터 제어 신호에 상응하는 디지털 판독을 생성시킨다. 펌프 신호는 저항기(235)를 통해 펌핑 캐패시터(220)에 접속되고 또한 FET(260, 265)의 공통 소스 접속에 접속된다. FET(260, 265)은 N-형 기판(245)에 확산된 P-형 반도체 재료의 "P-웰"로 형성된 N-형 FET이다. N-형 FET(260)의 게이트 단자는 접지에 접속되고, 또한 입력 캐패시터(130)에 접속된다.
FET(260)의 드레인은 전류 미러(260)에 접속된다(필요하지 않을지라도). 전류 미러(260)는 그들 각각의 게이트로 접속하는 P-형 FET(285, 290)을 포함한다. P-형 트랜지스터(285, 290)의 소스는 VCC에 접속되고, 그 것들의 드레인은 FET(260)과 FET(265)의 드레인에 각각 접속된다. FET(285, 290) 사이의 공통 게이트 접속 또한 FET(290)의 드레인에 접속된다. FET(285)의 드레인은 0이 아닌 기준 전압(VCC/2)과의 비교를 위한 비교기(300)에 대한 입력으로서 노드(280)에 접속된다.
작동 중에, 카운터, 제어 및 방전 회로(230)는 입력 캐패시터(130)를 그 것의 현재 전압 레벨로 충전하는 전압 입력을 선택하도록 아날로그 멀티플렉서(110)를 제어한다. 회로(230)는 모든 입력에서 입력 캐패시터(130)의 접속이 끊어지도록 아날로그 멀티플렉서(110)를 제어한다. 펌프 출력(예를 들어 발진 클럭 신호에 상응하는)은 펌프 캐패시터(220)에 가해진다. 우선, 영레벨 전압에서 하이 레벨 전압까지(0에서 1까지) 통하는 펌핑 전류는, 전류 제한 레지스터(235), 공통 소스 접속, P-웰(250) 및 N-형 기판(245)의 접지에 대한 인터페이스로 형성된 P-N 접합 다이오드(참조 번호 255로 표시된)를 총해 펌핑 캐패시터(220)를 충전한다. 이러한 주기동안, 트랜지스터(265)의 게이터는 접지에 접속되므로 FET(265)는 작동하지 않고 전도되지 않는다. 트랜지스터(260)는 그 것의 소스 전압이 P-웰 다이오드(255)의 정상적인 순바이어스 전압, 0.7볼트라고 할지라도, 그 것의 게이트 전압이 더 커질 수 있는 입력 전압과 같기 때문에 차단되지 않는다. 그러나, 트랜지스터(265)가 이 주기동안 전도되지 않으므로, 전류 미러 트랜지스터(285, 290)를 통해 흐르는 전류는 없고, 그래서 트랜지스터(260)를 통해 흐르는 전류도 없다. 노드(280)는 그러므로, 캐패시터(130)상의 전압이 0보다 크다는 것을 나타내는, 이러한 환경에서 VCC/2미만, 즉 로이다.
하이에서 로 전압 레벨로 펌프 신호가 스위치될 때, 저항기(235)에 접속된 펌프 캐패시터(220)의 왼쪽 플레이트는 캐패시터(220)의 오른쪽 플레이트가 임시적인 음전압이 되게하는 0볼트로 강하한다(캐패시터(220) 양단 전압이 순간적으로 변할 수 없기 때문에) 임시 음전압이 트랜지스터(260, 265)의 공통 소스 접속에 가해지고, 그 결과 두 트랜지스터는 전도된다. 트랜지스터의 케이트가 접지에 접속될지라도, 트랜지스터(265)는, FET(265)의 소스에 전압이 가해지면 음이 되기 때문에, 게이트와 소스 사이의 전압은 트랜지스터(265)를 작동시키는 양전압이 된다.
만약 캐패시터(130) 양단 전압이 0보다 높으면, 트랜지스터(265)에 가해진 전압보다 더 높은 게이트 전압이 트랜지스터(260)에 가해진다. 결과적으로, 트랜지스터(265)를 통해 이동하는 것보다 트랜지스터(260)를 통해 이동하는 전류가 더 많다. 공통 소스에서, 전류가 결합되어 캐패시터(220) 및 소산(消散) 저항기(235)를 통해 흐른다. 입력 캐패시터(130)에 접속된 트랜지스터(260)의 게이트 전압이 트랜지스터(265)에 가해진 전압보다 더 큰 한, 트랜지스터(260)는 트랜지스터(265)보다 더 많은 전류를 전도할 것이다.
트랜지스터(265)를 흐르는 전류는 트랜지스터(285)를 통해 반영된다("mirrored"). 트랜지스터(285)는 트랜지스터(290)의 게이트와 소스와 같은 점에 접속된 게이트와 소스를 가진 동일한 P-형 트랜지스터이기 때문에, 동일한 전류가 노드(280)에 접속된 트랜지스터(285)의 드레인으로 흐른다. 따라서, 전류 미러(260)는 트랜지스터(265)의 드레인 전류를 노드(280)에서 되풀이하여 나타낸다. 동시에, 트랜지스터(285)를 통한 전류는 노드(280)의 전압을 전원 전압(Vcc)으로 끌어 올리는 반면에 트랜지스터(260)를 통하는 전류는 노드(280)에서의 전압을 끌어 내린다. 더 큰 전류가 얻어지고, 노드(280)에서 전압은 강하하든지 상승한다.
트랜지스터(260)의 게이트가 0보다 클 때, 입력 캐패시터(130)가 완전히 방전되지 않으면, 노드(280)에서 전압은 비교기(300)에 의해 검파된 임계 기준 전압 VCC/2 미만으로 떨어진다. 시간 주기 동안 펌프 출력이 로 레벨에 있을 때, 비교기(300)로부터의 출력은 카운터 제어 및 방전 회로(230)에 의해 판독된다. 비교기(300)가 노드(280)에서의 전압이 VCC/2 미만이라는 것을 회로(230)에 지시할 때(펌프 신호의 로 레벨 주기 동안), 회로(230)는 증가 방전 펄스를 입력 캐패시터(130)에 가해 전하의 단일 증분을 제거한다. 카운터는 입력 캐패시터(130)에서 제거된 전하의 전체 증분 수의 트랙을 캐패시터(130) 양단 전압이 0이 될 때 까지 유지한다. 이 때, 트랜지스터(260, 265) 사이에 전류 분배는 균등하고 노드(280)에서 전위는 그 것이 비교기(300)에 의해 검파된 임계값 VCC/2을 초과할 때 까지 상승하게된다. 카운터, 제어 및 방전 회로(230)에 가해진 비교기 출력 신호는 입력 캐패시터(130)에 주기적으로 작용하는 방전 펄스 뿐만 아니라 카운터를 멈추게 한다. 최종 카운트는 디지털 판독 출력이다.
본 발명의 이러한 실시예는 종래의 0이 아닌 레벨 검파 비교기(300)를 쓰고 카운터, 제어 및 방전 회로(230), 등등과 함께 단일 칩으로 집적하기 적합한 FET 스위치를 사용하는 저렴한 아날로그-디지털 변환기를 제공한다. 그 것은 또한 음전원을 필요로하지 않는 유용한 동적 영교차 비교기를 제공하며, 다양하게 응용될 수 있다. 입력 캐패시터(130)을 충전하기 위해 0과 비교되는 신호가 가해지고, 펌프 신호는 이후에 펌프 캐패시터(220)를 통해 트랜지스터(260, 265)에 가해진다. 트랜지스터(260, 265)에 가해지는 펌핑 작동은 전류 미러(260)와 결부되어 입력 전압의 레벨을 효과적으로 이동시킨다. 따라서, 노드(280)의 전압이 0이 아닌 비교기 임계값을 초과할 때, 비교기의 출력은 영전압 입력을 나타낸다. 비록 트랜지스터(290, 295)가 전류 미러 기능을 수행하기 적합한 소자라 할지라도, 매치된 드레인로드 저항기와 같은, 다른 회로 구성 요소가 이러한 기능을 수행할 수 있다. 전류 미러를 사용하면 높은 전압 이득을 얻을 수 있고 따라서 영교차 검파를 더 정확히 할 수 있다.
본 발명의 또 다른 바람직한 실시예가 도 3을 참조하여 설명된다. 도 3은 예를 들어 전원의 반(VCC/2)인 임계값과의 비교하므로서 영전압 레벨과 비교하지 않는 더 간단한 비교 회로를 나타낸다. 도 1과 도 2에서 설명한 실시예와 같이, 아날로그 멀티플렉서(110)는 제어기 및 카운터 회로(125)에 의해 제어되어 입력 캐패시터(130)에 접속하기 위해 변환하는 아날로그 전압 입력을 선택한다. 캐패시터(130)가 선택된 입력 전압으로 충전된 후, 아날로그 멀티플렉서(110)는 개방 회로화되어 캐패시터(130)와 접속이 끊긴다.
제어 회로(125)는 비교기(300)의 출력을 판독하여 만약 입력 캐패시터(130) 양단 전압이 VCC/2 임계값 미만인지 또는 그 값을 초과하는지를 결정한다. 만약 입력 전압이 임계값 미만이면, 제어 회로(125)는 FET 스위치(305, 310, 315, 320 및 325)를 작동시켜 전압이 임계 전압(VCC/2)에 이를 때 까지 펌핑 캐패시터(220)를 사용하는 입력 캐패시터에 저장된 전하를 공급한다. 반대로, 만약 입력 전압이 임계값(VCC/2)을 초과한다면, 제어 회로(125)는 FET 스위치를 작동시켜 입력 전압이 비교기(300)의 출력에 의해 표시된 바와 같이 임계값(VCC/2)으로 차단될 때까지 입력 캐패시터(130)를 가로질러 저장된 전압을 점진적으로 강하한다.
초기 비교기 출력이 입력 전압이 임계 전압(VCC/2) 미만인 것을 나타낸다면, 제어기(125)에 의해 발생된 다음 제어 신호는 FET 스위치의 게이트에 공급된다. 초기에, Q1 = 0이고 1 = 1이면 FET 스위치(305)는 펌핑 캐패시터(220)에서 입력 캐패시터(130)의 접속을 끊는다. Q2가 0이면 P-형 FET(310)에 로 레벨이 가해지며 그 것은 펌핑 캐패시터(220)의 가장 왼쪽을 VCC에 접속하여 전도한다. 동시에, N-형 FET(320)이 펌핑 캐패시터(220)의 오른쪽 플레이트를 접지에 접속하여 전도하도록 Q5는 1과 같게 설정된다. 이러한 스위치 구성은 캐패시터의 왼쪽 플레이트의 양극성 오른쪽 플레이트의 영극성으로 펌핑 캐패시터(220)를 VCC로 충전한다.
그 후, Q2 및 Q5가 1이되어 FET 스위치(305, 320)가 작동하지 않는다(turn off). P-형 FET(325)이 전도되도록 Q4가 0이면 펌핑 캐패시터(220)의 가장 오른쪽 플래이트는 VCC로 움직인다. 전하 보존을 이유로, 캐패시터(220)를 가로지르는 VCC의 전술한 전위차를 유지하기 위하여, 0에서 VCC까지 상승하는 펌핑 캐패시터(220)의 오른쪽 플래이트의 전위는 캐패시터(220)의 왼쪽 플레이트 전위가 2VCC까지 상승하도록 시도한다. 동시에, Q1이 1이고 가 0이면 작동 스위치(305)는 캐패시터(220)의 왼쪽 플래이트를 입력 캐패시터(130)에 접속한다. 캐패시터(220)를 가로질러 저장된 2VCC와 입력 캐패시터(130) 양단 전압 사이의 차(대략 0과 VCC/2사이의 범위)는 캐패시턴스(220)의 용량값에 의해 배가되어 펌핑 캐패시터(220)에서 입력 캐패시터(C11)까지 전송된 전하의 양을 결정한다. 이러한 실시예에서, 입력 캐패시터(130) 양단 전압은 (1.5Vccx C220/C130)과 (2.0Vccx C220/C130) 사이의 양만큼 상승한다.
만약 입력 캐패시터(130) 양단에 저장된 초기 전압이 VCC/2보다 높으면, 입력 캐패시터(130)는 다음 예의 절차를 사용하여 전압을 낮춘다. 처음에, Q1이 0이고 가 1이면 입력 캐패시터(130)는 펌핑 캐패시터(220)에서 단선된다. FET(315)가 펌핑 캐패시터(220)의 왼쪽 플래이트를 접지에 접속하여 전도하도록 N-형 FET(315)에 가해진 게이트 전압은 1과 같게 설정된다. 동시에, P-형 FET(325)에 가해진 게이트 전압이 0과 같게 설정되므로서 펌핑 캐패시터(220)의 오른쪽 플래이트는, 오른쪽 플래이트의 양극성과 왼쪽 플래이트의 영극성을 사용하여 펌핑 캐패시터(220)를 Vcc전위로 충전하는 전원 전압 Vcc에 효과적으로 접속된다. 이 후에, 턴-오프 FET(315, 325)에 대해 게이트 전압 Q3은 0에 상당하는 값으로 정해지고 Q4는 1에 상당하는 값으로 정해진다.
게이트 전압 Q5는, 캐패시터 오른쪽의 전압을 Vcc에서 0으로 내리는 접지에 펌핑 캐패시터(220)를 접속하는 턴-온 N-형 FET(320)에 대해 1과 같게 설정된다. 전하 보존은 캐패시터(220) 양단 Vcc의 전압 강하를 유지하기 위해 캐패시터(220)의 왼쪽 플래이트의 전위가 1에서 -Vcc까지 움직이도록 해야 한다. 동시에, 게이트 전압 입력 Q1이 1과 같게 가 0과 같게 정해지면, 펌핑 캐패시터(220)의 왼쪽 플래이트는 입력 캐패시터(130)에 접속된다. 캐패시터(220) 양단 전압과 입력 캐패시터(130)에 저장된 전압 사이의 차(Vcc/2와 Vcc사이)가 캐패시터(220)에서 입력 캐패시터(130)로 전송된 전하의 양을 공급하는 펌핑 캐패시터를 조절한다. 전하 전송의 결과에 따라, 입력 캐패시터 양단의 전압은 (1.5Vccx C220/C100)과 (2.0Vccx C220/C130) 사이의 점증적인 양만큼 감소한다.
봄 발명의 이러한 실시예는 0이 아닌 기준 전압 미만의 입력 전압을 기준 전압 까지 끌어 올리고 0이 아닌 기준 전압을 초과하는 전압을 기준 전압으로 내리기 위해 FET 스위치를 사용하는 아날로그-디지털 변환기를 제공하여 0이 아닌 기준 전압에 대하여 균형적인 제어를 행한다. 입력 캐패시터(130)를 충전하고 방전하는 점증적 단계 크기는 입력 전압에 달려 있지만 상징적인 방법으로 아날로그-디지털 변환기의 유효 범위(예컨데, Vcc/2)의 중앙에서 가장 우수한 분석을, 극도의 범위(예컨데, 0과 Vcc)에서는 보다 못한 분석을 제공한다. 이 것은 A/D 변환기에 측정되는 대개의 전압은 A/D 변환기 범위의 중앙에서 가장 높은 확률로 떨어지게 하기 위해 적당한 스케일링에 의해 우선 조절되어야 하기 때문에 유리하다. 본 발명의 회로는 가장 높은 정확도를 제공한다.
비록 MOS-형 스위치가 저비용, 제조의 용이 및 다른 회로 스위치에 대한 보다 나은 응답을 위해 적합하다고 할지라도, BJT 또는 GaAs와 같은 기술을 포함하는 다른 스위치들이 본 발명의 스위칭 기능을 실행하는데 이용될 수 있다. 따라서, 본 발명은 MOS 스위칭 기술을 이용하고 집적 회로 상에서 다른 신호 처리 회로와 결합될 수 있는, 저비용으로 쉽게 제조되는 아날로그-디지털 변환기를 제공한다.
본 발명은 현재 가장 실제적이고 바람직한 실시예와 관련하여 설명되었지만, 본 발명은 개시된 실시예에 한정되는 것은 아니며, 첨부된 청구항의 범위 내에 포함되는 다양한 변형과 그에 상당하는 장치를 수용할 수 있도록 발명되었다.

Claims (32)

  1. 아날로그-디지털 변환기에 있어서,
    아날로그 신호의 현재 전압 레벨에 따라서 캐패시터를 충전하도록 제2단자에 아날로그 신호가 그리고 제2단자에 접지가 접속된 제1캐패시터;
    제2캐패시터; 및
    제1캐패시터가 방전될 때 까지 제1캐패시터에서 전하의 증분이 제거되도록 제1캐패시터와 전원 사이에 제2캐패시터를 선택적으로 접속하는 전기 제어 회로를 포함하는데,
    캐패시터의 방전으로 제거된 전하의 증분은 아날로그 신호의 현재 전압 레벨에 상응하는 디지털 값을 발생시키는 것을 특징으로 하는 아날로그-디지털 변환기.
  2. 제1항에 있어서,
    다중 아날로그 신호를 수신하고 전기 제어 회로에서 수신된 제어 신호에 응답하여 제1캐패시터와의 접속을 위해 수신된 아날로그 신호 중 하나를 선택하는 멀티플렉서를 더 포함하는데,
    제1캐패시터를 선택된 아날로그 신호의 현재 전압 레벨에 상응하는 레벨로 충전한 후, 전기 제어 회로는 멀티플렉서로 하여금 제1캐패시터에서 아날로그 신호의 접속을 끊도록 하는 것을 특징으로 하는 아날로그-디지털 변환기.
  3. 제1항에 있어서,
    제1캐패시터 양단 전압이 0이거나 거의 0이고 다음에 전기 제어 회로가 디지털 값을 생성하도록 하는 검파 신호를 발생시킬 때 제1캐패시터의 제1단자에 접속된 하나의 입력과 검파를 위해 접지에 접속된 또 다른 입력을 갖는 비교기를 더 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  4. 제2항에 있어서,
    클럭 소스를 더 포함하는데,
    전기 제어 회로는, 제1캐패시터가 충전된 후 비교기에서 수신된 검파 신호가 카운팅을 멈출 때 까지 소정의 시작점에서부터 클럭 소스에 의해 발생된 클럭 펄스를 카운팅(디지털 값에 상응하는 카운터로 부터의 디지털 판독을 이용)하는 카운터를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  5. 제1항에 있어서,
    제1캐패시터의 제1단자, 접지 및 제2캐패시터의 제1단자에 접속된 하나의 스위치와 제2캐패시터의 제2단자에 접속된 다른 스위치로 이루어진 한 쌍의 제1스위치 및 제2캐패시터의 제1단자에 접속된 하나의 스위치와 제2캐패시터의 제2단자에 접속된 다른 스위치로 이루어진 한 쌍의 제2스위치를 포함하는 전원을 더 포함하는데,
    전기 제어 회로는, 제1캐패시터로부터 증가된 전하를 제거하기 위해 접지와 전원 사이의 한 쌍의 제1스위치 및 제1캐패시터의 제1단자와 접지 사이의 한 쌍의 제2스위치를 통해 제2캐패시터를 선택적으로 접속하는 스위칭 제어 신호를 생성하는 것을 특징으로 하는 아날로그-디지털 회로.
  6. 제5항에 있어서,
    한 쌍의 제1 및 제2스위치들의 각 스위치는 N-형, 절연 게이트, 전계 효과 트랜지스터(FET) 및 P-형, 절연 게이트, 전계 효과 트랜지스터(FET)를 포함하는 상보형 반도체 스위치인 것을 특징으로 하는 아날로그-디지털 변환기.
  7. 제5항에 있어서,
    클럭 신호를 생성하는 클럭 소스;
    제1상태 및 제2상태 사이를 교대하는 카운터 출력 신호를 생성하고 클럭 신호를 카운팅하는 카운터를 포함하는 상기 전기 제어 회로를 더 포함하는데,
    스위칭 제어 신호는, 카운터 출력이 제1상태에 있고 제1캐패시터의 제1단자와 접지 사이에 제2캐패시터를 접속하기 위해 한 쌍의 제2스위치가 선택될 때 접지와 전원 사이에 제2캐패시터를 접속하기 위해 한 쌍의 제1스위치가 선택되도록 카운터 출력 신호를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  8. 아날로그-디지털 변환기에 있어서,
    아날로그 전압을 저장하기 아날로그 전압을 저장하기 위해 제1단자에 그리고 제2단자에 접지를 접속하는 입력 캐패시터;
    제1단자로 입력 캐패시터에 접속된 제어 회로; 및
    입력 캐패시터 양단의 전압에 응하여 발생되어 비교기의 제1입력 단자에 가해진 입력 신호가 비교기의 제2입력 단자에 가해진 0이 아닌 임계 전압과 같은지 아니면 그 것보다 큰지를 결정하고, 비교기에서 입력 캐패시터가 방전되었는지를 나타내는 제어 회로에 출력 신호를 제공하는 입력 캐패시터의 제1단자에 접속된 동적 검파 회로를 포함하는데,
    상기 동적 검파 회로는 펌프 캐패시터를 통해 제어 회로의 펌프 출력 신호와 접속되는데, 제어 회로는 펌프 캐패시터의 각 충전 및 방전 주기가 지난 후, 동적 검파 회로가 입력 캐패시터가 방전되었음을 나타낼 때 까지 펌프 출력 신호를 이용하여 펌프 캐패시터를 교대로 충전하고 방전하며 전하의 증분만큼 입력 캐패시터를 방전하는데, 입력 캐패시터의 점증적인 방전의 전체 량은 아날로그 전압을 위해 디지털 값을 생성하는데 사용되는 것을 특징으로 하는 아날로그-디지털 변환기.
  9. 제8항에 있어서,
    상기 제어 회로는 최종 카운트 값에 상응하는 디지털 코드를 제공하기 위해 점증적인 방전량을 카운팅하는 카운터를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  10. 제8항에 있어서,
    다수의 아날로그 신호를 수신하고, 제어 회로로부터 수신된 제어 신호에 응하여 입력 캐패시터에 접속하기 위해 수신된 아날로그 신호들 중 하나를 선택하는 멀티플렉서를 더 포함하는데,
    입력 캐패시터가 선택된 아날로그 신호의 현재 전압 레벨과 같은 레벨로 충전된 후, 제어 회로는 멀티플렉서로 하여금 입력 캐패시터에서 아날로그 신호의 접속을 끊게 하는 것을 특징으로 하는 아날로그-디지털 변환기.
  11. 제8항에 있어서,
    저항은 제어 회로와 동적 검파기 사이에서 펌프 캐패시터와 직렬로 접속되는 것이 특징인 아날로그-디지털 변환기.
  12. 제8항에 있어서,
    상기 동적 검파 회로는, 접지에 접속된 게이트 전극를 갖는 제1전계 효과 트랜지스터(FET)와 전원에 접속되는 드레인 전극과 함께 제1캐패시터의 제1단자에 접속된 게이트 전극을 갖는 제2전계 효과 트랜지스터(FET);
    펌프 캐패시터에 접속된 공통 소스 전극을 갖는 제1 및 제2FET; 및
    비교기의 제1입력 단자에 접속된 제2FET의 드레인 전극을 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  13. 제12항에 있어서,
    전류는 공통 소스 전극에서 펌프 캐패시터를 방전하는 펌프 캐패시터를 통해 제1FET이든지 제2FET으로부터 또는 그 모두로부터 제1방향으로 흐르고, 비교기는 펌프 신호가 제1논리 상태에 있을 때 비교 시간 간격동안 제1입력 단자에 전압을 0이 아닌 임계 전압과 비교하는 것을 특징으로 하는 아날로그-디지털 변환기.
  14. 제13항에 있어서,
    공통 소스는, 펌프 신호가 제2논리 상태에 있을 때, 전류는 다이오드를 통해 제1방향과 반대되는 제2방향으로 흘러서 펌프 캐패시터를 충전하도록 다이오드에 의해 접지에 접속되고, 반전 시간 간격 동안 펌프 신호가 제2논리 상태에 있을 때, 만약 비교기가 바로 전의 비교 시간 간격 동안 입력 캐패시터가 방전되지 않았다는 것을 나타내면, 제어 회로는 점증 방전으로 입력 캐패시터를 방전하는 것을 특징으로 하는 아날로그-디지털 변환기.
  15. 제12항에 있어서,
    동적 검파 회로는 제1 및 제2FET의 드레인 전극과 전원 사이에 접속된 전류 미러 회로를 더 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  16. 제15항에 있어서,
    전류 미러는, 그 것의 소스 전극은 전원에 그리고 그 것의 드레인 전극은 제2FET과 비교기의 제1입력 단자에 접속되는 제3FET 및 그 것의 소스 전극은 전원에, 그 것의 드레인 전극은 제1FET의 드레인 전극에 대한 드레인 전극에, 그리고 그 것의 게이트 전극은 제3FET의 게이트 전극 및 제4FET의 드레인 전극에 접속되는 제4FET을 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  17. 제12항에 있어서,
    제1 및 제2트랜지스터는 제2도전형 기판에 확산된 제1도전형의 웰로 형성되는 것을 특징으로 하는 아날로그-디지털 변환기.
  18. 입력 신호가 영전압 레벨일 때를 검파하는 방법에 있어서,
    입력 신호의 전압 레벨에 따라서 제1캐패시터 양단의 전압을 저장하는 단계;
    제1캐패시터 양단의 현재 전압을 나타내는 표시 전압 신호를 생성하는 단계;
    교대로 제1시간 간격 동안은 제2캐패시터를 충전하고 제2시간 간격 동안은 제2캐패시터를 방전하는 단계;
    제1시간 간격 동안, 제1캐패시터에 저장된 일부 전하를 방전하는 단계
    제2시간 간격 동안, 표시 전압을 0이 아닌 기준 전압과 비교하여 제1캐패시터 양단의 현재 전압이 영전압 레벨을 갖는지를 검파하는 단계; 및
    표시 전압이 0이 아닌 기준 전압과 같거나 그 보다 클 때 제1캐패시터 양단의 현재 전압이 0전압 레벨에 이르게 되는 것을 지시하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제18항에 있어서,
    제2캐패시터를 다이오드를 통해 접지까지 제1전류 방향으로 충전하고 직렬 접속된 저항을 통해 제1전류 방향과 반대되는 제2전류 방향으로 방전하는 것을 특쟁으로 하는 방법.
  20. 장치에 있어서,
    입력 전압이, 음전원을 필요로 하지 않고 양전원의 양극성 전력을 음극성 전력으로 변환하기 위한 변환기를 사용하지 않는 영전압이 이르렀을 때를 검파하기 위해 양전원과 양전원에 접속된 비교 회로를 포함하는 것을 특징으로 하는 장치.
  21. 아날로그-디지털 변환기에 있어서,
    제2단자는 접지에 접속되고 아날로그 신호의 현재 전압 레벨에 따라서 캐패시터를 충전하기 위해 제1단자에서 아날로그 신호와 접속된 제1캐패시터;
    제1캐패시터의 제1단자에 접속된 하나의 단자와:
    (a) 제1캐패시터 양단의 전압이 기준 전압 보다 높을 때 제1신호,
    (b) 제1캐패시터 양단의 전압이 기준 전압 보다 낮을 때 제2신호 및
    (c) 제1캐패시터 양단의 전압이 기준 전압과 같을 때 제3신호를 생성하기 위해 기준 전압과 접속되는 또 다른 입력 단자; 및
    제3신호가 생성될 때 까지 제2신호가 생성될 때 제1캐패시터에 전하의 증분을 공급하고 제3신호가 발생될 때 까지 제1신호가 발생될 때 제1캐패시터로부터 전하의 증분을 제거하는 전기 제어 회로를 포함하는데,
    여기서 전기 제어 회로는 증가하고 감소하는 다수의 전하를 카운트하여 아날로그 신호의 현재 전압 레벨에 상응하는 디지털 값을 생성하는 것을 특징으로 하는 아날로그-디지털 변환기.
  22. 제21항에 있어서,
    전하의 증분을 저장하는 제2캐패시터 및
    제2캐패시터에 접속된 다수의 스위치들을 더 포함하는데,
    전기 제어 회로는 비교기의 출력에 따른 다양한 상태들 사이에서 제2캐패시터를 선택적으로 스위치하는 것을 특징으로 하는 아날로그-디지털 변환기.
  23. 제21항에 있어서,
    비교기가 제1신호를 발생시킬 때, 전기 제어 회로는 제어 신호를 생성하여 스위치들을 잇따라 작동시켜 전원과 접지 사이에 제2캐패시터를 접속하고 다음에 제2캐패시터를 제1캐패시터에 접속하므로서 제3신호가 생성될 때 까지 제1캐패시터로부터 전하의 증분을 제거하는 것을 특징으로 하는 아날로그-디지털 변환기.
  24. 제21항에 있어서,
    비교기가 제2신호를 생성하면, 제어 회로는 제어 신호를 생성하여 스위치를 작동시켜 잇따라 전원과 접지 사이에 제2캐패시터를 접속하고 다음에 제2캐패시터를 제1캐패시터에 접속하여 제3신호가 생성될 때 까지 제1캐패시터로부터의 전하 증분을 부가하는 것을 특징으로 하는 아날로그-디지털 변환기.
  25. 제21항에 있어서,
    기준 전압은 0이 아닌 전압인 것을 특징으로 하는 아날로그-디지털 변환기.
  26. 제21항에 있어서,
    다수의 아날로그 신호를 수신하고 전기 제어 회로로부터 수신된 제어 신호에 응답하여 제1캐패시터와 접속하기 위해, 수신된 아날로그 신호들 중 하나를 선택하는 멀티플렉서를 더 포함하는데,
    제1캐패시터가 선택된 아날로그 신호의 현재 전압 레벨과 같은 레벨로 충전된 후, 전기 제어 회로는 멀티플렉서가 제1캐패시터에서 아날로스 신호를 단선시키도록 하는 것을 특징으로 하는 아날로그-디지털 변환기.
  27. 제23항에 있어서,
    각 스위치는 절연 게이트, 전계 효과 트랜지스터(FET)인 것을 특징으로 하는 아날로그-디지털 변환기.
  28. 제24항에 있어서,
    각 스위치는 절연 게이트, 전계 효과 트랜지스터(FET)인 것을 특징으로 하는 아날로그-디지털 변환기.
  29. 아날로그 신호를 디지털 신호로 변환하는 방법에 있어서,
    아날로그 신호의 현재 전압 레벨에 따라서 제1캐패시터를 충전하는 단계;
    제1캐패시터 양단의 전압을 기준 전압과 비교하는 단계;
    캐패시터 양단의 전압이 기준 전압 보다 낮을 때 전하의 증분을 제1캐패시터에 충전하고 제1캐패시터 양단의 전압이 기준 전압 보다 높을 때 전하의 증분을 제거하는 단계; 및
    아날로그 신호의 현재 전압 레벨에 상응하는 디지털 값을 생성하기 위해 증가 또는 감소된 다수의 전하를 카운트하는 단계를 포함하는 것을 특징으로 하는 방법.
  30. 제29항에 있어서,
    전하의 증분은 제1캐패시터 양단의 전하가 기준 전압과 같아질 때 까지 공급되는 것을 특징으로 하는 방법.
  31. 제29항에 있어서,
    전하의 증분은 제1캐패시터 양단의 전하가 기준 전압과 같아 질 때 까지 제거되는 것을 특징으로 하는 방법.
  32. 제29항에 있어서,
    제1캐패시터가 방전될 때 전하 증분의 공급을 중지하고 다음에 카운팅 단계를 실행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101021845B1 (ko) * 2008-12-22 2011-03-17 한국항공우주연구원 위성체의 아날로그 데이터 획득장치

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6025695A (en) * 1997-07-09 2000-02-15 Friel; Daniel D. Battery operating system
US6449669B1 (en) 1999-08-30 2002-09-10 Intel Corporation Method and apparatus for providing bimodal voltage references for differential signaling
US6366231B1 (en) * 2000-04-10 2002-04-02 General Electric Company Integrate and fold analog-to-digital converter with saturation prevention
US6559689B1 (en) 2000-10-02 2003-05-06 Allegro Microsystems, Inc. Circuit providing a control voltage to a switch and including a capacitor
US20030179123A1 (en) * 2002-03-22 2003-09-25 Devilbiss Alan D. Analog-to-digital conversion using a counter
US7319423B2 (en) * 2002-07-31 2008-01-15 Quantum Semiconductor Llc Multi-mode ADC and its application to CMOS image sensors
US7518540B2 (en) * 2002-07-31 2009-04-14 Quantum Semiconductor Llc Multi-mode ADC and its application to CMOS image sensors
ATE363767T1 (de) * 2002-07-31 2007-06-15 Quantum Semiconductor Llc Verfahren zur seriellen, asynchronen analog- digital wandlung mit dynamisch eingestellter bandbreite
US7095354B2 (en) * 2004-08-12 2006-08-22 General Electric Company Very linear wide-range pipelined charge-to-digital converter
US7164379B1 (en) 2005-11-30 2007-01-16 General Electric Company Pipeline analog to digital converter
US20080001095A1 (en) * 2006-06-29 2008-01-03 Oliver Richard Astley Adaptive imaging system
JP4929060B2 (ja) * 2006-07-14 2012-05-09 ローム株式会社 アナログ／ディジタル変換器、照度センサ、照明装置、電子機器
US7388534B2 (en) * 2006-07-20 2008-06-17 General Electric Company Adaptive data acquisition for an imaging system
US7679369B2 (en) * 2006-10-06 2010-03-16 Enerdel, Inc. System and method to measure series-connected cell voltages using a flying capacitor
DE102007036973A1 (de) 2007-02-24 2008-09-04 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Pixelzelle, Verfahren zum Betreiben einer Pixelzelle, Verfahren zum Bestimmen einer Position eines Maximums einer Hüllkurve eines analogen amplituden-modulierten Signals, Vorrichtung zum Bestimmen einer Ladungsmenge, Vorrichtung und Verfahren zum Bestimmen einer Ladungsmenge auf einem kapazitiven Element, Vorrichtung und Verfahren und Setzen eines Schaltungsknotens auf eine vorbestimmte Spannung, Vorrichtung und Verfahren zum ladungsbasierten analog-/digital-Wandeln und Vorrichtung und Verfahren zur ladungsbasierten Signalverarbeitung
US20110298432A1 (en) 2010-06-07 2011-12-08 Skyworks Solutions, Inc Apparatus and method for variable voltage function
CN104641562B (zh) * 2012-09-14 2017-06-13 夏普株式会社 模拟‑数字转换电路、传感器装置、便携式电话和数字摄像机
CN107607083A (zh) * 2016-07-12 2018-01-19 郑樯 一种恒流电容积分计时器
JP7197365B2 (ja) * 2017-03-31 2022-12-27 テレディン ダルサ ビーブイ 電荷パケットを用いたアナログ－デジタル変換器
US10771082B1 (en) 2019-09-04 2020-09-08 Stmicroelectronics International N.V. Circuitry for low input charge analog to digital conversion

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3585634A (en) * 1968-07-31 1971-06-15 Tyco Instr Division Inc Cyclically operating analog to digital converter
US3906488A (en) * 1974-02-14 1975-09-16 Univ California Reversible analog/digital (digital/analog) converter
US4065766A (en) * 1976-03-18 1977-12-27 General Electric Company Analog-to-digital converter
US4250494A (en) * 1979-07-09 1981-02-10 General Electric Company Charge transfer analog-to-digital converter with precise charge control
JPS6089131A (ja) * 1983-10-20 1985-05-20 Fujitsu Ten Ltd アナログ／デジタル変換方法
US4647906A (en) * 1985-06-28 1987-03-03 Burr-Brown Corporation Low cost digital-to-analog converter with high precision feedback resistor and output amplifier
FR2622375B1 (fr) * 1987-10-21 1990-02-02 Commissariat Energie Atomique Convertisseur analogique numerique a grande dynamique
US5291197A (en) * 1988-07-13 1994-03-01 Nec Corporation One-chip data processor with built-in A/D converter for automatically repeating A/D conversions without instructions from a CPU
US4940981A (en) * 1989-02-08 1990-07-10 Burr-Brown Corporation Dual analog-to-digital converter with single successive approximation register
US4947169A (en) * 1989-10-24 1990-08-07 Burr-Brown Corporation Dummy/trim DAC for capacitor digital-to-analog converter
GB9014679D0 (en) * 1990-07-02 1990-08-22 Sarnoff David Res Center Sequential successive approximation a/d converter
JPH0629850A (ja) * 1992-05-11 1994-02-04 Takayama:Kk Ａ／ｄコンバータ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101021845B1 (ko) * 2008-12-22 2011-03-17 한국항공우주연구원 위성체의 아날로그 데이터 획득장치

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