JP3896832B2 - センサ信号処理装置およびセンサ信号処理方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、センサ信号処理装置およびセンサ信号処理方法に係り、特に、センサ素子の出力する物理量を検出するうえで好適なセンサ信号処理装置およびセンサ信号処理方法に関する。
【０００２】
【従来の技術】
従来より、例えば特許第３１９１０６０号公報に開示される如く、センサ素子の出力する物理量に応じたアナログ入力信号をディジタル信号に変換するセンサ信号処理装置が知られている。この装置は、ΔΣ変調器を備えており、そのΔΣ変調器を用いてアナログ入力信号を所定周期でサンプリングしてディジタル信号に変換する。ΔΣ変調器は、出力と入力との差を積分し、この積分後の出力が最小となるようにフィードバック制御する。ΔΣ変調器により変換されたディジタル信号は、ディジタルフィルタ処理された後に、演算処理される。従って、上記従来のセンサ信号処理装置によれば、ＡＤ変換が行われる際の外乱ノイズや量子化誤差等のノイズ成分を除去することができ、ＡＤ変換の高精度化を図ることができる。
【０００３】
【発明が解決しようとする課題】
ところで、上記従来の装置の如くセンサ素子の出力する物理量に応じたアナログ入力信号がディジタル信号に変換される構成では、入力データの取りこぼしやノイズ重畳等に起因して真値が得られない事態が生ずることがある。特に、複数のセンサ素子によるアナログ入力信号がそれぞれディジタル信号に変換された後に、それら複数のディジタル信号がアナログ多重信号にＤＡ変換され、そのアナログ多重信号がディジタル信号に変換される構成では、アナログ多重信号のノイズマージンが小さいため、ディジタル信号としての真値が得られない可能性が高くなる。
【０００４】
このようにディジタル信号としての真値が得られない事態が発生すると、そのＡＤ変換後のディジタル信号のデータ列が各センサ素子の出力を正確に示したものとならなくなり、センサ素子の出力としての信頼性が低下してしまう。特に、ＡＤ変換が、出力をフィードバックしその前後の出力に影響を与え或いは受けつつＡＤ変換を行うΔΣ変調器を用いて行われる構成では、ディジタル信号のデータ列はその前後で関連性を有するため、上記の事態が生ずると、そのデータ列がセンサ素子の出力に応じたものと全く異なるものとなってしまう。
【０００５】
また、Ａ／Ｄ変換器は、一般に、複数の入力ポートを有しており、サンプリング周期の間に各入力ポートに入力されるアナログ入力信号を順にＡＤ変換するが、センサ素子による物理量を正確に検出するためには、それらの入力ポートのオープン故障を検出する必要がある。しかしながら、各入力ポートのアナログ入力信号が順にＡＤ変換される構成では、オープン故障している入力ポートについてのＡＤ変換が行われる際にその前にＡＤ変換された入力ポートのアナログ値が残存している可能性があり、このため、オープン故障検出を精度よく行うことができないおそれがある。そこで、前回にＡＤ変換されたアナログ値を放電させることで上記した不都合を解決するために、各入力ポートのアナログ入力信号をＡＤ変換する前に接地電圧からの信号をＡＤ変換することが考えられる。
【０００６】
しかしながら、各入力ポートのアナログ入力信号をＡＤ変換する前に常に接地端子からの信号をＡＤ変換する構成では、ＡＤ変換の処理回数が、各入力ポートに入力されるアナログ入力信号の数の倍となり、信号の処理負担が増大してしまう。
【０００７】
本発明は、上述の点に鑑みてなされたものであり、ＡＤ変換後の出力の信頼性を確保することが可能なセンサ信号処理装置およびセンサ信号処理方法を提供することを第１の目的とし、ＡＤ変換による信号の処理負担を増大させることなく、入力ポートのオープン故障検出を精度よく行うことが可能なセンサ信号処理装置およびセンサ信号処理方法を提供することを第２の目的とする。
【０００８】
【課題を解決するための手段】
上記第１の目的は、センサ素子の出力する物理量に応じたアナログ信号を所定時間間隔ごとにサンプリングしてディジタル信号に変換する第１のＡ／Ｄ変換手段と、前記第１のＡ／Ｄ変換手段から供給されるディジタル信号を、同一レベルが所定時間継続して保持されるアナログ多重信号に変換するＤ／Ａ変換手段と、前記Ｄ／Ａ変換手段から供給される前記アナログ多重信号を２値化ディジタル信号に変換する第２のＡ／Ｄ変換手段と、を備えるセンサ信号処理装置であって、
前記第２のＡ／Ｄ変換手段は、前記Ｄ／Ａ変換手段から供給される前記アナログ多重信号の２値化ディジタル信号への変換を前記所定時間中に複数回行うと共に、該所定時間中における複数回の変換結果に基づいて出力すべき２値化ディジタル信号を設定するセンサ信号処理装置により達成される。
【０００９】
また、上記第１の目的は、センサ素子の出力する物理量に応じたアナログ信号を所定時間間隔ごとにサンプリングしてディジタル信号に変換する第１のＡ／Ｄ変換工程と、前記第１のＡ／Ｄ変換工程から供給されるディジタル信号を、同一レベルが所定時間継続して保持されるアナログ多重信号に変換するＤ／Ａ変換工程と、前記Ｄ／Ａ変換工程から供給されるアナログ多重信号を２値化ディジタル信号に変換する第２のＡ／Ｄ変換工程と、を備えるセンサ信号処理方法であって、
前記第２のＡ／Ｄ変換工程は、前記Ｄ／Ａ変換工程から供給される前記アナログ多重信号の２値化ディジタル信号への変換を前記所定時間中に複数回行うと共に、該所定時間中における複数回の変換結果に基づいて出力すべき２値化ディジタル信号を設定するセンサ信号処理方法により達成される。
【００１０】
これらの態様の発明において、Ｄ／Ａ変換手段又は工程から第２のＡ／Ｄ変換手段又は工程に供給されたアナログ多重信号の２値化ディジタル信号へのＡＤ変換は、そのアナログ多重信号が同一レベルに継続して保持される時間中に複数回行われる。そして、第２のＡ／Ｄ変換手段又は工程から出力すべき２値化ディジタル信号は、それら複数回のＡＤ変換結果に基づいて設定される。このように複数回のＡＤ変換の結果に基づいて出力すべき２値化ディジタル信号が確定されれば、唯一回のＡＤ変換の結果に基づいて２値化ディジタル信号が確定される場合に比して、全体的にＡＤ変換が精度よく行われることとなり、その出力の信頼性が確保される。
【００１１】
この場合、上記したセンサ信号処理装置において、前記第２のＡ／Ｄ変換手段は、前記所定時間中に複数回変換した結果としてそれぞれ得られた２値化ディジタル信号同士の多数決に基づいて、該所定時間における出力すべき２値化ディジタル信号を設定することとすればよい。
【００１２】
尚、出力される２値化ディジタル信号の設定が複数回のＡＤ変換による多数決に基づいてなされる構成において、所定時間中に行われるべき複数回のＡＤ変換のうちその過半数のＡＤ変換で互いに一致する２値化ディジタル信号が得られた場合には、以後のＡＤ変換の結果にかかわらず、出力される２値化ディジタル信号が変化することはない。
【００１３】
従って、上記したセンサ信号処理装置において、前記第２のＡ／Ｄ変換手段は、前記所定時間中に変換した結果として互いに一致する２値化ディジタル信号の得られた回数が前記複数回の過半数となった後には、該所定時間中における残りの、前記Ｄ／Ａ変換手段から供給される前記アナログ多重信号の２値化ディジタル信号への変換を行わないこととすれば、無駄にＡＤ変換が行われるのを回避することができ、処理負荷の軽減を図ることができる。
【００１４】
また、上記したセンサ信号処理装置において、前記第２のＡ／Ｄ変換手段は、前記所定時間中に変換した結果として互いに一致する２値化ディジタル信号の得られた回数が前記複数回の過半数となった後には、以後に該所定時間中に変換した結果として得られた２値化ディジタル信号の一致／不一致の判別を行わないこととすれば、無駄に２値化ディジタル信号の一致／不一致の判別が行われるのを回避することができ、処理負荷の軽減を図ることができる。
【００１５】
ところで、所定時間中に複数回ＡＤ変換した結果としてそれぞれ得られた２値化ディジタル信号が互いに一致しない場合には、何れの２値化ディジタル信号も信頼性が低下しているため、データとして取り扱うことは適切でない。
【００１６】
従って、上記したセンサ信号処理装置において、前記第２のＡ／Ｄ変換手段は、前記所定時間中に複数回変換した結果としてそれぞれ得られた２値化ディジタル信号が互いに一致しない場合には、該所定時間における出力すべき２値化ディジタル信号を設定しないこととすれば、ＡＤ変換による出力の信頼性を確実に確保することができる。
【００１７】
但し、上記したセンサ信号処理装置において、前記第２のＡ／Ｄ変換手段は、前記所定時間中に複数回変換した結果としてそれぞれ得られた２値化ディジタル信号が互いに一致しない場合には、該複数の２値化ディジタル信号の平均値または中間値を、該所定時間における出力すべき２値化ディジタル信号として設定することとすれば、２値化ディジタル信号の信頼性が低下する事態を最小限に抑制することができる。
【００１８】
これらの場合、上記したセンサ信号処理装置において、前記第２のＡ／Ｄ変換手段から供給された２値化ディジタル信号を、前記所定時間よりも長い時間幅当たりで平均化するフィルタ手段を備えることとしてもよい。
【００１９】
また、上記したセンサ信号処理装置において、前記Ｄ／Ａ変換手段は、前記第１のＡ／Ｄ変換手段から供給されるディジタル信号とハイ／ローのパルス幅がそれぞれ前記所定時間であるクロックパルス信号とが重畳された多ビットディジタルデータを前記アナログ多重信号に変換することとすれば、Ｄ／Ａ変換手段と第２のＡ／Ｄ変換手段とを、ポートの数を増大させることなく同期させることができる。
【００２０】
尚、ディジタル信号とクロックパルス信号とが重畳された多ビットディジタルデータがアナログ多重信号に変換される構成において、ＡＤ変換した結果として得られた２値化ディジタル信号の一致する状態がクロックパルス信号のパルス幅を超えて継続する場合には、何らかのシステム異常に起因してＤ／Ａ変換手段による変換または第２のＡ／Ｄ変換手段による変換が正常に行われていないと判断できる。
【００２１】
従って、上記したセンサ信号処理装置において、前記第２のＡ／Ｄ変換手段は、変換した結果として得られた２値化ディジタル信号の一致する状態が前記所定時間を超えて継続する場合には、出力すべき２値化ディジタル信号を設定しないこととすれば、ＡＤ変換による出力の信頼性を確実に確保することができる。
【００２２】
また、上記第２の目的は、センサ素子の出力する物理量に応じたアナログ信号を所定時間間隔ごとにサンプリングしてディジタル信号に変換する第１のＡ／Ｄ変換手段と、前記第１のＡ／Ｄ変換手段から供給されるディジタル信号とハイ／ローのパルス幅がそれぞれ所定時間であるクロックパルス信号とが重畳された多ビットディジタルデータを、同一レベルが前記所定時間継続して保持されるアナログ多重信号に変換するＤ／Ａ変換手段と、前記Ｄ／Ａ変換手段に接続する入力ポートを有し、該Ｄ／Ａ変換手段から該入力ポートを介して供給される前記アナログ多重信号を２値化ディジタル信号に変換する第２のＡ／Ｄ変換手段と、を備えるセンサ信号処理装置であって、
前記入力ポートに前記クロックパルス信号のハイを示す前記アナログ多重信号とローを示す前記アナログ多重信号とが前記所定時間ごとに交互に現れるか否かに基づいて該入力ポートのオープン故障を検出する故障検出手段を備えるセンサ信号処理装置により達成される。
【００２３】
この態様の発明において、ディジタル信号とハイ／ローのパルス幅がそれぞれ所定時間であるクロックパルス信号とが重畳された多ビットディジタルデータをＤ／Ａ変換して得たアナログ多重信号は、入力ポートを介して第２のＡ／Ｄ変換手段に供給される。このアナログ多重信号は、同一レベルが前記所定時間継続して保持される信号であるので、正常時には、入力ポートに、クロックパルス信号のハイを示すアナログ多重信号とローを示すアナログ多重信号とが所定時間ごとに交互に現れる。一方、入力ポートがオープン故障している場合には、それらのアナログ多重信号が所定時間ごとに交互に現れない。従って、入力ポートに、クロックパルス信号のハイを示すアナログ多重信号とローを示すアナログ多重信号とが所定時間ごとに交互に現れるか否かに基づいて入力ポートのオープン故障を検出できる。
【００２４】
また、上記第２の目的は、それぞれ対応して接続するセンサ素子が出力する物理量に応じたアナログ信号を所定時間ごとにサンプリングしてディジタル信号に変換する複数の第１のＡ／Ｄ変換手段と、それぞれ対応して接続する前記第１のＡ／Ｄ変換手段から供給されるディジタル信号とハイ／ローが繰り返されるクロックパルス信号とが重畳されたディジタルデータを、同一レベルが前記所定時間継続して保持されるアナログ多重信号に変換する複数のＤ／Ａ変換手段と、それぞれ前記Ｄ／Ａ変換手段に対応して接続する複数の入力ポートを有し、該複数のＤ／Ａ変換手段から該複数の入力ポートを介して供給される各アナログ多重信号をそれぞれ所定の順序で２値化ディジタル信号に変換する第２のＡ／Ｄ変換手段と、を備えるセンサ信号処理装置であって、
前記第２のＡ／Ｄ変換手段は、一の入力ポートを介して供給された前記アナログ多重信号を２値化ディジタル信号に変換した後、他の入力ポートを介して供給される前記アナログ多重信号を２値化ディジタル信号に変換する前に、前記クロックパルス信号のハイを示す前記アナログ多重信号およびローを示す前記アナログ多重信号の何れか一方と同一のレベルを有する基準信号を２値化ディジタル信号に変換すると共に、
前記第２のＡ／Ｄ変換手段により変換された２値化ディジタル信号の変化に基づいて前記入力ポートのオープン故障を検出する故障検出手段を備えるセンサ信号処理装置により達成される。
【００２５】
この態様の発明において、アナログ多重信号は、クロックパルス信号のハイ及びローにそれぞれ対応した信号であるので、正常時には、入力ポートごとに、クロックパルス信号のハイを示すアナログ多重信号とローを示すアナログ多重信号とが交互に現れる。一方、入力ポートがオープン故障している場合には、それらの変調波信号が交互に現れない。仮に、２種類のアナログ多重信号が連続してＡＤ変換されるものとすると、オープン故障が生じている入力ポートについてのＡＤ変換が行われる際にその前にＡＤ変換された入力ポートの信号が残存している可能性があり、このため、オープン故障検出を精度よく行うことができないおそれがある。
【００２６】
これに対して、本発明においては、一の入力ポートを介するアナログ多重信号がＡＤ変換された後、他の入力ポートを介するアナログ多重信号がＡＤ変換される前に、クロックパルス信号のハイを示すアナログ多重信号およびローを示すアナログ多重信号の何れか一方と同一のレベルを有する基準信号がＡＤ変換される。この場合には、基準信号がＡＤ変換されることにより、一の入力ポートの信号が放電されると共に、その後に他の入力ポートを介するアナログ多重信号がＡＤ変換される際にその他の入力ポートに基準信号が残存していても、その基準信号が他の入力ポートのオープン故障検出に影響を与えることはない。従って、各入力ポートについての第２のＡ／Ｄ変換手段により変換される信号の変化に基づいて各入力ポートのオープン故障を検出できる。
【００２７】
この場合、上記したセンサ信号処理装置において、前記第２のＡ／Ｄ変換手段は、また、接地電圧とは異なる所定電圧が供給される補助ポートを有し、該補助ポートに供給された前記所定電圧を前記基準信号として２値化ディジタル信号に変換することとしてもよい。
【００２８】
尚、上記したセンサ信号処理装置において、前記補助ポートが、前記一の入力ポートと前記他の入力ポートとの間に隣接して配置されていることとすれば、高性能の処理装置を用いることなく複数の入力ポートについて高精度のオープン故障検出を実現することができる。
【００２９】
これらの場合、上記したセンサ信号処理装置において、前記第１のＡ／Ｄ変換手段がΔΣ変調器であることとしてもよい。
【００３０】
【発明の実施の形態】
図１は、本発明の一実施例である車両に搭載されるセンサ信号処理装置２０のシステム構成図を示す。図１に示す如く、本実施例のセンサ信号処理装置２０は、例えばヨーレートＹＡＷや加速度Ｇ，温度ＴＨ等のアナログ量に応じた電気的なアナログ信号を出力する複数（具体的には６個）のセンサ素子２２〜３２を備えている。センサ素子２２〜２６にはセンサ信号処理ＩＣ３４が、センサ素子２８〜３２にはセンサ信号処理ＩＣ３６が、それぞれ接続されている。
【００３１】
センサ信号処理ＩＣ３４，３６にはそれぞれ、所定周期（例えば１２５μｓ＝８ｋＨｚ）Ｔ０でトリガを発生するトリガ信号発生器（図示せず）が接続されている。センサ信号処理ＩＣ３４はクロック信号発生器３８を、センサ信号処理ＩＣ３６はクロック信号発生器４０を、それぞれ内蔵している。クロック信号発生器３８，４０は、トリガ信号発生器から供給されるトリガに基づいて、ハイ／ローのパルス幅がそれぞれ１２５μｓであるクロックパルス信号、すなわち、周波数が４ｋＨｚであるクロックパルス信号を発生する。センサ信号処理ＩＣ３４は、クロック信号発生器３８で発生されるクロックパルス信号を基準にして、センサ素子２２〜２６の出力するアナログ信号をアナログ多重信号に変換する。また、センサ信号処理ＩＣ３６は、クロック信号発生器４０で発生されるクロックパルス信号を基準にして、センサ素子２８〜３２の出力するアナログ信号をアナログ多重信号に変換する。
【００３２】
すなわち、センサ信号処理ＩＣ３４は、センサ素子２２〜２６にそれぞれ対応して接続するΔΣ変調器４２〜４６を備えている。ΔΣ変調器４２〜４６にはそれぞれ、上記したトリガ信号発生器が接続されており、トリガが供給されている。また、センサ信号処理ＩＣ３６は、センサ素子２８〜３２にそれぞれ対応して接続するΔΣ変調器４８〜５２を備えている。ΔΣ変調器４８〜５２にもそれぞれ、トリガ信号発生器が接続されており、トリガが供給されている。各ΔΣ変調器４２〜５２はそれぞれ、接続するセンサ素子２２〜３２の出力するアナログ信号をトリガの周期Ｔ０よりも長い一定時間間隔ごとにサンプリングして、トリガ周期Ｔ０のディジタル信号に変換する。
【００３３】
センサ信号処理ＩＣ３４は、また、各ΔΣ変調器４２〜４６及びクロック信号発生器３８に接続する４ビットＤ／Ａ変換器５４を備えている。また、センサ信号処理ＩＣ３６は、各ΔΣ変調器４８〜５２及びクロック信号発生器４０に接続する４ビットＤ／Ａ変換器５６を備えている。４ビットＤ／Ａ変換器５４は、各ΔΣ変調器４２〜４６によりそれぞれ変換された１ビットディジタル信号を重畳し、かつ、クロック信号発生器３８から供給されるクロックパルス信号をも重畳した４ビットディジタルデータをアナログ信号に変換する。また、４ビットＤ／Ａ変換器５６は、各ΔΣ変調器４８〜５２によりそれぞれ変換された１ビットディジタル信号を重畳し、かつ、クロック信号発生器４０から供給されるクロックパルス信号をも重畳した４ビットディジタルデータをアナログ信号に変換する。
【００３４】
図２は、本実施例のセンサ信号処理装置２０が備えるセンサ信号処理ＩＣ３４，３６の内部構成図を示す。尚、センサ信号処理ＩＣ３４と３６とは同一の内部構成を有しているため、図２には、それらの代表としてセンサ信号処理ＩＣ３４の内部構成のみを示している。上記した４ビットＤ／Ａ変換器５４は、図２に示す如く、抵抗Ｒ（例えばＲ＝１０ｋΩ）と抵抗２Ｒとにより回路網が構成されたラダー型Ｄ／Ａ変換器である。４ビットＤ／Ａ変換器５４は、クロック信号発生器３８から供給されるクロックパルス信号を最上位ビットとし、かつ、ヨーレートＹＡＷ、加速度Ｇ、及び温度ＴＨに応じたアナログ信号をそれぞれ変換するΔΣ変調器４２〜４６から供給される各ディジタル信号を下位のビットとする４ビットディジタルデータを、基準電圧（例えば電源電圧ＶＣＣ＝５Ｖ）と“０”からオフセットされたＶＣＣ／３２との間における１６値のアナログ電圧に変換し、そのアナログ電圧を１ピンで出力する。
【００３５】
図３は、図２に示す４ビットＤ／Ａ変換器５４の動作を説明するための図を示す。図３（Ａ）には４ビットＤ／Ａ変換器５４に入力される４ビットディジタルデータ列の一例が、また、図３（Ｂ）には図３（Ａ）に示す状況下で４ビットＤ／Ａ変換器５４から出力される出力電圧が、それぞれ時間変化を伴って示されている。
【００３６】
例えばクロックパルス信号が“０”であり、かつ、ヨーレートＹＡＷのディジタルデータと加速度Ｇのディジタルデータと温度ＴＨのディジタルデータとの組み合わせが（０，０，０）である場合は、４ビットＤ／Ａ変換器５４に（０，０，０，０）のディジタル信号が入力され、約０．１５６Ｖのアナログ電圧に変換される。また、クロックパルス信号が“０”であり、かつ、ヨーレートＹＡＷ、加速度Ｇ、及び温度ＴＨのディジタルデータの組み合わせが（１，１，１）である場合は、４ビットＤ／Ａ変換器５４に（０，１，１，１）のディジタル信号が入力され、約２．３４４Ｖのアナログ電圧に変換される。一方、クロックパルス信号が“１”であり、かつ、ヨーレートＹＡＷ、加速度Ｇ、及び温度ＴＨのディジタルデータの組み合わせが（０，０，１）である場合は、４ビットＤ／Ａ変換器５４に（１，０，０，１）のディジタル信号が入力され、約２．９６９Ｖのアナログ電圧に変換される。また、クロックパルス信号が“１”であり、かつ、ヨーレートＹＡＷ、加速度Ｇ、及び温度ＴＨのディジタルデータの組み合わせが（１，０，０）である場合は、４ビットＤ／Ａ変換器５４に（１，１，０，０）のディジタル信号が入力され、約３．９０６Ｖのアナログ電圧に変換される。
【００３７】
すなわち、４ビットＤ／Ａ変換器５４から出力されるアナログ電圧は、４ビットＤ／Ａ変換器５４に入力されるディジタルデータの最上位ビットが“０”である場合には、ＶＣＣ／３２（＝０．１５６Ｖ）とＶＣＣ／２（＝２．５Ｖ）との間の電圧となり、一方、４ビットＤ／Ａ変換器４３に入力されるディジタルデータの最上位ビットが“１”である場合には、ＶＣＣ／２と約ＶＣＣ（＝５Ｖ）との間の電圧となる。４ビットＤ／Ａ変換器５４に入力されるディジタルデータの最上位ビットは、ハイのパルス幅およびローのパルス幅がそれぞれ１２５μｓであるクロックパルス信号を表している。従って、本実施例においては、４ビットＤ／Ａ変換器５４の出力に、クロックパルス信号のハイ／ローに従って１２５μｓごとに、ＶＣＣ／２未満のアナログ電圧とＶＣＣ／２を超えるアナログ電圧とが交互に現れる。
【００３８】
また、各ΔΣ変調器４２〜４６はそれぞれ、アナログ信号をクロックパルス信号の基準となるトリガ周期Ｔ０のディジタル信号に変換するため、それらの出力はすべてクロックパルス信号に同期している。このため、４ビットＤ／Ａ変換器５４に入力されるディジタルデータは、一のトリガから次のトリガまでの期間（＝トリガ周期Ｔ０；１２５μｓ）中、すなわち、クロックパルス信号がハイになってからローになるまでの期間およびローになってからハイになるまでの期間中、一定値に維持される。従って、本実施例において、４ビットＤ／Ａ変換器５４は、図３（Ｂ）に示す如く、ＶＣＣ／２未満の電圧が一定時間維持される状態と、ＶＣＣ／２を超える電圧が一定時間維持される状態とが交互に繰り返されるアナログ電圧を出力する。尚、４ビットＤ／Ａ変換器５６も同様に、ＶＣＣ／２未満の電圧が一定時間維持される状態と、ＶＣＣ／２を超える電圧が一定時間維持される状態とが交互に繰り返されるアナログ電圧を出力する。
【００３９】
図１に示す如く、センサ信号処理ＩＣ３４，３６は、それぞれマイコン６０に接続している。マイコン６０は、Ａ／Ｄ変換器６２を備えている。Ａ／Ｄ変換器６２は、７つの入力ポートＡＤ０〜ＡＤ６を有している。それらの入力ポートＡＤ０〜ＡＤ６は、その順序で隣接して配置されている。入力ポートＡＤ０及びＡＤ４にはセンサ信号処理ＩＣ３４の４ビットＤ／Ａ変換器５４が、入力ポートＡＤ２及びＡＤ６にはセンサ信号処理ＩＣ３６の４ビットＤ／Ａ変換器５６が、それぞれ接続されている。また、入力ポートＡＤ１には接地電圧ＧＮＤが、入力ポートＡＤ３にはイグニション電圧ＩＧ（＝１２Ｖ）を２．５Ｖ未満に降圧した電圧が、入力ポートＡＤ５には電源電圧ＶＣＣ（＝５Ｖ）を２．５Ｖ未満に降圧した電圧が、それぞれ供給されている。
【００４０】
図４は、本実施例のセンサ信号処理装置２０が備えるマイコン６０のＡ／Ｄ変換器６２の要部構成図を示す。図４に示す如く、Ａ／Ｄ変換器６２は、変換部６４を備えている。変換部６４は、スイッチ６６を介して上記した入力ポートＡＤ０〜ＡＤ６に接続されると共に、コンデンサ６８を介して接地されている。スイッチ６６は、上記したトリガ周期Ｔ０よりも短い一定時間ごとに、変換部６４に接続する入力ポートＡＤ０〜ＡＤ６をその順序で一つずつ循環的に切り替える機能を有している。また、コンデンサ６８は、スイッチ６６が切り替わる間、入力されたアナログ電圧を一定に維持する役割を有している。変換部６４は、上記した４ビットＤ／Ａ変換器５４，５６と逆の処理を行うことにより、スイッチ６６を介して接続する入力ポートＡＤ０〜ＡＤ６から供給されたアナログ電圧を４ビットのディジタルデータに変換する。変換部６４によるＡＤ変換は、後に詳述するタイミングで行われる。
【００４１】
図１に示す如く、Ａ／Ｄ変換器６２には、信号比較部７０が接続されている。信号比較部７０は、Ａ／Ｄ変換器６２の変換部６４によりＡＤ変換された結果得られる４ビットのディジタルデータについて後に詳述する比較演算を行い、その演算の結果得られるディジタル信号をビットごとに分離して出力する。信号比較部７０には、フィルタ部７２が接続されている。
【００４２】
図５は、本実施例のセンサ信号処理装置２０が備えるマイコン６０内部の接続を説明するための図を示す。尚、図５には、マイコン６０とセンサ信号処理ＩＣ３４との関係のみを示している。フィルタ部７２は、センサ信号処理ＩＣ３４側のセンサ素子２２〜２６に対応して設けられた３つのディジタルフィルタ７２ａ〜７２ｃと、センサ信号処理ＩＣ３６側のセンサ素子２８〜３２に対応して設けられた３つのディジタルフィルタ（図示せず）と、を有している。
【００４３】
センサ信号処理ＩＣ３４に対応する３つのディジタルフィルタ７２ａ〜７２ｃは、スイッチ６６により変換部６４と入力ポートＡＤ０又はＡＤ４とが接続されている場合に、図５に示す如く、Ａ／Ｄ変換器６２（具体的には、信号比較部７０）と接続する。この場合、ディジタルフィルタ７２ａ〜７２ｃには、そのすべてに信号比較部７０の演算の結果として得られるディジタル信号の最上位ビットが供給されると共に、そのディジタル信号の各下位ビットが供給される。また、センサ信号処理ＩＣ３６に対応する３つのディジタルフィルタは、スイッチ６６により変換部６４と入力ポートＡＤ２又はＡＤ６とが接続されている場合に信号比較部７０と接続する。この場合、それらのディジタルフィルタには、そのすべてに信号比較部７０の演算結果として得られるディジタル信号の最上位ビットが供給されると共に、そのディジタル信号の各下位ビットが供給される。６つの各ディジタルフィルタ７２ａ〜７２ｃ等は、それぞれ、供給されるビットについて例えばサンプル数３２個の移動平均を演算する。
【００４４】
図１に示す如く、フィルタ部７２には、補正量演算部７４が接続されている。補正量演算部７２は、フィルタ部７２の各ディジタルフィルタ７２ａ〜７２ｃ等から出力されるデータについて、マイコン６０に内蔵された不揮発性メモリ（図示せず）に書き込まれている補償量データに基づいて、所定のプログラムに従ってトリミング演算を行い、その結果を出力としてマイコン６０の周辺機器に供給する。
【００４５】
Ａ／Ｄ変換器６２には、また、信号異常検出部７６が接続されている。信号異常検出部７６は、後に詳述する如く、Ａ／Ｄ変換器６２の入力ポートＡＤ０〜ＡＤ６に入力される信号（電圧）の異常、具体的には、入力ポートＡＤ０〜ＡＤ６のオープン故障を検出する。そして、入力ポートＡＤ０〜ＡＤ６のオープン故障を検出した場合は、その旨の注意を車両乗員に喚起すべく車室内に設けられた所定の警告ランプを点灯させ警報ブザーを作動させると共に、誤動作を防止すべくそのオープン故障が発生した入力ポートＡＤ０〜ＡＤ６に接続するセンサ素子２２〜３２の出力を用いるシステムの制御を禁止させる。
【００４６】
以下、本実施例のセンサ信号処理装置２０の動作について具体的に説明する。
【００４７】
上記の構成において、各センサ素子２２〜３２がそれぞれ出力するアナログ電圧は、センサ信号処理ＩＣ３４，３６のΔΣ変調器４２〜５２に供給される。ΔΣ変調器４２〜５２に供給されたアナログ電圧はそれぞれ、一定時間間隔ごとにサンプリングされ、トリガ信号発生器から出力されるトリガの周期Ｔ０のディジタル信号に変換される。この際、すべてのΔΣ変調器４２〜５２は、それぞれ、一のトリガから次のトリガまでの期間中において常に、供給されたアナログ電圧に応じた一定のディジタル出力を維持する。このため、４ビットＤ／Ａ変換器５４において、ΔΣ変調器４２〜４６からそれぞれ供給される１ビットディジタル信号と、クロック信号発生器３８から供給されるクロックパルス信号とを重畳した４ビットディジタルデータを変換したアナログ電圧は、一のトリガから次のトリガまでの期間中は、１６値のうち何れか一の値に維持される。
【００４８】
Ａ／Ｄ変換器６２は、入力ポートＡＤ０〜ＡＤ６に現れる電圧を、４ビットＤ／Ａ変換器５４，５６においてアナログ的に多重化された４つのディジタルデータが現れるようにディジタルデータに変換する。Ａ／Ｄ変換器６２が例えば４ビットＤ／Ａ変換器５４から供給されたアナログ電圧をディジタル信号に変換した場合は、その出力に、最上位ビットからクロックパルス信号，ヨーレートＹＡＷのディジタルデータ，加速度Ｇのディジタルデータ，温度ＴＨのディジタルデータが現れる。この際、一のトリガから次のトリガまでの期間中は、４ビットＤ／Ａ変換器５４，５６から出力されるアナログ電圧が一定値に維持されるため、Ａ／Ｄ変換器６２から出力されるディジタル信号も一定値に維持される。
【００４９】
Ａ／Ｄ変換器６２から信号比較部７０を介して出力された信号は、フィルタ部７２に供給され、ディジタルデータの各ビットについて移動平均処理される。そして、その移動平均が施された結果得られた信号は、トリミングされた後、各センサ素子２２〜３２の出力値としてマイコン６０の周辺機器に供給され、各種演算に用いられる。
【００５０】
このように、本実施例においては、センサ信号処理ＩＣ３４がセンサ素子２２〜２６による各アナログ信号をΔΣ変調器４２〜４６及び４ビットＤ／Ａ変換器５４を用いてアナログ多重化して１ピンでマイコン６０のＡ／Ｄ変換器６２に供給すると共に、センサ信号処理ＩＣ３６がセンサ素子２８〜３２による各アナログ信号をΔΣ変調器４８〜５２及び４ビットＤ／Ａ変換器５６を用いてアナログ多重化して１ピンでマイコン６０のＡ／Ｄ変換器６２に供給する。このため、各センサ素子２２〜３２の出力がそれぞれマイコン６０に供給される構成に比して、センサ信号処理ＩＣ３４，３６の出力端子の数が少なくてよく、その削減が図られている。
【００５１】
また、４ビットＤ／Ａ変換器５４が、各ΔΣ変調器４２〜４６により変換された各１ビットディジタル信号とクロックパルス信号とを重畳した４ビットディジタルデータをアナログ多重信号に変換し、１ピンでマイコン６０のＡ／Ｄ変換器６２に供給すると共に、４ビットＤ／Ａ変換器５６が、各ΔΣ変調器４８〜５２により変換された各１ビットディジタル信号とクロックパルス信号とを重畳した４ビットディジタルデータをアナログ多重信号に変換し、１ピンでマイコン６０のＡ／Ｄ変換器６２に供給する。このため、センサ信号処理ＩＣ３４，３６とマイコン６０との同期を出力ポートの数を増やすことなく実現させることができる。すなわち、本実施例によれば、クロックパルス信号と各センサ素子２２〜３２に対応したディジタルデータとが分離してマイコン６０に供給される構成と比較して、センサ信号処理ＩＣ３４，３６とマイコン６０との同期を実現させるうえで出力ポートの数の減少が図られている。
【００５２】
ところで、本実施例の如くＡ／Ｄ変換器６２においてアナログ多重信号がディジタル信号に変換される構成においては、アナログ多重信号のノイズマージンは小さいため、入力データの取りこぼしやノイズ重畳等に起因して、そのアナログ多重信号に応じた適正なディジタル信号が得られる可能性が低くなる。アナログ多重信号は、各センサ素子２２〜３２によるアナログ信号をΔΣ変調器４２〜５２においてトリガ周期Ｔ０のディジタル信号に変換した後に、それら複数のディジタル信号を重畳してＤＡ変換したものであるので、Ａ／Ｄ変換器６２において入力データの取りこぼしやノイズの重畳等に起因して真値が得られない事態が生ずると、Ａ／Ｄ変換器６２によるＡＤ変換後のディジタル信号のデータ列が各センサ素子２２〜３２の出力を正確に示したものとならなくなる。この点、Ａ／Ｄ変換器６２におけるＡＤ変換が精度よく行われないと、センサ素子２２〜３２の出力として信頼性が確保されず、その後のシステム処理に悪影響が及んでしまう。
【００５３】
そこで、本実施例においては、センサ信号処理ＩＣ３４，３６から供給されるアナログ電圧（アナログ多重信号）についてＡ／Ｄ変換器６２におけるＡＤ変換を精度よく行うことで、マイコン６０からのセンサ素子２２〜３２の出力としての信頼性を確保する点に第１の特徴を有している。以下、図６及び図７を参照して、本実施例の第１の特徴点について説明する。
【００５４】
本実施例において、ΔΣ変調器４２〜５２からのディジタル出力はすべてクロックパルスに同期しているため、４ビットＤ／Ａ変換器５４，５６に入力される各ディジタルデータは、一のトリガから次のトリガまでの期間中、すなわち、クロックパルス信号がハイ状態に維持される期間中及びロー状態に維持される期間中のそれぞれで、一定値に維持される。このため、４ビットＤ／Ａ変換器５４，５６から出力され、Ａ／Ｄ変換器６２に入力される各アナログ電圧も、一のトリガから次のトリガまでの期間中、通常は一定値に維持される。
【００５５】
従って、一のトリガから次のトリガまでの期間中に、４ビットＤ／Ａ変換器５４に接続するＡ／Ｄ変換器６２の入力ポートＡＤ０及びＡＤ４に現れるアナログ電圧が複数回ＡＤ変換され、また、４ビットＤ／Ａ変換器５６に接続する入力ポートＡＤ２及びＡＤ６に現れるアナログ電圧が複数回ＡＤ変換されたとしても、それぞれ、複数回のすべてにおいて互いに一致したディジタルデータが得られる筈である。一方、かかるＡＤ変換が複数回行われた結果として互いに一致するディジタルデータが得られなかった場合は、何れかのＡＤ変換が精度よく行われなかったことを示しており、かかる状況下においては、互いに一致するディジタルデータの得られる回数を計数し、その回数に基づいてＡ／Ｄ変換器６２による出力として出力すべきディジタルデータを確定することとすれば、データとしての信頼性を向上させることが可能となる。
【００５６】
尚、Ａ／Ｄ変換器６２は、一のトリガから次のトリガまでの期間Ｔ０中に、４ビットＤ／Ａ変換器５４，５６からの各アナログ電圧についてそれぞれ複数回のＡＤ変換を行う必要があるが、以下、説明の便宜のため、まず、４ビットＤ／Ａ変換器５４からのアナログ電圧をＡＤ変換する場合について説明する。
【００５７】
図６は、本実施例においてＡ／Ｄ変換器６２が行う４ビットＤ／Ａ変換器５４からのアナログ電圧についてのＡＤ変換の実行時期を説明するための図を示す。尚、図６には、４ビットＤ／Ａ変換器５４，５６から出力され、Ａ／Ｄ変換器６２に入力されるアナログ電圧の正常な時間変化が実線で示されている。本実施例においては、Ａ／Ｄ変換器６２に、一のトリガから次のトリガまでの期間Ｔ０中に、すなわち、クロックパルス信号がハイ状態に維持される期間中及びロー状態に維持される期間中のそれぞれで、４ビットＤ／Ａ変換器５４から供給されるアナログ電圧について複数回（本実施例において３回）のＡＤ変換を実行させる。
【００５８】
ＡＤ変換器６２の変換部６４に接続する入力ポートＡＤ０〜ＡＤ６はその順序で一つずつ等間隔で循環的に切り替わるので、具体的には、一のトリガから次のトリガまでの期間Ｔ０中に入力ポートＡＤ０に現れる電圧が３回ＡＤ変換されるように、変換部６４と入力ポートＡＤ０〜ＡＤ６との接続を切り替えるスイッチ６６の切替周期を設定し、スイッチ６６により変換部６４が入力ポートＡＤ０に接続するごとに変換部６４に入力される電圧をディジタル信号に変換させる。尚、入力ポートＡＤ４には入力ポートＡＤ０と同一の電圧が現れるため、スイッチ６６の切替周期を、一のトリガから次のトリガまでの期間Ｔ０中に入力ポートＡＤ０，ＡＤ４に現れる電圧が３回ＡＤ変換されるように設定し、変換部６４が入力ポートＡＤ０，ＡＤ４に接続するごとにＡＤ変換処理を行うこととしてもよい。
【００５９】
ここで、Ａ／Ｄ変換器６２の入力ポートＡＤ０、ＡＤ２、ＡＤ４、及びＡＤ６には、トリガを基準にして生成されるハイ／ローのパルス幅がそれぞれ１２５μｓであるクロックパルス信号の重畳されたアナログ電圧が入力されるが、そのアナログ電圧が立ち上がる直前および直後ならびに立ち下がる直前および直後は、その電圧値が不安定であるので、かかる時期にＡ／Ｄ変換器６２においてＡＤ変換が行われても、精度のよいディジタルデータを得ることができないおそれがある。
【００６０】
そこで、本実施例においては、Ａ／Ｄ変換器６２に、入力ポートＡＤ０、ＡＤ２、ＡＤ４、及びＡＤ６の何れかに現れたアナログ電圧の立ち上がり及び立ち下がりを監視させると共に、図６に示す如く、トリガ周期Ｔ０からそれらの前後の過渡時間ｔ０，ｔ１を除いた期間Ｔ１（＝Ｔ０−ｔ０−ｔ１）中に４ビットＤ／Ａ変換器５４からのアナログ電圧について３回のＡＤ変換が行われるように、アナログ電圧の立ち上がり又は立ち下がり後、過渡時間ｔ１が経過した時点で１回目のＡＤ変換を実行させ、その後、時間Ｔ１／２が経過した時点で２回目のＡＤ変換を実行させ、更に時間Ｔ１／２が経過した時点で３回目のＡＤ変換を実行させる。尚、これらのＡＤ変換は、スイッチ６６により変換部６４が入力ポートＡＤ０に接続する時期と一致するタイミングで行われる。
【００６１】
そして、Ａ／Ｄ変換器６２において４ビットＤ／Ａ変換器５４からのアナログ電圧について３回のＡＤ変換が行われた結果としてそれぞれ得られる４ビットディジタルデータのすべてが供給される信号比較部７０に、それら複数の４ビットディジタルデータがデータとして互いに一致するか否かを判別させると共に、その多数決に基づいてセンサ素子２２〜２６の出力に対するＡ／Ｄ変換器６２の出力としてのディジタル信号を確定させる。
【００６２】
また、本実施例においては、Ａ／Ｄ変換器６２に、一のトリガから次のトリガまでの期間Ｔ０中に、４ビットＤ／Ａ変換器５４からのアナログ電圧についてのＡＤ変換とは別に、４ビットＤ／Ａ変換器５６からのアナログ電圧について複数回（３回）のＡＤ変換を実行させる。変換部６４に接続する入力ポートＡＤ０〜ＡＤ６はその順序で一つずつ等間隔で循環的に切り替わるので、変換部６４は、４ビットＤ／Ａ変換器５４と接続する入力ポートＡＤ０に接続した後に必ず、４ビットＤ／Ａ変換器５６と接続する入力ポートＡＤ２に接続する。変換部６４と入力ポートＡＤ０〜ＡＤ６との接続を切り替えるスイッチ６６の切替周期は、上記の如く一のトリガから次のトリガまでの期間Ｔ０中に入力ポートＡＤ０に現れる電圧が３回ＡＤ変換されるように設定されているため、具体的には、スイッチ６６により変換部６４が入力ポートＡＤ２に接続するごとに変換部６４に入力される電圧をディジタル信号に変換させる。
【００６３】
ここで、入力ポートＡＤ２に現れる電圧のＡＤ変換は、入力ポートＡＤ０に現れる電圧のＡＤ変換よりもスイッチ６６の切替周期の２周期分だけ遅れるため、入力ポートＡＤ０、ＡＤ２、ＡＤ４、及びＡＤ６に現れたアナログ電圧の立ち上がり前または立ち下がり前の過渡時間ｔ０が短い時間に設定されていると、入力ポートＡＤ２に現れる電圧がＡＤ変換される際には既にその電圧値が不安定になっているおそれがある。従って、かかる不都合を回避するうえでは、上記の過渡時間ｔ０を十分に長くすることが適切である。
【００６４】
そして、Ａ／Ｄ変換器６２において４ビットＤ／Ａ変換器５６からのアナログ電圧について３回のＡＤ変換が行われた結果としてそれぞれ得られる４ビットディジタルデータのすべてが供給される信号比較部７０に、それら複数の４ビットディジタルデータがデータとして互いに一致するか否かを判別させると共に、その多数決に基づいてセンサ素子２８〜３２の出力に対するＡ／Ｄ変換器６２の出力としてのディジタル信号を確定させる。
【００６５】
すなわち、本実施例においては、Ａ／Ｄ変換器６２が、一のトリガから次のトリガまでの期間Ｔ０中に４ビットＤ／Ａ変換器５４，５６からの各アナログ電圧についてそれぞれ複数回のＡＤ変換を実行し、信号比較部７０が、４ビットＤ／Ａ変換器５４，５６ごとに、ＡＤ変換された結果として得られた複数の４ビットディジタルデータ同士の多数決結果に基づいたディジタル信号を出力する。このように一のトリガから次のトリガまでの期間Ｔ０中に複数回のＡＤ変換が行われ、その多数決結果に基づいて、出力するディジタル信号が確定されれば、Ａ／Ｄ変換器６２におけるＡＤ変換が精度よく行われることとなるので、センサ素子２２〜３２の出力としての信頼性を確保することが可能となる。
【００６６】
図７は、上記の機能を実現すべく、本実施例においてマイコン６０の信号比較部７０が実行する制御ルーチンの一例のフローチャートを示す。図７に示すルーチンは、センサ信号処理ＩＣ３４，３６の４ビットＤ／Ａ変換器５４，５６からのアナログ電圧ごとに、各アナログ電圧にそれぞれ対応した適当なタイミングで、所定時間ごとに、具体的には、スイッチ６６による入力ポートＡＤ０〜ＡＤ６の切替が一順するごとに繰り返し起動されるルーチンである。図７に示すルーチンが起動されると、まずステップ１００の処理が実行される。
【００６７】
ステップ１００では、Ａ／Ｄ変換器６２における入力ポートＡＤ０又はＡＤ２に現れる電圧を４ビットディジタルデータに変換するＡＤ変換を終了させる処理が実行される。ステップ１０２では、上記ステップ１００でＡＤ変換された結果として得られた４ビットディジタルデータを抽出する処理が実行される。
【００６８】
ステップ１０４では、上記ステップ１０２で抽出された４ビットディジタルデータの最上位ビット（すなわち、クロックパルス信号を表すビット）が、前回処理時において抽出された４ビットディジタルデータの最上位ビットと一致するか否かが判別される。最上位ビットが一致しない場合は、前回処理時から今回処理時にかけてクロックパルス信号がハイからローへ切り替わり或いはローからハイへ切り替わったと判断でき、Ａ／Ｄ変換器６２に入力されるアナログ多重信号（電圧）が変化したと判断できる。かかる否定判定がなされた場合は、以後、何らの処理も進められることなく今回のルーチンは終了される。
【００６９】
一方、最上位ビットが一致する場合は、クロックパルス信号がハイ又はローに維持される状態が継続していると判断でき、Ａ／Ｄ変換器６２に入力されるアナログ電圧は一定値に維持され、ＡＤ変換される結果として得られる４ビットディジタルデータが一定値に維持されるべき状況にあると判断できる。従って、本ステップ１０４において肯定判定がなされた場合は、次にステップ１０６の処理が実行される。
【００７０】
ステップ１０６では、上記ステップ１０２で４ビットディジタルデータが抽出された結果として、最上位ビットを含む全ビットについて互いに一致する４ビットディジタルデータの得られた回数が、一のトリガから次のトリガまでの期間Ｔ０中に入力ポートＡＤ０又はＡＤ２に現れる電圧に対して行われるべきＡＤ変換の回数（３回）の過半数（２回）となるか否か、すなわち、一のトリガから次のトリガまでの期間Ｔ０中にＡＤ変換が複数回行われることによりそれぞれ得られた４ビットディジタルデータの多数決が成立するか否かが判別される。その結果、多数決が成立すると判別された場合は、次にステップ１０８の処理が実行される。一方、多数決が成立しないと判別された場合は、次にステップ１１０の処理が実行される。
【００７１】
ステップ１０８では、上記ステップ１０６の処理の結果により互いに一致する４ビットディジタルデータの得られた回数が過半数となったその４ビットディジタルデータを、センサ素子２２〜２６又は２８〜３２の出力に対するＡ／Ｄ変換器６２による出力として確定させる処理が実行される。本ステップ１０８の処理が実行されると、以後、その４ビットディジタルデータは、フィルタ部７２等を介してマイコン６０の周辺機器に供給される。本ステップ１０８の処理が終了すると、今回のルーチンは終了される。
【００７２】
ステップ１１０では、上記ステップ１０２で４ビットディジタルデータが抽出された結果として、最上位ビットを含む全ビットについて互いに一致する４ビットディジタルデータの得られた回数が、ｎ回（２回）連続したか否かが判別される。その結果、肯定判定がなされた場合は、次に上記ステップ１０８の処理が実行され、Ａ／Ｄ変換器６２による出力としての４ビットディジタルデータを確定させる。一方、否定判定がなされた場合は、Ａ／Ｄ変換器６２による出力としての４ビットディジタルデータを確定させることはできないので、次にステップ１１２の処理が実行される。
【００７３】
尚、本実施例においては、一のトリガから次のトリガまでの期間Ｔ０中に同一であるべき電圧について３回のＡＤ変換が行われるため、上記ステップ１０６において否定判定がなされると共に本ステップ１１０において肯定判定がなされることは起こり得ないが、上記の期間中に３回を超える多数（例えば５回）のＡＤ変換が行われる構成においては、上記ステップ１０６において否定判定がなされると共に本ステップ１１０において肯定判定がなされる事態は生じ得るため、本ステップ１１０の処理は有効なものとなる。すなわち、このような構成において、全ビットについて互いに一致する４ビットディジタルデータの得られた回数が過半数ではないが連続した場合（例えば２回連続した場合）には、その４ビットディジタルデータは正確なデータとしてなっている可能性が高く、その後のＡＤ変換によっても同一の４ビットディジタルデータが得られる可能性が高いと判断できるので、そのデータをＡ／Ｄ変換器６２による出力として確定させることとしても不都合はない。従って、本ステップ１１０の処理によれば、４ビットディジタルデータの多数決が成立しなくても、Ａ／Ｄ変換器６２による出力としてのディジタルデータを早期に確定させることが可能となる。
【００７４】
ステップ１１２では、クロックパルス信号が一致するにもかかわらず全体として一致しない４ビットディジタルデータが得られたとして、そのデータをトリガ間におけるＡ／Ｄ変換器６２による出力として取り扱わない無効判定処理が実行される。本ステップ１１２の処理が実行されると、以後、フィルタ部７２に、そのトリガ間における４ビットディジタルデータが確定しない旨を示す信号（以下、不確定信号と称す）が供給され、そのトリガ間における４ビットディジタルデータを無効なものとしてフィルタ部７２における演算が行われる。本ステップ１１２の処理が終了すると、次にステップ１１４の処理が実行される。尚、本ステップ１１２の処理が実行された後に、次回のルーチンでステップ１０６又は１０８で肯定判定がなされた場合は、不確定信号の供給を中止し、そのトリガ間における４ビットディジタルデータを確定することとしてもよい。
【００７５】
ステップ１１４では、車両が１トリップする間に、上記ステップ１１２の処理の実行が所定回数Ｎ以上生じたか否かが判別される。尚、所定回数Ｎは、車両乗員への注意を喚起し或いはセンサ素子２２〜３２の出力によるシステム制御を禁止するための、車両が１トリップする間に上記した不確定信号が供給される状態、すなわち、トリガ間における４ビットディジタルデータが互いに一致しない状態が発生した最小回数である。その結果、否定判定がなされた場合は、今回のルーチンは終了される。一方、肯定判定がなされた場合は、次にステップ１１６の処理が実行される。
【００７６】
ステップ１１６では、Ａ／Ｄ変換器６２におけるＡＤ変換が精度よく行われていないとして、異常確定処理が実行される。具体的には、車両乗員にその旨の注意を喚起すべく車室内に設けられた所定の警告ランプを点灯させ警報ブザーを作動させると共に、誤動作を防止すべく当該センサ素子２２〜３２の出力が用いられているシステムの制御を禁止させる処理が実行される。本ステップ１１６の処理が終了すると、今回のルーチンは終了される。
【００７７】
上記図７に示すルーチンによれば、一のトリガから次のトリガまでの期間Ｔ０中に４ビットＤ／Ａ変換器５４，５６からの各アナログ電圧についてそれぞれ複数回のＡＤ変換が行われた結果として、互いに一致する４ビットディジタルデータの得られた回数が、その期間Ｔ０に行われるべきＡＤ変換の回数の過半数となった場合又はｎ回連続した場合に、そのディジタルデータをその期間Ｔ０におけるＡ／Ｄ変換器６２による出力として確定させることができる。一方、かかる条件が成立しない場合、すなわち、複数回のＡＤ変換が行われた結果としてそれぞれ得られた４ビットディジタルデータが互いに一致しない場合及び多数決が成立しない場合には、かかる期間Ｔ０における４ビットディジタルデータを無効なものとすることができる。
【００７８】
Ａ／Ｄ変換器６２における入力アナログ電圧の取りこぼしや４ビットＤ／Ａ変換器５４，５６とＡ／Ｄ変換器６２との間における入力アナログ電圧に対するノイズの重畳等は、通常、継続して生ずるものではない。従って、上記の構成によれば、一のトリガから次のトリガまでの期間Ｔ０中に各入力ポートに現れる電圧についてＡ／Ｄ変換器６２におけるＡＤ変換が一度しか行われない構成と異なり、Ａ／Ｄ変換器６２による出力として真値が得られない事態の発生を抑制することができる。
【００７９】
すなわち、本実施例によれば、トリガ間Ｔ０に唯一回のＡＤ変換が行われ、その一回のＡＤ変換の結果に基づいてＡ／Ｄ変換器６２による出力が確定される構成に比して、センサ信号処理ＩＣ３４，３６から供給されるアナログ多重信号（電圧）から４ビットのディジタルデータへのＡＤ変換を精度よく行うことができ、その精度の向上が図られている。このように、本実施例のセンサ信号処理装置２０においては、センサ素子２２〜３２のディジタル出力としてのＡ／Ｄ変換器６２におけるＡＤ変換後の出力の信頼性を確保することが可能となっている。
【００８０】
上記の如く、本実施例において、フィルタ部７２は、信号比較部７０から不確定信号が供給されると、一のトリガから次のトリガまでの期間Ｔ０における４ビットディジタルデータを無効なものとして演算を行う。具体的には、フィルタ部７２の各ディジタルフィルタ７２ａ〜７２ｃ等は、上述の如く、供給されるビットについてサンプル数３２個の移動平均を演算するものであるが、信号比較部７０から不確定信号が供給された場合には、そのトリガ間Ｔ０におけるディジタルデータを無効とし、一減らしたサンプル数の移動平均を演算する。
【００８１】
かかる処理によれば、センサ素子２２〜３２の出力として真値を示していない可能性の高いディジタルデータがフィルタ部７２における演算に用いられることは回避される。このため、本実施例によれば、かかるデータがフィルタ演算に用いられることに起因して出力の信頼性が低下するのを防止することができ、その結果、センサ素子２２〜３２の出力としての信頼性を確実に確保することができる。
【００８２】
また、本実施例において、４ビットＤ／Ａ変換器５４，５６から出力され、Ａ／Ｄ変換器６２に入力されるアナログ電圧は、一のトリガから次のトリガまでの期間Ｔ０中、１６値のうち何れか一の値に維持され、ＶＣＣ／２未満の電圧がトリガ間Ｔ０だけ維持される状態と、ＶＣＣ／２を超える電圧がトリガ間Ｔ０だけ維持される状態とを交互に繰り返す。従って、正常時において、Ａ／Ｄ変換器６２におけるＡＤ変換により得られるディジタルデータが互いに一致する状態が、一のトリガから次のトリガまでの期間Ｔ０を超えて継続することはない。
【００８３】
すなわち、４ビットディジタルデータが互いに一致する状態が上記の期間Ｔ０を超えて継続した場合には、センサ素子２２〜３２とＡ／Ｄ変換器６２との間のシステムにおいて何らかの異常が生じたと判断でき、Ａ／Ｄ変換器６２における少なくとも直近のＡＤ変換が正常に行われていなかったと判断できる。この場合、そのＡＤ変換により得られたディジタルデータがそのまま演算に用いられ或いは出力として後段に供給されるものとすると、Ａ／Ｄ変換器６２におけるＡＤ変換後の出力の信頼性が低下することとなる。
【００８４】
そこで、本実施例においては、Ａ／Ｄ変換器６２におけるＡＤ変換により得られた４ビットディジタルデータが互いに一致する状態が一のトリガから次のトリガまでの期間Ｔ０を超えて継続した場合、フィルタ部７２に、その超えた期間において得られた４ビットディジタルデータを無効なものとして演算を行わせる。かかる処理によれば、センサ素子２２〜３２の出力として真値を示していない可能性の高いディジタルデータがフィルタ部７２における演算に用いられないことで、ＡＤ変換後の出力の信頼性が低下するのを防止することができ、その結果、センサ素子２２〜３２の出力としての信頼性を確実に確保することが可能となる。
【００８５】
次に、上記図３を参照して、本実施例のセンサ信号処理装置２０が備えるＡ／Ｄ変換器６２の入力ポートＡＤ０〜ＡＤ６のオープン故障検出を行う手法について説明する。本実施例においては、センサ信号処理ＩＣ３４，３６と接続する入力ポートＡＤ０、ＡＤ２、ＡＤ４、及びＡＤ６のオープン故障検出の手法に第２の特徴を有している。
【００８６】
本実施例においては、図３（Ｂ）に示す如く、４ビットＤ／Ａ変換器５４，５６からそれぞれ、クロックパルス信号のハイ／ローに従って１２５μｓごとに、ＶＣＣ／２未満のアナログ電圧とＶＣＣ／２を超えるアナログ電圧とが交互に出力される。このため、正常時においては、かかる出力が入力されるＡ／Ｄ変換器６２の入力ポートＡＤ０、ＡＤ２、ＡＤ４、及びＡＤ６にそれぞれ、クロックパルス信号のハイ／ローに従って１２５μｓごとに、ＶＣＣ／２（＝２．５Ｖ）未満のアナログ電圧とＶＣＣ／２を超えるアナログ電圧とが交互に現れる。
【００８７】
一方、上記の入力ポートＡＤ０、ＡＤ２、ＡＤ４、又はＡＤ６がオープン故障している場合には、その入力ポートに４ビットＤ／Ａ変換器５４，５６からの電圧が供給されない。上記図４に示す如き構成を有するＡ／Ｄ変換器６２においてＡＤ変換が行われる際には、スイッチ６６を介して入力されたアナログ電圧がコンデンサ６８に充電される。このため、オープン故障が生じた入力ポートＡＤ０、ＡＤ２、ＡＤ４、又はＡＤ６についてのＡＤ変換が行われる際は、その直前にＡＤ変換された入力ポートＡＤ１、ＡＤ３、又はＡＤ５の電圧がコンデンサ６８に残存する。従って、入力ポートＡＤ０、ＡＤ２、ＡＤ４、又はＡＤ６がオープン故障している状況下においては、その故障している入力ポートのＡＤ変換時にその入力ポートにコンデンサ６８に蓄えられている電圧が現れる。
【００８８】
本実施例においては、Ａ／Ｄ変換器６２の、その順序で隣接して配置された入力ポートＡＤ０〜ＡＤ６に、順に４ビットＤ／Ａ変換器５４からのアナログ電圧、接地電圧ＧＮＤ、４ビットＤ／Ａ変換器５６からのアナログ電圧、イグニション電圧ＩＧの２．５Ｖ未満の降圧電圧、４ビットＤ／Ａ変換器５４からのアナログ電圧、電源電圧ＶＣＣの２．５Ｖ未満の降圧電圧、及び４ビットＤ／Ａ変換器５６からのアナログ電圧が供給されると共に、Ａ／Ｄ変換器６２の変換部６４がその順序で一つずつ循環的に各入力ポートＡＤ０〜ＡＤ６に接続するため、入力ポートＡＤ２、ＡＤ４、又はＡＤ６がオープン故障している状況下においては、具体的に、そのオープン故障している入力ポートのＡＤ変換時にその入力ポートに接地電圧ＧＮＤ、イグニション電圧ＩＧの２．５Ｖ未満の降圧電圧、又は電源電圧ＶＣＣの２．５Ｖ未満の降圧電圧以下の電圧が現れる。すなわち、オープン故障している入力ポートＡＤ２、ＡＤ４、又はＡＤ６についてのＡＤ変換が行われる際にコンデンサ６８に電圧が残存していても、その電圧が２．５Ｖを超えることはない。
【００８９】
このように、本実施例においては、入力ポートＡＤ２、ＡＤ４、又はＡＤ６がオープン故障した場合にはその入力ポートに２．５Ｖ未満の電圧しか現れない一方、オープン故障していない場合には入力ポートに所定時間ごとに２．５Ｖ未満の電圧と２．５Ｖを超える電圧とが交互に現れる。Ａ／Ｄ変換器６２は、入力ポートＡＤ０〜ＡＤ６に入力された電圧が２．５Ｖ未満である場合、出力する４ビットディジタルデータの最上位ビットを“０”とし、かかる電圧が２．５Ｖを超える場合、かかる最上位ビットを“１”とする。従って、入力ポートＡＤ２、ＡＤ４、又はＡＤ６がオープン故障した場合にはその入力ポートについてのＡ／Ｄ変換器６２のディジタル出力として最上位ビットが“０”を継続する一方、オープン故障が生じていない場合にはその最上位ビットが所定時間ごとに“０”と“１”とを交互に繰り返す。
【００９０】
そこで、本実施例においては、入力ポートＡＤ２、ＡＤ４、及びＡＤ６の電圧についてそれぞれＡ／Ｄ変換器６２によりＡＤ変換された結果得られるディジタルデータの最上位ビット（クロックパルス信号）が監視される。具体的には、信号異常検出部７６が、入力ポートＡＤ２、ＡＤ４、及びＡＤ６の電圧がＡＤ変換された結果としてＡ／Ｄ変換器６２から供給されるディジタルデータの最上位ビットを監視する。そして、かかる最上位ビットが所定時間（具体的には、トリガ周期Ｔ０）ごとに“０”と“１”とを交互に繰り返した場合にはその入力ポートにオープン故障は生じていないと判別し、一方、かかる最上位ビットが所定時間が経過しても“０”を継続する場合にはその入力ポートにオープン故障が生じていると判別する。かかる処理によれば、入力ポートＡＤ２、ＡＤ４、及びＡＤ６のそれぞれのオープン故障を検出することが可能となる。
【００９１】
尚、電源電圧ＶＣＣ及びイグニション電圧ＩＧの監視のためには、それらの電圧をマイコン６０のＡ／Ｄ変換器６２に入力させＡＤ変換させる必要がある。この点、電源電圧ＶＣＣは５Ｖ程度であり、また、イグニション電圧ＩＧは１２Ｖ程度であるので、そのままの電圧がＡ／Ｄ変換器６２に入力されるものとすると、そのＡＤ変換が行われた後、オープン故障している４ビットＤ／Ａ変換器５４，５６の接続する入力ポートについてのＡＤ変換が行われる際に、２．５Ｖを超える電圧がコンデンサ６８に残存している可能性があり、入力ポートＡＤ２、ＡＤ４、及びＡＤ６のオープン故障検出が精度よく行われないおそれがある。
【００９２】
かかる点を考慮して、電源電圧ＶＣＣ及びイグニション電圧ＩＧのＡＤ変換が行われた後に、コンデンサ６８に残存する電圧を放電させるべく接地電圧ＧＮＤのＡＤ変換を行うことが考えられる。しかしながら、かかる構成では、Ａ／Ｄ変換器６２がＡＤ変換すべき電圧が増大し、その結果、ＡＤ変換による処理負担が過大となってしまう。
【００９３】
これに対して、本実施例において、Ａ／Ｄ変換器６２が電源電圧ＶＣＣ及びイグニション電圧ＩＧの監視のためにＡＤ変換する電圧は、電源電圧ＶＣＣを２．５Ｖ未満に降圧させた電圧であり、また、イグニション電圧ＩＧを２・５Ｖ未満に降圧させた電圧である。かかる構成においては、電源電圧ＶＣＣ及びイグニション電圧ＩＧの監視を行うことは可能であると共に、その降圧された電圧のＡＤ変換が行われた後に、オープン故障している入力ポートについてのＡＤ変換が行われても、２．５Ｖを超える電圧がコンデンサ６８に残存することは回避される。
【００９４】
このため、本実施例においては、電源電圧ＶＣＣ及びイグニション電圧ＩＧの降圧電圧に対するＡＤ変換が行われた後に、コンデンサ６８に残存する電圧を放電させるべく接地電圧ＧＮＤのＡＤ変換を行うことは不要であると共に、４ビットＤ／Ａ変換器５４，５６の接続する入力ポートについてのＡＤ変換を行うことが可能である。従って、本実施例によれば、ＡＤ変換による処理負担を増大させることなく、入力ポートＡＤ２、ＡＤ４、及びＡＤ６のオープン故障検出を精度よく行うことが可能となっている。
【００９５】
また、本実施例においては、Ａ／Ｄ変換器６２が４ビットＤ／変換器５４，５６からの電圧と接地電圧ＧＮＤ，イグニション電圧ＩＧ，電源電圧ＶＣＣとを交互にＡＤ変換するように、Ａ／Ｄ変換器６２の入力ポートＡＤ０〜ＡＤ６が、その順序で隣接して配置されると共に、所定時間ごとにその順序で一つずつ循環的に切り替わって変換部６４に接続される。この際、マイコン６０は、各入力ポートＡＤ０〜ＡＤ６と変換部６４との接続を制御するスイッチ６６を所定時間ごとにその順序で一つずつ切り替えることとすればよい。このため、各入力ポートＡＤ０〜ＡＤ６と変換部６４との接続を適正に制御するうえでマイコン６０に過大な処理負荷が加わることは回避される。従って、本実施例のシステムによれば、高性能のマイコンを用いることなく各入力ポートＡＤ２、ＡＤ４、及びＡＤ６についての高精度のオープン故障検出が実現されている。
【００９６】
尚、入力ポートＡＤ０がオープン故障している場合には、そのＡＤ変換時にその入力ポートに入力ポートＡＤ６に供給されたアナログ電圧以下の電圧が現れるが、入力ポートＡＤ６に供給されたアナログ電圧が２．５Ｖを超える電圧であると、２．５Ｖを超える電圧が現れるおそれがある。入力ポートＡＤ０に現れる電圧は、入力ポートＡＤ４に現れる電圧と同一である。従って、正常時においては、入力ポートＡＤ０についての電圧をＡＤ変換した結果得られるディジタルデータと、その直後に入力ポートＡＤ４についての電圧をＡＤ変換した結果得られるディジタルデータとは一致する。一方、入力ポートＡＤ０がオープン故障している場合は、両者が一致する可能性は極めて小さい。
【００９７】
そこで、本実施例においては、入力ポートＡＤ０のオープン故障を検出するうえで、入力ポートＡＤ０の電圧がＡＤ変換された結果得られるディジタルデータと、その直後に入力ポートＡＤ４の電圧がＡＤ変換された結果得られるディジタルデータとの一致／不一致が監視される。具体的には、信号異常検出部７６が、両ディジタルデータの一致／不一致を監視する。そして、両者が一致する場合には入力ポートＡＤ０にオープン故障が生じていないと判別し、一方、不一致が生じた場合あるいは不一致の状態が所定回数継続した場合には入力ポートＡＤ０にオープン故障が生じていると判別する。かかる処理によれば、入力ポートＡＤ０についてもオープン故障を検出することが可能となる。
【００９８】
尚、上記の実施例においては、トリガ周期Ｔ０が特許請求の範囲に記載した「所定時間」に、ΔΣ変調器４２〜５２が特許請求の範囲に記載した「第１のＡ／Ｄ変換手段」に、４ビットＤ／Ａ変換器５４，５６が特許請求の範囲に記載した「Ｄ／Ａ変換手段」に、Ａ／Ｄ変換器６２及び信号比較部７０が特許請求の範囲に記載した「第２のＡ／Ｄ変換手段」に、フィルタ部７２が特許請求の範囲に記載した「フィルタ手段」に、それぞれ相当している。
【００９９】
また、上記の実施例においては、マイコン６０の信号異常検出部７６が、Ａ／Ｄ変換器６２の入力ポートＡＤ２、ＡＤ４、及びＡＤ６の電圧がＡＤ変換された結果としてＡ／Ｄ変換器６２から供給されるディジタルデータの最上位ビットを監視することで入力ポートＡＤ２、ＡＤ４、及びＡＤ６のオープン故障を検出することにより、特許請求の範囲に記載した「故障検出手段」が実現されていると共に、入力ポートＡＤ２、ＡＤ４、及びＡＤ６が特許請求の範囲に記載した「入力ポート」に、入力ポートＡＤ１、ＡＤ３、及びＡＤ５が特許請求の範囲に記載した「補助ポート」に、イグニション電圧ＩＧの２．５Ｖ未満の降圧電圧および電源電圧ＶＣＣの２．５Ｖ未満の降圧電圧が特許請求の範囲に記載した「所定電圧」に、それぞれ相当している。
【０１００】
ところで、上記の実施例においては、信号比較部７０は、一のトリガから次のトリガまでの期間Ｔ０中に互いに一致する４ビットディジタルデータの得られた回数が、その期間Ｔ０に行われるべきＡＤ変換の過半数となった場合又はｎ回連続した場合に、そのディジタルデータをその期間Ｔ０におけるＡ／Ｄ変換器６２による出力として確定するが、かかる確定がなされた後に上記の期間Ｔ０において行うべきＡＤ変換が残っている場合には、Ａ／Ｄ変換器６２にそのＡＤ変換の実行を禁止させることとしてもよい。かかる構成においては、Ａ／Ｄ変換器６２に無駄にＡＤ変換を行わせる事態が回避され、その処理負担の軽減が図れることとなる。
【０１０１】
また、上記の確定がなされた後に上記の期間Ｔ０中に行うべきＡＤ変換が残っている場合には、信号比較部７０に、その残っているＡＤ変換の結果として得られたディジタルデータがその前のディジタルデータに一致するか否かの判別の実行を禁止させることとしてもよい。かかる構成においては、信号比較部７０に無駄にディジタルデータの一致／不一致の判別を行わせる事態が回避され、その処理負担の軽減が図れることとなる。
【０１０２】
また、上記の実施例においては、Ａ／Ｄ変換器６２における複数回のＡＤ変換が行われた結果としてそれぞれ得られた４ビットディジタルデータが互いに一致しない場合には、信号比較部７０にかかる期間Ｔ０における４ビットディジタルデータを無効なものとして不確定信号を出力させ、フィルタ部７２に当該期間Ｔ０における４ビットディジタルデータを無効なものとして演算を行わせることとしているが、本発明はこれに限定されるものではなく、信号比較部７０にそれら互いに一致しない４ビットディジタルデータの各ビットの平均値または中間値を演算させると共に出力させ、フィルタ部７２にその平均値または中間値を一つのサンプルとして用いて移動平均を演算させることとしてもよい。かかる構成においては、センサ素子２２〜３２の出力として真値を示していない可能性の高いディジタルデータがそのままフィルタ演算に用いられる場合に比して、データとしての誤差が縮小されるので、出力の信頼性低下の抑制が図られ、その結果、センサ素子２２〜３２の出力としての信頼性が確保されることとなる。
【０１０３】
また、上記の実施例においては、Ａ／Ｄ変換器６２の入力ポートＡＤ０〜ＡＤ６を、その順序で隣接して配置すると共に、その順序で一つずつ循環的に切り替えて変換部６４に接続させることで、４ビットＤ／変換器５４，５６からの電圧と接地電圧ＧＮＤ，イグニション電圧ＩＧ，電源電圧ＶＣＣとを交互にＡＤ変換することとしているが、Ａ／Ｄ変換器６２に４ビットＤ／変換器５４，５６からの電圧と接地電圧ＧＮＤ，イグニション電圧ＩＧ，電源電圧ＶＣＣとを交互にＡＤ変換させることとすれば十分であり、上記の如く電圧が供給される入力ポートＡＤ０〜ＡＤ６をその順序で隣接して配置する必要もなく、また、入力ポートＡＤ０〜ＡＤ６をその順序で切り替える必要もない。
【０１０４】
また、イグニション電圧ＩＧおよび電源電圧ＶＣＣの監視は頻繁に行うことは不要である。従って、入力ポートＡＤ０〜ＡＤ６の切り替えをランダムに行うことが可能な構成においては、Ａ／Ｄ変換器６２の入力ポートＡＤ０〜ＡＤ６に図１に示す如き電圧が供給される場合、入力ポートＡＤ０〜ＡＤ２についての電圧を順にＡＤ変換するのを常態とし、所定時間が経過した等の所定の条件が成立した場合にのみ他の入力ポートＡＤ３〜ＡＤ６についての電圧をＡＤ変換することとしてもよい。かかる構成によれば、常態でＡＤ変換を行うべき入力ポートが減少することで、ＡＤ変換による処理負担の軽減が図られることとなる。
【０１０５】
また、上記の実施例においては、入力ポートＡＤ２、ＡＤ４、及びＡＤ６のオープン故障を検出するうえで、Ａ／Ｄ変換器６２によりＡＤ変換された結果得られたディジタルデータの最上位ビット（クロックパルス信号）を監視することとしているが、本発明はこれに限定されるものではなく、各入力ポートＡＤ２、ＡＤ４、及びＡＤ６の電圧自体をそれぞれ監視することとしてもよい。すなわち、各入力ポートに所定時間ごとに２．５Ｖ未満の電圧と２．５Ｖを超える電圧とが交互に現れるか否かを判別することにより各入力ポートのオープン故障を検出することとしてもよい。
【０１０６】
また、上記の実施例においては、センサ信号処理ＩＣ３４の４ビットＤ／Ａ変換器５４からの出力、及び、センサ信号処理ＩＣ３６の４ビットＤ／Ａ変換器５６からの出力を、それぞれ、Ａ／Ｄ変換器６２の２つの入力ポートＡＤ０（ＡＤ２），ＡＤ４（ＡＤ６）に供給することとしているが、一つの入力ポートのみに供給することとしてもよい。かかる構成によれば、ＡＤ変換を行うべき入力ポートが減少することで、ＡＤ変換による処理負担の軽減が図られることとなる。
【０１０７】
また、上記の実施例においては、Ａ／Ｄ変換器６２に、複数のセンサ素子２２〜３２のアナログ信号が多重化されたアナログ多重信号が２つ供給される構成が採用されているが、唯一つのアナログ多重信号が供給される構成に適用することも可能である。かかる構成においては、そのアナログ多重信号が入力される入力ポートのオープン故障を上述した手法を用いて検出するうえでは、そのＡＤ変換の前に接地電圧ＧＮＤのＡＤ変換を行う必要がないので、簡素な構成を実現することが可能となる。
【０１０８】
更に、上記の実施例においては、Ａ／Ｄ変換器６２の入力ポートＡＤ０〜ＡＤ６に供給される電圧を図１に示す如く配列することとしているが、本発明はこれに限定されるものではなく、例えば図８に示す如く配列することとしてもよいし、或いは、他の配列を実現することとしてもよい。
【発明の効果】
上述の如く、請求項１、２、５、７、８、１４、及び１５記載の発明によれば、唯一回のＡＤ変換の結果に基づいて２値化ディジタル信号が確定される構成に比して、全体的にＡＤ変換が精度よく行われるため、ＡＤ変換後の出力の信頼性を確保することができる。
【０１０９】
請求項３及び４記載の発明によれば、ＡＤ変換による出力の信頼性を確保しつつ、ＡＤ変換の処理負荷の軽減を図ることができる。
【０１１０】
請求項６記載の発明によれば、ＡＤ変換による出力の信頼性が低下する事態を最小限に抑制することができる。
【０１１１】
請求項９記載の発明によれば、何らかのシステム異常に起因して変調手段による変換またはＡＤ変換手段による変換が正常に行われていないと判断できるので、ＡＤ変換による出力の信頼性を確実に確保することができる。
【０１１２】
請求項１０乃至１２記載の発明によれば、入力ポートのオープン故障を検出することができる。
【０１１３】
また、請求項１３記載の発明によれば、高性能の処理装置を用いることなく複数の入力ポートについて高精度のオープン故障検出を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施例であるセンサ信号処理装置のシステム構成図である。
【図２】本実施例のセンサ信号処理装置が備えるセンサ信号処理ＩＣの内部構成図である。
【図３】図２に示す４ビットＤ／Ａ変換器の動作を説明するための図である。
【図４】本実施例のセンサ信号処理装置が備えるマイコンのＡ／Ｄ変換器の内部構成図である。
【図５】本実施例のセンサ信号処理装置が備えるマイコン内部の接続を説明するための図である。
【図６】本実施例においてセンサ信号処理装置が備えるＡ／Ｄ変換器が行うＡＤ変換の実行時期を説明するための図である。
【図７】本実施例において、センサ信号処理装置が備えるＡ／Ｄ変換器の出力を設定すべく実行される制御ルーチンのフローチャートである。
【図８】本実施例の変形例であるセンサ信号処理装置の要部構成図である。
【符号の説明】
２０ センサ信号処理装置
２２〜３２ センサ素子
３４，３６ センサ信号処理ＩＣ
３８，４０ クロック信号発生器
４２〜５２ ΔΣ変調器
５４，５６ ４ビットＤ／Ａ変換器
６０ マイコン
６２ Ａ／Ｄ変換器
７０ 信号比較部
７６ 信号異常検出部
ＡＤ０〜ＡＤ６ 入力ポート

Claims (15)

1. センサ素子の出力する物理量に応じたアナログ信号を所定時間間隔ごとにサンプリングしてディジタル信号に変換する第１のＡ／Ｄ変換手段と、前記第１のＡ／Ｄ変換手段から供給されるディジタル信号を、同一レベルが所定時間継続して保持されるアナログ多重信号に変換するＤ／Ａ変換手段と、前記Ｄ／Ａ変換手段から供給される前記アナログ多重信号を２値化ディジタル信号に変換する第２のＡ／Ｄ変換手段と、を備えるセンサ信号処理装置であって、
   前記第２のＡ／Ｄ変換手段は、前記Ｄ／Ａ変換手段から供給される前記アナログ多重信号の２値化ディジタル信号への変換を前記所定時間中に複数回行うと共に、該所定時間中における複数回の変換結果に基づいて出力すべき２値化ディジタル信号を設定することを特徴とするセンサ信号処理装置。
2. 前記第２のＡ／Ｄ変換手段は、前記所定時間中に複数回変換した結果としてそれぞれ得られた２値化ディジタル信号同士の多数決に基づいて、該所定時間における出力すべき２値化ディジタル信号を設定することを特徴とする請求項１記載のセンサ信号処理装置。
3. 前記第２のＡ／Ｄ変換手段は、前記所定時間中に変換した結果として互いに一致する２値化ディジタル信号の得られた回数が前記複数回の過半数となった後には、該所定時間中における残りの、前記Ｄ／Ａ変換手段から供給される前記アナログ多重信号の２値化ディジタル信号への変換を行わないことを特徴とする請求項２記載のセンサ信号処理装置。
4. 前記第２のＡ／Ｄ変換手段は、前記所定時間中に変換した結果として互いに一致する２値化ディジタル信号の得られた回数が前記複数回の過半数となった後には、以後に該所定時間中に変換した結果として得られた２値化ディジタル信号の一致／不一致の判別を行わないことを特徴とする請求項２記載のセンサ信号処理装置。
5. 前記第２のＡ／Ｄ変換手段は、前記所定時間中に複数回変換した結果としてそれぞれ得られた２値化ディジタル信号が互いに一致しない場合には、該所定時間における出力すべき２値化ディジタル信号を設定しないことを特徴とする請求項１記載のセンサ信号処理装置。
6. 前記第２のＡ／Ｄ変換手段は、前記所定時間中に複数回変換した結果としてそれぞれ得られた２値化ディジタル信号が互いに一致しない場合には、該複数の２値化ディジタル信号の平均値または中間値を、該所定時間における出力すべき２値化ディジタル信号として設定することを特徴とする請求項１記載のセンサ信号処理装置。
7. 前記第２のＡ／Ｄ変換手段から供給された２値化ディジタル信号を、前記所定時間よりも長い時間幅当たりで平均化するフィルタ手段を備えることを特徴とする請求項１乃至６の何れか一項記載のセンサ信号処理装置。
8. 前記Ｄ／Ａ変換手段は、前記第１のＡ／Ｄ変換手段から供給されるディジタル信号とハイ／ローのパルス幅がそれぞれ前記所定時間であるクロックパルス信号とが重畳された多ビットディジタルデータを前記アナログ多重信号に変換することを特徴とする請求項１乃至７の何れか一項記載のセンサ信号処理装置。
9. 前記第２のＡ／Ｄ変換手段は、変換した結果として得られた２値化ディジタル信号の一致する状態が前記所定時間を超えて継続する場合には、出力すべき２値化ディジタル信号を設定しないことを特徴とする請求項８記載のセンサ信号処理装置。
10. センサ素子の出力する物理量に応じたアナログ信号を所定時間間隔ごとにサンプリングしてディジタル信号に変換する第１のＡ／Ｄ変換手段と、前記第１のＡ／Ｄ変換手段から供給されるディジタル信号とハイ／ローのパルス幅がそれぞれ所定時間であるクロックパルス信号とが重畳された多ビットディジタルデータを、同一レベルが前記所定時間継続して保持されるアナログ多重信号に変換するＤ／Ａ変換手段と、前記Ｄ／Ａ変換手段に接続する入力ポートを有し、該Ｄ／Ａ変換手段から該入力ポートを介して供給される前記アナログ多重信号を２値化ディジタル信号に変換する第２のＡ／Ｄ変換手段と、を備えるセンサ信号処理装置であって、
    前記入力ポートに前記クロックパルス信号のハイを示す前記アナログ多重信号とローを示す前記アナログ多重信号とが前記所定時間ごとに交互に現れるか否かに基づいて該入力ポートのオープン故障を検出する故障検出手段を備えることを特徴とするセンサ信号処理装置。
11. それぞれ対応して接続するセンサ素子が出力する物理量に応じたアナログ信号を所定時間ごとにサンプリングしてディジタル信号に変換する複数の第１のＡ／Ｄ変換手段と、それぞれ対応して接続する前記第１のＡ／Ｄ変換手段から供給されるディジタル信号とハイ／ローが繰り返されるクロックパルス信号とが重畳されたディジタルデータを、同一レベルが前記所定時間継続して保持されるアナログ多重信号に変換する複数のＤ／Ａ変換手段と、それぞれ前記Ｄ／Ａ変換手段に対応して接続する複数の入力ポートを有し、該複数のＤ／Ａ変換手段から該複数の入力ポートを介して供給される各アナログ多重信号をそれぞれ所定の順序で２値化ディジタル信号に変換する第２のＡ／Ｄ変換手段と、を備えるセンサ信号処理装置であって、
    前記第２のＡ／Ｄ変換手段は、一の入力ポートを介して供給された前記アナログ多重信号を２値化ディジタル信号に変換した後、他の入力ポートを介して供給される前記アナログ多重信号を２値化ディジタル信号に変換する前に、前記クロックパルス信号のハイを示す前記アナログ多重信号およびローを示す前記アナログ多重信号の何れか一方と同一のレベルを有する基準信号を２値化ディジタル信号に変換すると共に、
    前記第２のＡ／Ｄ変換手段により変換された２値化ディジタル信号の変化に基づいて前記入力ポートのオープン故障を検出する故障検出手段を備えることを特徴とするセンサ信号処理装置。
12. 前記第２のＡ／Ｄ変換手段は、また、接地電圧とは異なる所定電圧が供給される補助ポートを有し、該補助ポートに供給された前記所定電圧を前記基準信号として２値化ディジタル信号に変換することを特徴とする請求項１１記載のセンサ信号処理装置。
13. 前記補助ポートが、前記一の入力ポートと前記他の入力ポートとの間に隣接して配置されていることを特徴とする請求項１２記載のセンサ信号処理装置。
14. 前記第１のＡ／Ｄ変換手段がΔΣ変調器であることを特徴とする請求項１乃至１３の何れか一項記載のセンサ信号処理装置。
15. センサ素子の出力する物理量に応じたアナログ信号を所定時間間隔ごとにサンプリングしてディジタル信号に変換する第１のＡ／Ｄ変換工程と、前記第１のＡ／Ｄ変換工程から供給されるディジタル信号を、同一レベルが所定時間継続して保持されるアナログ多重信号に変換するＤ／Ａ変換工程と、前記Ｄ／Ａ変換工程から供給されるアナログ多重信号を２値化ディジタル信号に変換する第２のＡ／Ｄ変換工程と、を備えるセンサ信号処理方法であって、
    前記第２のＡ／Ｄ変換工程は、前記Ｄ／Ａ変換工程から供給される前記アナログ多重信号の２値化ディジタル信号への変換を前記所定時間中に複数回行うと共に、該所定時間中における複数回の変換結果に基づいて出力すべき２値化ディジタル信号を設定することを特徴とするセンサ信号処理方法。

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