JP3895544B2 - 高速同期式データ通信のためのシステム及び方法 - Google Patents

Description

【０００１】
【本発明の背景】
発明の属する技術分野
本発明はデータ通信システムに関する。より詳細には、本発明は高速リンクを介して伝送されるデジタルデータの受信システムにおいてオーバーサンプリングを利用して回復することに関する。
関連技術の開示
エレクトロニクス及びコンピュータ技術は発展を続け、近距離にある又は距離をおいて配置される異なる装置間の情報通信はますます重要となってきている。例えば回路基板の異なるチップ間の、システム内の異なる回路基板間の、異なるシステム間相互の高速通信が、これまでにも増して望まれている。また特にグラフィック又はビデオ情報、多重入出力チャンネル、ローカルエリアネットワーク等を使用する集中的なデータ消費システムでのデータ通信に対して必要とされる非常に大量のデータを考慮して、このような通信を非常に高速で提供することが望まれている。
【０００２】
これは特に独立したパーソナルコンピュータ、ワークステーション、他のコンピュータ装置で利用可能にすることが望まれており、このような装置は、通常パラレルデータバスを利用して比較的単純な伝送ラインを介して互いに通信を行う。典型的にはこのような伝送ラインは、現在一般に入手可能なコンピュータシステム内の64ビット及びより広いデータパスに対して、１以上の導体を含むだけである。
【０００３】
オーバーサンプリングを含む通信システムは、データを回復するのに伝送データをしばしば利用する。このようなシステムは、シンボル（ビット）の伝送速度よりもより高速で、入力シリアルデータストリームをサンプリングするレシーバを含む。例えば３倍のオーバーサンプリングレシーバでは、シンボルの伝送速度のおおよそ３倍の速度で入力データストリームがサンプリングされる。しかしながらデータ伝送速度が非常に高速である場合、このようなレシーバを効果的に動作させるために、克服すべき種々の問題が存在する。
【０００４】
１つの問題は、受信側での入力データのオーバーフロー及び／又はアンダーフローを操作することの困難さにある。例えば通常３倍のサンプラの出力は、３つの連続する１又は０からなる組を含むが、時に４つ又は２つの連続する１又は０からなる組を生じることがある。例えば伝送システムのローカルクロック周波数が、受信システムのローカルクロック周波数と正確には同期していない場合、サンプリングクロックにジッターがある場合、等の場合に、上記のようなオーバーフロー及び／又はアンダーフローが時に生じる。
【０００５】
他の問題は、オーバーサンプルデータストリームの正確なシンボル（ビット）境界を決定することの困難さ、各シンボルの多重サンプリングからシンボルの正確な値を決定することの困難さにある。
【０００６】
【本発明の概要】
本発明は上記の必要とされる要件に適合し、本発明により上記問題が解決される。オリジナルデジタルデータの伝送及び回復のためのシステムは、エンコーダ、トランスミッタ、レシーバ、デコーダ、アナログ位相同期ループを含む。アナログ位相同期ループは、センダクロックをトランスミッタに供給し、レシーバクロックをレシーバに供給する。ここでセンダクロック周波数は、システムクロック周波数の第１の整数倍であり、レシーバクロック周波数は、許容誤差が0.1％以内である、センダクロック周波数の第２の整数倍である。通常のフロー状態では、データフレームがシステムクロックの交番サイクルでレシーバから出力される。オーバーフロー状態では、データフレームがシステムクロックの連続サイクルでレシーバから出力される。アンダーフロー状態では、データフレームがシステムクロックの連続サイクルでレシーバから出力されない。
【０００７】
【好適実施例の開示】
全般的なシステム
図１は、本発明の好適な実施例による通信チャンネル101を介して、デジタルデータを伝送して回復するための通信システムのブロック図である。通信システムは、チャンネル101、エンコーダ102、トランスミッタ104、レシーバ105、デコーダ112、位相同期ループ（PLL）114を含む。レシーバ105は、オーバーサンプラ106、デジタルPLL108、フレームアライナ110を含む。
【０００８】
チャンネル101は、本発明の好適な実施例の高速２点間リンクからなる。このようなリンクは、撚り合わせ対、同軸ケーブルもしくは何らかの他の物理的な層の手段から形成される伝送線を含む。
【０００９】
エンコーダ102は、伝送すべきオリジナルデータ（TXデータ）をソース（図示せず）から受信する。例えばオリジナルデータは、グラフィックモニタに表示するためのコンピュータからのグラフィックデータであり、エンコーダ102は、コンピュータのグラフィックカード上のチップ内に具現化される。例えば好適な実施例では、オリジナルデータはソースから並行する形式で受信される。例えばソースは、グラフィックプロセッサチップ、又はパーソナルコンピュータ、サーバ、ワークステーションのバスからなる。エンコーダ102は、チャンネル101上を伝送するのにより適した形となるように、オリジナルデータを符号化する。例えばこのような符号化はデータを変換して、エラー修正特性の組み込み、電磁気的な干渉を減少させるべくデータ内の変化の最小化、（同期化文字のような）特定の信号組み込み等を行う。符号化データは、符号化される前のデータよりも一層多いビットを含む。例えば符号化される前のデータは、８ビットフレーム（バイト）から構成される。例えば符号化プロセスは、８ビットフレームの各データを10ビットフレームに変換する。他の実施例では、８から９ビット符号化方式、もしくはｍビットからｎビットへの符号化方式のような、異なる符号化方式が実施される。データが符号化された後、エンコーダ102は符号化されたデータを、チャンネル101上に伝送するためのトランスミッタ104に出力する。好適な実施例では、トランスミッタ104は、エンコーダ102からパラレル形式で符号化データを受信し、パラレル形式からシリアル形式に符号化データを変換してチャンネル101に符号化データ波形として出力する。さらに好適な実施例では、トランスミッタ104は、レシーバ105の動作と0.1％の許容誤差内で同期するように、PLL 114からセンダクロック信号を受信する。トランスミッタ104は、センダクロック信号と同期をとって、符号化データ波形をチャンネル101に送信する。
【００１０】
レシーバ105は、チャンネル101から符号化データ波形を受信する。レシーバ105内で、符号化データ波形はオーバーサンプラ106によって受信される。好適な実施例では、オーバーサンプラ106もまた、トランスミッタ104の動作と同期するように、PLL 114からレシーバクロック信号を受信する。オーバーサンプラ106は、符号化データ波形からシンボルに対するサンプルの整数倍の数を得て、オーバーサンプルデータストリームを発生し、さらにまたセンダクロック信号の周波数の整数倍である周波数を有するレシーバクロック信号を発生する。好適な実施例では、レシーバクロック周波数は、許容誤差が0.1％以内である、センダクロック周波数の３倍の周波数である。例えばセンダクロックが100MHzであれば、レシーバクロックは300MHzである。換言すれば、符号化データストリームからシンボルに対して平均して３つのサンプルが得られる。オーバーサンプラ106は、デジタルPLL 108にオーバーサンプルデータストリームを出力する。デジタルPLL 108は、オーバーサンプルデータストリームを受信し、オーバーサンプルデータストリーム内のエッジ（１から０にもしくは０から１に変化するデータ）からのクロック情報を抽出する。好適な実施例では、またデジタルPLL 108は左揃えされたデータフレーム及び関連しているフラグ情報を発生し、フレームアライナ110に出力する。フレームアライナ110は、左揃えされたデータフレーム及び関連しているフラグ情報を受信し、デコーダ112に整列データフレーム及び出力有効信号を出力する。最後にデコーダ112は、整列データフレーム及び出力有効信号を受信し、整列データフレームを復号化してオリジナルデータを再発生し、再発生したデータを受信データ（RXデータ）として出力する。好適な実施例では、液晶ディスプレイ（LCD）制御チップがデコーダ112からRXデータを受信し、ディスプレイ上にRXデータをグラフィカルに表示する。
トランスミッタ
図２は、本発明の好適な実施例による通信システム内のトランスミッタ104のブロック図である。トランスミッタ104は、タイミングアライナ202、データセレクタ204、チャンネルドライバ206、信号レベルコントローラ208を含む。
【００１１】
図３は、本発明の好適な実施例によるトランスミッタ104に関するタイミング図である。図３に示される信号は、システムクロック信号302、符号化並行データ信号304、第１の半クロック遅延データ信号306、データセレクタ出力信号308を含む。
【００１２】
システムクロック信号302は、エンコーダ102から符号化並行データ信号304を受信するタイミングアライナ102において、タイミングを決定する。例示を目的として、符号化並行データ信号304は、特にＤ[0:9]とラベルの付いた10ビットデータフレームを含む。この実施例では、タイミングアライナ202が、システムクロックサイクルの半分だけ、各データフレームの最後の５ビットを遅延し、第１の半クロック遅延データ信号306を発生する。
【００１３】
データセレクタ204は、符号化データをパラレル形式からシリアル形式へと変換する。この実施例では、並行データ信号304及び遅延データ信号306はどちらもデータセレクタ204に伝送される。またデータセレクタ204は、PLL 114からセンダクロック信号を受信する。特にこの場合には、センダクロック信号の周波数は、システムクロック周波数302の周波数の10倍である。データセレクタ出力信号308は、センダクロック信号に同期される。
【００１４】
チャンネルドライバ206は、データセレクタ出力信号308を受信し、符号化データ波形の形式でチャンネル101の信号を駆動する。信号レベルコントローラ208は、チャンネルドライバ206によって駆動される符号化データ波形の強さを制御する。
オーバーサンプラ
図４は、本発明の好適な実施例による通信システムの受信側に配置されるオーバーサンプラ106のブロック図である。オーバーサンプラ106は、チャンネルインピーダンスコントローラ402、チャンネル増幅器404、サンプラ406、タイミングアライナ408を含む。
【００１５】
図５は、本発明の好適な実施例によるオーバーサンプラ106に関するタイミング図である。図５に示される信号は、システムクロック信号302、サンプリングタイミング信号502、第２の半クロック遅延データ信号504、一連のサンプルデータ信号506-0、506-1、506-2、…、506-(xn-2)、506-(xn-1)（ここでｎは符号化データのデータフレームのビット数であり、ｘはオーバーサンプリングのための乗数である）、タイミングアライナ出力信号508を含む。図５に示す例では特に、ｎが10であり、ｘが３であり（３倍のオーバーサンプリングに関する）、よってｘ×ｎは30である。
【００１６】
チャンネルインピーダンスコントローラ402は、レシーバ105の入力インピーダンスを調整して、それによって入力インピーダンスがチャンネルインピーダンスに一致する。チャンネル増幅器404は、符号化データ波形を受信し、それを増幅及び／又はシフトして、それによってサンプラ406は波形内の特徴をよりよく検出することが可能となる。
【００１７】
サンプラ406は、チャンネル増幅器404からの増幅された符号化データ波形及びPLL 104からのレシーバクロック信号を受信する。図５に図示される特定の例では、レシーバクロック信号はシステムクロック信号の30倍の周波数を備える。サンプラ406は、レシーバクロック周波数に対応するサンプリング周波数で、増幅された波形のサンプリングを行う。したがって単一のシステムクロックサイクルでは、特にこの場合には30回のサンプリングが行われる。これらの30個のサンプルはサンプリングタイミング信号502のS0からS29として示され、この30個のサンプルは単一のオーバーサンプルデータフレームに対応する。
【００１８】
動作が図５に図示されるサンプラ406に関して、サンプラ406は、システムクロック302の半サイクルだけ遅延させてサンプルデータを保持し、異なる半サイクルだけ遅延させて回路を事前充電する。これは、図５の一連のサンプルデータ信号506-0、506-1、506-2、…、506-28、506-29によって示される。したがってこのサンプラ406に関しては、異なる半サイクルだけ遅延したサンプルデータを保持する装置が必要とされる。このような装置はタイミングアライナ408である。タイミングアライナ408は、異なる半サイクルに対して、オーバーサンプルデータフレームの最初の半分（すなわちこの特定の場合では、30個のサンプルの最初の15個）を保持する。またタイミングアライナ408は、オーバーサンプルデータフレーム全体を同期させ、システムクロック信号302の次のサイクルで始まるオーバーサンプルデータフレーム全体を出力508する。
デジタル PLL
図６は、本発明の好適な実施例による通信システムの受信側に配置されているデジタル位相同期ループ（デジタルPLL）108のブロック図である。デジタルPLLの１つの機能は、オーバーサンプルデータストリーム702から、位相情報のようなクロック情報を抽出することである。デジタルPLL 108は、エッジ抽出器602、エッジカウンタ604、データ選択コントローラ606、データ遅延装置608、データセレクタ610、最後の１ビットを遅延させる装置612、データ左揃えアライナ614からなる。図７は、本発明の好適な実施例によるPLL 108内で、オーバーサンプルデータストリーム702をグループ706及び相704にマッピングすることを示す図である。
【００１９】
現在のオーバーサンプルデータストリーム702はデータ遅延装置608によって受信される。データ遅延装置608は、データ選択コントローラ606がデータ選択位置を決定するまで、現在のオーバーサンプルデータストリーム702を保持して、データセレクタ610で利用可能な現在のオーバーサンプルデータストリーム702を形成する。最後の１ビットを遅延させる装置612は、データ選択コントローラ606がデータ選択位置を決定するまで、以前のオーバーサンプルデータストリーム702からの最後のビットサンプルS29を保持して、データセレクタ610で利用可能な最後のビットサンプルS29を形成する。データ選択位置が決定されると、最後の１ビットを遅延させる装置612は、以前のオーバーサンプルデータストリーム702からの最後のビットサンプルS29を現在のオーバーサンプルデータストリーム702からの最後のビットサンプルS29に置き換える。
【００２０】
図８は、本発明の好適な実施例によるデジタルPLL 108内のデータ選択の例を示す図である。現在のオーバーサンプルデータストリーム802は、オーバーサンプラ106からエッジ抽出器602によって受信される。エッジ抽出器602は、現在のオーバーサンプルデータストリーム802内のデータ遷移（エッジ）の位置を決定し、エッジ抽出器信号804を出力する。エッジ抽出器信号804は、エッジが見出された位置では１の値を有し、他の位置（エッジが見出されない位置）では０の値を有する。エッジカウンタ604は、エッジ抽出器信号804を受信し、現在のオーバーサンプルデータストリーム802の各グループ内の全てのエッジの相806を決定する。エッジカウンタ604は、各相を備えるエッジの数をカウントする。３倍のオーバーサンプルシステムに関しては、エッジカウンタ604は相０（エッジ０）、相１（エッジ１）、相２（エッジ２）にあるエッジの数をカウントする。データ選択コントローラ606は、エッジカウンタ604からのエッジに関する相情報を利用して、データ選択位置を決定する。図８に示されている例では、データ選択位置は相２である。データセレクタ610は、データ選択コントローラ606からのデータ選択位置を利用して、現在のオーバーサンプルデータストリーム802からの受信データストリーム812を選択する。
【００２１】
図９は、本発明の好適な実施例によるデジタルPLL 108内のデータ整列動作を示す図である。データ左揃えアライナ614は、最後の１ビットを遅延させる装置612から最後のサンプルビット803[S29]を入力902として受信し、データ選択コントローラ606から受信データストリーム812[D0:D9]受信する。この実施例では、受信データストリーム812は10ビット[D0:D9]からなる。この実施例では、データ左揃えアライナ614は、11個のデータビット[Y0:Y10]と２つのフラグビット[V9とV10]を出力として生成する。この実施例では、11個のデータビットと２つのフラグビットが以下のように決定される。
【００２２】
以前のオーバーサンプルデータストリームに対するデータ選択位置810が相０[P0]であり、現在のオーバーサンプルデータストリーム802に対するデータ選択位置810が相２[P2]であれば、ライン906に示されるように、Y0=S29、Y1=D0、Y2=D1、Y3=D2、Y4=D3、…、Y9=D8、Y10=D9、V9=V10=1である。V9及びV10はそれぞれデータビットY9及びY10に対する有効ビットを表す。この場合どちらも１であるV9及びV10は、Y9及びY10がどちらも有効データビットを保持することを示す。さらにこの場合、受信データストリーム812で１ビット欠落することを防ぐために、S29がY0に対して利用される。
【００２３】
一方、以前のオーバーサンプルデータストリームに対するデータ選択位置810が相２[P2]であり、現在のオーバーサンプルデータストリーム802に対するデータ選択位置810が相０[P0]であれば、ライン908に示されるように、Y0=D1、Y1=D2、…、Y7=D8、Y8=D9、V9=V10=0である。この場合どちらも０であるV9及びV10は、Y9及びY10がどちらも有効データビットを保持しないことを示す。さらにこの場合、受信データストリーム812で複製ビットを移動する目的で、D0は破棄される。
【００２４】
最後に、上記２つの状態に分類されない他の場合には、ライン910に示されるように、Y0=D0、Y1=D1、…、Y8=D8、Y9=D9、V9=1、V10=0である。このような場合には、１であるV9は、Y9が有効ビットを保持することを示すが、０であるV10は、Y10が有効ビットを保持しないことを示す。
フレームアライナ
図10は、本発明の好適な実施例による通信システムの受信側に配置されるフレームアライナ110のブロック図を示す。フレームアライナ110は、整列FIFO（先入れ先出し）装置1002、データ遅延装置1004、フレームセレクタ1006、同期化パターンファインダ1008、フレームコントローラ1010からなる。
【００２５】
図11は、本発明の好適な実施例によるフレームアライナ110内の整列FIFO装置1002の動作を示す図である。整列FIFO装置1002は、データ左揃えアライナ614から、出力904（11個のデータビット[Y0:Y10]及び２つのフラグビット[V9及びV10]を含む）を受信する。またこの実施例では、整列FIFO装置1002は、データ左揃えアライナ614から予め受信された21ビットのデータを含む。
【００２６】
図11に特に示される例では、整列FIFO装置1002の「以前の」データがライン1102に示され、以下の32ビットを含む。この32ビットとは、A9；B0〜B9；C0〜C9；D0〜D10である。整列FIFO装置1002の「次の」データは、ライン1104によって示され、X0〜X31の32ビットとして表されている。X0〜X31の32ビットの内容は、11個の以前のデータビットD0〜D10に付随する２つのフラグビット[V9及びV10]の値に依存する。V9及びV10がどちらも０であれば、D9及びD10はどちらも有効ではなく、それによって整列FIFO装置1002内の次のデータはライン1106によって示される。この第１の場合には、整列FIFO装置1002内の以前のデータは９ビット分左にシフトされ、それによって最後の11ビットの位置X21〜X31は、新しく受信された11個のデータビットE0〜E10で上書きされる。他方V9=１及びV10=０であれば、D9は有効であるが、D10は有効ではなく、それによって整列FIFO装置1002内の次のデータはライン1108によって示される。この第２の場合には、整列FIFO装置1002内の以前のデータは10ビット分左にシフトされ、それによって最後の11ビットの位置X21〜X31は、新しく受信された11個のデータビットE0〜E10で上書きされる。最後にV9及びV10がともに１であれば、D9及びD10はともに有効であり、それによって整列FIFO装置1002内の次のデータはライン1110によって示される。この第３の場合には、整列FIFO装置1002内の以前のデータは11ビット分左にシフトされ、それによって最後の11ビットの位置X21〜X31は、新しく受信された11個のデータビットE0〜E10で上書きされる。
【００２７】
図12は、本発明の好適な実施例によるフレームアライナ110からの出力を示すタイミング図である。図13は、本発明の好適な実施例によるフレームアライナ110内の整列FIFO装置1002のビットの利用法及びビットの範囲を示す図である。
【００２８】
整列FIFO装置1002の内容は、同期化パターンファインダ1008及びデータ遅延装置1004双方によって受信される。
【００２９】
データ遅延装置1004は、起こり得るオーバーフロー又はアンダーフローの状態によって、整列FIFO装置1002の内容を選択的に遅延する。データ遅延装置1004は、（あるいは遅延された）X0〜X31をフレームセレクタ1006に出力する。フレームセレクタ1006はフレームを選択し、フレームアライナ110によって出力する。フレームは20ビット幅であり、フレームポインタによって指示されるビットにおいて開始される。フレームポインタは、X0〜X10のフレームポインタ領域1304内になければならない。フレームポインタ領域1304がX0〜X10にあり、フレームが20ビット幅であるので、選択し得るフレームからなるウインドウ1308は、X0〜X29にある。
【００３０】
同期化パターンファインダ1008は、整列FIFO装置1002の内容内の同期化（sync）パターンを探索する。この実施例では、フレームは10ビット幅である単一の同期化パターンと整列される。通信の最中に不整列が発生することは、このような整列にとって望ましくない。フレームポインタ領域1304がX0〜X10にあり、同期化パターンが10ビット幅であるので、探索されなければならない同期化パターンにわたるウインドウ1306は、X0〜X19にある。
【００３１】
同期化パターンが同期化パターンファインダ1008によって見出されるとすれば、フレームは、信号を送るフレームコントローラ1010によって再編成され、信号はフレームセレクタ1006に送られ、同期化パターンの開始位置に依存する位置を変更する。さらにフレームコントローラ1010は出力無効信号をデコーダ112に送る。他方同期化パターンが見出されないとすれば、フレームコントローラ1010は、上記のようなフラグV9及びV10の値にしたがって、フレームセレクタ1006にフレームポインタの更新を行わせる。さらにフレームコントローラ1010は、有効20ビットデータをデーコーダ112に送る準備ができていれば、デコーダ112に出力有効信号を送る。
【００３２】
フレームアライナ110からの出力は、システムクロック信号1202と同期がとられる。通常の場合1204では、20ビットの有効データがシステムクロックの全ての異なるサイクルで発生される。図12は、この通常の状態状態に対する、フレームアライナ110による出力有効信号1204A及び出力データ信号1204Bを示す。しかしながらトランスミッタのクロック周波数がレシーバのクロック周波数よりも高ければ、時にオーバーフロー状態1206が発生する。オーバーフロー状態1206では、20ビットの有効データがシステムクロックの２つの連続したサイクルで発生される。図12は、このオーバーフロー状態に対する、出力有効信号1206A及び出力データ信号1206Bを示す。さらにレシーバのクロック周波数がトランスミッタのクロック周波数よりも高ければ、時にアンダーフロー状態1208が発生する。アンダーフロー状態1208では、システムクロックの２つの連続するサイクルの遅延が導入され、それによってトランスミッタがレシーバに「キャッチアップ」する。図12は、このアンダーフロー状態状態に対する、出力有効信号1208A及び出力データ信号1208Bを示す。
【００３３】
図14は、フレームアライナ110の動作状態を示す図である。４つの状態が示され、それらは、通常のフロー及び無効出力に対するS0、通常のフロー及び有効出力に対するS1、オーバーフロー及び有効出力に対するS2、アンダーフロー及び無効出力に対するS3である。また例えば状態間の移行は、種々の矢印Ａ〜Ｈによって示される。
【００３４】
図15は、図14の状態図の矢印によって示される移行の例示に関する情報を含む表である。この表は、現在のフラグV9、V10、現在のフレームポインタ、次のフレームポインタ、次の有効ビットに対する値を含む。
【００３５】
上記は、好適な実施例の動作を説明するためのものであり、本発明の範囲を制限することを意図しない。本発明の範囲は添付の特許請求の範囲によってのみ制限される。上記から、本発明の精神及び範囲を包含したまま、多くの変更例を実施可能であることが当業者には明らかであろう。例えばオーバーサンプリングのサイクルを３倍から任意の倍数に拡張する技術は比較的簡単なことである。
【図面の簡単な説明】
【図１】 本発明の好適な実施例による通信チャンネルを介した、デジタルデータの伝送及び回復のための通信システムのブロック図である。
【図２】 本発明の好適な実施例による通信システム内のトランスミッタのブロック図である。
【図３】 本発明の好適な実施例によるトランスミッタに対するタイミング図である。
【図４】 本発明の好適な実施例による通信システムの受信側に配置されるオーバーサンプラのブロック図である。
【図５】 本発明の好適な実施例によるオーバーサンプラのタイミング図である。
【図６】 本発明の好適な実施例による通信システムの受信側に配置されるデジタル位相同期ループ（デジタルPLL）のブロック図である。
【図７】 本発明の好適な実施例によるデジタルPLL内のグループ及び相へのオーバーサンプルデータのマッピングを示す図である。
【図８】 本発明の好適な実施例によるデジタルPLL内のデータ選択の例を示す図である。
【図９】 本発明の好適な実施例によるデジタルPLL内のデータ整列の動作を示す図である。
【図１０】 本発明の好適な実施例による通信システムの受信側に配置されるフレームアライナのブロック図である。
【図１１】 本発明の好適な実施例によるフレームアライナ内の整列FIFO装置の動作を示す図である。
【図１２】 本発明の好適な実施例によるフレームアライナからの出力を示すタイミング図である。
【図１３】 本発明の好適な実施例によるフレームアライナ内の整列FIFO装置の種々のビットの利用及びビットの範囲を示す図である。
【図１４】 フレームアライナ110の動作の状態図である。４つの状態が示される。
【図１５】 図１４の状態図の矢印Ａ〜Ｈによって示される移行の例に関する情報を含む表である。
【符号の説明】
101 チャンネル
102 エンコーダ
104 トランスミッタ
105 レシーバ
106 オーバーサンプラ
108 デジタルPLL
110 フレームアライナ
112 デコーダ
114 PLL

Claims (19)

1. オリジナルデジタルデータの伝送及び回復に関するシステムであって、
   (a)オリジナルデジタルデータを受信し、このオリジナルデジタルデータを符号化して符号化データフレームを形成するための、そしてこの符号化データフレームを出力するためのエンコーダと、
   (b)前記符号化データフレームを受信し、符号化データストリームを形成し、この符号化データストリームをチャンネルに伝送するためのトランスミッタと、
   (c)前記チャンネルから前記符号化データストリームを受信するためのレシーバであって、このレシーバが、
   (1)前記符号化データストリームをオーバーサンプリングしてオーバーサンプルデータストリームを形成するためのオーバーサンプラと、
   (2)前記オーバーサンプルデータストリームを受信して、前記オーバーサンプルデータストリームからクロック情報を抽出し、このクロック情報を利用して前記オーバーサンプルデータストリームから選択データを発生するためのデジタル位相同期ループと、
   (3)前記選択データを利用して符号化データフレームを発生するためのフレームアライナを含む、レシーバと、
   (d)システムクロック周波数を備えるシステムクロック信号を受信し、センダクロック周波数を備えるセンダクロック信号を前記トランスミッタに供給し、レシーバクロック周波数を備えるレシーバクロック信号を前記レシーバに供給するためのアナログ位相同期ループと、このセンダクロック周波数が、システムクロック周波数のおおよそ第１の整数倍であり、前記レシーバクロック周波数が、前記センダクロック周波数のおおよそ第２の整数倍であることと、
   (e)前記フレームアライナから前記符号化データフレームを受信し、このデータフレームを復号化して前記オリジナルデジタルデータを回復するためのデコーダと、
   からなるシステム。
2. 前記レシーバクロック周波数が、 0.1％未満の許容誤差である、前記センダクロック周波数のおおよそ第２の整数倍である、請求項１記載のシステム。
3. 前記第１の整数倍が少なくとも10倍であり、前記第２の整数倍が少なくとも３倍である、請求項１記載のシステム。
4. 前記オリジナルデジタルデータが、スクリーン上に画像を表示するためのデジタルデータを含む請求項１記載のシステム。
5. 前記トランスミッタが、
   (1)前記エンコーダから並行して前記符号化データフレームを受信し、前記システムクロック信号のサイクルの一部分で前記符号化データフレームの各々の部分を遅延するためのタイミングアライナと、
   (2)前記符号化データフレームを順番に並べて、前記センダクロック信号と同期化する前記符号化データストリームを形成するためのデータセレクタと、
   (3)前記符号化データストリームを前記チャンネルに駆動するためのチャンネルドライバと、
   を含む、請求項１記載のシステム。
6. 前記システムクロック信号のサイクルの一部分が、前記システムクロック信号のサイクルの半分である、請求項５記載のシステム。
7. 前記チャンネルドライバが、前記符号化データストリームを前記チャンネルに駆動するところで、信号強度を決定するために、前記チャンネルドライバに結合されている信号レベルコントローラをさらに含む、請求項５記載のシステム。
8. 前記符号化データフレームの各々の部分が、前記符号化データフレームの各々の後ろ半分である、請求項５記載のシステム。
9. 前記システムクロック信号のサイクルの一部分が、前記システムクロック信号の半分である、請求項５記載のシステム。
10. 前記オーバーサンプラが、
    (i)前記チャンネルから前記符号化データストリームを受信し、前記符号化データストリームの信号強度を増幅するためのチャンネル増幅器と、
    (ii)前記レシーバクロック信号を受信するための、そして前記レシーバクロック周波数で前記符号化データストリームをオーバーサンプリングして第１の数の検出セルでサンプリングを行うためのサンプラと、この第１の数が、前記第１の整数倍と前記第２の整数倍との乗数に等しいことと、
    (iii)前記サンプラから前記サンプリングの第１の部分を受信するための、そして前記第１の部分のサンプリングを保持するとともに対応する検出セルを事前充電するための、さらに前記サンプリングを並行して前記デジタル位相同期ループに出力するためのタイミングアライナとを含む、請求項１記載のシステム。
11. 前記オーバーサンプラが、
    (iv)前記センダクロック周波数で前記レシーバの入力インピーダンスを調整するためのチャンネルインピーダンスコントローラをさらに含む、請求項１０記載のシステム。
12. 前記サンプリングの第１の部分が前記サンプリングの第１の数の半分からなる、請求項１０記載のシステム。
13. 前記第１の数が少なくとも30である、請求項１０記載のシステム。
14. 前記デジタル位相同期ループが、
    (i)前記オーバーサンプルデータストリームのデータ移行の位置を示す信号を発生するためのエッジ抽出器と
    (ii)前記オーバーサンプルデータストリームからデータを選択する位置で、相を決定するためのデータ選択コントローラとを含む、請求項１記載のシステム。
15. 前記フレームアライナが、
    (i)前記オーバーサンプルデータストリームが所定の同期化パターンからなるかどうか、決定するための同期化パターンファインダを含む、請求項１記載のシステム。
16. 通常の状態において、前記システムクロック信号の交番するサイクルの間、前記レシーバが符号化データフレームを出力する、請求項１記載のシステム。
17. オーバーフロー状態において、前記システムクロック信号の２つの連続するサイクルの間、前記レシーバが符号化データフレームを出力する、請求項１６記載のシステム。
18. アンダーフロー状態において、前記システムクロック信号の２つの連続するサイクルの間、前記レシーバが符号化データフレームの出力を中断する、請求項１６記載のシステム。
19. デジタルデータを高速通信するための方法であって、
    システムクロック信号を利用してセンダクロック信号及びレシーバクロック信号を発生し、このセンダクロック信号が、前記システムクロック信号の第１の整数倍であり、前記レシーバクロック信号が前記センダクロック信号の第２の整数倍であるステップと、
    デジタルデータを受信するステップと、
    前記デジタルデータを符号化して符号化データフレームを発生するステップと、
    前記符号化データフレームから符号化データストリームを形成するステップと、
    前記符号化データストリームをチャンネルに前記センダクロック信号と同期させて伝送するステップと、
    前記チャンネルから前記符号化データストリームを前記レシーバクロック信号同期させて受信するステップと、
    前記符号化データストリームから符号化データフレームを発生するステップと、
    前記符号化データフレームを復号化してデジタルデータを再発生するステップと
    を含む方法。

Images