KR20010023620A - 고속, 동기된 데이터 통신을 위한 시스템 및 방법 - Google Patents

고속, 동기된 데이터 통신을 위한 시스템 및 방법 Download PDF

Info

Publication number
KR20010023620A
KR20010023620A KR1020007002270A KR20007002270A KR20010023620A KR 20010023620 A KR20010023620 A KR 20010023620A KR 1020007002270 A KR1020007002270 A KR 1020007002270A KR 20007002270 A KR20007002270 A KR 20007002270A KR 20010023620 A KR20010023620 A KR 20010023620A
Authority
KR
South Korea
Prior art keywords
data
receiver
encoded data
clock signal
transmitter
Prior art date
Application number
KR1020007002270A
Other languages
English (en)
Other versions
KR100436676B1 (ko
Inventor
정동균
안기정
Original Assignee
실리콘 이미지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=22014287&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR20010023620(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 실리콘 이미지, 인크. filed Critical 실리콘 이미지, 인크.
Publication of KR20010023620A publication Critical patent/KR20010023620A/ko
Application granted granted Critical
Publication of KR100436676B1 publication Critical patent/KR100436676B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0334—Processing of samples having at least three levels, e.g. soft decisions

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Dc Digital Transmission (AREA)

Abstract

오리지날 디지털 데이터의 전송 및 복원을 위한 시스템은 인코더, 송신기, 수신기, 디코더 및 아날로그 위상 동기 루프를 포함한다. 아날로그 위상 동기 루프는 송신기의 클럭을 송신기에 공급하고 수신기의 클럭을 수신기에 공급하며, 여기서 송신기의 클럭 주파수는 0.1% 허용오차내에서 시스템 클럭 주파수의 제1 정수배이고, 수신기의 클럭 주파수는 상기 송신기의 클럭 주파수의 제2 정수배이다. 정상의 흐름 상황에서, 데이터 프레임은 시스템 클럭의 교대 사이클에서 수신기에 의해 출력된다. 오버플로우 상황에서, 데이터 프레임은 시스템 클럭의 연속 사이클에서 수신기에 의해 출력된다. 언더플로우 상황에서, 데이터 프레임은 시스템 클럭의 연속 사이클에서 수신기에 의해 출력되지 않는다.

Description

고속, 동기된 데이터 통신을 위한 시스템 및 방법{SYSTEM AND METHOD FOR HIGH-SPEED, SYNCHRONIZED DATA COMMUNICATION}
전자 및 컴퓨터 기술이 계속해서 발전함에 따라, 거의 간격 만큼 또는 간격으로 배치된 다른 장치들 간의 정보 통신의 중요성은 증가하고 있다. 예를 들면, 회로판상의 다양한 칩들, 시스템내의 다양한 회로, 및 상호 다양한 시스템 간의 고속 통신에 제공하는 것이 현재 보다 바람직하다. 또한, 매우 고속으로, 특히 그래픽 또는 비디오 정보, 다수의 입력-출력 채널, 로컬 영역 네트워크등을 사용하여 시스템을 소모하는 집약 데이터의 데이터 통신에 필요한 다량의 데이터에 비추어 통신을 제공하는 것이 바람직하다.
특히, 개개의 개인용 컴퓨터, 워크스테이션 또는 다른 컴퓨팅 장치를 인에이블시키는 것이 바람직하며, 데이터는 병렬 데이터 버스를 사용하여 비교적 간단한 전송선을 통해 서로 통신하도록 정상적으로 내부로 이송된다. 이러한 전송선은 현재 일반적으로 유용한 컴퓨팅 시스템내의 64 비트 및 보다 넓은 데이터 경로와는 대조적으로 전형적으로 하나 또는 두개의 도전체만을 포함한다.
오버샘플링을 포함한 통신 시스템은 종종 전송 데이터를 복원하는데 사용된다. 이러한 시스템은, 심볼이 전송되는 속도보다 큰 속도로 인입 직렬 데이터 스트림을 샘플링하는 수신기를 포함한다. 예를 들면, 3배(X3) 오버샘플링 수신기에서, 인입 데이터 스트림은, 데이터 전송 속도가 매우 높은 경우 상기 수신기를 효과적으로 구현하도록 속도 차수로 샘플링된다.
하나의 문제는 수신단에서의 인입 데이터의 오버플로우 및 언더플로우를 조작하는데 있어서의 어려움이다. 예를 들면, 일반적으로 3X 오버샘플러의 출력은 3개의 연속한 1 또는 0의 세트를 포함하지만, 경우에 따라서는 4 또는 2개의 연속 1 또는 0이 발생할 수 있다. 이러한 오버플로우 및/또는 언더플로우는, 예를 들면 전송 시스템의 로컬 클럭의 주파수가 수신 시스템의 로컬 클럭과 정교하게 동기하지 않는 경우, 샘플링 클럭에 지터가 있는 경우등을 가끔 발생시킬 것이다.
다른 문제는 오버샘플된 데이터 스트림의 정정 심볼(비트) 경계 결정시의 어려움 및 각 심볼의 다수의 샘플링으로부터의 심볼의 정정값 결정시의 어려움을 포함한다.
〈발명의 요약〉
상술된 필요에 따라 상기 문제들은 본 발명에 의해 해결된다. 오리지날 디지털 데이터의 전송 및 복원을 위한 시스템은 인코더, 송신기, 수신기, 디코더, 및 아날로그 위상 동기 루프를 포함한다. 아날로그 위상 동기 루프는 송신기에 송신기의 클럭을 그리고 수신기에 수신기의 클럭을 공급하며, 송신기의 클럭 주파수는 시스템 클럭 주파수의 제1 정수배이고, 수신기의 클럭 주파수는 0.1% 허용오차내에서 송신기의 클럭 주파수의 제2 정수배이다. 정상의 플로우 상황에서, 데이터 프레임은 시스템 클럭의 교대 사이클에서 수신기에 의해 출력된다. 오버플로우 상황에서, 데이터 프레임은 시스템 클럭의 연속 사이클에서 수신기에 의해 출력된다. 언더플로우 상황에서, 데이터 프레임은 시스템 클럭의 연속 사이클에서 수신기에 의해 출력되지 않는다.
본 발명은 데이터 통신 시스템에 관한 것으로, 특히 본 발명은 고속 링크를 거쳐 전송된 디지털 데이터의 수신 시스템에서 오버샘플링을 사용한 복원에 관한 것이다.
도 1은 본 발명의 바람직한 실시예에 따른 통신 채널을 거쳐 디지털 데이터의 송신 및 복원을 위한 통신 시스템의 블록도.
도 2는 본 발명의 바람직한 실시예에 따른 통신 시스템내의 송신기의 블록도.
도 3은 본 발명의 바람직한 실시예에 따른 송신기(104)의 타이밍도.
도 4는 본 발명의 바람직한 실시예에 따른 통신 시스템의 수신측에 배치된 오버샘플러의 블록도.
도 5는 본 발명의 바람직한 실시예에 따른 오버샘플러에 대한 타이밍도.
도 6은 본 발명의 바람직한 실시예에 따른 통신 시스템의 수신측에 배치된 디지털 위상 동기 루프(디지털 PLL)의 블록도.
도 7은 본 발명의 바람직한 실시예에 따른 디지털 PLL내의 그룹 및 위상에 대한 오버샘플된 데이터의 맵핑을 도시한 도면.
도 8은 본 발명의 바람직한 실시예에 따른 디지털 PLL내의 데이터 선택의 예를 도시한 도면.
도 9는 본 발명의 바람직한 실시예에 따른 디지털 PLL내의 데이터 정렬의 동작을 도시한 도면.
도 10은 본 발명의 바람직한 실시예에 따른 통신 시스템의 수신측에 배치된 프레임 정렬기의 블록도.
도 11은 본 발명의 바람직한 실시예에 따른 프레임 정렬기내의 정렬된 FIFO의 동작을 도시한 도면.
도 12는 본 발명의 바람직한 실시예에 따른 프레임 정렬기로부터의 출력을 도시한 타이밍도.
도 13은 본 발명의 바람직한 실시예에 따른 프레임 정렬기내의 정렬된 FIFO에서의 다양한 비트의 사용 및 비트의 범위를 도시한 도면.
도 14는 프레임 정렬기(110)의 동작에 대한 상태도이며, 4개의 상태는 도 14의 상태도에서 그래프 화살표 A-H을 도시한 도면.
도 15는 도 14의 상태도에서 그래프 화살표 A-H로 도시한 변형예에 관한 정보를 포함한 표.
전체 시스템
도 1은 본 발명의 바람직한 실시예에 따른 통신 채널(101)을 거쳐 디지털 데이터의 전송 및 복원을 위한 통신 시스템의 블록도이다. 통신 시스템(101)은 채널(101), 인코더(102), 송신기(104), 수신기(105), 디코더(112), 및 위상 동기 루프(PLL)(114)를 포함한다. 수신기(105)는 오버샘플러(106), 디지털 PLL(108) 및 프레임 정렬기(110)를 포함한다.
채널(101)은 본 발명의 바람직한 실시예에서 고속의 두 지점 간 링크를 포함한다. 이러한 링크는 꼬임 쌍선, 동축 케이블 또는 물리적 계층의 일부 다른 구현을 포함한다.
인코더(102)는 소스(도시되지 않음)로부터 전송될 오리지날 데이터(TX 데이터)를 수신한다. 예를 들면, 오리지날 데이터는 그래픽 모니터상의 디스플레이용 컴퓨터로부터의 그래픽 데이터일 수 있고, 인코더(102)는 컴퓨터내의 그래픽 카드상의 칩 내에 내장될 수 있다. 바람직한 실시예에서, 오리지날 데이터는 소스로부터 병렬 형식으로 수신된다. 소스는, 예를 들면 그래픽 프로세서 칩, 또는 워크스테이션, 서버, 또는 개인용 컴퓨터의 버스로 구성될 수 있다. 인코더(102)는 채널(101)을 통해 전송하는데 보다 적당해지도록 오리지날 데이터를 인코드한다. 이러한 인코딩은, 예를 들면 에러-정정 능력을 포함하도록 데이터를 변환시키며, 전자기 간섭을 감소시키기 위해 데이터의 변화를 최소화하고, (동기 특성과 같은) 특수 시그널링등을 포함할 수 있다. 인코드된 데이터는 인코딩 이전의 데이터보다 많은 비트를 포함할 수 있다. 예를 들면, 인코딩 이전의 데이터는 8비트 프레임(바이트)으로 구성될 수 있다. 인코딩은, 예를 들면 상기 8비트 프레임 각각을 10비트 프레임으로 변환할 수 있다. 다른 실시예에서, 다른 인코딩 스킴은 8-9비트 인코딩 스킴, 또는 m비트에서 n비트로의 인코딩 스킴과 같이 이용될 수 있다. 데이터가 인코드된 후, 인코더(102)는 채널(101)을 통해 전송하기 위해 인코드된 데이터를 송신기(104)로 출력한다. 바람직한 실시예에서, 송신기(104)는 인코더(102)로부터 병렬 형식으로 인코드된 데이터를 수신하고, 채널(101)에 인코드된 데이터 파형으로서 출력하기 위해 병렬 형식에서 직렬 형식으로 인코드된 데이터를 변환시킨다. 게다가, 바람직한 실시예에서, 송신기(104)는 송신기의 클럭 신호와 동기하여 채널(101)에 인코드된 데이터 파형을 동기하기 위해 PLL(114)로부터 송신기의 클럭 신호를 수신한다.
수신기(105)는 채널(101)로부터 인코드된 데이터 파형을 수신한다. 수신기(105)내에, 인코드된 데이터 파형은 오버샘플러(106)에 의해 수신된다. 바람직한 실시예에서, 오버샘플러(106)는 또한 송신기(104)의 것과 그 동작을 동기하기 위해 PLL(114)로부터 수신기의 클럭 신호를 수신한다. 오버샘플러(106)는 오버샘플된 데이터 스트림을 발생시키기 위해 인코드된 데이터 파형으로부터 심볼당 정수배의 샘플 수를 얻어, 수신기의 클럭 신호는 송신기의 클럭 신호의 주파수의 정수배인 주파수를 갖는다. 바람직한 실시예에서, 수신기의 클럭 주파수는 0.1% 허용오차내에서 송신기의 클럭 주파수의 3배이다. 예를 들면, 송신기의 클럭이 100㎒이면, 수신기의 클럭은 300㎒이다. 즉, 평균적으로 3개의 샘플은 인코드된 데이터 스트림으로부터 심볼당 얻어진다. 오버샘플러(106)는 오버샘플된 데이터 스트림을 디지털 PLL(108)로 출력한다. 디지털 PLL(108)은 오버샘플된 데이터 스트림을 수신하고 오버샘플된 데이터 스트림내의 에지(1에서 0으로, 또는 0에서 1로의 데이터 변화)로부터 클럭 정보를 추출한다. 바람직한 실시예에서, 디지털 PLL(108)은 또한 프레임 정렬기(110)로 출력하기 위하여 좌로 정렬된 데이터 프레임 및 관련된 플래그 정보를 발생시킨다. 프레임 정렬기(110)는 좌로 정렬된 데이터 프레임과 관련된 플래그 정보를 수신하고, 정렬된 데이터 프레임과 출력 유효 신호를 디코더(112)로 출력한다. 마지막으로, 디코더(112)는 정렬된 데이터 프레임과 출력 유효 신호를 수신하고, 오리지날 데이터를 재발생시키고 상기 재발생된 데이터를 수신 데이터(RX 데이터)로서 출력하기 위해 정렬된 데이터 프레임을 디코드한다. 바람직한 실시예에서, 액정 표시(LCD) 제어기 칩은 디코더(112)로부터 RX 데이터를 수신하고 상기 RX 데이터를 도식적으로 표시부상에 디스플레이시킨다.
송신기
도 2는 본 발명의 바람직한 실시예에 따른 통신 시스템내의 송신기(104)의 블록도이다. 송신기(104)는 타이밍 정렬기(202), 데이터 선택기(204), 채널 드라이버(206), 및 신호 레벨 제어기(208)를 포함한다.
도 3은 본 발명의 바람직한 실시예에 따른 송신기(104)에 대한 타이밍도이다. 도 3에 도시된 신호는 시스템 클럭 신호(302), 인코드된 병렬 데이터 신호(304), 제1 하프 클럭 지연된 데이터 신호(306), 및 데이터 선택기 출력 신호(308)를 포함한다. 시스템 클럭 신호(302)는, 타이밍 정렬기(202)가 인코더(102)로부터 인코드된 병렬 데이터 신호(304)를 수신하는 타이밍을 결정한다. 설명을 위하여, 인코드된 병렬 데이터 신호(304)는 특히 D[0:9]로 라벨된 비트를 갖는 10-비트 데이터 프레임을 포함한다. 본 실시예에서, 타이밍 정렬기(202)는 제1 하프 클럭 지연된 데이터 신호(306)를 발생시키기 위해 시스템 각각의 데이터 프레임의 최종 5비트를 클럭 사이클의 1/2 만큼 지연시킨다.
데이터 선택기(204)는 병렬에서 직렬 형식으로 인코드된 데이터를 변환시킨다. 본 실시예에서, 병렬 데이터 신호(304) 및 지연된 데이터 신호(306) 모두는 데이터 선택기(204)로 이송된다. 데이터 선택기(204)는 또한 PLL(114)로부터 송신기의 클럭 신호를 수신한다. 송신기의 클럭 신호의 주파수는 특별한 경우에 시스템 클럭 신호(302)의 주파수의 10배이다. 데이터 선택기 출력 신호(308)는 송신기의 클럭 신호에 동기된다.
채널 드라이버(206)는 데이터 선택기 출력 신호(308)를 수신하고 채널(101)상의 신호를 인코드된 데이터 파형 형식으로 구동시킨다. 신호 레벨 제어기(208)는 채널 드라이버(206)에 의해 구동된 인코드된 데이터 파형의 세기를 제어한다.
오버샘플러
도 4는 본 발명의 바람직한 실시예에 따른 통신 시스템의 수신측에 배치된 오버샘플러(106)의 블록도이다. 오버샘플러(106)는 채널 임피던스 제어기(402), 채널 증폭기(404), 샘플러(406) 및 타이밍 정렬기(408)를 포함한다.
도 5는 본 발명의 바람직한 실시예에 따른 오버샘플러(106)에 대한 타이밍도이다. 도 5에 도시된 신호는 시스템 클럭 신호(302), 샘플링 타이밍 신호(502), 제2 하프 클럭 지연된 데이터 신호(504), 일련의 샘플 데이터 신호(506-0, 506-1, 506-2, ..., 506-(xn-2), 및 506-(xn-1)(여기서 n=인코드된 데이터의 데이터 프레임내의 비트 수, 및 x=오버샘플링으로 인한 승수), 및 타이밍 정렬기 출력 신호(508)를 포함한다. 도 5에 도시된 특정예에서, (3x 오버샘플링인 경우) n=10, x=3이므로, xn=30이다.
채널 임피던스 제어기(402)는, 입력 임피던스가 채널 임피던스와 일치하도록 수신기(105)의 입력 임피던스에 대한 조정을 행할 수 있다. 채널 증폭기(404)는 인코드된 데이터 파형을 수신하고, 샘플러(406)가 파형내의 특징들을 보다 양호하게 감지할 수 있도록 증폭 및/또는 시프트시킨다.
샘플러(406)는 채널 증폭기(404)로부터 증폭되어 인코드된 데이터 파형 및 PLL(114)로부터 수신기의 클럭 신호를 수신한다. 도 5에 도시된 특정예에서, 수신기의 클럭 신호는 시스템 클럭 신호의 주파수 30배를 가질 것이다. 샘플러(406)는 수신기의 클럭 주파수에 대응하는 샘플링 주파수에서 증폭된 파형의 샘플을 취한다. 따라서, 단일 시스템 클럭 사이클에서, 상기 특정예에서 30개의 샘플이 취해진다. 이 30개의 샘플은 샘플링 타이밍 신호(502)에서 S0 내지 S29로 도시되고, 30개의 샘플은 단일 오버샘플된 데이터 프레임에 대응한다.
동작이 도 5에 도시되어 있는 샘플러(406)인 경우, 샘플러(406)는 시스템 클럭(302)의 1/2 사이클 기간 동안 샘플 데이터 및 다른 1/2 사이클 기간 동안 프리챠지 회로를 보유한다. 이는 도 5에서 일련의 샘플 데이터 신호 506-0, 506-1, 506-2, ..., 506-28 및 506-29로 도시되어 있다. 따라서, 본 샘플러(406)인 경우, 장치가 다른 1/2 사이클 기간 동안 샘플 데이터를 보유할 필요가 있다. 이러한 장치는 타이밍 정렬기(408)이다. 타이밍 정렬기(408)는 다른 1/2 사이클 동안 오버샘플된 데이터 프레임(즉 본 특정예에서 30개의 샘플의 첫번째 15개)의 첫번째 15개를 보유한다. 타이밍 정렬기(408)는 또한 전체의 오버샘플된 데이터 프레임을 동기하고, 또한 시스템 클럭 신호(302)의 다음 사이클을 시작으로 전체 오버샘플된 데이터 프레임을 출력한다(508).
디지털 PLL
도 6은 본 발명의 바람직한 실시예에 따른 통신 시스템의 수신측에 배치된 디지털 위상 동기 루프(디지털 PLL)(108)의 블록도이다. 디지털 PLL(108)의 한 기능은 오버샘플된 데이터 스트림(702)으로부터 위상 정보와 같은 클럭 정보를 추출하는 것이다. 디지털 PLL(108)은 에지 추출기(602), 에지 카운터(604), 데이터 선택 제어기(606), 데이터 지연 장치(608), 데이터 선택기(610), 최종 1비트 지연부(612), 및 데이터 좌측 정렬기(614)를 포함한다. 도 7은 본 발명의 바람직한 실시예에 따른 디지터 PLL(108)내의 그룹(706) 및 위상(704)에의 오버샘플된 데이터 스트림(702)의 맵핑을 도시한 도면이다.
현재의 오버샘플된 데이터 스트림(702)은 데이터 지연 장치(608)에 의해 수신된다. 데이터 지연 장치(608)는 오버샘플된 데이터 스트림(702)를 보유하고, 데이터 선택 제어기(606)가 데이터 선택 위치를 결정했을 때까지 데이터 선택기(610)에 유용한 오버샘플된 데이터 스트림(702)을 만든다. 최종 1비트 지연 장치(612)는 이전의 오버샘플된 데이터 스트림(702)으로부터 최종 비트 샘플 S29를 보유하고, 데이터 선택 제어기(606)가 데이터 선택 위치를 결정했을 때까지 데이터 선택기(610)에 유용한 최종 비트 샘플 S29를 만든다. 데이터 선택 위치가 결정된 후, 최종 1비트 지연 장치(612)는 이전의 오버샘플된 데이터 스트림(702)으로부터의 최종 비트 샘플 S29를 현재의 오버샘플된 데이터 스트림(702)으로부터의 최종 비트 샘플 S29로 대체한다.
도 8은 본 발명의 바람직한 실시예에 따른 디지털 PLL(108)내의 데이터 선택의 예를 도시한 도면이다. 현재의 오버샘플된 데이터 스트림(802)은 오버샘플러(106)로부터 에지 추출기(602)에 의해 수신된다. 에지 추출기(602)는 현재의 오버샘플된 데이터 스트림(802)내의 데이터 변화의 위치(에지)를 결정하고 에지 추출기 신호(804)를 출력한다. 에지 추출기 신호(804)는, 에지가 발견되는 위치에서 1의 값을 갖고 (에지가 발견되지 않는) 다른 곳에서 0의 값을 갖는다. 에지 카운터(604)는 에지 추출기 신호(804)를 수신하고 현재의 오버샘플된 데이터 스트림(802)의 각 그룹에서의 임의의 에지의 위상(806)을 결정한다. 에지 카운터(604)는 각 위상을 갖는 에지의 수를 카운트한다. 3x 오버샘플링 시스템인 경우, 에지 카운터(604)는 위상0(에지0), 1(에지1), 및 위상2(에지2)에서의 에지 수를 카운트한다. 데이터 선택 제어기(606)는 에지 카운터(604)로부터 에지에 관한 위상 정보를 사용하여 데이터 선택 위치를 결정한다. 도 8에 도시된 예인 경우, 데이터 선택 위치는 위상2이다. 데이터 선택기(610)는 데이터 선택 제어기(606)로부터의 데이터 선택 위치를 사용하여 현재의 오버샘플된 데이터 스트림(802)로부터 수신된 데이터 스트림(812)을 선택한다.
도 9는 본 발명의 바람직한 실시예에 따른 디지털 PLL(108)내의 데이터 정렬의 동작을 도시한 도면이다. 데이터 좌측 정렬기(614)는 최종 1비트 지연 장치(612)로부터 최종 샘플 비트(803)[S29]를 입력(902)으로 수신하고, 데이터 선택 제어기(606)로부터 수신된 데이터 스트림(812)[D0:D9]을 수신한다. 본 실시예에서, 수신된 데이터 스트림(812)은 10비트[D0:D9]를 포함한다. 본 실시예에서, 데이터 좌측 정렬기(614)는 11개의 데이터 비트[Y0:Y10] 및 2개의 플래그 비트[V9 및 V10]를 출력(904)으로 발생시킨다. 본 실시예에서, 11개의 데이터 비트 및 2개의 플래그 비트는 다음과 같이 결정된다.
이전의 오버샘플된 데이터 스트림에 대한 데이터 선택 위치(810)가 위상0[P0]이고 현재의 오버샘플된 데이터 스트림(802)에 대한 데이터 선택 위치(810)가 위상2[P2]이면, 라인(906)으로 도시된 바와 같이, Y0=S29, Y1=D0, Y2=D1, Y3=D2, Y4=D3, ..., Y9=D8 및 Y10=D9, V9=V10=1이다. V9 및 V10은 데이터 비트 Y9 및 Y10에 대한 유효 비트를 각각 나타낸다. 이 경우에, 1인 V9 및 V10 모두는, Y9 및 Y10 모두가 유효 데이터 비트를 보유함을 가리킨다.
한편, 이전의 오버샘플된 데이터 스트림에 대한 데이터 선택 위치(810)가 위상2[P2]이고 현재의 오버샘플된 데이터 스트림(802)에 대한 데이터 선택 위치(810)가 위상0[P0]이면, 라인(908)으로 도시된 바와 같이, Y0=D1, Y1=D2,..., Y7=D8 및 Y8=D9, 및 V9=V10=0이다. 이 경우, 0인 V9 및 V10 모두는, Y9 또는 Y10이 유효 데이터 비트를 보유함을 가리킨다. 이 경우에, D0은 수신된 데이터 스트림(812)내의 이중 비트를 제거하기 위해 버려진다.
마지막으로, 상술된 두가지 상황에 속하지 않는 다른 경우에는, 라인(910)으로 도시된 바와 같이, Y0=D0, Y1=D1, ..., Y8=D8 및 Y9=D9, 및 V10=0이다. 이 경우에 대해, 1인 V9는, Y9가 유효 비트를 보유함을 가리키지만, 0인 V10은, Y10이 유효 비트를 보유하지 않음을 가리킨다.
프레임 정렬기
도 10은 본 발명의 바람직한 실시예에 따른 통신 시스템의 수신측에서의 프레임 정렬기(110)의 블록도이다. 프레임 정렬기(110)는 정렬된 FIFO(선입선출: first in first out)(1002), 데이터 지연(1004), 프레임 선택기(1006), 동기 패턴 파인더(1008), 및 프레임 제어기(1010)를 포함한다.
도 11은 본 발명의 바람직한 실시예에 따른 프레임 정렬기(110)내의 정렬된 FIFO(1002)의 동작을 도시한 도면이다. 정렬된 FIFO(1002)는 데이터 좌측 정렬기(614)로부터 (11 데이트 비트[Y0:Y10] 및 2개의 플래그 비트[V9 및 V10]을 포함한) 출력(904)을 수신한다. 본 실시예에서, 정렬된 FIFO(1002)는 또한 데이터 좌측 정렬기(614)로부터 미리 수신된 21 비트의 데이터를 포함한다.
도 11에 도시된 특정예에서, 정렬된 FIFO(1002)의 "이전" 데이터는 라인(1002)에 도시되어 있고 다음의 32비트, 즉 A9;B0-B9;C0-C9; 및 D0;D10을 포함한다. 정렬된 FIFO의 "다음" 데이터는 라인(1104)으로 도시되어 있고 32비트 X0-X31로 지정되어 있다. 32비트 X0-X31의 내용은 11개의 이전 데이터 비트 D0-D10를 수반한 두개의 플래그 비트 [V9 및 V10]의 값에 의존한다. V9 및 V10이 모두 0이면, D9 및 D10은 유효하지 않아, 정렬된 FIFO(1002)내의 다음 데이터는 라인(1106)으로 도시된다. 첫번째 경우에, 정렬된 FIFO(1002)내의 이전 데이터는 좌로 9비트 장소 시프트되고, 최종 11비트 장소 X21-X31은 새롭게 수신된 11 데이터 비트 E0-E10로 덮어씌어진다. 한편, V9=1 및 V10=0이면, D9는 유효하지만, D10은 유효하지 않아, 정렬된 FIFO(1002)내의 다음 데이터는 라인(1108)으로 도시된다. 두번째 경우에, 정렬된 FIFO(1002)내의 이전 데이터 10비트 장소 만큼 좌로 시프트된 다음, 최종 11비트 장소 X21-X31은 새롭게 수신된 11데이터 비트 E0-E10로 덮어씌어진다. 마지막으로, V9 및 V10 모두가 1이면, D9 및 D10은 모두 유효하지만, 정렬된 FIFO(1002)내의 다음 데이터는 라인(1110)으로 도시된다. 세번째 경우에, 정렬된 FIFO(1002)내의 이전 데이터는 11비트 장소 만큼 좌로 시프트된 다음, 최종 11비트 장소 X21-X31은 새롭게 수신된 11데이터 비트 E0-E10로 덮어씌어진다.
도 12는 본 발명의 바람직한 실시예에 따른 프레임 정렬기(110)로부터의 출력을 도시한 타이밍도이다. 도 13은 본 발명의 바람직한 실시예에 따른 프레임 정렬기(110)내의 다양한 비트의 사용 및 정렬된 FIFO(1002)의 비트 범위를 도시한 도면이다.
정렬된 FIFO(1002)의 내용은 동기 패턴 파인더(1008) 및 데이터 지연 장치(1004)에 의해 수신된다.
데이터 지연 장치(1004)는 가능한 오버플로우 또는 언더플로우 상황에 따라 정렬된 FIFO(1002)의 내용을 선택적으로 지연시킨다. 데이터 지연 장치(1004)는 (가급적 지연된) X0-X31을 프레임 선택기(1006)에 출력한다. 프레임 선택기(1006)는 프레임 정렬기(110)에 의한 출력을 위하여 프레임을 선택한다. 프레임은 20비트 폭이고 프레임 포인터에 의해 지시된 비트로 시작한다. 프레임 포인터는 X0 내지 X10의 프레임 포인터 범위(1304)내에 속해야 한다. 프레임 포인터 범위(1304)가 X0 내지 X10이고 프레임이 20비트 폭이기 때문에, 프레임이 가급적 선택될 수 있는 윈도우(1308)는 X0 내지 X29이다.
동기 패턴 파인더(1008)는 정렬된 FIFO(1002)의 내용내의 동기 패턴을 탐색한다. 본 실시예에서, 프레임은 10비트 폭인 단일 동기 패턴으로 정렬될 수 있다. 통신중에 정렬되지 않으면 상기 정렬이 바람직할 것이다. 프레임 포인터 범위(1304)가 X0 내지 X10이고 동기 패턴은 10비트 폭이기 때문에, 동기 패턴이 탐색되어야 하는 윈도우(1306)는 X0 내지 X19이다.
동기 패턴이 동기 패턴 파인더(1008)에 의해 발견되면, 프레임은 프레임 선택기(1006)가 동기 패턴의 시작 위치에 의존한 위치에 프레임 포인터를 변화되도록 프레임 제어기(1010)를 송신한 프레임 제어기(1010)에 의해 재정렬된다. 게다가, 프레임 제어기(1010)는 출력 무효 신호를 디코더(112)에 송신한다. 한편, 동기 패턴이 발견되지 않으면, 프레임 제어기(1010)는 프레임 선택기(1006)가 플래그 V9 및 V10의 값에 따라 상술된 바와 같은 프레임 포인터를 갱신하도록 한다. 게다가, 프레임 제어기(1010)는, 20비트의 유효 데이터가 디코더(112)로 송신되려고할 때 출력 유효 신호를 디코더(112)로 송신한다.
프레임 정렬기(110)로부터의 출력은 시스템 클럭 신호(1202)와 동기된다. 일반적인 경우(1204)에, 20비트의 유효 데이터는 시스템 클럭의 매 다른 사이클마다 발생된다. 도 12는 이러한 정상적인 상황인 경우의 프레임 정렬기(110)에 의한 출력 유효 신호(1204A) 및 출력 데이터 신호(1204B)를 도시한다. 그러나, 송신기의 클럭 주파수가 수신기의 클럭 주파수보다 높으면, 때때로 오버플로우 경우(1206)가 발생한다. 오버플로우 경우(1206)에, 20비트의 유효 데이터는 시스템 클럭의 두개의 연속 사이클에서 발생된다. 도 12는 이 오버플로우 상황인 경우의 출력 유효 신호(1206A) 및 출력 데이터 신호(1206B)를 도시한다. 게다가, 수신기의 클럭 주파수가 송신기의 클럭 주파수보다 높으면, 오버플로우 경우(1208)가 종종 발생한다. 언더플로우 경우(1208)에, 송신기가 수신기에 "획득"하도록 시스템 클럭의 두개의 연속 사이클의 지연이 도입될 수 있다. 도 12는 상기 언더플로우 상황인 경우 출력 유효 신호(1208A) 및 출력 데이터 신호(1208B)를 도시한다.
도 14는 프레임 정렬기(110) 동작의 상태도이다. 4개의 상태, 즉 정상의 흐름과 무효 출력인 경우의 S0, 정상의 흐름과 유효 출력인 경우의 S1, 오버플로우 및 유효 출력인 경우의 S2, 및 언더플로우와 무효 출력인 경우의 S3이 도시되어 있다. 상태들 간의 변화예가 또한 다양한 화살표 A 내지 H로 도시되어 있다.
도 15는 도 14의 상태도에서의 그래프 화살표 A-H로 표현된 변화예에 관한 정보를 포함한 표이다. 상기 표는 현재의 플래그 V9 및 V10에 대한 값, 현재의 프레임 포인터, 다음의 프레임 포인터, 및 다음의 유효 비트를 나타낸다.
상기 설명은 바람직한 실시예의 동작을 설명하는 것이지 본 발명의 범위를 국한하는 것은 아니다. 본 발명의 범위는 다음의 특허청구범위에 의해서만 한정된다. 상기 설명으로부터, 다양한 변화가 본 발명의 사상 및 범위에 의해 내포된 기술 분야의 당업자에 명백해질 것이다. 예를 들면, 3x 오버샘플링에서 임의의 배수의 오버샘플링까지 기술을 확장하는 것이 비교적 수월하다.

Claims (20)

  1. 오리지날 디지털 데이터의 전송 및 복원을 위한 시스템에 있어서,
    (a) 상기 오리지날 디지털 데이터를 수신하여 인코드된 데이터 프레임을 형성하도록 상기 오리지날 디지털 데이터를 인코드하고, 상기 인코드된 데이터 프레임을 출력하기 위한 인코더,
    (b) 상기 인코드된 데이터 프레임을 수신하고, 인코드된 데이터 스트림을 형성하고, 상기 인코드된 데이터 스트림을 채널로 전송하기 위한 송신기,
    (c) 상기 채널로부터 상기 인코드된 데이터 스트림을 수신하기 위한 수신기 -상기 수신기는
    (1) 오버샘플된 데이터 스트림을 형성하기 위해 상기 인코드된 데이터 스트림을 오버샘플링하기 위한 오버샘플러,
    (2) 상기 오버샘플된 데이터 스트림을 수신하고, 상기 오버샘플된 데이터 스트림으로부터 클럭 정보를 추출하고, 상기 클럭 주파수를 사용하여 상기 오버샘플된 데이터 스트림으로부터 선택된 데이터를 발생시키기 위한 디지털 위상 동기 루프, 및
    (3) 상기 선택된 데이터를 사용하여 인코드된 데이터 프레임을 발생시키기 위한 프레임 정렬기를 포함함-,
    (d) 시스템 클럭 주파수를 갖는 시스템 클럭 신호를 수신하고, 송신기의 클럭 주파수를 갖는 송신기의 클럭 신호를 상기 송신기에 공급하고, 수신기의 클럭 주파수를 갖는 수신기의 클럭 신호를 상기 수신기에 공급하기 위한 아날로그 위상 동기 루프 -상기 송신기의 클럭 주파수는 거의 상기 시스템 클럭 주파수의 제1 정수배이고, 상기 수신기의 클럭 주파수는 거의 상기 송신기의 클럭 주파수의 제2 정수배임-, 및
    (e) 상기 프레임 정렬기로부터 상기 인코드된 데이터 프레임을 수신하고, 상기 오리지날 디지털 데이터를 복원하기 위해 상기 데이터 프레임을 디코드하기 위한 디코더
    를 포함하는 것을 특징으로 하는 시스템.
  2. 제1항에 있어서, 상기 수신기의 클럭 주파수는 0.1% 허용오차 미만으로 상기 송신기의 클럭 주파수의 거의 제2 정수배인 것을 특징으로 하는 시스템.
  3. 제1항에 있어서, 상기 제1 정수배는 적어도 10이고, 상기 제2 정수배는 적어도 3인 것을 특징으로 하는 시스템.
  4. 제1항에 있어서, 상기 오리지날 디지털 데이터는 스크린상에 이미지로서 디스플레이하기 위한 디지털 데이터를 포함하는 것을 특징으로 하는 시스템.
  5. 제1항에 있어서, 상기 (b) 송신기는
    (1) 상기 인코더로부터 상기 인코드된 데이터 프레임을 병렬로 수신하고 상기 인코드된 데이터 프레임 각각의 일부를 상기 시스템 클럭 신호의 몇 사이클 만큼 지연시키기 위한 타이밍 정렬기,
    (2) 상기 송신기의 클럭 신호와 동기되는 상기 인코드된 데이터 스트림을 형성하기 위해 상기 인코드된 데이터 프레임을 나열하기 위한 데이터 선택기, 및
    (3) 상기 인코드된 데이터 스트림을 상기 채널에 구동시키기 위한 채널 드라이버를 포함하는 것을 특징으로 하는 시스템.
  6. 제5항에 있어서, 상기 시스템 클럭 신호의 몇 사이클은 상기 시스템 클럭 신호의 1/2 사이클인 것을 특징으로 하는 시스템.
  7. 제5항에 있어서,
    상기 채널 드라이버에 결합되어, 상기 채널 드라이버가 상기 인코드된 데이터 스트림을 상기 채널에 구동시키는 신호 세기를 결정하기 위한 신호 레벨 제어기를 더 포함하는 것을 특징으로 하는 시스템.
  8. 제5항에 있어서, 상기 인코드된 데이터 프레임 각각의 일부는 상기 인코드된 데이터 프레임 각각의 후반부인 것을 특징으로 하는 시스템.
  9. 제5항에 있어서, 상기 시스템 클럭 신호의 몇 사이클은 상기 시스템 클럭 신호의 1/2인 것을 특징으로 하는 시스템.
  10. 제1항에 있어서, 상기 (c)(1) 오버샘플러는
    (i) 상기 채널로부터 상기 인코드된 데이터 스트림을 수신하고 상기 인코드된 데이터 스트림의 신호 세기를 증폭하기 위한 채널 증폭기,
    (ii) 상기 수신기의 클럭 신호를 수신하고 제1 개수의 검출 셀의 샘플링을 형성하기 위해 상기 수신기의 클럭 주파수로 상기 인코드된 데이터 스트림을 오버샘플링하기 위한 샘플러 -상기 제1 개수는 상기 제1 정수배 및 상기 제2 정수배의 곱임-, 및
    (iii) 상기 샘플러로부터의 상기 샘플링의 제1 부분을 수신하고, 대응하는 검출 셀이 프리챠지되는 동안 상기 샘플링의 제1 부분을 보유하고, 상기 샘플링을 상기 디지털 위상 동기 루프에 병렬로 출력하기 위한 타이밍 정렬기를 포함하는 것을 특징으로 하는 시스템.
  11. 제10항에 있어서, 상기 (c)(1) 오버샘플러는 (iv) 상기 송신기의 클럭 주파수에서 상기 수신기의 입력 임피던스를 조정하기 위한 채널 임피던스 제어기를 더 포함하는 것을 특징으로 하는 시스템.
  12. 제10항에 있어서, 상기 샘플링의 상기 제1 부분은 상기 샘플링의 제1 하프를 포함하는 것을 특징으로 하는 시스템.
  13. 제10항에 있어서, 상기 제1 개수는 적어도 30인 것을 특징으로 하는 시스템.
  14. 제1항에 있어서, 상기 (c)(2) 디지털 PLL은
    (i) 상기 오버샘플된 데이터 스트림에서 데이터 변화의 위치를 나타내는 신호를 발생시키기 위한 에지 추출기, 및
    (ii) 상기 오버샘플된 데이터 스트림으로부터 데이터를 선택하도록 위상을 결정하기 위한 데이터 선택 제어기를 포함하는 것을 특징으로 하는 시스템.
  15. 제1항에 있어서, 상기 (c)(3) 프레임 정렬기는
    (i) 상기 오버샘플된 데이터 스트림이 소정의 동기 패턴을 포함하는지의 여부를 결정하기 위한 동기 패턴 파인더(finder)를 포함하는 것을 특징으로 하는 시스템.
  16. 제1항에 있어서, 상기 수신기는 정상적으로 상기 시스템 클럭 신호의 교대 사이클 동안 인코드된 데이터 프레임을 출력하는 것을 특징으로 하는 시스템.
  17. 제16항에 있어서, 오버플로우 상황에서, 상기 수신기는 상기 시스템 클럭 신호의 두개의 연속 사이클 동안 인코드된 데이터 프레임을 출력하는 것을 특징으로 하는 시스템.
  18. 제16항에 있어서, 언더플로우 상황에서, 상기 수신기는 상기 시스템 클럭 신호의 두개의 연속 사이클 동안 인코드된 데이터 프레임의 출력을 억제하는 것을 특징으로 하는 시스템.
  19. 디지털 데이터의 고속 통신을 위한 방법에 있어서,
    시스템 클럭 신호를 사용하여 송신기의 클럭 신호 및 수신기의 클럭 신호를 발생시키는 단계 -상기 송신기의 클럭 신호는 상기 시스템 클럭 신호의 제1 정수배이고 상기 수신기의 클럭 신호는 상기 송신기의 클럭 신호의 제2 정수배임-,
    상기 디지털 데이터를 수신하는 단계,
    인코드된 데이터 프레임을 발생시키기 위해 상기 디지털 데이터를 인코드하는 단계,
    상기 인코드된 데이터 프레임으로부터 인코드된 데이터 스트림을 형성하는 단계,
    상기 송신기의 클럭 신호와 동기하여 상기 인코드된 데이터 스트림을 채널에 전송하는 단계,
    상기 수신기의 클럭 신호와 동기하여 상기 채널로부터 상기 인코드된 데이터 스트림을 수신하는 단계,
    상기 인코드된 데이터 스트림으로부터 인코드된 데이터 프레임을 발생시키는 단계, 및
    상기 디지털 데이터를 재발생시키기 위해 상기 인코드된 데이터 프레임을 디코드하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  20. 디지털 데이터의 고속 통신을 위한 방법에 있어서,
    상기 디지털 데이터를 송신기에 입력시키는 단계 -시스템 클럭 신호의 각 사이클 동안 상기 디지털 데이터의 소정의 한 부분이 입력됨-,
    상기 디지털 데이터를 상기 송신기에서 채널로 파형으로 전송하는 단계 -상기 시스템 클럭 신호의 각 사이클 동안 상기 디지털 데이터의 소정의 한 부분은 전송됨-,
    상기 파형을 상기 채널에서 수신기로 수신하는 단계,
    오버샘플된 데이터 스트림을 발생시키기 위해 상기 파형을 오버샘플링하는 단계,
    상기 오버샘플된 데이터 스트림으로부터 상기 디지털 데이터를 결정하는 단계, 및
    상기 수신기로부터 상기 디지털 데이터를 출력하는 단계 -상기 시스템 클럭 신호의 각각의 교대 사이클 동안 상기 디지털 데이터 출력의 소정의 두 부분이 정상적으로 출력되고, 오버플로우 상황인 경우 상기 디지털 데이터는 상기 시스템 클럭의 연속 사이클 동안 출력되고, 언더플로우 상황인 경우 디지털 데이터는 상기 시스템 클럭의 연속 사이클 동안 출력되지 않음-
    를 포함하는 것을 특징으로 하는 방법.
KR10-2000-7002270A 1997-09-04 1998-09-04 고속, 동기된 데이터 통신을 위한 시스템 및 방법 KR100436676B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US5804097P 1997-09-04 1997-09-04
US60/058,040 1997-09-04

Publications (2)

Publication Number Publication Date
KR20010023620A true KR20010023620A (ko) 2001-03-26
KR100436676B1 KR100436676B1 (ko) 2004-06-22

Family

ID=22014287

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-7002270A KR100436676B1 (ko) 1997-09-04 1998-09-04 고속, 동기된 데이터 통신을 위한 시스템 및 방법

Country Status (5)

Country Link
US (2) US6229859B1 (ko)
JP (1) JP3895544B2 (ko)
KR (1) KR100436676B1 (ko)
CA (1) CA2302370C (ko)
WO (1) WO1999012306A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100812692B1 (ko) * 2006-12-28 2008-03-13 포스데이타 주식회사 Ｄｓｒｃ 시스템에서의 클럭 동기 장치 및 그에 따른 동기방법

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6229859B1 (en) * 1997-09-04 2001-05-08 Silicon Image, Inc. System and method for high-speed, synchronized data communication
US6560290B2 (en) 1998-01-20 2003-05-06 Silicon Image, Inc. CMOS driver and on-chip termination for gigabaud speed data communication
JP4344475B2 (ja) * 1998-01-20 2009-10-14 シリコン・イメージ，インコーポレーテッド ギガボー速度のデータ通信用のｃｍｏｓドライバとオンチップ終端器
US6735710B1 (en) * 1999-09-09 2004-05-11 Matsushita Electric Industrial Co., Ltd. Clock extraction device
US20020191603A1 (en) * 2000-11-22 2002-12-19 Yeshik Shin Method and system for dynamic segmentation of communications packets
JP3385266B2 (ja) * 2000-11-27 2003-03-10 富士通株式会社 雑音除去方法及び装置
GB0102923D0 (en) * 2001-02-06 2001-03-21 Comm & Control Electronics Ltd Local Communications system and apparatus for use therein
JP3903721B2 (ja) 2001-03-12 2007-04-11 ソニー株式会社 情報送信装置および方法、情報受信装置および方法、情報送受信システムおよび方法、記録媒体およびプログラム
GB2375274A (en) * 2001-03-27 2002-11-06 Acuid Corp Ltd Receiver with automatic skew compensation
TW513856B (en) * 2001-04-16 2002-12-11 Realtek Semiconductor Corp Data recovery device and method
EP1446910B1 (en) 2001-10-22 2010-08-11 Rambus Inc. Phase adjustment apparatus and method for a memory device signaling system
US7792235B2 (en) * 2002-01-25 2010-09-07 Integrated Device Technology, Inc. Dynamic phase tracking using edge detection
US7113560B1 (en) 2002-09-24 2006-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Serial link scheme based on delay lock loop
US20040117691A1 (en) * 2002-12-13 2004-06-17 George Fang Method and related device for reliably receiving a digital signal
DE10329395A1 (de) * 2003-06-30 2005-02-10 Infineon Technologies Ag Verfahren zur Datenübertragung
US7030849B2 (en) * 2003-07-03 2006-04-18 Freescale Semiconductor, Inc. Robust LCD controller
US7359458B2 (en) * 2003-07-31 2008-04-15 Analog Devices, Inc. Structures and methods for capturing data from data bit streams
US20050201488A1 (en) * 2004-03-12 2005-09-15 Duff Christopher P. Display of digital interface symbol information from an analog signal
US7792152B1 (en) 2004-06-08 2010-09-07 Owlink Technology, Inc. Scheme for transmitting video and audio data of variable formats over a serial link of a fixed data rate
US7672416B2 (en) * 2005-03-30 2010-03-02 Alcatel-Lucent Usa Inc. High-speed serial transceiver with sub-nominal rate operating mode
US7492849B2 (en) * 2005-05-10 2009-02-17 Ftd Solutions Pte., Ltd. Single-VCO CDR for TMDS data at gigabit rate
US20070260771A1 (en) * 2006-04-10 2007-11-08 Cheng-Hao Lee Method of Reducing Clock Differential in a Data Processing System
TWI337492B (en) * 2007-04-24 2011-02-11 Realtek Semiconductor Corp Digitally synchronized receiving device and associated signal processing method
US8139697B2 (en) * 2008-01-29 2012-03-20 United Microelectronics Corp. Sampling method and data recovery circuit using the same
US20090251602A1 (en) * 2008-04-03 2009-10-08 Manufacturing Resources International, Inc. System and Method for Providing Video and Audio Signals to Multiple Displays
US9812047B2 (en) 2010-02-25 2017-11-07 Manufacturing Resources International, Inc. System and method for remotely monitoring the operating life of electronic displays
US9875209B2 (en) * 2013-05-06 2018-01-23 Qualcomm Incorporated Synchronous data-link throughput enhancement technique based on data signal duty-cycle and phase modulation/demodulation
US10319408B2 (en) 2015-03-30 2019-06-11 Manufacturing Resources International, Inc. Monolithic display with separately controllable sections
US10922736B2 (en) 2015-05-15 2021-02-16 Manufacturing Resources International, Inc. Smart electronic display for restaurants
US10269156B2 (en) 2015-06-05 2019-04-23 Manufacturing Resources International, Inc. System and method for blending order confirmation over menu board background
EP3347793A4 (en) 2015-09-10 2019-03-06 Manufacturing Resources International, Inc. SYSTEM AND METHOD FOR SYSTEMIC DETECTION OF DISPLAY ERRORS
US10319271B2 (en) 2016-03-22 2019-06-11 Manufacturing Resources International, Inc. Cyclic redundancy check for electronic displays
JP2019526948A (ja) 2016-05-31 2019-09-19 マニュファクチャリング・リソーシズ・インターナショナル・インコーポレーテッド 電子ディスプレイ遠隔画像確認システム及びその方法
US10510304B2 (en) 2016-08-10 2019-12-17 Manufacturing Resources International, Inc. Dynamic dimming LED backlight for LCD array
US10908863B2 (en) 2018-07-12 2021-02-02 Manufacturing Resources International, Inc. System and method for providing access to co-located operations data for an electronic display
US11645029B2 (en) 2018-07-12 2023-05-09 Manufacturing Resources International, Inc. Systems and methods for remotely monitoring electronic displays
US11137847B2 (en) 2019-02-25 2021-10-05 Manufacturing Resources International, Inc. Monitoring the status of a touchscreen
US11402940B2 (en) 2019-02-25 2022-08-02 Manufacturing Resources International, Inc. Monitoring the status of a touchscreen
FR3094593B1 (fr) * 2019-03-29 2021-02-19 Teledyne E2V Semiconductors Sas Procédé de synchronisation de données numériques envoyées en série
US11921010B2 (en) 2021-07-28 2024-03-05 Manufacturing Resources International, Inc. Display assemblies with differential pressure sensors
US11965804B2 (en) 2021-07-28 2024-04-23 Manufacturing Resources International, Inc. Display assemblies with differential pressure sensors
US11895362B2 (en) 2021-10-29 2024-02-06 Manufacturing Resources International, Inc. Proof of play for images displayed at electronic displays
US11972672B1 (en) 2022-10-26 2024-04-30 Manufacturing Resources International, Inc. Display assemblies providing open and unlatched alerts, systems and methods for the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4672639A (en) * 1984-05-24 1987-06-09 Kabushiki Kaisha Toshiba Sampling clock pulse generator
US5212716A (en) * 1991-02-05 1993-05-18 International Business Machines Corporation Data edge phase sorting circuits
US5430485A (en) * 1993-09-30 1995-07-04 Thomson Consumer Electronics, Inc. Audio/video synchronization in a digital transmission system
US5714904A (en) 1994-06-06 1998-02-03 Sun Microsystems, Inc. High speed serial link for fully duplexed data communication
JPH0887462A (ja) * 1994-09-20 1996-04-02 Fujitsu Ltd ステートマシン及び通信制御方式
US5905769A (en) 1996-05-07 1999-05-18 Silicon Image, Inc. System and method for high-speed skew-insensitive multi-channel data transmission
US6229859B1 (en) * 1997-09-04 2001-05-08 Silicon Image, Inc. System and method for high-speed, synchronized data communication

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100812692B1 (ko) * 2006-12-28 2008-03-13 포스데이타 주식회사 Ｄｓｒｃ 시스템에서의 클럭 동기 장치 및 그에 따른 동기방법

Also Published As

Publication number Publication date
JP3895544B2 (ja) 2007-03-22
US6587525B2 (en) 2003-07-01
US6229859B1 (en) 2001-05-08
JP2001515308A (ja) 2001-09-18
US20010009571A1 (en) 2001-07-26
CA2302370A1 (en) 1999-03-11
CA2302370C (en) 2004-06-01
WO1999012306A1 (en) 1999-03-11
KR100436676B1 (ko) 2004-06-22

Similar Documents

Publication Publication Date Title
KR100436676B1 (ko) 고속, 동기된 데이터 통신을 위한 시스템 및 방법
JP3671920B2 (ja) スキュー調整回路及びスキュー調整方法
US7161998B2 (en) Digital phase locked loop for regenerating the clock of an embedded signal
KR100291291B1 (ko) 디지탈비디오전송용블럭코딩
US7308059B2 (en) Synchronization of data links in a multiple link receiver
US20070279408A1 (en) Method and system for data transmission and recovery
US5594763A (en) Fast synchronizing digital phase-locked loop for recovering clock information from encoded data
US8000350B2 (en) Reducing bandwidth of a data stream transmitted via a digital multimedia link without losing data
JP2001515308A5 (ko)
US5920897A (en) Apparatus and method for providing multiple channel clock-data alignment
KR20030034138A (ko) 데이터 비활성 기간에 부채널 데이터를 전송하는 방법 및시스템
JP2000507755A (ja) 遷移制御された平衡エンコード体系
US8923440B1 (en) Circuitry for padded communication protocols
US7359458B2 (en) Structures and methods for capturing data from data bit streams
CN101453595B (zh) 显示控制装置及其方法
GB2336074A (en) Phase alignment of data in high speed parallel data buses using a multi-phase low frequency sampling clock
KR100863369B1 (ko) 사이클 인코딩된 신호에 관한 수신기
US20040153936A1 (en) Data recovery circuit and method and data receiving system using the same
KR100524979B1 (ko) 클럭신호 발생 장치 및 그 방법
KR930007133B1 (ko) 동기식 다중장치의 대기시간지터 감소회로
Xiaoping et al. Study of Digital Video Interface (DVI) Hardware Design In Multimedia System
EP1248471A1 (en) Digital phase locked loop for embedded signal clock recovery
JPH0556025A (ja) 伝送路符号処理方式
EP1665596A1 (en) System ans method for remote controlled clock synthesis in transmission via a digital multimedia link
Kim et al. 64.3: Design of Partially Cascaded Clock‐Embedded Serial Link Intra‐Panel Interface for a Flat Panel Display System

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130524

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140522

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20150526

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20160527

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20170529

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20180528

Year of fee payment: 15

EXPY Expiration of term