JP3879604B2 - 半導体多層基板および半導体多層膜の製造方法 - Google Patents
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Description
【産業上の利用分野】
本発明は異なる格子定数または極性を有する複数の半導体結晶を同一基板上に成長する半導体結晶構造を用いた半導体レーザおよびその製造方法に関する。
【0002】
【従来の技術】
半導体結晶基板と格子定数が異なる半導体結晶薄膜を成長する場合、基板を構成する原子と薄膜を構成する原子が同様の規則性を持って連続して配列されるために、半導体結晶薄膜を構成する原子の配列は立方体から直方体へと変形する。
【0003】
この変形により半導体結晶薄膜中に応力が発生する。2つの結晶の格子定数が異なること、すなわち格子不整合により発生した応力が、結晶を構成する原子の結合エネルギーより大きくなったときに結晶中に転位が発生して応力が緩和される。転位とは、原子の存在していない領域であり、転位を導入することで結晶表面の面内に存在する原子の数を調整して、(基板の格子定数*面内の原子数)=(薄膜の格子定数*面内の原子数`)とすることができる。従って、格子定数の異なる2種類の結晶を連続して成長した場合には、成長膜厚が厚くなって薄膜内の内部応力が転位の発生エネルギー以上になった場合に、転位を発生して応力を緩和することとなる。しかしながら、薄膜内の転位はトラップとなり電子の移動度を低下させたり、光子の消滅中心となる等問題となるために、デバイスの活性領域における転位の密度を低下させる必要があった。
【0004】
一方、基板21と結晶成長した結晶22の極性が異なる場合を図1に示す。例えばSiは一種類の原子で構成されているために非極性分子を構成しているが、GaAsは陽性のGaと陰性のAsとで構成されているために極性分子を構成する。非極性分子上に極性分子薄膜を成長した場合には、極性不適合により極性−非極性分子間の結合には大きなエネルギーが必要となるため、連続した薄膜が形成されないという問題がある。すなわち、極性分子は非極性分子より極性分子上に存在した方がよりエネルギーか小さくなるために島状に成長する。その結果、成長が進んでそれぞれの島が大きくなり、ぶつかりあったところに境界が発生する。この境界をAPD23(アンチフェーズドドメイン)という。境界では原子が連続しておらず多くの転位を含むために、格子定数が異なる結晶を成長した場合と同様に大きな問題となる。この場合も同様に転位によるデバイス特性の劣化が問題となっていた。
【0005】
基板と結晶界面付近には上述したように、格子不整合や極性非極性による転位が発生するが、バッファ層である結晶を成長し続けることで転位の密度を低下させて、その後に成長するデバイスの活性層領域への転位の伝播を抑制することができる。効果的な方法としては組成が異なる2種類の膜膜で且つ一方に格子歪を導入した臨界膜厚以下の薄膜を多層に積層することで、薄膜の界面に於て転位をストップすることができる。これにより、薄膜の成長に応じて転位密度を低下することができる。その後、この結晶を高温にてアニールすることで安定した低転位の多層膜結晶基板が得られることになる。
【0006】
上記のように半導体基板上に格子定数または極性の異なる半導体結晶を成長する場合、格子不整合または極性・非極性により発生する内部応力を厚い膜厚の結晶を成長することで転位により吸収し良質の半導体多層膜を得る検討が行われてきているが、図2に従来の半導体多層膜の例を示す。
【0007】
Si基板1上に200度で第1のGaAs結晶2を50nm成長した後、580度で10分アニールを行い、さらに第2のGaAs結晶4を580度で1μm成長した後330度で第3のGaAs5を1μm成長することで、第1のGaAs2結晶内に転位を発生させて応力を緩和し、第3のGaAs5結晶内には転位を伝播させないことが可能となっている。ここでは完成度の高い結晶を得るために(001)面より<011>方向に6度傾斜したSi基板を用いたり、Siエピタキシャル基板を用いたりすることで、さらに第2のGaAs結晶内の転位を減少している[ヒロフミ.シモムラ、ヨシタカ.オカダ、ミツオ.カワベ、インターナショナル カンファレンス オン ソリッド ステート デバイス アンド マテリアリアルス、1992,S-II-8 (H. Shimomura, Yoshitaka. Okada, Mitsuo Kawabe, International conference on Solid State Device and Materials,1992,S-II-8]。
【0008】
半導体発光素子および電子素子としてはSi基板全面にGaAs結晶を成長した後にストライプ上に活性領域が形成されている。
【0009】
上記のように、歪多層薄膜結晶の成長とアニールにより転位密度が低い結晶を得ることはできるが、良好な結晶を得るためには厚い結晶が必要となり、長時間の結晶成長が要求されるばかりでなく、転位が発生しても完全に応力が緩和されないことによりデバイス作製中に多層膜結晶基板が容易に破損したり、基板の湾曲等によるプロセスの制約等と大きな問題となる。
【0010】
ところで、極性非極性の問題はかなり解決されつつあり、基板に傾斜をつけて結晶成長が開始するポイントを多くすることにより、島状成長の抑制が可能であることが示されている。しかしながら、基板に傾斜をつけることによりへき開性の低下や、デバイス形状の等方性の劣化等が問題となる。
【0011】
以上のような低転位化のアプローチは厚膜を必要とするということで大きな問題点を内包している。言い替えれば、厚膜化することで低転位化は可能であるが、基板の破損や湾曲等の問題により量産デバイスに適応可能とは考えられない。すなわち、厚膜の形成なくして安定した低転位結晶を得る必要がある。
【0012】
また、Si基板が非極性原子で構成されているのに対して、成長する結晶であるGaAsが極性分子であることにより、アンチフェイズドメイン(APD)が発生するが、このAPDを抑制する方法として、<110>方向に2度程度の傾斜をもつ(001)表面を有する基板上に、結晶成長することで傾斜方向にはAPDの発生が抑制される。また厚膜を形成してアニールすることで、結晶表面におけるAPDによる転位がきわめて少なくなるという報告がある(NTT)。
【0013】
さらに、Si基板上に酸化膜をもちいたストライプを形成してGaAs結晶を選択成長する方法として(特開平3−171617号公報、特開平3−247597号公報)がある。2度傾斜した基板上にストライプを形成してストライプの開口部に半導体結晶を選択成長するものである。
【0014】
しかしながら、きわめて重要であるストライプの方向と基板の傾斜角度の関係について言及されていない。また、基板の傾斜角度が2度と小さいために、APDの抑制効果が小さく、ストライプのと基板の傾斜角度を同じにした場合においても薄膜結晶を形成した場合にはAPDによる転位が発生してしまい、低転位の薄膜結晶は実現できない。半導体結晶を厚膜としてアニールすることで転位を抑制できたと考えられる。
【0015】
つまり、この場合はGaAs結晶をストライプの幅と同程度に厚い厚膜結晶を形成する必要があると共に、結晶全面に化合物結晶を成長することを目的としており、低転位の薄膜結晶は実現できない。
【0016】
【発明が解決しようとする課題】
上記の転位の発生を防止するために、臨界膜厚以下の薄い結晶を成長する必要がある。しかしながら、Siが非極性結晶であるのに対してGaAsが極性結晶であるために臨界膜厚以下でも転位の発生が確認されている。
【0017】
本発明は上記問題点に鑑み、極性非極性による転位の発生を無くするために凹凸結晶基板表面上に半導体結晶を成長するか、または傾斜基板上にストライプを形成して傾斜方向と垂直な方向での極性非極性による転位の発生を抑制することで異なる格子定数または極性の複数の結晶を成長した半導体多層膜を用いて作製した半導体レーザおよびその製造方法を提供する。
【0018】
【課題を解決するための手段】
上記の目的を達成する本発明の半導体レーザは、平坦面を有するシリコンからなる半導体基板と、前記半導体基板上に形成されたシリコンからなるバッファ層と、前記シリコンからなるバッファ層上に形成され、前記シリコンからなる半導体基板と極性が異なる量子ドット状の複数の半導体結晶とシリコンからなる単結晶薄膜とが繰り返し交互に積層されてなり、隣接する前記量子ドット状の半導体結晶同士は離間していると共に融合していない活性層と、前記活性層上に形成されたクラッド層とを有する。
【0019】
さらに、本発明の半導体レーザの製造方法は、平坦面を有するシリコンからなる半導体基板上にシリコンからなるバッファ層を形成するバッファ層形成工程と、前記シリコンからなるバッファ層上に前記シリコンからなる半導体基板と極性が異なる量子ドット状の複数の半導体結晶とシリコンからなる単結晶薄膜とが繰り返し交互に積層されてなり、隣接する前記量子ドット状の半導体結晶同士は離間していると共に融合していない活性層を形成する活性層形成工程と、前記活性層上にクラッド層を形成するクラッド層形成工程とを有する半導体レーザの製造方法である。
【0025】
【実施例】
以下本発明の一実施例の半導体多結晶膜について、図面を参照しながら説明する。
【0026】
(参考例1)
図3は参考例における半導体多層膜の構造図を示すものである。
【0027】
図3(a)において、31は<001>方向の表面を有するSi基板、32は凹凸を有するSi基板表面、33は厚み2nmのGaAs結晶薄膜、34は100nmのSi結晶薄膜である。
【0028】
本参考例では、Si基板32表面には格子状レジストを用いて作製される凹凸が形成されており、この凹凸側面は図3に示したように、面等で形成されている。ピッチはおよそ100nmである。側面が面で構成されているため、図3に示したように、基板31表面は原子レベルの等高線状のステップにより構成されていることになる。従って、SiとGaAsの格子不整合率は3%程度となり、GaAs結晶は4nm程度の膜厚であれば臨界膜厚以下となり転位を発生せずに安定して存在することができるが、GaAs結晶33の上にSi結晶薄膜34を成長することで、GaAsの臨界膜厚が増大している。もし、Si結晶34が存在しない場合には2nm程度の臨界膜厚程度である。
【0029】
図3に示したように、本参考例の半導体多層膜は基板表面に原子オーダーのステップが全ての方向に対して存在しているために各ステップにおいてGaAs結晶33が核生成してお互いに融合し、従って極性非極性によるAPDの発生を防止することができる。また、GaAs結晶膜33は2nmであり、臨界膜厚以下なので転位も発生しない。さらに、GaAs結晶33は格子歪を有しているために、縮退が解けており、各種デバイスの活性領域として歪を有しない場合より良好な特性を示す。
【0030】
なお、凹凸は多重露光法によるエッチングで形成するが、電子ビーム等の描画法を用いてもよいし、エッチングにより結晶表面を荒してもよい。
【0031】
以上のように、本参考例Si基板31表面が凹凸を有し、原子オーダーのステップを有しており、その上にSi結晶薄膜を成長しているために、GaAs結晶33をきわめて薄くしても基板全体として応力的に釣合が取れ、GaAs結晶33内に転位等の発生をおさえることができる。
【0032】
(参考例2)
図4は第2の参考例における半導体多結晶膜の構造図を示すものである。
【0033】
図4において、41はSi基板、42は<110>方向に10度傾斜したSi基板表面、43は絶縁膜、44は結晶を成長する窓領域、45は厚み2nmのGaAs結晶薄膜、46は100nmのSi結晶薄膜である。
【0034】
本参考例では、Si基板表面は<110>方向に10度傾斜している為に<10>方向には10原子のテラスと1原子のステップにより表面が形成されるため、その方向には極性非極性によるAPDは発生しない。
【0035】
ここで、<−110>方向にはステップが存在しないため<−110>方向に極性非極性の島状成長を助長する表面張力が発生することが考えられるが、本実施例では<−110>方向の幅を2μm長さが1mmと島状成長する領域より狭い窓領域を形成してそこに選択的にGaAs結晶45を成長しているため、島状成長を抑制することができる。すなわち、極性非極性により形成される島状結晶の大きさより窓領域の幅を小さくすることで<−110>方向のAPDの発生を防止することができる。
【0036】
GaAs結晶45の上にSi結晶薄膜46を成長することで、GaAsの臨界膜厚は増大し、GaAs結晶45は臨界膜厚以下になっている。
【0037】
図4(b)に示したように、本参考例の半導体多層膜は基板41表面に原子オーダーのステップを有するために極性非極性によるAPDは発生せず、また、臨界膜厚以下であるために、転位も発生しない。さらに、GaAs結晶45は格子歪を有しているために、縮退が解けており、各種デバイスの活性領域として歪を有しない場合より良好な特性を得ることができる。
【0038】
本参考例においても第1の参考例と同様に、GaAs結晶45がきわめて薄いこと、さらにその上にSi結晶薄膜46を成長しているために基板全体として応力的に釣合が取れていること、さらにGaAs45結晶内に転位等が発生しないことがポイントとなっており、従来のように絶縁膜ストライプを用いた成長を行っていても厚膜結晶を成長していることと大きく異なっていることを特長としている。
【0039】
(参考例3)
図5は第3の参考例における半導体レーザの構造図を示すものである。
【0040】
図5において、51はn−Si基板、52は干渉露光法で、100nmピッチで<110>方向と<−110>方向にレジストグレーティングを形成した後に、エッチングにより凹凸をつけたSi基板表面、53は膜厚500nmの絶縁膜、54はGaAs結晶を成長する窓領域、55はエピタキシャル成長した厚み2nmのGaAs結晶薄膜、56はエピタキシャル成長した200nmのp−Si単結晶薄膜、57はp側電極、58はn側電極である。光出射光端面はドライエッチングにより形成し、スクライブにより素子に分離した。共振器長は500μmである。なお、本参考例では、MBE法を用いてGaAsおよびSi薄膜を成長している。
【0041】
本参考例の半導体レーザは、Si基板51上にGaAs55を形成しているが、Siに対してGaAsの屈折率が大きいためにGaAs薄膜55付近で光強度が最大となり、Si基板51上に形成したグレーティングの凹凸によりレーザの活性層であるGaAs結晶55の膜厚が変調されて分布利得型のDFBレーザとして発振する。この時、GaAs結晶薄膜55の膜厚が2nmと極めて薄いためにGaAs薄膜55上に結晶成長したSi56にはAPDは発生しない。なお、発光波長は1.15μm程度でDFB発振波長は1.1μmであり、1.3μm用ファイバアンプ励起用光源として使用できる。また、発振閾値は20mA、スロープ効率は50%となる。
【0042】
(参考例4)
図6は第4の参考例における半導体レーザの構造図を示すものである。
【0043】
図6において、61はn−Si基板、62は干渉露光法で、100nmピッチで<110>方向と<−110>方向にレジストグレーティングを形成した後にエッチングにより凹凸をつけたSi基板表面、63はエピタキシャル成長した厚み2nmのInGaAs結晶薄膜、64はエピタキシャル成長した200nmのp−Si単結晶薄膜、65はエピタキシャル成長した膜厚1μmのn−Si単結晶薄膜、66は電極である。素子の外形は第3の参考例と同様に作製した。
【0044】
本参考例の半導体レーザは、上記第3の参考例の半導体レーザと比較してInGaAs活性層63の側面が絶縁膜ではなく、p−Si64により覆っている点が異なる。
【0045】
本参考例の半導体レーザは注入した電流はp−Si層64で狭索された後、活性層63に注入されるが、発光波長は1.8μm程度でDFB発振波長は1.7μmであり、発振閾値は10mA、スロープ効率は50%である。このように活性層への結晶欠陥の伝播が抑制されて低閾値化が実現されるのは、活性層63側面をSi結晶で覆っていることに基づくものである。
【0046】
(参考例5)
図7は第5の参考例における半導体受光素子の構造図を示すものである。
【0047】
図7において、71は<110>方向に10度傾斜したn−Si基板、72は絶縁膜、73はGaAs結晶を成長する窓領域、74はエピタキシャル成長した厚み2nmのInGaAs結晶薄膜、75はエピタキシャル成長した100nmのp−Si単結晶薄膜、76はp側電極、77はn側電極である。窓領域は50μmピッチで10本平行に形成し一端をp側電極でまとめている。窓領域の長さは500μmである。なお、本参考例では、MBE法を用いてInGaAsおよびSi薄膜を成長している。
【0048】
InGaAsはSiに対して格子定数が大きいために圧縮歪が導入されることが考えられる。しかしながら、本参考例の半導体レーザはSi基板71を<110>方向に10度傾斜させ、また光吸収層であるInGaAs薄膜74は歪が無い場合においては2.6μm程度となるInAsに近い組成としている。
【0049】
その結果、受光波長は2μm程度まで可能となり、広い波長範囲で均一な変換効率の受光素子が実現される。変換効率は98%であった。特に、MSMホトダイオードでありながら、光吸収層はp−i−n構成としているためにリーク電流が小さく、雑音特性も良好である。
【0050】
またSiの受光素子の受光可能波長が1.4μm程度までであるため、それ以上の波長の受光素子としてSiのICと集積化して、低雑音で高利得かつ高速の受光素子を得ることができる。
【0051】
(参考例6)
図8は第6の参考例における半導体光導波路の構造図を示すものである。
【0052】
図8において、81は<110>方向に10度傾斜したn−Si基板、82は絶縁膜、83はGaAs結晶を成長する窓領域、84はエピタキシャル成長した厚み2nmのInGaAs結晶薄膜、85はエピタキシャル成長した5nmのSi単結晶薄膜、86はGaAs結晶薄膜とSi単結晶薄膜より成るペア数50の導波路層、87は絶縁膜、88はp側電極、89はn側電極、90は屈折率変調器である。なお、本参考例では、MBE法を用いてGaAsおよびSi薄膜を成長している。
【0053】
本参考例の半導体光導波路において、GaAsはSiに対して屈折率が大きいために光が内部に閉じ込められるが、電極に電圧を印可することで導波層路86内の屈折率が変化して光の位相が変わり、合波した後の出射光に強度変調を与えることができる。また、Siのように安価でかつ強度の高い半導体結晶を基板として用いることで大面積に光ICを構成できる。特に図8に示したような光変調器の場合導波層路領域で1mm程度、屈折率変調器領域で200μm程度の長さが必要となるためにGaAs基板上に素子を構成した場合には極めて高価なものとなる。
【0054】
(参考例7)
図9は第7の参考例における半導体電子素子の構造図を示すものである。
【0055】
図9において、91は<110>方向に10度傾斜したn−Si基板、92は絶縁膜、93は結晶薄膜を成長する窓領域、94はエピタキシャル成長した厚み2nmのGaAs結晶薄膜、95は2nmのInGaAs結晶薄膜、96はエピタキシャル成長した10nmのSi単結晶薄膜、97はソース電極、98はゲート電極、99はドレイン電極である。窓領域の長さは300μmである。なお、本参考例では、MBE法を用いてGaAs,InGaAsおよびSi薄膜を成長している。
【0056】
本参考例の半導体電子素子において、InGaAs95が活性層として機能し、移動度100000cm2/secがえられ、ゲート電極に電圧を印可することでInGa
As層95に空乏層が形成されてソース97とドレイン99電極間に流れる電流を制御することができる。また、InGaAs層95はドーピングしていないために電子の移動度が大きく、さらにInGaAs層95に歪が導入されているために移動度は更に大きくなり、相互コンダクタンスとしてgm=250A/Vが得られる。
【0057】
第3〜第7の参考例において、表面に凸部を有する半導体基板を用いても、面と異なる面を有しその表面にストライプ状に結晶成長領域が形成されている半導体基板を用いても同様の効果を得ることができる。
【0058】
(参考例8)
上記の第1〜第7の参考例においては、半導体多層膜や半導体レーザなどについて説明したが、以下では半導体結晶薄膜基板や半導体レーザなどのの製造方法について説明する。
【0059】
図10は第8の参考例における半導体結晶薄膜基板の製造方法を示すものである。
【0060】
図10において、(001)表面を有するSi基板101上にSi102を3μmエピタキシャル成長するSi成長工程(a)と、基板上に<110>方向及び<−110>方向にレジストによる回折格子103を作製したのちフッ酸で回折格子をSi基板上に転写する回折格子作製工程(b)と、レジストを除去した後にSi基板全面に膜厚2nmのGaAs薄膜結晶104および膜厚100nmのSi結晶薄膜105をMBEにより成長する工程(c)より半導体薄膜結晶基板を得る。
【0061】
本参考例では成長温度を650度と低温にしてSiとGaAs原子間の拡散を抑制しているが、この時回折格子103のピッチは100nm程度とし、エッチング深さは20nm程度である。この回折格子103により基板全面に原子レベルのステップが生じるため、薄膜の結晶成長領域を細長く限定しなくても極性非極性分子を成長できる。GaAs層104の臨界膜厚は3.5nm程度である。なお、基板表面は鏡面であったが、格子定数の違いによる基板の僅かのたわみが確認された。
【0062】
本参考例における半導体結晶薄膜基板の製造方法では干渉露光法による回折格子によりレジストマスクを作製したが、1μm幅で2μmピッチ程度のラインアンドスペースを有するフォトマスクを使用して露光を行い、基板表面に凹凸を形成することも可能である。もっとも、回折格子によるレジストマスクのほうがピッチを100nm以下に小さくできると共に、凹凸の斜面の傾斜が小さいために均一なテラスの幅が実現されるために効果的である。
【0063】
また凹凸を作製する場合、マスクのラインの方向を<210>または<120>方向とすることで、1回の露光で基板表面に均一な凹凸を形成できるが、この場合凹凸をDFBレーザの回折格子としては使用できない。従って、へき開によりDFBレーザの回折格子として使用する場合には、へき開の方向はラインの方向に同じく<110>または<−110>方向を向いている必要がある。この場合は、<110>方向にフォトマスクか回折格子で露光を行った後、さらに<−110>方向に重ねて露光することで基板面内に均一に凹凸を形成できる。
【0064】
(参考例9)
図11は第9の参考例における半導体結晶薄膜基板の製造方法を示すものである。
【0065】
図11において、(001)面から<110>方向に10度傾斜した表面を有するSi基板111上にSi112を3μmエピタキシャル成長した後、SiO2113を500nm堆積するSi成長工程(a)と、レジストを基板前面に塗布した後、基板上に<110>方向に細長くレジストを露光し、露光された領域114にある絶縁膜をフッ化水素酸で除去するストライプ作製工程(b)と、レジストを除去した後、ストライプ窓部にSiバッファ結晶115、GaAs結晶116およびSi結晶117を成長する薄膜成長工程(c)より半導体薄膜結晶基板を得る。
【0066】
本参考例において、結晶成長はMBE法にて行った。
ストライプ作製工程(b)において、<ー110>方向の幅が2μm、<110>方向の長さが300μmの窓領域が得られるようにレジストにより絶縁膜をエッチング除去するが、このエッチングについては、窓領域の絶縁膜の除去には基板にダメージが入らないようにウエットエッチングを行っている。
【0067】
薄膜形成工程(c)において、良好なGaAs/基板界面を得るためにSi基板111上にSi結晶112をエピタキシャル成長した後に膜厚が2nmのGaAs薄膜116と膜厚200nmのSi結晶117を成長するが、その際、半導体結晶はSiO2113上には成長せずSi02113のない窓領域に選択的に成長する。その結果、成長した結晶は窓領域と同様な形状となる。
【0068】
本参考例においても第8の参考例と同様に、成長温度を650度と低温にしてSiとGaAs原子間の拡散を抑制している。面から<110>方向に10度傾けることで1原子のステップに対して約10原子のテラスが存在することとなる。10原子程度と小さいテラスの場合は、極性非極性によるAPDの発生は認められない。
【0069】
また、Si基板表面は<110>方向に傾いているために、<−110>方向にはステップが存在せず、極性非極性によるAPDの発生が考えられるが、幅2μmと小さいために、1個の結晶粒で覆われ、APDは発生しない。Si結晶薄膜117は、GaAs結晶薄膜の表面保護と格子歪の安定化のために設けられている。
【0070】
上記した方法により成長した結晶薄膜表面は鏡面状態で、強いフォトルミネッセンス発光が観察され、これより結晶中には殆ど転位が存在していないことがわかる。本参考例では、結晶を基板の一部に成長しているために、結晶のある部分にだけ格子歪による僅かの変形を生ずるが、基板の大部分には結晶が存在していないため基板全体としては、きわめて僅かの応力となり基板の変形は認められなかった。また、基板内に応力が発生していないために残留応力による結晶の割れ等がなく、歩留まりが向上する。さらに、基板の変形が無いためにフォトリソグラフィ等による像のぼやけ等が無く、基板前面に均一な露光条件が得られ、歩留まりが向上する。
【0071】
(参考例10)
図12は第10の参考例における半導体レーザの製造方法を示すものである。
【0072】
図12において、n−Si基板121上にSi結晶122をエピタキシャル成長するSiエピタキシャル成長工程(a)と、基板前面にレジスト123を塗布した後に干渉露光法で100nmピッチで<110>方向と<−110>方向にレジストの回折格子を形成したのちエッチングにより凹凸124をつけるエッチング工程(b)と、厚み2nmのInGaAs結晶薄膜125と、200nmのp−Si単結晶薄膜126をエピタキシャル成長する薄膜成長工程(c)と、絶縁膜127をマスクとしてエッチングにより幅2μm、長さ300μmのストライプ128状に薄膜結晶をエッチングして活性領域を形成するストライプ工程(d)と、膜厚1μmのn−Si単結晶薄膜129を選択成長した後に絶縁膜を除去し、基板両面に電極130を蒸着する選択成長工程(e)より半導体レーザ構造を得る。
【0073】
本参考例は干渉露光法による回折格子124を有しており、InGaAs活性層125は回折格子に124よる凹凸により膜厚が同じ周期で変動する。その結果、利得結合型のDFBレーザが実現される。
【0074】
また、レーザの端面はドライエッチによる垂直エッチングで形成し、素子分離はソーイングにて行っている。これは、Si基板121の壁開性が悪いためであり、GaAs基板状にInP基板を成長するような場合には、へき開レーザの端面を形成できる。なお、本参考例に於て、第9の参考例を応用してストライプを設けてそこにレーザの活性層を形成してもよい。
【0075】
(参考例11)
図13は第11の参考例における半導体電子素子の製造方法を示すものである。
【0076】
図13において、<110>方向に10度傾斜したn−Si基板131上に、SiO2132絶縁膜を500nm堆積するSi結晶成長工程(a)と、基板前
面にレジスト133を塗布した後、結晶薄膜を成長する幅1μm長さ300μmの窓領域134をウェットエッチングにより形成するエッチング工程(b)と、レジストを除去した後、厚み100nmのSi結晶薄膜135、厚み2nmのGaAs結晶薄膜136、2nmのInGaAs結晶薄膜137、厚み2nmのGaAs結晶薄膜136、100nmのSi単結晶薄膜138をエピタキシャル成長した後、SiO2絶縁膜139を50nm堆積する薄膜成長工程(c)、とソース、ゲート、ドレイン電極140を蒸着する工程(d)より半導体電子素子構造を得る。なお、本参考例では、MBE法を用いてGaAs,InGaAsおよびSi薄膜を成長した。
【0077】
本参考例の半導体電子素子において、活性層の膜厚はGaAsとInGaAs層で6nmと厚くなるが両面をSiとしているために安定して歪結晶が得られ、特に、3種類の結晶を用いてデバイス構造を実現する場合は活性層に導入される歪は圧縮も引っ張りも可能となる。すなわち、Si上にInGaAsを成長した場合には常に引っ張り歪となるが、Si上にGaAsをバッファ層としてInGaAs活性層を成長した場合には、InGaAs層に導入される歪はGaAsとInGaAs結晶の相互の格子定数によって決まるために圧縮歪でも引っ張り歪みでもどちらも導入できる。
【0078】
なお、本参考例において、第8の参考例に示した凹凸を応用して基板前面に結晶を成長した後、活性領域のみエッチングやイオンインプランテーション等により形成してもよい。
【0079】
(参考例12)
以下に、上記量子ドットを利用した半導体多結晶膜及び半導体レーザについて説明する。
【0080】
図14は第12の参考例における半導体多結晶膜の構造図を示すものである。
【0081】
図14において、141は<001>方向の表面を有するSi基板、142は厚み3μmのSi結晶薄膜、143は厚み高さ2nmのGaAsドット、144は100nmのSi結晶薄膜である。
【0082】
本参考例では、Si基板141表面にはステップの無い面を持つ。ステップが無いために結晶は結晶平面にランダムに結晶成長し、均一なGaAs結晶の核生成が実現される。また、SiとGaAsとの極性が異なるためにGaAsは3次元成長を生じてドット状の成長が実現される。
【0083】
結晶成長はMBEで750度にて行っており、成長温度が比較的高いために基板表面での原子の移動速度が大きくなり、均一なドット143の形成が実現される。また、上記した均一な量子ドット143の形成により、量子井戸を形成した場合に対して50倍のPL発光強度が得られる。一方、結晶成長温度が高いほどドットの数は減少するが一つのドットの大きさは大きくなり、ドットとドットは融合してはならず、かつドットの間は5nm以上離れている必要があるために成長温度は750度と比較的高くする必要があった。
【0084】
また、Si結晶薄膜142は基板に存在するステップを抑制するために3μm
程度積層される。基板内に転位が存在している場合その影響を受けてGaAsが均一に成長できないという問題がある。本参考例では基板前面に結晶が成長するが、結晶間のスペースが大きいために特に基板のそり等の問題は発生しない。
【0085】
(実施例1)
図15は本発明の第1の実施例における半導体レーザの構造図を示すものである。
【0086】
図15において、151は表面にステップの無い(001)n−Siエピ基板、152は厚み10nmのSiバッファ層、153は厚み2nmのエピタキシャル成長したGaAsドット結晶、154は厚み10nmのSi単結晶薄膜、155はGaAs結晶薄膜153とSi単結晶薄膜154より成るペア数10の多重量子ドット層、156はp−Si層、157は絶縁膜、158はp側電極、159はn側電極である。
【0087】
本実施例は、第12の実施例に示した量子ドットを半導体レーザに適応したものであり、MBE法を用いてGaAsドットとSi薄膜を成長した。半導体レーザとしての利得を得るためには1層のGaAsドットでは不十分であり、従ってGaAsドット153を10層積層することで半導体レーザを実現する。
【0088】
(実施例2)
図16は本発明の第2の実施例における半導体レーザの製造方法を示すものである。
【0089】
図16において、表面にステップの無いn−Siエピ基板161、厚み10nmのSiバッファ層162を成長するSi結晶成長工程(a)と、厚み2nmのエピタキシャル成長したGaAsドット結晶163と、厚み10nmのSi単結晶薄膜164を交互に成長してえられるペア数10の多重量子ドット層165とp−Siクラッド層166を成長する活性層成長工程(b)と、絶縁膜167をマスクとしてエッチングにより幅2μm、長さ300μmのストライプ状に薄膜結晶をエッチングして活性領域を形成するストライプ工程(c)と、膜厚1μmのn−Si単結晶薄膜168を選択成長した後に基板両面に電極169を蒸着する選択成長工程(d)より半導体レーザ構造を得る。
【0090】
本実施例は、第13の実施例に示した量子ドット半導体レーザを実現する製造方法であり、MBE法を用いてGaAsドット163とSi薄膜を成長している。GaAsドット163を成長した後、Si結晶164を10nm成長することで平坦面が得られるが、これはGaAsドット163の高さが2nm程度と低いことと、Si結晶がGaAsドット163上に成長しにくいためにGaAsドットが平坦に埋め込まれたためである。
【0091】
なお、以上の実施例において、
結晶成長方法はMBE法としたが、MOVPE法、ガスソースMBE、MOMBE法のみならず、ハイドライドVPE法など他の成長方法を用いてもよい。また、実施例では半導体レーザを代表的に示しているが、同様な方法で受光素子、光導波路、電子素子を作製することができる。
【0092】
さらに、結晶基板の伝導性としてn型基板を使用したが、p型基板でもよい。
【0094】
【発明の効果】
以上のように本発明は、平坦な半導体基板を用いることで均一な量子ドットの形成を実現する。さらに、これらの結晶を半導体レーザに応用することで素子特性の飛躍的向上を実現できる。とくに、化合物半導体よりなるこれらの素子をSi基板上に形成することで、歩留まりの向上、強度の向上、低下価格化、高集積化、高速化が実現できる。
【図面の簡単な説明】
【図1】 従来のSi基板上GaAs結晶成長基板の構造図
【図2】 非極性結晶上の極性結晶成長時の結晶表面の概略断面図
【図3】 第1の参考例における半導体多層膜の構造断面図
【図4】 第2の参考例における半導体多層膜の構造断面図および斜視図
【図5】 第3の参考例における半導体レーザの構造断面図
【図6】 第4の参考例における半導体レーザの構造断面図
【図7】 第5の参考例における受光素子の構造断面図および斜視図
【図8】 第6の参考例における光導波路の構造断面図および平面図
【図9】 第7の参考例における電子素子の構造断面図
【図10】 第8の参考例における半導体多層膜の製造工程図
【図11】 第9の参考例における半導体多層膜の製造工程図
【図12】 第10の参考例における半導体レーザの製造工程断面図
【図13】 第11の参考例における電子素子の製造工程図
【図14】 第12の参考例における半導体多層膜の構造斜視図
【図15】 本発明の第1の実施例における半導体レーザの構造断面図
【図16】 本発明の第2の実施例における半導体レーザの製造工程断面図
Claims (4)
- 平坦面を有するシリコンからなる半導体基板と、
前記半導体基板上に形成されたシリコンからなるバッファ層と、
前記シリコンからなるバッファ層上に形成され、前記シリコンからなる半導体基板と極性が異なる量子ドット状の複数の半導体結晶とシリコンからなる単結晶薄膜とが繰り返し交互に積層されてなり、隣接する前記量子ドット状の半導体結晶同士は離間していると共に融合していない活性層と、
前記活性層上に形成されたクラッド層と
を有する半導体レーザ。 - 前記半導体結晶はGaAsからなる、請求項1に記載の半導体レーザ。
- 平坦面を有するシリコンからなる半導体基板上にシリコンからなるバッファ層を形成するバッファ層形成工程と、
前記シリコンからなるバッファ層上に前記シリコンからなる半導体基板と極性が異なる量子ドット状の複数の半導体結晶とシリコンからなる単結晶薄膜とが繰り返し交互に積層されてなり、隣接する前記量子ドット状の半導体結晶同士は離間していると共に融合していない活性層を形成する活性層形成工程と、
前記活性層上にクラッド層を形成するクラッド層形成工程と
を有する半導体レーザの製造方法。 - 前記半導体結晶はGaAsからなる、請求項3に記載の半導体レーザの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002193062A JP3879604B2 (ja) | 2002-07-02 | 2002-07-02 | 半導体多層基板および半導体多層膜の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13708394A Division JP3465349B2 (ja) | 1994-06-20 | 1994-06-20 | 半導体多層基板および半導体多層膜の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003158074A JP2003158074A (ja) | 2003-05-30 |
JP3879604B2 true JP3879604B2 (ja) | 2007-02-14 |
Family
ID=19195552
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002193062A Expired - Fee Related JP3879604B2 (ja) | 2002-07-02 | 2002-07-02 | 半導体多層基板および半導体多層膜の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3879604B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4612671B2 (ja) * | 2005-02-09 | 2011-01-12 | 富士通株式会社 | 発光デバイス及び半導体装置 |
KR100706951B1 (ko) * | 2005-08-17 | 2007-04-12 | 삼성전기주식회사 | 수직구조 질화갈륨계 led 소자의 제조방법 |
FR2895571B1 (fr) * | 2005-12-28 | 2008-04-18 | Commissariat Energie Atomique | Procede de realisation d'une jonction pn electroluminescente en materiau semi-conducteur par collage moleculaire |
US9601328B2 (en) * | 2009-10-08 | 2017-03-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Growing a III-V layer on silicon using aligned nano-scale patterns |
JP5388954B2 (ja) | 2010-06-14 | 2014-01-15 | キヤノン株式会社 | 発光素子及びその製造方法 |
-
2002
- 2002-07-02 JP JP2002193062A patent/JP3879604B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2003158074A (ja) | 2003-05-30 |
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