JP3879604B2 - 半導体多層基板および半導体多層膜の製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は異なる格子定数または極性を有する複数の半導体結晶を同一基板上に成長する半導体結晶構造を用いた半導体レーザおよびその製造方法に関する。
【０００２】
【従来の技術】
半導体結晶基板と格子定数が異なる半導体結晶薄膜を成長する場合、基板を構成する原子と薄膜を構成する原子が同様の規則性を持って連続して配列されるために、半導体結晶薄膜を構成する原子の配列は立方体から直方体へと変形する。
【０００３】
この変形により半導体結晶薄膜中に応力が発生する。２つの結晶の格子定数が異なること、すなわち格子不整合により発生した応力が、結晶を構成する原子の結合エネルギーより大きくなったときに結晶中に転位が発生して応力が緩和される。転位とは、原子の存在していない領域であり、転位を導入することで結晶表面の面内に存在する原子の数を調整して、（基板の格子定数＊面内の原子数）＝（薄膜の格子定数＊面内の原子数｀）とすることができる。従って、格子定数の異なる２種類の結晶を連続して成長した場合には、成長膜厚が厚くなって薄膜内の内部応力が転位の発生エネルギー以上になった場合に、転位を発生して応力を緩和することとなる。しかしながら、薄膜内の転位はトラップとなり電子の移動度を低下させたり、光子の消滅中心となる等問題となるために、デバイスの活性領域における転位の密度を低下させる必要があった。
【０００４】
一方、基板２１と結晶成長した結晶２２の極性が異なる場合を図１に示す。例えばＳｉは一種類の原子で構成されているために非極性分子を構成しているが、ＧａＡｓは陽性のＧａと陰性のＡｓとで構成されているために極性分子を構成する。非極性分子上に極性分子薄膜を成長した場合には、極性不適合により極性−非極性分子間の結合には大きなエネルギーが必要となるため、連続した薄膜が形成されないという問題がある。すなわち、極性分子は非極性分子より極性分子上に存在した方がよりエネルギーか小さくなるために島状に成長する。その結果、成長が進んでそれぞれの島が大きくなり、ぶつかりあったところに境界が発生する。この境界をＡＰＤ２３（アンチフェーズドドメイン）という。境界では原子が連続しておらず多くの転位を含むために、格子定数が異なる結晶を成長した場合と同様に大きな問題となる。この場合も同様に転位によるデバイス特性の劣化が問題となっていた。
【０００５】
基板と結晶界面付近には上述したように、格子不整合や極性非極性による転位が発生するが、バッファ層である結晶を成長し続けることで転位の密度を低下させて、その後に成長するデバイスの活性層領域への転位の伝播を抑制することができる。効果的な方法としては組成が異なる２種類の膜膜で且つ一方に格子歪を導入した臨界膜厚以下の薄膜を多層に積層することで、薄膜の界面に於て転位をストップすることができる。これにより、薄膜の成長に応じて転位密度を低下することができる。その後、この結晶を高温にてアニールすることで安定した低転位の多層膜結晶基板が得られることになる。
【０００６】
上記のように半導体基板上に格子定数または極性の異なる半導体結晶を成長する場合、格子不整合または極性・非極性により発生する内部応力を厚い膜厚の結晶を成長することで転位により吸収し良質の半導体多層膜を得る検討が行われてきているが、図２に従来の半導体多層膜の例を示す。
【０００７】
Ｓｉ基板１上に２００度で第１のＧａＡｓ結晶２を５０ｎｍ成長した後、５８０度で１０分アニールを行い、さらに第２のＧａＡｓ結晶４を５８０度で１μｍ成長した後３３０度で第３のＧａＡｓ５を１μｍ成長することで、第１のＧａＡｓ２結晶内に転位を発生させて応力を緩和し、第３のＧａＡｓ５結晶内には転位を伝播させないことが可能となっている。ここでは完成度の高い結晶を得るために（００１）面より＜０１１＞方向に６度傾斜したＳｉ基板を用いたり、Ｓｉエピタキシャル基板を用いたりすることで、さらに第２のＧａＡｓ結晶内の転位を減少している［ヒロフミ.シモムラ、ヨシタカ.オカダ、ミツオ.カワベ、インターナショナル カンファレンス オン ソリッド ステート デバイス アンド マテリアリアルス、1992,S-II-8 (H. Shimomura, Yoshitaka. Okada, Mitsuo Kawabe, International conference on Solid State Device and Materials,1992,S-II-8］。
【０００８】
半導体発光素子および電子素子としてはＳｉ基板全面にＧａＡｓ結晶を成長した後にストライプ上に活性領域が形成されている。
【０００９】
上記のように、歪多層薄膜結晶の成長とアニールにより転位密度が低い結晶を得ることはできるが、良好な結晶を得るためには厚い結晶が必要となり、長時間の結晶成長が要求されるばかりでなく、転位が発生しても完全に応力が緩和されないことによりデバイス作製中に多層膜結晶基板が容易に破損したり、基板の湾曲等によるプロセスの制約等と大きな問題となる。
【００１０】
ところで、極性非極性の問題はかなり解決されつつあり、基板に傾斜をつけて結晶成長が開始するポイントを多くすることにより、島状成長の抑制が可能であることが示されている。しかしながら、基板に傾斜をつけることによりへき開性の低下や、デバイス形状の等方性の劣化等が問題となる。
【００１１】
以上のような低転位化のアプローチは厚膜を必要とするということで大きな問題点を内包している。言い替えれば、厚膜化することで低転位化は可能であるが、基板の破損や湾曲等の問題により量産デバイスに適応可能とは考えられない。すなわち、厚膜の形成なくして安定した低転位結晶を得る必要がある。
【００１２】
また、Ｓｉ基板が非極性原子で構成されているのに対して、成長する結晶であるＧａＡｓが極性分子であることにより、アンチフェイズドメイン（ＡＰＤ）が発生するが、このＡＰＤを抑制する方法として、＜１１０＞方向に２度程度の傾斜をもつ（００１）表面を有する基板上に、結晶成長することで傾斜方向にはＡＰＤの発生が抑制される。また厚膜を形成してアニールすることで、結晶表面におけるＡＰＤによる転位がきわめて少なくなるという報告がある（ＮＴＴ）。
【００１３】
さらに、Ｓｉ基板上に酸化膜をもちいたストライプを形成してＧａＡｓ結晶を選択成長する方法として（特開平３−１７１６１７号公報、特開平３−２４７５９７号公報）がある。２度傾斜した基板上にストライプを形成してストライプの開口部に半導体結晶を選択成長するものである。
【００１４】
しかしながら、きわめて重要であるストライプの方向と基板の傾斜角度の関係について言及されていない。また、基板の傾斜角度が２度と小さいために、ＡＰＤの抑制効果が小さく、ストライプのと基板の傾斜角度を同じにした場合においても薄膜結晶を形成した場合にはＡＰＤによる転位が発生してしまい、低転位の薄膜結晶は実現できない。半導体結晶を厚膜としてアニールすることで転位を抑制できたと考えられる。
【００１５】
つまり、この場合はＧａＡｓ結晶をストライプの幅と同程度に厚い厚膜結晶を形成する必要があると共に、結晶全面に化合物結晶を成長することを目的としており、低転位の薄膜結晶は実現できない。
【００１６】
【発明が解決しようとする課題】
上記の転位の発生を防止するために、臨界膜厚以下の薄い結晶を成長する必要がある。しかしながら、Ｓｉが非極性結晶であるのに対してＧａＡｓが極性結晶であるために臨界膜厚以下でも転位の発生が確認されている。
【００１７】
本発明は上記問題点に鑑み、極性非極性による転位の発生を無くするために凹凸結晶基板表面上に半導体結晶を成長するか、または傾斜基板上にストライプを形成して傾斜方向と垂直な方向での極性非極性による転位の発生を抑制することで異なる格子定数または極性の複数の結晶を成長した半導体多層膜を用いて作製した半導体レーザおよびその製造方法を提供する。
【００１８】
【課題を解決するための手段】
上記の目的を達成する本発明の半導体レーザは、平坦面を有するシリコンからなる半導体基板と、前記半導体基板上に形成されたシリコンからなるバッファ層と、前記シリコンからなるバッファ層上に形成され、前記シリコンからなる半導体基板と極性が異なる量子ドット状の複数の半導体結晶とシリコンからなる単結晶薄膜とが繰り返し交互に積層されてなり、隣接する前記量子ドット状の半導体結晶同士は離間していると共に融合していない活性層と、前記活性層上に形成されたクラッド層とを有する。
【００１９】
さらに、本発明の半導体レーザの製造方法は、平坦面を有するシリコンからなる半導体基板上にシリコンからなるバッファ層を形成するバッファ層形成工程と、前記シリコンからなるバッファ層上に前記シリコンからなる半導体基板と極性が異なる量子ドット状の複数の半導体結晶とシリコンからなる単結晶薄膜とが繰り返し交互に積層されてなり、隣接する前記量子ドット状の半導体結晶同士は離間していると共に融合していない活性層を形成する活性層形成工程と、前記活性層上にクラッド層を形成するクラッド層形成工程とを有する半導体レーザの製造方法である。
【００２５】
【実施例】
以下本発明の一実施例の半導体多結晶膜について、図面を参照しながら説明する。
【００２６】
（参考例１）
図３は参考例における半導体多層膜の構造図を示すものである。
【００２７】
図３（ａ）において、３１は＜００１＞方向の表面を有するＳｉ基板、３２は凹凸を有するＳｉ基板表面、３３は厚み２ｎｍのＧａＡｓ結晶薄膜、３４は１００ｎｍのＳｉ結晶薄膜である。
【００２８】
本参考例では、Ｓｉ基板３２表面には格子状レジストを用いて作製される凹凸が形成されており、この凹凸側面は図３に示したように、面等で形成されている。ピッチはおよそ１００ｎｍである。側面が面で構成されているため、図３に示したように、基板３１表面は原子レベルの等高線状のステップにより構成されていることになる。従って、ＳｉとＧａＡｓの格子不整合率は３％程度となり、ＧａＡｓ結晶は４ｎｍ程度の膜厚であれば臨界膜厚以下となり転位を発生せずに安定して存在することができるが、ＧａＡｓ結晶３３の上にＳｉ結晶薄膜３４を成長することで、ＧａＡｓの臨界膜厚が増大している。もし、Ｓｉ結晶３４が存在しない場合には２ｎｍ程度の臨界膜厚程度である。
【００２９】
図３に示したように、本参考例の半導体多層膜は基板表面に原子オーダーのステップが全ての方向に対して存在しているために各ステップにおいてＧａＡｓ結晶３３が核生成してお互いに融合し、従って極性非極性によるＡＰＤの発生を防止することができる。また、ＧａＡｓ結晶膜３３は２ｎｍであり、臨界膜厚以下なので転位も発生しない。さらに、ＧａＡｓ結晶３３は格子歪を有しているために、縮退が解けており、各種デバイスの活性領域として歪を有しない場合より良好な特性を示す。
【００３０】
なお、凹凸は多重露光法によるエッチングで形成するが、電子ビーム等の描画法を用いてもよいし、エッチングにより結晶表面を荒してもよい。
【００３１】
以上のように、本参考例Ｓｉ基板３１表面が凹凸を有し、原子オーダーのステップを有しており、その上にＳｉ結晶薄膜を成長しているために、ＧａＡｓ結晶３３をきわめて薄くしても基板全体として応力的に釣合が取れ、ＧａＡｓ結晶３３内に転位等の発生をおさえることができる。
【００３２】
（参考例２）
図４は第２の参考例における半導体多結晶膜の構造図を示すものである。
【００３３】
図４において、４１はＳｉ基板、４２は＜１１０＞方向に１０度傾斜したＳｉ基板表面、４３は絶縁膜、４４は結晶を成長する窓領域、４５は厚み２ｎｍのＧａＡｓ結晶薄膜、４６は１００ｎｍのＳｉ結晶薄膜である。
【００３４】
本参考例では、Ｓｉ基板表面は＜１１０＞方向に１０度傾斜している為に＜１０＞方向には１０原子のテラスと１原子のステップにより表面が形成されるため、その方向には極性非極性によるＡＰＤは発生しない。
【００３５】
ここで、＜−１１０＞方向にはステップが存在しないため＜−１１０＞方向に極性非極性の島状成長を助長する表面張力が発生することが考えられるが、本実施例では＜−１１０＞方向の幅を２μｍ長さが１ｍｍと島状成長する領域より狭い窓領域を形成してそこに選択的にＧａＡｓ結晶４５を成長しているため、島状成長を抑制することができる。すなわち、極性非極性により形成される島状結晶の大きさより窓領域の幅を小さくすることで＜−１１０＞方向のＡＰＤの発生を防止することができる。
【００３６】
ＧａＡｓ結晶４５の上にＳｉ結晶薄膜４６を成長することで、ＧａＡｓの臨界膜厚は増大し、ＧａＡｓ結晶４５は臨界膜厚以下になっている。
【００３７】
図４（ｂ）に示したように、本参考例の半導体多層膜は基板４１表面に原子オーダーのステップを有するために極性非極性によるＡＰＤは発生せず、また、臨界膜厚以下であるために、転位も発生しない。さらに、ＧａＡｓ結晶４５は格子歪を有しているために、縮退が解けており、各種デバイスの活性領域として歪を有しない場合より良好な特性を得ることができる。
【００３８】
本参考例においても第１の参考例と同様に、ＧａＡｓ結晶４５がきわめて薄いこと、さらにその上にＳｉ結晶薄膜４６を成長しているために基板全体として応力的に釣合が取れていること、さらにＧａＡｓ４５結晶内に転位等が発生しないことがポイントとなっており、従来のように絶縁膜ストライプを用いた成長を行っていても厚膜結晶を成長していることと大きく異なっていることを特長としている。
【００３９】
（参考例３）
図５は第３の参考例における半導体レーザの構造図を示すものである。
【００４０】
図５において、５１はｎ−Ｓｉ基板、５２は干渉露光法で、１００ｎｍピッチで＜１１０＞方向と＜−１１０＞方向にレジストグレーティングを形成した後に、エッチングにより凹凸をつけたＳｉ基板表面、５３は膜厚５００ｎｍの絶縁膜、５４はＧａＡｓ結晶を成長する窓領域、５５はエピタキシャル成長した厚み２ｎｍのＧａＡｓ結晶薄膜、５６はエピタキシャル成長した２００ｎｍのｐ−Ｓｉ単結晶薄膜、５７はｐ側電極、５８はｎ側電極である。光出射光端面はドライエッチングにより形成し、スクライブにより素子に分離した。共振器長は５００μｍである。なお、本参考例では、ＭＢＥ法を用いてＧａＡｓおよびＳｉ薄膜を成長している。
【００４１】
本参考例の半導体レーザは、Ｓｉ基板５１上にＧａＡｓ５５を形成しているが、Ｓｉに対してＧａＡｓの屈折率が大きいためにＧａＡｓ薄膜５５付近で光強度が最大となり、Ｓｉ基板５１上に形成したグレーティングの凹凸によりレーザの活性層であるＧａＡｓ結晶５５の膜厚が変調されて分布利得型のＤＦＢレーザとして発振する。この時、ＧａＡｓ結晶薄膜５５の膜厚が２ｎｍと極めて薄いためにＧａＡｓ薄膜５５上に結晶成長したＳｉ５６にはＡＰＤは発生しない。なお、発光波長は１．１５μｍ程度でＤＦＢ発振波長は１．１μｍであり、１．３μｍ用ファイバアンプ励起用光源として使用できる。また、発振閾値は２０ｍＡ、スロープ効率は５０％となる。
【００４２】
（参考例４）
図６は第４の参考例における半導体レーザの構造図を示すものである。
【００４３】
図６において、６１はｎ−Ｓｉ基板、６２は干渉露光法で、１００ｎｍピッチで＜１１０＞方向と＜−１１０＞方向にレジストグレーティングを形成した後にエッチングにより凹凸をつけたＳｉ基板表面、６３はエピタキシャル成長した厚み２ｎｍのＩｎＧａＡｓ結晶薄膜、６４はエピタキシャル成長した２００ｎｍのｐ−Ｓｉ単結晶薄膜、６５はエピタキシャル成長した膜厚１μｍのｎ−Ｓｉ単結晶薄膜、６６は電極である。素子の外形は第３の参考例と同様に作製した。
【００４４】
本参考例の半導体レーザは、上記第３の参考例の半導体レーザと比較してＩｎＧａＡｓ活性層６３の側面が絶縁膜ではなく、ｐ−Ｓｉ６４により覆っている点が異なる。
【００４５】
本参考例の半導体レーザは注入した電流はｐ−Ｓｉ層６４で狭索された後、活性層６３に注入されるが、発光波長は１．８μｍ程度でＤＦＢ発振波長は１．７μｍであり、発振閾値は１０ｍＡ、スロープ効率は５０％である。このように活性層への結晶欠陥の伝播が抑制されて低閾値化が実現されるのは、活性層６３側面をＳｉ結晶で覆っていることに基づくものである。
【００４６】
（参考例５）
図７は第５の参考例における半導体受光素子の構造図を示すものである。
【００４７】
図７において、７１は＜１１０＞方向に１０度傾斜したｎ−Ｓｉ基板、７２は絶縁膜、７３はＧａＡｓ結晶を成長する窓領域、７４はエピタキシャル成長した厚み２ｎｍのＩｎＧａＡｓ結晶薄膜、７５はエピタキシャル成長した１００ｎｍのｐ−Ｓｉ単結晶薄膜、７６はｐ側電極、７７はｎ側電極である。窓領域は５０μｍピッチで１０本平行に形成し一端をｐ側電極でまとめている。窓領域の長さは５００μｍである。なお、本参考例では、ＭＢＥ法を用いてＩｎＧａＡｓおよびＳｉ薄膜を成長している。
【００４８】
ＩｎＧａＡｓはＳｉに対して格子定数が大きいために圧縮歪が導入されることが考えられる。しかしながら、本参考例の半導体レーザはＳｉ基板７１を＜１１０＞方向に１０度傾斜させ、また光吸収層であるＩｎＧａＡｓ薄膜７４は歪が無い場合においては２．６μｍ程度となるＩｎＡｓに近い組成としている。
【００４９】
その結果、受光波長は２μｍ程度まで可能となり、広い波長範囲で均一な変換効率の受光素子が実現される。変換効率は９８％であった。特に、ＭＳＭホトダイオードでありながら、光吸収層はｐ−ｉ−ｎ構成としているためにリーク電流が小さく、雑音特性も良好である。
【００５０】
またＳｉの受光素子の受光可能波長が１．４μｍ程度までであるため、それ以上の波長の受光素子としてＳｉのＩＣと集積化して、低雑音で高利得かつ高速の受光素子を得ることができる。
【００５１】
（参考例６）
図８は第６の参考例における半導体光導波路の構造図を示すものである。
【００５２】
図８において、８１は＜１１０＞方向に１０度傾斜したｎ−Ｓｉ基板、８２は絶縁膜、８３はＧａＡｓ結晶を成長する窓領域、８４はエピタキシャル成長した厚み２ｎｍのＩｎＧａＡｓ結晶薄膜、８５はエピタキシャル成長した５ｎｍのＳｉ単結晶薄膜、８６はＧａＡｓ結晶薄膜とＳｉ単結晶薄膜より成るペア数５０の導波路層、８７は絶縁膜、８８はｐ側電極、８９はｎ側電極、９０は屈折率変調器である。なお、本参考例では、ＭＢＥ法を用いてＧａＡｓおよびＳｉ薄膜を成長している。
【００５３】
本参考例の半導体光導波路において、ＧａＡｓはＳｉに対して屈折率が大きいために光が内部に閉じ込められるが、電極に電圧を印可することで導波層路８６内の屈折率が変化して光の位相が変わり、合波した後の出射光に強度変調を与えることができる。また、Ｓｉのように安価でかつ強度の高い半導体結晶を基板として用いることで大面積に光ＩＣを構成できる。特に図８に示したような光変調器の場合導波層路領域で１ｍｍ程度、屈折率変調器領域で２００μｍ程度の長さが必要となるためにＧａＡｓ基板上に素子を構成した場合には極めて高価なものとなる。
【００５４】
（参考例７）
図９は第７の参考例における半導体電子素子の構造図を示すものである。
【００５５】
図９において、９１は＜１１０＞方向に１０度傾斜したｎ−Ｓｉ基板、９２は絶縁膜、９３は結晶薄膜を成長する窓領域、９４はエピタキシャル成長した厚み２ｎｍのＧａＡｓ結晶薄膜、９５は２ｎｍのＩｎＧａＡｓ結晶薄膜、９６はエピタキシャル成長した１０ｎｍのＳｉ単結晶薄膜、９７はソース電極、９８はゲート電極、９９はドレイン電極である。窓領域の長さは３００μｍである。なお、本参考例では、ＭＢＥ法を用いてＧａＡｓ，ＩｎＧａＡｓおよびＳｉ薄膜を成長している。
【００５６】
本参考例の半導体電子素子において、ＩｎＧａＡｓ９５が活性層として機能し、移動度100000cm2/secがえられ、ゲート電極に電圧を印可することでＩｎＧａ
Ａｓ層９５に空乏層が形成されてソース９７とドレイン９９電極間に流れる電流を制御することができる。また、ＩｎＧａＡｓ層９５はドーピングしていないために電子の移動度が大きく、さらにＩｎＧａＡｓ層９５に歪が導入されているために移動度は更に大きくなり、相互コンダクタンスとしてｇｍ＝２５０Ａ／Ｖが得られる。
【００５７】
第３〜第７の参考例において、表面に凸部を有する半導体基板を用いても、面と異なる面を有しその表面にストライプ状に結晶成長領域が形成されている半導体基板を用いても同様の効果を得ることができる。
【００５８】
（参考例８）
上記の第１〜第７の参考例においては、半導体多層膜や半導体レーザなどについて説明したが、以下では半導体結晶薄膜基板や半導体レーザなどのの製造方法について説明する。
【００５９】
図１０は第８の参考例における半導体結晶薄膜基板の製造方法を示すものである。
【００６０】
図１０において、（００１）表面を有するＳｉ基板１０１上にＳｉ１０２を３μｍエピタキシャル成長するＳｉ成長工程（ａ）と、基板上に＜１１０＞方向及び＜−１１０＞方向にレジストによる回折格子１０３を作製したのちフッ酸で回折格子をＳｉ基板上に転写する回折格子作製工程（ｂ）と、レジストを除去した後にＳｉ基板全面に膜厚２ｎｍのＧａＡｓ薄膜結晶１０４および膜厚１００ｎｍのＳｉ結晶薄膜１０５をＭＢＥにより成長する工程（ｃ）より半導体薄膜結晶基板を得る。
【００６１】
本参考例では成長温度を６５０度と低温にしてＳｉとＧａＡｓ原子間の拡散を抑制しているが、この時回折格子１０３のピッチは１００ｎｍ程度とし、エッチング深さは２０ｎｍ程度である。この回折格子１０３により基板全面に原子レベルのステップが生じるため、薄膜の結晶成長領域を細長く限定しなくても極性非極性分子を成長できる。ＧａＡｓ層１０４の臨界膜厚は３．５ｎｍ程度である。なお、基板表面は鏡面であったが、格子定数の違いによる基板の僅かのたわみが確認された。
【００６２】
本参考例における半導体結晶薄膜基板の製造方法では干渉露光法による回折格子によりレジストマスクを作製したが、１μm幅で２μmピッチ程度のラインアンドスペースを有するフォトマスクを使用して露光を行い、基板表面に凹凸を形成することも可能である。もっとも、回折格子によるレジストマスクのほうがピッチを１００ｎｍ以下に小さくできると共に、凹凸の斜面の傾斜が小さいために均一なテラスの幅が実現されるために効果的である。
【００６３】
また凹凸を作製する場合、マスクのラインの方向を＜２１０＞または＜１２０＞方向とすることで、１回の露光で基板表面に均一な凹凸を形成できるが、この場合凹凸をＤＦＢレーザの回折格子としては使用できない。従って、へき開によりＤＦＢレーザの回折格子として使用する場合には、へき開の方向はラインの方向に同じく＜１１０＞または＜−１１０＞方向を向いている必要がある。この場合は、＜１１０＞方向にフォトマスクか回折格子で露光を行った後、さらに＜−１１０＞方向に重ねて露光することで基板面内に均一に凹凸を形成できる。
【００６４】
（参考例９）
図１１は第９の参考例における半導体結晶薄膜基板の製造方法を示すものである。
【００６５】
図１１において、（００１）面から＜１１０＞方向に１０度傾斜した表面を有するＳｉ基板１１１上にＳｉ１１２を３μｍエピタキシャル成長した後、ＳｉＯ2１１３を５００ｎｍ堆積するＳｉ成長工程（ａ）と、レジストを基板前面に塗布した後、基板上に＜１１０＞方向に細長くレジストを露光し、露光された領域１１４にある絶縁膜をフッ化水素酸で除去するストライプ作製工程（ｂ）と、レジストを除去した後、ストライプ窓部にＳｉバッファ結晶１１５、ＧａＡｓ結晶１１６およびＳｉ結晶１１７を成長する薄膜成長工程（ｃ）より半導体薄膜結晶基板を得る。
【００６６】
本参考例において、結晶成長はＭＢＥ法にて行った。
ストライプ作製工程（ｂ）において、＜ー１１０＞方向の幅が２μｍ、＜１１０＞方向の長さが３００μｍの窓領域が得られるようにレジストにより絶縁膜をエッチング除去するが、このエッチングについては、窓領域の絶縁膜の除去には基板にダメージが入らないようにウエットエッチングを行っている。
【００６７】
薄膜形成工程（ｃ）において、良好なＧａＡｓ／基板界面を得るためにＳｉ基板１１１上にＳｉ結晶１１２をエピタキシャル成長した後に膜厚が２ｎｍのＧａＡｓ薄膜１１６と膜厚２００ｎｍのＳｉ結晶１１７を成長するが、その際、半導体結晶はＳｉＯ2１１３上には成長せずＳｉ０２１１３のない窓領域に選択的に成長する。その結果、成長した結晶は窓領域と同様な形状となる。
【００６８】
本参考例においても第８の参考例と同様に、成長温度を６５０度と低温にしてＳｉとＧａＡｓ原子間の拡散を抑制している。面から＜１１０＞方向に１０度傾けることで１原子のステップに対して約１０原子のテラスが存在することとなる。１０原子程度と小さいテラスの場合は、極性非極性によるＡＰＤの発生は認められない。
【００６９】
また、Ｓｉ基板表面は＜１１０＞方向に傾いているために、＜−１１０＞方向にはステップが存在せず、極性非極性によるＡＰＤの発生が考えられるが、幅２μｍと小さいために、１個の結晶粒で覆われ、ＡＰＤは発生しない。Ｓｉ結晶薄膜１１７は、ＧａＡｓ結晶薄膜の表面保護と格子歪の安定化のために設けられている。
【００７０】
上記した方法により成長した結晶薄膜表面は鏡面状態で、強いフォトルミネッセンス発光が観察され、これより結晶中には殆ど転位が存在していないことがわかる。本参考例では、結晶を基板の一部に成長しているために、結晶のある部分にだけ格子歪による僅かの変形を生ずるが、基板の大部分には結晶が存在していないため基板全体としては、きわめて僅かの応力となり基板の変形は認められなかった。また、基板内に応力が発生していないために残留応力による結晶の割れ等がなく、歩留まりが向上する。さらに、基板の変形が無いためにフォトリソグラフィ等による像のぼやけ等が無く、基板前面に均一な露光条件が得られ、歩留まりが向上する。
【００７１】
（参考例１０）
図１２は第１０の参考例における半導体レーザの製造方法を示すものである。
【００７２】
図１２において、ｎ−Ｓｉ基板１２１上にＳｉ結晶１２２をエピタキシャル成長するＳｉエピタキシャル成長工程（ａ）と、基板前面にレジスト１２３を塗布した後に干渉露光法で１００ｎｍピッチで＜１１０＞方向と＜−１１０＞方向にレジストの回折格子を形成したのちエッチングにより凹凸１２４をつけるエッチング工程（ｂ）と、厚み２ｎｍのＩｎＧａＡｓ結晶薄膜１２５と、２００ｎｍのｐ−Ｓｉ単結晶薄膜１２６をエピタキシャル成長する薄膜成長工程（ｃ）と、絶縁膜１２７をマスクとしてエッチングにより幅２μm、長さ３００μmのストライプ１２８状に薄膜結晶をエッチングして活性領域を形成するストライプ工程（ｄ）と、膜厚１μｍのｎ−Ｓｉ単結晶薄膜１２９を選択成長した後に絶縁膜を除去し、基板両面に電極１３０を蒸着する選択成長工程（ｅ）より半導体レーザ構造を得る。
【００７３】
本参考例は干渉露光法による回折格子１２４を有しており、ＩｎＧａＡｓ活性層１２５は回折格子に１２４よる凹凸により膜厚が同じ周期で変動する。その結果、利得結合型のＤＦＢレーザが実現される。
【００７４】
また、レーザの端面はドライエッチによる垂直エッチングで形成し、素子分離はソーイングにて行っている。これは、Ｓｉ基板１２１の壁開性が悪いためであり、ＧａＡｓ基板状にＩｎＰ基板を成長するような場合には、へき開レーザの端面を形成できる。なお、本参考例に於て、第９の参考例を応用してストライプを設けてそこにレーザの活性層を形成してもよい。
【００７５】
（参考例１１）
図１３は第１１の参考例における半導体電子素子の製造方法を示すものである。
【００７６】
図１３において、＜１１０＞方向に１０度傾斜したｎ−Ｓｉ基板１３１上に、ＳｉＯ2１３２絶縁膜を５００ｎｍ堆積するＳｉ結晶成長工程（ａ）と、基板前
面にレジスト１３３を塗布した後、結晶薄膜を成長する幅１μm長さ３００μmの窓領域１３４をウェットエッチングにより形成するエッチング工程（ｂ）と、レジストを除去した後、厚み１００ｎｍのＳｉ結晶薄膜１３５、厚み２ｎｍのＧａＡｓ結晶薄膜１３６、２ｎｍのＩｎＧａＡｓ結晶薄膜１３７、厚み２ｎｍのＧａＡｓ結晶薄膜１３６、１００ｎｍのＳｉ単結晶薄膜１３８をエピタキシャル成長した後、ＳｉＯ2絶縁膜１３９を５０ｎｍ堆積する薄膜成長工程（ｃ）、とソース、ゲート、ドレイン電極１４０を蒸着する工程（ｄ）より半導体電子素子構造を得る。なお、本参考例では、ＭＢＥ法を用いてＧａＡｓ，ＩｎＧａＡｓおよびＳｉ薄膜を成長した。
【００７７】
本参考例の半導体電子素子において、活性層の膜厚はＧａＡｓとＩｎＧａＡｓ層で６ｎｍと厚くなるが両面をＳｉとしているために安定して歪結晶が得られ、特に、３種類の結晶を用いてデバイス構造を実現する場合は活性層に導入される歪は圧縮も引っ張りも可能となる。すなわち、Ｓｉ上にＩｎＧａＡｓを成長した場合には常に引っ張り歪となるが、Ｓｉ上にＧａＡｓをバッファ層としてＩｎＧａＡｓ活性層を成長した場合には、ＩｎＧａＡｓ層に導入される歪はＧａＡｓとＩｎＧａＡｓ結晶の相互の格子定数によって決まるために圧縮歪でも引っ張り歪みでもどちらも導入できる。
【００７８】
なお、本参考例において、第８の参考例に示した凹凸を応用して基板前面に結晶を成長した後、活性領域のみエッチングやイオンインプランテーション等により形成してもよい。
【００７９】
（参考例１２）
以下に、上記量子ドットを利用した半導体多結晶膜及び半導体レーザについて説明する。
【００８０】
図１４は第１２の参考例における半導体多結晶膜の構造図を示すものである。
【００８１】
図１４において、１４１は＜００１＞方向の表面を有するＳｉ基板、１４２は厚み３μmのＳｉ結晶薄膜、１４３は厚み高さ２ｎｍのＧａＡｓドット、１４４は１００ｎｍのＳｉ結晶薄膜である。
【００８２】
本参考例では、Ｓｉ基板１４１表面にはステップの無い面を持つ。ステップが無いために結晶は結晶平面にランダムに結晶成長し、均一なＧａＡｓ結晶の核生成が実現される。また、ＳｉとＧａＡｓとの極性が異なるためにＧａＡｓは３次元成長を生じてドット状の成長が実現される。
【００８３】
結晶成長はＭＢＥで７５０度にて行っており、成長温度が比較的高いために基板表面での原子の移動速度が大きくなり、均一なドット１４３の形成が実現される。また、上記した均一な量子ドット１４３の形成により、量子井戸を形成した場合に対して５０倍のＰＬ発光強度が得られる。一方、結晶成長温度が高いほどドットの数は減少するが一つのドットの大きさは大きくなり、ドットとドットは融合してはならず、かつドットの間は５ｎｍ以上離れている必要があるために成長温度は７５０度と比較的高くする必要があった。
【００８４】
また、Ｓｉ結晶薄膜１４２は基板に存在するステップを抑制するために３μm
程度積層される。基板内に転位が存在している場合その影響を受けてＧａＡｓが均一に成長できないという問題がある。本参考例では基板前面に結晶が成長するが、結晶間のスペースが大きいために特に基板のそり等の問題は発生しない。
【００８５】
（実施例１）
図１５は本発明の第１の実施例における半導体レーザの構造図を示すものである。
【００８６】
図１５において、１５１は表面にステップの無い（００１）ｎ−Ｓｉエピ基板、１５２は厚み１０ｎｍのＳｉバッファ層、１５３は厚み２ｎｍのエピタキシャル成長したＧａＡｓドット結晶、１５４は厚み１０ｎｍのＳｉ単結晶薄膜、１５５はＧａＡｓ結晶薄膜１５３とＳｉ単結晶薄膜１５４より成るペア数１０の多重量子ドット層、１５６はｐ−Ｓｉ層、１５７は絶縁膜、１５８はｐ側電極、１５９はｎ側電極である。
【００８７】
本実施例は、第１２の実施例に示した量子ドットを半導体レーザに適応したものであり、ＭＢＥ法を用いてＧａＡｓドットとＳｉ薄膜を成長した。半導体レーザとしての利得を得るためには１層のＧａＡｓドットでは不十分であり、従ってＧａＡｓドット１５３を１０層積層することで半導体レーザを実現する。
【００８８】
（実施例２）
図１６は本発明の第２の実施例における半導体レーザの製造方法を示すものである。
【００８９】
図１６において、表面にステップの無いｎ−Ｓｉエピ基板１６１、厚み１０ｎｍのＳｉバッファ層１６２を成長するＳｉ結晶成長工程（ａ）と、厚み２ｎｍのエピタキシャル成長したＧａＡｓドット結晶１６３と、厚み１０ｎｍのＳｉ単結晶薄膜１６４を交互に成長してえられるペア数１０の多重量子ドット層１６５とｐ−Ｓｉクラッド層１６６を成長する活性層成長工程（ｂ）と、絶縁膜１６７をマスクとしてエッチングにより幅２μm、長さ３００μmのストライプ状に薄膜結晶をエッチングして活性領域を形成するストライプ工程（ｃ）と、膜厚１μｍのｎ−Ｓｉ単結晶薄膜１６８を選択成長した後に基板両面に電極１６９を蒸着する選択成長工程（ｄ）より半導体レーザ構造を得る。
【００９０】
本実施例は、第１３の実施例に示した量子ドット半導体レーザを実現する製造方法であり、ＭＢＥ法を用いてＧａＡｓドット１６３とＳｉ薄膜を成長している。ＧａＡｓドット１６３を成長した後、Ｓｉ結晶１６４を１０ｎｍ成長することで平坦面が得られるが、これはＧａＡｓドット１６３の高さが２ｎｍ程度と低いことと、Ｓｉ結晶がＧａＡｓドット１６３上に成長しにくいためにＧａＡｓドットが平坦に埋め込まれたためである。
【００９１】
なお、以上の実施例において、
結晶成長方法はＭＢＥ法としたが、ＭＯＶＰＥ法、ガスソースＭＢＥ、ＭＯＭＢＥ法のみならず、ハイドライドＶＰＥ法など他の成長方法を用いてもよい。また、実施例では半導体レーザを代表的に示しているが、同様な方法で受光素子、光導波路、電子素子を作製することができる。
【００９２】
さらに、結晶基板の伝導性としてｎ型基板を使用したが、ｐ型基板でもよい。
【００９４】
【発明の効果】
以上のように本発明は、平坦な半導体基板を用いることで均一な量子ドットの形成を実現する。さらに、これらの結晶を半導体レーザに応用することで素子特性の飛躍的向上を実現できる。とくに、化合物半導体よりなるこれらの素子をＳｉ基板上に形成することで、歩留まりの向上、強度の向上、低下価格化、高集積化、高速化が実現できる。
【図面の簡単な説明】
【図１】 従来のＳｉ基板上ＧａＡｓ結晶成長基板の構造図
【図２】 非極性結晶上の極性結晶成長時の結晶表面の概略断面図
【図３】 第１の参考例における半導体多層膜の構造断面図
【図４】 第２の参考例における半導体多層膜の構造断面図および斜視図
【図５】 第３の参考例における半導体レーザの構造断面図
【図６】 第４の参考例における半導体レーザの構造断面図
【図７】 第５の参考例における受光素子の構造断面図および斜視図
【図８】 第６の参考例における光導波路の構造断面図および平面図
【図９】 第７の参考例における電子素子の構造断面図
【図１０】 第８の参考例における半導体多層膜の製造工程図
【図１１】 第９の参考例における半導体多層膜の製造工程図
【図１２】 第１０の参考例における半導体レーザの製造工程断面図
【図１３】 第１１の参考例における電子素子の製造工程図
【図１４】 第１２の参考例における半導体多層膜の構造斜視図
【図１５】 本発明の第１の実施例における半導体レーザの構造断面図
【図１６】 本発明の第２の実施例における半導体レーザの製造工程断面図
【産業上の利用分野】
本発明は異なる格子定数または極性を有する複数の半導体結晶を同一基板上に成長する半導体結晶構造を用いた半導体レーザおよびその製造方法に関する。
【０００２】
【従来の技術】
半導体結晶基板と格子定数が異なる半導体結晶薄膜を成長する場合、基板を構成する原子と薄膜を構成する原子が同様の規則性を持って連続して配列されるために、半導体結晶薄膜を構成する原子の配列は立方体から直方体へと変形する。
【０００３】
この変形により半導体結晶薄膜中に応力が発生する。２つの結晶の格子定数が異なること、すなわち格子不整合により発生した応力が、結晶を構成する原子の結合エネルギーより大きくなったときに結晶中に転位が発生して応力が緩和される。転位とは、原子の存在していない領域であり、転位を導入することで結晶表面の面内に存在する原子の数を調整して、（基板の格子定数＊面内の原子数）＝（薄膜の格子定数＊面内の原子数｀）とすることができる。従って、格子定数の異なる２種類の結晶を連続して成長した場合には、成長膜厚が厚くなって薄膜内の内部応力が転位の発生エネルギー以上になった場合に、転位を発生して応力を緩和することとなる。しかしながら、薄膜内の転位はトラップとなり電子の移動度を低下させたり、光子の消滅中心となる等問題となるために、デバイスの活性領域における転位の密度を低下させる必要があった。
【０００４】
一方、基板２１と結晶成長した結晶２２の極性が異なる場合を図１に示す。例えばＳｉは一種類の原子で構成されているために非極性分子を構成しているが、ＧａＡｓは陽性のＧａと陰性のＡｓとで構成されているために極性分子を構成する。非極性分子上に極性分子薄膜を成長した場合には、極性不適合により極性−非極性分子間の結合には大きなエネルギーが必要となるため、連続した薄膜が形成されないという問題がある。すなわち、極性分子は非極性分子より極性分子上に存在した方がよりエネルギーか小さくなるために島状に成長する。その結果、成長が進んでそれぞれの島が大きくなり、ぶつかりあったところに境界が発生する。この境界をＡＰＤ２３（アンチフェーズドドメイン）という。境界では原子が連続しておらず多くの転位を含むために、格子定数が異なる結晶を成長した場合と同様に大きな問題となる。この場合も同様に転位によるデバイス特性の劣化が問題となっていた。
【０００５】
基板と結晶界面付近には上述したように、格子不整合や極性非極性による転位が発生するが、バッファ層である結晶を成長し続けることで転位の密度を低下させて、その後に成長するデバイスの活性層領域への転位の伝播を抑制することができる。効果的な方法としては組成が異なる２種類の膜膜で且つ一方に格子歪を導入した臨界膜厚以下の薄膜を多層に積層することで、薄膜の界面に於て転位をストップすることができる。これにより、薄膜の成長に応じて転位密度を低下することができる。その後、この結晶を高温にてアニールすることで安定した低転位の多層膜結晶基板が得られることになる。
【０００６】
上記のように半導体基板上に格子定数または極性の異なる半導体結晶を成長する場合、格子不整合または極性・非極性により発生する内部応力を厚い膜厚の結晶を成長することで転位により吸収し良質の半導体多層膜を得る検討が行われてきているが、図２に従来の半導体多層膜の例を示す。
【０００７】
Ｓｉ基板１上に２００度で第１のＧａＡｓ結晶２を５０ｎｍ成長した後、５８０度で１０分アニールを行い、さらに第２のＧａＡｓ結晶４を５８０度で１μｍ成長した後３３０度で第３のＧａＡｓ５を１μｍ成長することで、第１のＧａＡｓ２結晶内に転位を発生させて応力を緩和し、第３のＧａＡｓ５結晶内には転位を伝播させないことが可能となっている。ここでは完成度の高い結晶を得るために（００１）面より＜０１１＞方向に６度傾斜したＳｉ基板を用いたり、Ｓｉエピタキシャル基板を用いたりすることで、さらに第２のＧａＡｓ結晶内の転位を減少している［ヒロフミ.シモムラ、ヨシタカ.オカダ、ミツオ.カワベ、インターナショナル カンファレンス オン ソリッド ステート デバイス アンド マテリアリアルス、1992,S-II-8 (H. Shimomura, Yoshitaka. Okada, Mitsuo Kawabe, International conference on Solid State Device and Materials,1992,S-II-8］。
【０００８】
半導体発光素子および電子素子としてはＳｉ基板全面にＧａＡｓ結晶を成長した後にストライプ上に活性領域が形成されている。
【０００９】
上記のように、歪多層薄膜結晶の成長とアニールにより転位密度が低い結晶を得ることはできるが、良好な結晶を得るためには厚い結晶が必要となり、長時間の結晶成長が要求されるばかりでなく、転位が発生しても完全に応力が緩和されないことによりデバイス作製中に多層膜結晶基板が容易に破損したり、基板の湾曲等によるプロセスの制約等と大きな問題となる。
【００１０】
ところで、極性非極性の問題はかなり解決されつつあり、基板に傾斜をつけて結晶成長が開始するポイントを多くすることにより、島状成長の抑制が可能であることが示されている。しかしながら、基板に傾斜をつけることによりへき開性の低下や、デバイス形状の等方性の劣化等が問題となる。
【００１１】
以上のような低転位化のアプローチは厚膜を必要とするということで大きな問題点を内包している。言い替えれば、厚膜化することで低転位化は可能であるが、基板の破損や湾曲等の問題により量産デバイスに適応可能とは考えられない。すなわち、厚膜の形成なくして安定した低転位結晶を得る必要がある。
【００１２】
また、Ｓｉ基板が非極性原子で構成されているのに対して、成長する結晶であるＧａＡｓが極性分子であることにより、アンチフェイズドメイン（ＡＰＤ）が発生するが、このＡＰＤを抑制する方法として、＜１１０＞方向に２度程度の傾斜をもつ（００１）表面を有する基板上に、結晶成長することで傾斜方向にはＡＰＤの発生が抑制される。また厚膜を形成してアニールすることで、結晶表面におけるＡＰＤによる転位がきわめて少なくなるという報告がある（ＮＴＴ）。
【００１３】
さらに、Ｓｉ基板上に酸化膜をもちいたストライプを形成してＧａＡｓ結晶を選択成長する方法として（特開平３−１７１６１７号公報、特開平３−２４７５９７号公報）がある。２度傾斜した基板上にストライプを形成してストライプの開口部に半導体結晶を選択成長するものである。
【００１４】
しかしながら、きわめて重要であるストライプの方向と基板の傾斜角度の関係について言及されていない。また、基板の傾斜角度が２度と小さいために、ＡＰＤの抑制効果が小さく、ストライプのと基板の傾斜角度を同じにした場合においても薄膜結晶を形成した場合にはＡＰＤによる転位が発生してしまい、低転位の薄膜結晶は実現できない。半導体結晶を厚膜としてアニールすることで転位を抑制できたと考えられる。
【００１５】
つまり、この場合はＧａＡｓ結晶をストライプの幅と同程度に厚い厚膜結晶を形成する必要があると共に、結晶全面に化合物結晶を成長することを目的としており、低転位の薄膜結晶は実現できない。
【００１６】
【発明が解決しようとする課題】
上記の転位の発生を防止するために、臨界膜厚以下の薄い結晶を成長する必要がある。しかしながら、Ｓｉが非極性結晶であるのに対してＧａＡｓが極性結晶であるために臨界膜厚以下でも転位の発生が確認されている。
【００１７】
本発明は上記問題点に鑑み、極性非極性による転位の発生を無くするために凹凸結晶基板表面上に半導体結晶を成長するか、または傾斜基板上にストライプを形成して傾斜方向と垂直な方向での極性非極性による転位の発生を抑制することで異なる格子定数または極性の複数の結晶を成長した半導体多層膜を用いて作製した半導体レーザおよびその製造方法を提供する。
【００１８】
【課題を解決するための手段】
上記の目的を達成する本発明の半導体レーザは、平坦面を有するシリコンからなる半導体基板と、前記半導体基板上に形成されたシリコンからなるバッファ層と、前記シリコンからなるバッファ層上に形成され、前記シリコンからなる半導体基板と極性が異なる量子ドット状の複数の半導体結晶とシリコンからなる単結晶薄膜とが繰り返し交互に積層されてなり、隣接する前記量子ドット状の半導体結晶同士は離間していると共に融合していない活性層と、前記活性層上に形成されたクラッド層とを有する。
【００１９】
さらに、本発明の半導体レーザの製造方法は、平坦面を有するシリコンからなる半導体基板上にシリコンからなるバッファ層を形成するバッファ層形成工程と、前記シリコンからなるバッファ層上に前記シリコンからなる半導体基板と極性が異なる量子ドット状の複数の半導体結晶とシリコンからなる単結晶薄膜とが繰り返し交互に積層されてなり、隣接する前記量子ドット状の半導体結晶同士は離間していると共に融合していない活性層を形成する活性層形成工程と、前記活性層上にクラッド層を形成するクラッド層形成工程とを有する半導体レーザの製造方法である。
【００２５】
【実施例】
以下本発明の一実施例の半導体多結晶膜について、図面を参照しながら説明する。
【００２６】
（参考例１）
図３は参考例における半導体多層膜の構造図を示すものである。
【００２７】
図３（ａ）において、３１は＜００１＞方向の表面を有するＳｉ基板、３２は凹凸を有するＳｉ基板表面、３３は厚み２ｎｍのＧａＡｓ結晶薄膜、３４は１００ｎｍのＳｉ結晶薄膜である。
【００２８】
本参考例では、Ｓｉ基板３２表面には格子状レジストを用いて作製される凹凸が形成されており、この凹凸側面は図３に示したように、面等で形成されている。ピッチはおよそ１００ｎｍである。側面が面で構成されているため、図３に示したように、基板３１表面は原子レベルの等高線状のステップにより構成されていることになる。従って、ＳｉとＧａＡｓの格子不整合率は３％程度となり、ＧａＡｓ結晶は４ｎｍ程度の膜厚であれば臨界膜厚以下となり転位を発生せずに安定して存在することができるが、ＧａＡｓ結晶３３の上にＳｉ結晶薄膜３４を成長することで、ＧａＡｓの臨界膜厚が増大している。もし、Ｓｉ結晶３４が存在しない場合には２ｎｍ程度の臨界膜厚程度である。
【００２９】
図３に示したように、本参考例の半導体多層膜は基板表面に原子オーダーのステップが全ての方向に対して存在しているために各ステップにおいてＧａＡｓ結晶３３が核生成してお互いに融合し、従って極性非極性によるＡＰＤの発生を防止することができる。また、ＧａＡｓ結晶膜３３は２ｎｍであり、臨界膜厚以下なので転位も発生しない。さらに、ＧａＡｓ結晶３３は格子歪を有しているために、縮退が解けており、各種デバイスの活性領域として歪を有しない場合より良好な特性を示す。
【００３０】
なお、凹凸は多重露光法によるエッチングで形成するが、電子ビーム等の描画法を用いてもよいし、エッチングにより結晶表面を荒してもよい。
【００３１】
以上のように、本参考例Ｓｉ基板３１表面が凹凸を有し、原子オーダーのステップを有しており、その上にＳｉ結晶薄膜を成長しているために、ＧａＡｓ結晶３３をきわめて薄くしても基板全体として応力的に釣合が取れ、ＧａＡｓ結晶３３内に転位等の発生をおさえることができる。
【００３２】
（参考例２）
図４は第２の参考例における半導体多結晶膜の構造図を示すものである。
【００３３】
図４において、４１はＳｉ基板、４２は＜１１０＞方向に１０度傾斜したＳｉ基板表面、４３は絶縁膜、４４は結晶を成長する窓領域、４５は厚み２ｎｍのＧａＡｓ結晶薄膜、４６は１００ｎｍのＳｉ結晶薄膜である。
【００３４】
本参考例では、Ｓｉ基板表面は＜１１０＞方向に１０度傾斜している為に＜１０＞方向には１０原子のテラスと１原子のステップにより表面が形成されるため、その方向には極性非極性によるＡＰＤは発生しない。
【００３５】
ここで、＜−１１０＞方向にはステップが存在しないため＜−１１０＞方向に極性非極性の島状成長を助長する表面張力が発生することが考えられるが、本実施例では＜−１１０＞方向の幅を２μｍ長さが１ｍｍと島状成長する領域より狭い窓領域を形成してそこに選択的にＧａＡｓ結晶４５を成長しているため、島状成長を抑制することができる。すなわち、極性非極性により形成される島状結晶の大きさより窓領域の幅を小さくすることで＜−１１０＞方向のＡＰＤの発生を防止することができる。
【００３６】
ＧａＡｓ結晶４５の上にＳｉ結晶薄膜４６を成長することで、ＧａＡｓの臨界膜厚は増大し、ＧａＡｓ結晶４５は臨界膜厚以下になっている。
【００３７】
図４（ｂ）に示したように、本参考例の半導体多層膜は基板４１表面に原子オーダーのステップを有するために極性非極性によるＡＰＤは発生せず、また、臨界膜厚以下であるために、転位も発生しない。さらに、ＧａＡｓ結晶４５は格子歪を有しているために、縮退が解けており、各種デバイスの活性領域として歪を有しない場合より良好な特性を得ることができる。
【００３８】
本参考例においても第１の参考例と同様に、ＧａＡｓ結晶４５がきわめて薄いこと、さらにその上にＳｉ結晶薄膜４６を成長しているために基板全体として応力的に釣合が取れていること、さらにＧａＡｓ４５結晶内に転位等が発生しないことがポイントとなっており、従来のように絶縁膜ストライプを用いた成長を行っていても厚膜結晶を成長していることと大きく異なっていることを特長としている。
【００３９】
（参考例３）
図５は第３の参考例における半導体レーザの構造図を示すものである。
【００４０】
図５において、５１はｎ−Ｓｉ基板、５２は干渉露光法で、１００ｎｍピッチで＜１１０＞方向と＜−１１０＞方向にレジストグレーティングを形成した後に、エッチングにより凹凸をつけたＳｉ基板表面、５３は膜厚５００ｎｍの絶縁膜、５４はＧａＡｓ結晶を成長する窓領域、５５はエピタキシャル成長した厚み２ｎｍのＧａＡｓ結晶薄膜、５６はエピタキシャル成長した２００ｎｍのｐ−Ｓｉ単結晶薄膜、５７はｐ側電極、５８はｎ側電極である。光出射光端面はドライエッチングにより形成し、スクライブにより素子に分離した。共振器長は５００μｍである。なお、本参考例では、ＭＢＥ法を用いてＧａＡｓおよびＳｉ薄膜を成長している。
【００４１】
本参考例の半導体レーザは、Ｓｉ基板５１上にＧａＡｓ５５を形成しているが、Ｓｉに対してＧａＡｓの屈折率が大きいためにＧａＡｓ薄膜５５付近で光強度が最大となり、Ｓｉ基板５１上に形成したグレーティングの凹凸によりレーザの活性層であるＧａＡｓ結晶５５の膜厚が変調されて分布利得型のＤＦＢレーザとして発振する。この時、ＧａＡｓ結晶薄膜５５の膜厚が２ｎｍと極めて薄いためにＧａＡｓ薄膜５５上に結晶成長したＳｉ５６にはＡＰＤは発生しない。なお、発光波長は１．１５μｍ程度でＤＦＢ発振波長は１．１μｍであり、１．３μｍ用ファイバアンプ励起用光源として使用できる。また、発振閾値は２０ｍＡ、スロープ効率は５０％となる。
【００４２】
（参考例４）
図６は第４の参考例における半導体レーザの構造図を示すものである。
【００４３】
図６において、６１はｎ−Ｓｉ基板、６２は干渉露光法で、１００ｎｍピッチで＜１１０＞方向と＜−１１０＞方向にレジストグレーティングを形成した後にエッチングにより凹凸をつけたＳｉ基板表面、６３はエピタキシャル成長した厚み２ｎｍのＩｎＧａＡｓ結晶薄膜、６４はエピタキシャル成長した２００ｎｍのｐ−Ｓｉ単結晶薄膜、６５はエピタキシャル成長した膜厚１μｍのｎ−Ｓｉ単結晶薄膜、６６は電極である。素子の外形は第３の参考例と同様に作製した。
【００４４】
本参考例の半導体レーザは、上記第３の参考例の半導体レーザと比較してＩｎＧａＡｓ活性層６３の側面が絶縁膜ではなく、ｐ−Ｓｉ６４により覆っている点が異なる。
【００４５】
本参考例の半導体レーザは注入した電流はｐ−Ｓｉ層６４で狭索された後、活性層６３に注入されるが、発光波長は１．８μｍ程度でＤＦＢ発振波長は１．７μｍであり、発振閾値は１０ｍＡ、スロープ効率は５０％である。このように活性層への結晶欠陥の伝播が抑制されて低閾値化が実現されるのは、活性層６３側面をＳｉ結晶で覆っていることに基づくものである。
【００４６】
（参考例５）
図７は第５の参考例における半導体受光素子の構造図を示すものである。
【００４７】
図７において、７１は＜１１０＞方向に１０度傾斜したｎ−Ｓｉ基板、７２は絶縁膜、７３はＧａＡｓ結晶を成長する窓領域、７４はエピタキシャル成長した厚み２ｎｍのＩｎＧａＡｓ結晶薄膜、７５はエピタキシャル成長した１００ｎｍのｐ−Ｓｉ単結晶薄膜、７６はｐ側電極、７７はｎ側電極である。窓領域は５０μｍピッチで１０本平行に形成し一端をｐ側電極でまとめている。窓領域の長さは５００μｍである。なお、本参考例では、ＭＢＥ法を用いてＩｎＧａＡｓおよびＳｉ薄膜を成長している。
【００４８】
ＩｎＧａＡｓはＳｉに対して格子定数が大きいために圧縮歪が導入されることが考えられる。しかしながら、本参考例の半導体レーザはＳｉ基板７１を＜１１０＞方向に１０度傾斜させ、また光吸収層であるＩｎＧａＡｓ薄膜７４は歪が無い場合においては２．６μｍ程度となるＩｎＡｓに近い組成としている。
【００４９】
その結果、受光波長は２μｍ程度まで可能となり、広い波長範囲で均一な変換効率の受光素子が実現される。変換効率は９８％であった。特に、ＭＳＭホトダイオードでありながら、光吸収層はｐ−ｉ−ｎ構成としているためにリーク電流が小さく、雑音特性も良好である。
【００５０】
またＳｉの受光素子の受光可能波長が１．４μｍ程度までであるため、それ以上の波長の受光素子としてＳｉのＩＣと集積化して、低雑音で高利得かつ高速の受光素子を得ることができる。
【００５１】
（参考例６）
図８は第６の参考例における半導体光導波路の構造図を示すものである。
【００５２】
図８において、８１は＜１１０＞方向に１０度傾斜したｎ−Ｓｉ基板、８２は絶縁膜、８３はＧａＡｓ結晶を成長する窓領域、８４はエピタキシャル成長した厚み２ｎｍのＩｎＧａＡｓ結晶薄膜、８５はエピタキシャル成長した５ｎｍのＳｉ単結晶薄膜、８６はＧａＡｓ結晶薄膜とＳｉ単結晶薄膜より成るペア数５０の導波路層、８７は絶縁膜、８８はｐ側電極、８９はｎ側電極、９０は屈折率変調器である。なお、本参考例では、ＭＢＥ法を用いてＧａＡｓおよびＳｉ薄膜を成長している。
【００５３】
本参考例の半導体光導波路において、ＧａＡｓはＳｉに対して屈折率が大きいために光が内部に閉じ込められるが、電極に電圧を印可することで導波層路８６内の屈折率が変化して光の位相が変わり、合波した後の出射光に強度変調を与えることができる。また、Ｓｉのように安価でかつ強度の高い半導体結晶を基板として用いることで大面積に光ＩＣを構成できる。特に図８に示したような光変調器の場合導波層路領域で１ｍｍ程度、屈折率変調器領域で２００μｍ程度の長さが必要となるためにＧａＡｓ基板上に素子を構成した場合には極めて高価なものとなる。
【００５４】
（参考例７）
図９は第７の参考例における半導体電子素子の構造図を示すものである。
【００５５】
図９において、９１は＜１１０＞方向に１０度傾斜したｎ−Ｓｉ基板、９２は絶縁膜、９３は結晶薄膜を成長する窓領域、９４はエピタキシャル成長した厚み２ｎｍのＧａＡｓ結晶薄膜、９５は２ｎｍのＩｎＧａＡｓ結晶薄膜、９６はエピタキシャル成長した１０ｎｍのＳｉ単結晶薄膜、９７はソース電極、９８はゲート電極、９９はドレイン電極である。窓領域の長さは３００μｍである。なお、本参考例では、ＭＢＥ法を用いてＧａＡｓ，ＩｎＧａＡｓおよびＳｉ薄膜を成長している。
【００５６】
本参考例の半導体電子素子において、ＩｎＧａＡｓ９５が活性層として機能し、移動度100000cm2/secがえられ、ゲート電極に電圧を印可することでＩｎＧａ
Ａｓ層９５に空乏層が形成されてソース９７とドレイン９９電極間に流れる電流を制御することができる。また、ＩｎＧａＡｓ層９５はドーピングしていないために電子の移動度が大きく、さらにＩｎＧａＡｓ層９５に歪が導入されているために移動度は更に大きくなり、相互コンダクタンスとしてｇｍ＝２５０Ａ／Ｖが得られる。
【００５７】
第３〜第７の参考例において、表面に凸部を有する半導体基板を用いても、面と異なる面を有しその表面にストライプ状に結晶成長領域が形成されている半導体基板を用いても同様の効果を得ることができる。
【００５８】
（参考例８）
上記の第１〜第７の参考例においては、半導体多層膜や半導体レーザなどについて説明したが、以下では半導体結晶薄膜基板や半導体レーザなどのの製造方法について説明する。
【００５９】
図１０は第８の参考例における半導体結晶薄膜基板の製造方法を示すものである。
【００６０】
図１０において、（００１）表面を有するＳｉ基板１０１上にＳｉ１０２を３μｍエピタキシャル成長するＳｉ成長工程（ａ）と、基板上に＜１１０＞方向及び＜−１１０＞方向にレジストによる回折格子１０３を作製したのちフッ酸で回折格子をＳｉ基板上に転写する回折格子作製工程（ｂ）と、レジストを除去した後にＳｉ基板全面に膜厚２ｎｍのＧａＡｓ薄膜結晶１０４および膜厚１００ｎｍのＳｉ結晶薄膜１０５をＭＢＥにより成長する工程（ｃ）より半導体薄膜結晶基板を得る。
【００６１】
本参考例では成長温度を６５０度と低温にしてＳｉとＧａＡｓ原子間の拡散を抑制しているが、この時回折格子１０３のピッチは１００ｎｍ程度とし、エッチング深さは２０ｎｍ程度である。この回折格子１０３により基板全面に原子レベルのステップが生じるため、薄膜の結晶成長領域を細長く限定しなくても極性非極性分子を成長できる。ＧａＡｓ層１０４の臨界膜厚は３．５ｎｍ程度である。なお、基板表面は鏡面であったが、格子定数の違いによる基板の僅かのたわみが確認された。
【００６２】
本参考例における半導体結晶薄膜基板の製造方法では干渉露光法による回折格子によりレジストマスクを作製したが、１μm幅で２μmピッチ程度のラインアンドスペースを有するフォトマスクを使用して露光を行い、基板表面に凹凸を形成することも可能である。もっとも、回折格子によるレジストマスクのほうがピッチを１００ｎｍ以下に小さくできると共に、凹凸の斜面の傾斜が小さいために均一なテラスの幅が実現されるために効果的である。
【００６３】
また凹凸を作製する場合、マスクのラインの方向を＜２１０＞または＜１２０＞方向とすることで、１回の露光で基板表面に均一な凹凸を形成できるが、この場合凹凸をＤＦＢレーザの回折格子としては使用できない。従って、へき開によりＤＦＢレーザの回折格子として使用する場合には、へき開の方向はラインの方向に同じく＜１１０＞または＜−１１０＞方向を向いている必要がある。この場合は、＜１１０＞方向にフォトマスクか回折格子で露光を行った後、さらに＜−１１０＞方向に重ねて露光することで基板面内に均一に凹凸を形成できる。
【００６４】
（参考例９）
図１１は第９の参考例における半導体結晶薄膜基板の製造方法を示すものである。
【００６５】
図１１において、（００１）面から＜１１０＞方向に１０度傾斜した表面を有するＳｉ基板１１１上にＳｉ１１２を３μｍエピタキシャル成長した後、ＳｉＯ2１１３を５００ｎｍ堆積するＳｉ成長工程（ａ）と、レジストを基板前面に塗布した後、基板上に＜１１０＞方向に細長くレジストを露光し、露光された領域１１４にある絶縁膜をフッ化水素酸で除去するストライプ作製工程（ｂ）と、レジストを除去した後、ストライプ窓部にＳｉバッファ結晶１１５、ＧａＡｓ結晶１１６およびＳｉ結晶１１７を成長する薄膜成長工程（ｃ）より半導体薄膜結晶基板を得る。
【００６６】
本参考例において、結晶成長はＭＢＥ法にて行った。
ストライプ作製工程（ｂ）において、＜ー１１０＞方向の幅が２μｍ、＜１１０＞方向の長さが３００μｍの窓領域が得られるようにレジストにより絶縁膜をエッチング除去するが、このエッチングについては、窓領域の絶縁膜の除去には基板にダメージが入らないようにウエットエッチングを行っている。
【００６７】
薄膜形成工程（ｃ）において、良好なＧａＡｓ／基板界面を得るためにＳｉ基板１１１上にＳｉ結晶１１２をエピタキシャル成長した後に膜厚が２ｎｍのＧａＡｓ薄膜１１６と膜厚２００ｎｍのＳｉ結晶１１７を成長するが、その際、半導体結晶はＳｉＯ2１１３上には成長せずＳｉ０２１１３のない窓領域に選択的に成長する。その結果、成長した結晶は窓領域と同様な形状となる。
【００６８】
本参考例においても第８の参考例と同様に、成長温度を６５０度と低温にしてＳｉとＧａＡｓ原子間の拡散を抑制している。面から＜１１０＞方向に１０度傾けることで１原子のステップに対して約１０原子のテラスが存在することとなる。１０原子程度と小さいテラスの場合は、極性非極性によるＡＰＤの発生は認められない。
【００６９】
また、Ｓｉ基板表面は＜１１０＞方向に傾いているために、＜−１１０＞方向にはステップが存在せず、極性非極性によるＡＰＤの発生が考えられるが、幅２μｍと小さいために、１個の結晶粒で覆われ、ＡＰＤは発生しない。Ｓｉ結晶薄膜１１７は、ＧａＡｓ結晶薄膜の表面保護と格子歪の安定化のために設けられている。
【００７０】
上記した方法により成長した結晶薄膜表面は鏡面状態で、強いフォトルミネッセンス発光が観察され、これより結晶中には殆ど転位が存在していないことがわかる。本参考例では、結晶を基板の一部に成長しているために、結晶のある部分にだけ格子歪による僅かの変形を生ずるが、基板の大部分には結晶が存在していないため基板全体としては、きわめて僅かの応力となり基板の変形は認められなかった。また、基板内に応力が発生していないために残留応力による結晶の割れ等がなく、歩留まりが向上する。さらに、基板の変形が無いためにフォトリソグラフィ等による像のぼやけ等が無く、基板前面に均一な露光条件が得られ、歩留まりが向上する。
【００７１】
（参考例１０）
図１２は第１０の参考例における半導体レーザの製造方法を示すものである。
【００７２】
図１２において、ｎ−Ｓｉ基板１２１上にＳｉ結晶１２２をエピタキシャル成長するＳｉエピタキシャル成長工程（ａ）と、基板前面にレジスト１２３を塗布した後に干渉露光法で１００ｎｍピッチで＜１１０＞方向と＜−１１０＞方向にレジストの回折格子を形成したのちエッチングにより凹凸１２４をつけるエッチング工程（ｂ）と、厚み２ｎｍのＩｎＧａＡｓ結晶薄膜１２５と、２００ｎｍのｐ−Ｓｉ単結晶薄膜１２６をエピタキシャル成長する薄膜成長工程（ｃ）と、絶縁膜１２７をマスクとしてエッチングにより幅２μm、長さ３００μmのストライプ１２８状に薄膜結晶をエッチングして活性領域を形成するストライプ工程（ｄ）と、膜厚１μｍのｎ−Ｓｉ単結晶薄膜１２９を選択成長した後に絶縁膜を除去し、基板両面に電極１３０を蒸着する選択成長工程（ｅ）より半導体レーザ構造を得る。
【００７３】
本参考例は干渉露光法による回折格子１２４を有しており、ＩｎＧａＡｓ活性層１２５は回折格子に１２４よる凹凸により膜厚が同じ周期で変動する。その結果、利得結合型のＤＦＢレーザが実現される。
【００７４】
また、レーザの端面はドライエッチによる垂直エッチングで形成し、素子分離はソーイングにて行っている。これは、Ｓｉ基板１２１の壁開性が悪いためであり、ＧａＡｓ基板状にＩｎＰ基板を成長するような場合には、へき開レーザの端面を形成できる。なお、本参考例に於て、第９の参考例を応用してストライプを設けてそこにレーザの活性層を形成してもよい。
【００７５】
（参考例１１）
図１３は第１１の参考例における半導体電子素子の製造方法を示すものである。
【００７６】
図１３において、＜１１０＞方向に１０度傾斜したｎ−Ｓｉ基板１３１上に、ＳｉＯ2１３２絶縁膜を５００ｎｍ堆積するＳｉ結晶成長工程（ａ）と、基板前
面にレジスト１３３を塗布した後、結晶薄膜を成長する幅１μm長さ３００μmの窓領域１３４をウェットエッチングにより形成するエッチング工程（ｂ）と、レジストを除去した後、厚み１００ｎｍのＳｉ結晶薄膜１３５、厚み２ｎｍのＧａＡｓ結晶薄膜１３６、２ｎｍのＩｎＧａＡｓ結晶薄膜１３７、厚み２ｎｍのＧａＡｓ結晶薄膜１３６、１００ｎｍのＳｉ単結晶薄膜１３８をエピタキシャル成長した後、ＳｉＯ2絶縁膜１３９を５０ｎｍ堆積する薄膜成長工程（ｃ）、とソース、ゲート、ドレイン電極１４０を蒸着する工程（ｄ）より半導体電子素子構造を得る。なお、本参考例では、ＭＢＥ法を用いてＧａＡｓ，ＩｎＧａＡｓおよびＳｉ薄膜を成長した。
【００７７】
本参考例の半導体電子素子において、活性層の膜厚はＧａＡｓとＩｎＧａＡｓ層で６ｎｍと厚くなるが両面をＳｉとしているために安定して歪結晶が得られ、特に、３種類の結晶を用いてデバイス構造を実現する場合は活性層に導入される歪は圧縮も引っ張りも可能となる。すなわち、Ｓｉ上にＩｎＧａＡｓを成長した場合には常に引っ張り歪となるが、Ｓｉ上にＧａＡｓをバッファ層としてＩｎＧａＡｓ活性層を成長した場合には、ＩｎＧａＡｓ層に導入される歪はＧａＡｓとＩｎＧａＡｓ結晶の相互の格子定数によって決まるために圧縮歪でも引っ張り歪みでもどちらも導入できる。
【００７８】
なお、本参考例において、第８の参考例に示した凹凸を応用して基板前面に結晶を成長した後、活性領域のみエッチングやイオンインプランテーション等により形成してもよい。
【００７９】
（参考例１２）
以下に、上記量子ドットを利用した半導体多結晶膜及び半導体レーザについて説明する。
【００８０】
図１４は第１２の参考例における半導体多結晶膜の構造図を示すものである。
【００８１】
図１４において、１４１は＜００１＞方向の表面を有するＳｉ基板、１４２は厚み３μmのＳｉ結晶薄膜、１４３は厚み高さ２ｎｍのＧａＡｓドット、１４４は１００ｎｍのＳｉ結晶薄膜である。
【００８２】
本参考例では、Ｓｉ基板１４１表面にはステップの無い面を持つ。ステップが無いために結晶は結晶平面にランダムに結晶成長し、均一なＧａＡｓ結晶の核生成が実現される。また、ＳｉとＧａＡｓとの極性が異なるためにＧａＡｓは３次元成長を生じてドット状の成長が実現される。
【００８３】
結晶成長はＭＢＥで７５０度にて行っており、成長温度が比較的高いために基板表面での原子の移動速度が大きくなり、均一なドット１４３の形成が実現される。また、上記した均一な量子ドット１４３の形成により、量子井戸を形成した場合に対して５０倍のＰＬ発光強度が得られる。一方、結晶成長温度が高いほどドットの数は減少するが一つのドットの大きさは大きくなり、ドットとドットは融合してはならず、かつドットの間は５ｎｍ以上離れている必要があるために成長温度は７５０度と比較的高くする必要があった。
【００８４】
また、Ｓｉ結晶薄膜１４２は基板に存在するステップを抑制するために３μm
程度積層される。基板内に転位が存在している場合その影響を受けてＧａＡｓが均一に成長できないという問題がある。本参考例では基板前面に結晶が成長するが、結晶間のスペースが大きいために特に基板のそり等の問題は発生しない。
【００８５】
（実施例１）
図１５は本発明の第１の実施例における半導体レーザの構造図を示すものである。
【００８６】
図１５において、１５１は表面にステップの無い（００１）ｎ−Ｓｉエピ基板、１５２は厚み１０ｎｍのＳｉバッファ層、１５３は厚み２ｎｍのエピタキシャル成長したＧａＡｓドット結晶、１５４は厚み１０ｎｍのＳｉ単結晶薄膜、１５５はＧａＡｓ結晶薄膜１５３とＳｉ単結晶薄膜１５４より成るペア数１０の多重量子ドット層、１５６はｐ−Ｓｉ層、１５７は絶縁膜、１５８はｐ側電極、１５９はｎ側電極である。
【００８７】
本実施例は、第１２の実施例に示した量子ドットを半導体レーザに適応したものであり、ＭＢＥ法を用いてＧａＡｓドットとＳｉ薄膜を成長した。半導体レーザとしての利得を得るためには１層のＧａＡｓドットでは不十分であり、従ってＧａＡｓドット１５３を１０層積層することで半導体レーザを実現する。
【００８８】
（実施例２）
図１６は本発明の第２の実施例における半導体レーザの製造方法を示すものである。
【００８９】
図１６において、表面にステップの無いｎ−Ｓｉエピ基板１６１、厚み１０ｎｍのＳｉバッファ層１６２を成長するＳｉ結晶成長工程（ａ）と、厚み２ｎｍのエピタキシャル成長したＧａＡｓドット結晶１６３と、厚み１０ｎｍのＳｉ単結晶薄膜１６４を交互に成長してえられるペア数１０の多重量子ドット層１６５とｐ−Ｓｉクラッド層１６６を成長する活性層成長工程（ｂ）と、絶縁膜１６７をマスクとしてエッチングにより幅２μm、長さ３００μmのストライプ状に薄膜結晶をエッチングして活性領域を形成するストライプ工程（ｃ）と、膜厚１μｍのｎ−Ｓｉ単結晶薄膜１６８を選択成長した後に基板両面に電極１６９を蒸着する選択成長工程（ｄ）より半導体レーザ構造を得る。
【００９０】
本実施例は、第１３の実施例に示した量子ドット半導体レーザを実現する製造方法であり、ＭＢＥ法を用いてＧａＡｓドット１６３とＳｉ薄膜を成長している。ＧａＡｓドット１６３を成長した後、Ｓｉ結晶１６４を１０ｎｍ成長することで平坦面が得られるが、これはＧａＡｓドット１６３の高さが２ｎｍ程度と低いことと、Ｓｉ結晶がＧａＡｓドット１６３上に成長しにくいためにＧａＡｓドットが平坦に埋め込まれたためである。
【００９１】
なお、以上の実施例において、
結晶成長方法はＭＢＥ法としたが、ＭＯＶＰＥ法、ガスソースＭＢＥ、ＭＯＭＢＥ法のみならず、ハイドライドＶＰＥ法など他の成長方法を用いてもよい。また、実施例では半導体レーザを代表的に示しているが、同様な方法で受光素子、光導波路、電子素子を作製することができる。
【００９２】
さらに、結晶基板の伝導性としてｎ型基板を使用したが、ｐ型基板でもよい。
【００９４】
【発明の効果】
以上のように本発明は、平坦な半導体基板を用いることで均一な量子ドットの形成を実現する。さらに、これらの結晶を半導体レーザに応用することで素子特性の飛躍的向上を実現できる。とくに、化合物半導体よりなるこれらの素子をＳｉ基板上に形成することで、歩留まりの向上、強度の向上、低下価格化、高集積化、高速化が実現できる。
【図面の簡単な説明】
【図１】 従来のＳｉ基板上ＧａＡｓ結晶成長基板の構造図
【図２】 非極性結晶上の極性結晶成長時の結晶表面の概略断面図
【図３】 第１の参考例における半導体多層膜の構造断面図
【図４】 第２の参考例における半導体多層膜の構造断面図および斜視図
【図５】 第３の参考例における半導体レーザの構造断面図
【図６】 第４の参考例における半導体レーザの構造断面図
【図７】 第５の参考例における受光素子の構造断面図および斜視図
【図８】 第６の参考例における光導波路の構造断面図および平面図
【図９】 第７の参考例における電子素子の構造断面図
【図１０】 第８の参考例における半導体多層膜の製造工程図
【図１１】 第９の参考例における半導体多層膜の製造工程図
【図１２】 第１０の参考例における半導体レーザの製造工程断面図
【図１３】 第１１の参考例における電子素子の製造工程図
【図１４】 第１２の参考例における半導体多層膜の構造斜視図
【図１５】 本発明の第１の実施例における半導体レーザの構造断面図
【図１６】 本発明の第２の実施例における半導体レーザの製造工程断面図
Claims (4)
- 平坦面を有するシリコンからなる半導体基板と、
前記半導体基板上に形成されたシリコンからなるバッファ層と、
前記シリコンからなるバッファ層上に形成され、前記シリコンからなる半導体基板と極性が異なる量子ドット状の複数の半導体結晶とシリコンからなる単結晶薄膜とが繰り返し交互に積層されてなり、隣接する前記量子ドット状の半導体結晶同士は離間していると共に融合していない活性層と、
前記活性層上に形成されたクラッド層と
を有する半導体レーザ。 - 前記半導体結晶はＧａＡｓからなる、請求項１に記載の半導体レーザ。
- 平坦面を有するシリコンからなる半導体基板上にシリコンからなるバッファ層を形成するバッファ層形成工程と、
前記シリコンからなるバッファ層上に前記シリコンからなる半導体基板と極性が異なる量子ドット状の複数の半導体結晶とシリコンからなる単結晶薄膜とが繰り返し交互に積層されてなり、隣接する前記量子ドット状の半導体結晶同士は離間していると共に融合していない活性層を形成する活性層形成工程と、
前記活性層上にクラッド層を形成するクラッド層形成工程と
を有する半導体レーザの製造方法。 - 前記半導体結晶はＧａＡｓからなる、請求項３に記載の半導体レーザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002193062A JP3879604B2 (ja) | 2002-07-02 | 2002-07-02 | 半導体多層基板および半導体多層膜の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002193062A JP3879604B2 (ja) | 2002-07-02 | 2002-07-02 | 半導体多層基板および半導体多層膜の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13708394A Division JP3465349B2 (ja) | 1994-06-20 | 1994-06-20 | 半導体多層基板および半導体多層膜の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003158074A JP2003158074A (ja) | 2003-05-30 |
| JP3879604B2 true JP3879604B2 (ja) | 2007-02-14 |
Family
ID=19195552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002193062A Expired - Fee Related JP3879604B2 (ja) | 2002-07-02 | 2002-07-02 | 半導体多層基板および半導体多層膜の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3879604B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4612671B2 (ja) * | 2005-02-09 | 2011-01-12 | 富士通株式会社 | 発光デバイス及び半導体装置 |
| KR100706951B1 (ko) * | 2005-08-17 | 2007-04-12 | 삼성전기주식회사 | 수직구조 질화갈륨계 ｌｅｄ 소자의 제조방법 |
| FR2895571B1 (fr) * | 2005-12-28 | 2008-04-18 | Commissariat Energie Atomique | Procede de realisation d'une jonction pn electroluminescente en materiau semi-conducteur par collage moleculaire |
| US9601328B2 (en) * | 2009-10-08 | 2017-03-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Growing a III-V layer on silicon using aligned nano-scale patterns |
| JP5388954B2 (ja) | 2010-06-14 | 2014-01-15 | キヤノン株式会社 | 発光素子及びその製造方法 |
-
2002
- 2002-07-02 JP JP2002193062A patent/JP3879604B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003158074A (ja) | 2003-05-30 |
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Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050707 |
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| A131 | Notification of reasons for refusal |
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| A521 | Request for written amendment filed |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061030 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091117 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101117 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101117 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111117 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121117 Year of fee payment: 6 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121117 Year of fee payment: 6 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131117 Year of fee payment: 7 |
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