JP3869661B2

JP3869661B2 - PLL circuit

Info

Publication number: JP3869661B2
Application number: JP2001011944A
Authority: JP
Inventors: 育亮鷲見; 憲男盛本
Original assignee: Tottori Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2001-01-19
Filing date: 2001-01-19
Publication date: 2007-01-17
Anticipated expiration: 2021-01-19
Also published as: JP2002217718A

Description

【０００１】
【発明の属する技術分野】
本発明はＰＬＬ回路に関する。
【０００２】
【従来の技術】
従来、この種の回路は例えば「ＳＡＮＹＯＴＥＣＨＮＩＣＡＬＲＥＶＩＥＷ」、ＶＯＬ．１０、ＮＯ．１、ＦＥＢ．１９７８の第３２頁に示されている。しかし、この回路は、位相比較器１段型（位置比較器を１段しか用いないもの）であり、基準信号の１周期中に、位相比較を１回しか行わないので、ロックアップ時間（出力信号に同期する迄の時間）が短い第１の欠点がある。
【０００３】
この欠点を解消するために、特開平１０−１３５８２２号公報が提案されている。この公報によると、位相が互いに異なる複数の基準信号を発生する発生手段と、電圧制御発振器の出力信号を分周する複数（例えば４個）の分周器と、各分周器の帰還信号と各基準信号を比較する複数の位相比較器が設けられている。
【０００４】
【発明が解決しようとする課題】
しかし上記公報の回路では、電力消費量が大きい第２の欠点がある。本発明者が、その原因を究明したところ、複数の分周器を設けているためである事が分った。また、ロックアップ時間を更に短縮するため、基準信号の１周期中に１６回位相比較をするならば、１６個の分周器が必要となり電力消費量が更に大きくなる。
【０００５】
また、比較的、多くのスペースを必要とする分周器を複数個用いるので、装置が大きくなり、コストが高くなり、ＬＳＩ化が困難となる第３の欠点がある。
【０００６】
本出願人は、これらの欠点を解消するために、特願２０００−７６２５０にて出願している、この出願によると、２個の可変分周器４、９が各々、第１帰還信号と第２帰還信号を出力している。しかし、これらの帰還信号が共に出力している間は、これらの帰還信号が入力される位相比較器の出力が邪魔し合い、ロック外れ（位相同期しつつある出力信号が、急に、設定周波数から外れる事）が生ずる第４の欠点が有る。
【０００７】
故に、本発明はこの様な従来の欠点を考慮し、ロックアップ時間が短い、電力消費量が少ない、コストが安くＬＳＩ化し易い、ロック外れが起こらない、ＰＬＬ回路を提供する。
【０００８】
【課題を解決するための手段】
本発明はこのような課題を解決する為のものであり、請求項１記載の発明は、第１基準信号および第２基準信号を発生する発生手段と、電圧制御発振器の出力信号を各々分周し、第１帰還信号を出力する第１可変分周器および第２帰還信号を出力する第２可変分周器と、前記第１帰還信号と前記第１基準信号を入力し位相比較する第１位相比較器と、排除手段を介して前記第２帰還信号を入力すると共に前記第２基準信号を入力し、前記第２帰還信号と前記第２基準信号とを位相比較する第２位相比較器と、を有し、前記排除手段は、第１帰還信号がＬｏ信号であり、かつ第２帰還信号がＬｏ信号の時に、Ｌｏ信号を出力し、前記第１帰還信号がＬｏ信号であり、かつ前記第２帰還信号ｆｐがＨｉ信号の時に、Ｈｉ信号を出力し、前記第１帰還信号ＦＰ１がＨｉ信号であり、かつ前記第２帰還信号ｆｐがＬｏ信号の時に、Ｌｏ信号を出力し、前記第１帰還信号がＨｉ信号であり、かつ第２帰還信号がＨｉ信号の時に、Ｌｏ信号を出力する、ことを特徴とする。
【０００９】
又、請求項２記載の発明は、請求項１記載のＰＬＬ回路であり、前記発生手段は、位相が異なる複数の基準信号を発生させ、前記基準信号の１つが前記第１基準信号であり、その他の（ｎ−１）個の前記基準信号を加算したものが前記第２基準信号である事を特徴とする。
【００１３】
【発明の実施の形態】
以下に、図１と図２に従い、本発明の実施の形態に係るＰＬＬ回路１を説明する。図１はＰＬＬ回路１のブロック図、図２はＰＬＬ回路１に用いられる各信号のタイムチャートである。
【００１４】
これらの図において、発生手段２は例えば、基準発振器ＯＳＣと、固定分周器Ｍと、リング式カウンタＲＩＣとオアゲート３等から成る。固定分周器Ｍは例えば分周比６４で分周するものであり、基準発振器ＯＳＣとリング式カウンタＲＩＣとの間に接続されている。固定分周器Ｍは、基準発振器ＯＳＣが出力する信号（発振周波数が例えば２５．６ＭＨｚ）を６４分周した信号（周波数が４００ＫＨｚ）を、リング式カウンタＲＩＣへ出力する。
【００１５】
リング式カウンタＲＩＣは例えば、１６個のフリップフロップ（図示せず）が接続されたものであり、上記４００ＫＨｚの信号の入力に応じて、１６個の基準信号ＦＲ１〜ＦＲ１６を出力する。
【００１６】
基準信号ＦＲ２は基準信号ＦＲ１の１／１６周期だけ、基準信号ＦＲ１より遅延する。同様に、基準信号ＦＲＡ（Ａは２から１６までの整数）は、（Ａ−１）／１６周期だけ、基準信号ＦＲ１より遅延する。この様にして、基準信号ＦＲ１〜ＦＲ１６の各基準周波数は、４００ＫＨｚ÷１６＝２５ＫＨｚであり、所望のチャンネル・スペース（局間周波数）に一致する。上述の様に、発生手段２は、位相が異なる複数の基準信号ＦＲ１〜ＦＲ１６を発生する。
【００１７】
第１基準信号（基準信号）ＦＲ１は、第１位相比較器ＰＣ１の１入力側に入力される。基準信号ＦＲ２〜ＦＲ１６は各々、オアゲート３の入力側に入力され、オアゲート３の出力は第２位相比較器ＰＣ２の１入力側に入力される。即ち、１個の第１基準信号ＦＲ１は、第１位相比較器ＰＣ１に入力され、複数の基準信号ＦＲ２〜ＦＲ１６は、オアゲート３により加算され、その加算された第２基準信号ＦＲは、第２位相比較器ＰＣ２に入力される。この様に、発生手段２は、第１基準信号ＦＲ１および第２基準信号ＦＲを発生する。
【００１８】
第１可変分周器４は例えば、２係数プリスケラ５と、スワロカウンタＡ１と、コースカウンタＮ１等から構成されている。２係数プリスケラ５は例えば、分周数６４又は分周数６５の分周を行うものである。スワロカウンタＡ１には第１一致回路（図示せず）が接続され、コースカウンタＮ１には第２一致回路（図示せず）が接続されている。第１可変分周器４から出力されるロード信号Ｌ１は、スワロカウンタＡ１およびコースカウンタＮ１に印加されている。
【００１９】
例えば、使用者が設定周波数キー（図示せず）に於て、１．６５ＧＨｚを設定したとする。設定周波数キーに接続された制御部６（マイクロコンピュータ等から成る）は、第１可変分周器４の分周数Ｎを演算し、第１可変分周器４へ出力する。即ち、Ｎ＝１．６５×１０６ＫＨｚ÷２５ＫＨｚ＝６６０００となる（基準周波数が２５ＫＨｚだから）。即ち、第１可変分周器４は、設定周波数を基準周波数で割った値、分周数Ｎが設定される。
【００２０】
制御部６は、上記分周数Ｎに基づいて、スワロカウンタＡ１の運転回数Ｋ１とコースカウンタＮ１の運転回数Ｋ２を演算し、設定する（例えばＫ１＝１６回、Ｋ２＝１０３１回）。この様に、第１可変分周器４をパルススワロカウンタにて構成分周数が２種類だけで切り替えられるので、伝搬遅延時間を小さくでき動作速度が向上する。
【００２１】
この様に、電圧制御発振器ＶＣＯの出力信号ＶＯをＮ分周された第１帰還信号ＦＰ１は、第１位相比較器ＰＣ１の他の入力側に入力される。
【００２２】
第１位相比較器ＰＣ１は、上記第１基準信号ＦＲ１と、上記第１帰還信号ＦＰ１を位相比較し、位相比較信号（ポンプアップ信号Ｕ１）と、位相比較信号（ポンプダウン信号Ｄ１）を第１チャージポンプＣＰ１へ出力する。即ち、第１位相比較器ＰＣ１は、１個の第１基準信号ＦＲ１と、第１可変分周器４が出力する１個の第１帰還信号ＦＰ１を位相比較する。
【００２３】
第１チャージポンプＣＰ１は、これらの位相比較信号Ｕ１、Ｄ１に基づき、誤差信号ＥＲ１を生成し、ローパスフィルタＬＰＦに対し、誤差信号ＥＲ１を出力する。
【００２４】
ローパスフィルタＬＰＦは、誤差信号ＥＲ１の高周波成分をカットした制御電圧ＣＶを生成し、電圧制御発振器ＶＣＯへ出力する。これらの、発生手段２と、第１位相比較器ＰＣ１と、第１チャージポンプＣＰ１と、ローパスフィルタＬＰＦと、電圧制御発振器ＶＣＯと、第１可変分周器４等により、第１ＰＬＬ周波数シンセサイザ７が構成されている。
【００２５】
第２可変分周器８は例えば、２係数プリスケラ９と、スワロカウンタＡ２とコースカウンタＮ２等から構成されている。２係数プリスケラ９は例えば、分周数３２または分周数３３の分周を行うものである。スワロカウンタＡ２には第１一致回路（図示せず）が接続され、コースカウンタＮ２には第２一致回路（図示せず）が接続されている。第２可変分周器８から出力されるロード信号Ｌ２は、スワロカウンタＡ２およびコースカウンタＮ２に印加されている。
【００２６】
上述の様に、第２可変分周器８に分周数Ｎが与えられている。複数の基準信号ＦＲ１〜ＦＲ１６の総数をｎとして、第２可変分周器８に対し、例えばＮ／ｎが与えられる（設定される）。この時、第２基準信号ＦＲは、（ｎ−１）個の基準信号ＦＲ２〜ＦＲ１６が加算されたものである。
【００２７】
例えばｎ＝１６個とするならば、制御部６は第２可変分周器８に対し、Ｎ／ｎ＝６６０００／１６＝４１２５を与える。制御部６は、上記分周数Ｎ／ｎに基づいて、スワロカウンタＡ１の運転回数Ｋ３と、コースカウンタＮ２の運転回数Ｋ４を演算し、設定する（例えば、Ｋ３＝２９回、Ｋ４＝１２８回）。
【００２８】
この様にして、第２可変分周器８は、電圧制御発振器ＶＣＯの出力信号ＶＯを分周数Ｎ／ｎ（例えば４１２５）にて分周し、１周期ＴＲ当り１６個のＨｉレベル信号（帰還信号）ｆｐ１、ＦＰ２〜ＦＰ１６から成る第２帰還信号ｆｐを出力する（図２参照）。
【００２９】
この様に、第２位相比較器ＰＣ２の１入力側には、発生手段２により発生した位相が異なる（ｎ−１）個の基準信号ＦＲ２〜ＦＲ１６を加算した第２基準信号ＦＲが入力される。
【００３０】
排除手段１４の入力側は、第１可変分周器４の出力側および第２可変分周器８の出力側に接続されている。排除手段１４の出力側は、第２位相比較器ＰＣ２の他の入力側に接続されている。
【００３１】
排除手段１４は例えば、ナンドゲート１５およびアンドゲート１６から成る論理回路により、構成されている。ナンドゲート１５の１入力側は、第１帰還信号ＦＰ１が入力され、他の入力側は、第２帰還信号ｆｐが入力される。
【００３２】
アンドゲート１６の１入力側は、ナンドゲート１５の出力が入力され、他の入力側は、第２帰還信号ｆｐが入力され、アンドゲート１６の出力は、第２位相比較器ＰＣ２の他の入力側に入力される。
【００３３】
上記排除手段１４は、第１帰還信号ＦＰ１がＬｏ信号であり、かつ第２帰還信号ｆｐがＬｏ信号の時に、Ｌｏ信号を出力する（これを第１状態と呼ぶ）。排除手段１４は、第１帰還信号ＦＰ１がＬｏ信号であり、かつ第２帰還信号ｆｐがＨｉ信号の時に、Ｈｉ信号を出力する（これを第２状態と呼ぶ）。
【００３４】
排除手段１４は、第１帰還信号ＦＰ１がＨｉ信号であり、かつ第２帰還信号ｆｐがＬｏ信号の時に、Ｌｏ信号を出力する（これを第３状態と呼ぶ）。排除手段１４は、第１帰還信号ＦＰ１がＨｉ信号であり、かつ第２帰還信号ｆｐがＨｉ信号の時に、Ｌｏ信号を出力する（これを第４状態と呼ぶ）。
【００３５】
この様に、第１帰還信号ＦＰ１が出力されている間（即ち、第１帰還信号ＦＰ１がＨｉ信号である時）、排除手段１４は、第２帰還信号ｆｐの出力ｆｐ１（即ち該信号ｆｐがＨｉ信号である事）を排除する。その結果、Ａ点とＢ点に於て、第３帰還信号ＦＰはＬｏ信号となる（図２参照）。
【００３６】
この様にして、第１帰還信号ＦＰ１がＨｉ信号である時、第２帰還信号ｆｐ１の出力をＬｏ信号に変換したものを、第３帰還信号ＦＰと呼ぶ（図２参照）。
【００３７】
また上記第２状態の様に、第１帰還信号ＦＰ１がＬｏ信号の時、第２帰還信号ｆｐがＨｉ信号であれば、排除手段１４は、Ｈｉ信号としての第２帰還信号ｆｐを出力させる。その結果、第３帰還信号ＦＰは、Ａ点、Ｂ点等（第１帰還信号ＦＰ１がＨｉ信号の時）に於てＬｏ信号となるが、その他の点では、第２帰還信号ｆｐと同一波形である。
【００３８】
この様にして、第２位相比較器ＰＣ２には、第２基準信号ＦＲと、第３帰還信号ＦＰが入力される（図１と図２を参照）。
【００３９】
第２位相比較器ＰＣ２は、第２基準信号ＦＲ（基準信号ＦＲ２〜ＦＲ１６を加算したもの）と、第３帰還信号ＦＰ（帰還信号ＦＰ２〜ＦＰ１６から成る）を各々位相比較し、位相比較信号（ポンプアップ信号Ｕ２）と、位相比較信号（ポンプダウン信号Ｄ２）を、第２チャージポンプＣＰ２へ出力する。
【００４０】
第２チャージポンプＣＰ２は、これらの位相比較信号Ｕ２、Ｄ２に基づき、誤差信号ＥＲ２を生成し、ローパスフィルタＬＰＦに対し、誤差信号ＥＲ２を出力する。
【００４１】
ローパスフィルタＬＰＦは、誤差信号ＥＲ２の高周波成分をカットした制御電圧ＣＶを生成し、電圧制御発振器ＶＣＯへ出力する。これらの発生手段２と、第２位相比較器ＰＣ２と、第２チャージポンプＣＰ２と、ローパスフィルタＬＰＦと、電圧制御発振器ＶＣＯと、第２可変分周器８と、排除手段１４等により、第２ＰＬＬ周波数シンセサイザ１０が構成されている。
【００４２】
ロック検出器１１は、第１可変分周器４が出力する第１帰還信号ＦＰ１と、第２基準信号ＦＲ１が入力される。ロック検出器１１は例えば、アンドゲートと抵抗等から成る公知のものである。このＰＬＬ回路１が立上る時（サーチ時）は、電圧制御発振器ＶＣＯの出力信号ＶＯの周波数は、設定周波数と異なるので、第１帰還信号ＦＰ１と第１基準信号ＦＲ１は同期がとれていない。従って、この時ロック検出器１１は制御部６に対しＬｏ信号（非同期検出信号）を出力する。
【００４３】
ＰＬＬ回路１がロックした時（例えば、上記出力信号ＶＯの周波数が設定周波数の±３００Ｈｚ以内になった時）、第１帰還信号ＦＰ１と第１基準信号ＦＲ１は殆んど同期されている。この時、ロック検出器１１は制御部６に対し、Ｈｉ信号（同期検出信号）を出力する。この状態を「定常時」と表現する。
【００４４】
制御部６の各出力端子は、各々、第２可変分周器８と、第２位相比較器ＰＣ２と、第２チャージポンプＣＰ２に電気的接続されている。なお、ロック検出器１１は、第１位相比較器ＰＣ１に付属させて設けても良く、又は、第１位相比較器ＰＣ１と一体的に設けても良い。以上の部品により、ＰＬＬ回路１は構成されている。
【００４５】
次に、図１と図２に従い、本ＰＬＬ回路１の動作を説明する。最初に、例えば使用者は設定周波数キーに於て、１．６５ＧＨｚを設定し、スタートキーを押したとする。
【００４６】
制御部６は第１可変分周器４に対し、分周数Ｎ＝６６０００を出力する。それと同時に、制御部６は第２可変分周器８に対し、Ｎ／ｎ＝６６０００／１６＝４１２５を出力する。
【００４７】
基準発振器ＯＳＣの信号２５．６ＭＨｚは固定分周器Ｍにより、４００ＫＨｚに分周され、発生手段２により、位相が異なる複数の基準信号ＦＲ１〜ＦＲ１６が出力される。基準信号ＦＲ１〜ＦＲ１６は、基準周波数が２５ＫＨｚであり、タイミングｔ１〜ｔ１６にて各々、立上っている（図２参照）。
【００４８】
第１可変分周器４は、電圧制御発振器ＶＣＯからの出力信号ＶＯを、分周数Ｎ＝６６０００にて分周し、第１帰還信号ＦＰ１を生成し、第１帰還信号ＦＰ１（図２参照）を、第１位相比較器ＰＣ１へ出力する。
【００４９】
第２可変分周器８は、出力信号ＶＯを、分周数Ｎ／ｎ＝４１２５にて分周し、第２帰還信号ｆｐを生成する。排除手段１４は、第１帰還信号ＦＰ１が出力されている間、第２帰還信号ｆｐの出力ｆｐ１を排除し、第２帰還信号ｆｐを第３帰還信号ＦＰに変換する。
【００５０】
第１位相比較器ＰＣ１は、第１基準信号ＦＲ１と第１帰還信号ＦＰ１を位相比較し、第１チャージポンプＣＰ１に対し、位相比較信号Ｕ１、Ｄ１を出力する。第１チャージポンプＣＰ１は、位相比較信号Ｕ１、Ｄ１に従い、ローパスフィルタＬＰＦに対し、誤差信号ＥＲ１を出力する。ローパスフィルタＬＰＦは、誤差信号ＥＲ１に従い、電圧制御発振器ＶＣＯに対し、制御電圧ＣＶを出力する。
【００５１】
次に、第２位相比較器ＰＣ２は、第２基準信号ＦＲと、第３帰還信号ＦＰを各々位相比較し、第２チャージポンプＣＰ２に対し、位相比較信号Ｕ２、Ｄ２を出力する。
【００５２】
第２チャージポンプＣＰ２は、上記位相比較信号に従い、ローパスフィルタＬＰＦに対し、誤差信号ＥＲ２を出力する。ローパスフィルタＬＰＦは、上記誤差信号ＥＲ２に従い、電圧制御発振器ＶＣＯに対し、制御電圧ＣＶを出力する。その結果、電圧制御発振器ＶＣＯから出力される出力信号ＶＯは、設定周波数に近づく。この様な、位相比較動作を繰り返す。
【００５３】
この構成により、第１基準信号ＦＲ１の１周期（ＴＲ）の間に、位相比較が１６回行われるため（図２参照）、従来の位相比較器１段型に比べて、ロックアップ時間（出力信号ＶＯが設定周波数に略同期するまでの時間）が、約１／１６倍に短縮される。
【００５４】
この様に、前記同期が検出されない場合（即ち、ロック検出器１１が制御部６に対し、Ｌｏ信号を出力しているサーチ時）、第１可変分周器４と、第１位相比較器ＣＰ１と、第１チャージポンプＣＰ１と、第２可変分周器８と、第２位相比較器ＣＰ２と、第２チャージポンプＣＰ２等は動作している。
【００５５】
この様にして、上記位相比較が繰返されると、出力信号ＶＯは、設定周波数に同期する。即ち、この時、出力信号ＶＯの周波数が、設定周波数の±３００Ｈｚ以内になる。この時（定常時）、ロック検出器１１は制御部６に対し、Ｈｉ信号（同期検出信号）を出力する。
【００５６】
定常時に、上記同期検出信号の入力により、制御部６は、第２可変分周器８を停止させ、第２位相比較器ＰＣ２を停止させ、第２チャージポンプＣＰ２を停止させる。
【００５７】
また、定常時に、制御部６は、第１可変分周器４のみの動作を継続させ、第１位相比較器ＰＣ１と第１チャージポンプＣＰ１の動作を継続させる。即ち、制御部６は、第１ＰＬＬ周波数シンセサイザ７の動作を継続させ、第２ＰＬＬ周波数シンセサイザ１０の動作を停止させる。
【００５８】
この様に、同期検出信号が入力されると（定常時）、制御部６は第１ＰＬＬ周波数シンセサイザ７の動作を継続させるので、分周、位相比較動作は正確に行われる。その結果、設定周波数１．６５ＧＨｚを持つ出力信号ＶＯを、安定して出力させる事ができる。
【００５９】
同期検出信号が入力されると（定常時）、制御部６は、第２可変分周器８と第２位相比較器ＰＣ２と、第２チャージポンプＣＰ２の運転を停止させる。その結果このＰＬＬ回路１の電力消費量は少なくなる。
【００６０】
【発明の効果】
請求項１の本発明では、第１基準信号および第２基準信号を発生する発生手段と、電圧制御発振器の出力信号を各々分周し、第１帰還信号を出力する第１可変分周器および第２帰還信号を出力する第２可変分周器と、前記第１帰還信号が出力されている間、前記第２帰還信号の出力を排除し、第３帰還信号に変換する排除手段とを具備する構成とする。上述の様に、第１帰還信号が出力されている間は、第２帰還信号の出力を排除するので、第１帰還信号が入力される第１位相比較器の位相比較出力と、第２帰還信号が入力される第２位相比較器の位相比較出力とが互いに邪魔し合う事がない。その結果、ロック外れ（位相同期しつつある出力信号ＶＯが、急に、設定周波数から外れる事）を防止する事ができる。
【００６１】
請求項２の本発明では、前記第１可変分周器は、分周数Ｎ（Ｎは設定周波数を基準周波数で割った値）が設定され、前記第２可変分周器は、分周数Ｎ／ｎ（ｎは３以上の整数）が設定される構成とする。この様に、第２可変分周器に対し、分周数Ｎ／ｎを設定するので、第２可変分周器は、第１基準信号の１周期の間に、複数個、すなわち（ｎ−１）個のＨｉレベル信号を出力する。また、第１可変分周器は、第１基準信号の１周期の間に、１個の第１帰還信号を出力する。その結果、位相比較器は、第１基準信号の１周期の間に、位相比較をｎ回（ｎは３以上の整数）行う事となり、ロックアップ時間が早くなる。また、上記１周期の間にｎ回位相比較させるのに、可変分周器を２個用いれば良い。その結果、従来に比べ、可変分周器の個数を減らせ、コストが安くなり、ＬＳＩ化がし易くなる。
【００６２】
請求項３の本発明では、前記発生手段は、位相が異なる複数の基準信号を発生させ、前記基準信号の１つが前記第１基準信号であり、その他の（ｎ−１）個の前記基準信号を加算したものが前記第２基準信号である構成とする。この様に、位相が異なる、（ｎ−１）個の基準信号を加算した第２基準信号が位相比較器へ入力されるので、第１基準信号１周期の間に、（ｎ−１）回の位相比較が正確なタイミングで行われる。また、この様に、（ｎ−１）個の基準信号を加算するので、回路構成を簡素化できる。
【００６３】
請求項４の本発明では、前記第１基準信号と前記第１帰還信号を位相比較する第１位相比較器と、前記第２基準信号と前記第３帰還信号を位相比較する第２位相比較器を設けた事を特徴とする請求項３のＰＬＬ回路。この様に、第１位相比較器は、複数の基準信号の１つである第１基準信号と、１個の第１帰還信号を位相比較するので、正確な位相比較が行える。その結果、定常時に、設定周波数に正確に一致する出力信号を出力できる。第２位相比較器は第２基準信号と、第３帰還信号（第１帰還信号の出力が排除されたもの）とを位相比較する。その結果第１位相比較器の出力と、第２位相比較器の出力が邪魔し合う事がなく、ロック外れを防止できる。
【００６４】
請求項５の本発明では、前記排除手段は、その入力側が前記第１可変分周器の出力側および前記第２可変分周器の出力側に接続され、その出力側が前記第２位相比較器の入力側に接続され、論理回路から成る構成とする。この様に、第１帰還信号が出力されている間、第２帰還信号の出力を排除する排除手段を論理回路にて構成するので、回路構成を簡素化できる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るＰＬＬ回路１のブロック図である。
【図２】上記ＰＬＬ回路１に用いられる各種信号のタイムチャートである。
【符号の説明】
２発生手段
４第１可変分周器
８第２可変分周器
１４排除手段[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a PLL circuit.
[0002]
[Prior art]
Conventionally, this type of circuit is described in, for example, “SANYO TECHNIC REVIEW”, VOL. 10, NO. 1, FEB. 1978, page 32. However, this circuit is a one-stage type phase comparator (using only one stage of position comparator), and performs phase comparison only once during one cycle of the reference signal, so that the lock-up time (output) There is a first drawback that the time until the signal is synchronized is short.
[0003]
In order to eliminate this drawback, Japanese Patent Laid-Open No. 10-135822 has been proposed. According to this publication, generating means for generating a plurality of reference signals having different phases, a plurality of (for example, four) frequency dividers for dividing the output signal of the voltage controlled oscillator, and feedback signals of the frequency dividers, A plurality of phase comparators for comparing each reference signal are provided.
[0004]
[Problems to be solved by the invention]
However, the circuit of the above publication has a second drawback that consumes a large amount of power. As a result of investigation of the cause, the present inventor has found that a plurality of frequency dividers are provided. Further, if the phase comparison is performed 16 times during one cycle of the reference signal in order to further shorten the lockup time, 16 frequency dividers are required and the power consumption is further increased.
[0005]
In addition, since a plurality of frequency dividers that require a relatively large space are used, there is a third drawback that the apparatus becomes large, the cost is high, and it is difficult to implement an LSI.
[0006]
In order to eliminate these drawbacks, the present applicant filed in Japanese Patent Application No. 2000-76250. According to this application, the two variable frequency dividers 4 and 9 are respectively connected to the first feedback signal and the first feedback signal. Two feedback signals are output. However, while these feedback signals are being output together, the output of the phase comparator to which these feedback signals are input interferes with each other and is out of lock (the output signal that is phase-synchronized suddenly There is a fourth drawback.
[0007]
Therefore, the present invention provides a PLL circuit that takes into account such conventional drawbacks, and has a short lock-up time, low power consumption, low cost, and is easy to become an LSI, and does not cause unlocking.
[0008]
[Means for Solving the Problems]
The present invention is for solving such a problem, and the invention according to claim 1 divides the generating means for generating the first reference signal and the second reference signal and the output signal of the voltage controlled oscillator, respectively. A first variable frequency divider that outputs a first feedback signal, a second variable frequency divider that outputs a second feedback signal, a first feedback signal and a first reference signal that are input to perform phase comparison. A phase comparator; a second phase comparator that inputs the second feedback signal through an exclusion unit and inputs the second reference signal, and compares the phase of the second feedback signal and the second reference signal; The exclusion means outputs a Lo signal when the first feedback signal is a Lo signal and the second feedback signal is a Lo signal, and the first feedback signal is a Lo signal, and When the second feedback signal fp is a Hi signal, a Hi signal is output and the first feedback signal fp is output. When the feedback signal FP1 is a Hi signal and the second feedback signal fp is a Lo signal, the Lo signal is output, the first feedback signal is a Hi signal, and the second feedback signal is a Hi signal. The Lo signal is output.
[0009]
The invention according to claim 2 is the PLL circuit according to claim 1, wherein the generating means generates a plurality of reference signals having different phases, and one of the reference signals is the first reference signal, The sum of the other (n−1) reference signals is the second reference signal.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
The PLL circuit 1 according to the embodiment of the present invention will be described below with reference to FIGS. FIG. 1 is a block diagram of the PLL circuit 1, and FIG. 2 is a time chart of each signal used in the PLL circuit 1.
[0014]
In these drawings, the generating means 2 comprises, for example, a reference oscillator OSC, a fixed frequency divider M, a ring type counter RIC, an OR gate 3 and the like. The fixed frequency divider M divides the frequency by, for example, a frequency division ratio of 64, and is connected between the reference oscillator OSC and the ring type counter RIC. The fixed frequency divider M outputs a signal (frequency is 400 KHz) obtained by dividing the signal output from the reference oscillator OSC (oscillation frequency is 25.6 MHz, for example) by 64 to the ring counter RIC.
[0015]
For example, the ring counter RIC is connected to 16 flip-flops (not shown), and outputs 16 reference signals FR1 to FR16 in response to the input of the 400 KHz signal.
[0016]
The reference signal FR2 is delayed from the reference signal FR1 by 1/16 period of the reference signal FR1. Similarly, the reference signal FRA (A is an integer from 2 to 16) is delayed from the reference signal FR1 by (A-1) / 16 periods. In this way, each reference frequency of the reference signals FR1 to FR16 is 400 KHz ÷ 16 = 25 KHz, which matches a desired channel space (inter-office frequency). As described above, the generating means 2 generates a plurality of reference signals FR1 to FR16 having different phases.
[0017]
The first reference signal (reference signal) FR1 is input to one input side of the first phase comparator PC1. Each of the reference signals FR2 to FR16 is input to the input side of the OR gate 3, and the output of the OR gate 3 is input to the one input side of the second phase comparator PC2. That is, one first reference signal FR1 is input to the first phase comparator PC1, the plurality of reference signals FR2 to FR16 are added by the OR gate 3, and the added second reference signal FR is the second reference signal FR2. The signal is input to the phase comparator PC2. In this way, the generating means 2 generates the first reference signal FR1 and the second reference signal FR.
[0018]
The first variable frequency divider 4 includes, for example, a two-coefficient prescaler 5, a swallow counter A1, a course counter N1, and the like. For example, the 2-coefficient prescaler 5 performs frequency division with a frequency division number of 64 or a frequency division number of 65. A first coincidence circuit (not shown) is connected to the swallow counter A1, and a second coincidence circuit (not shown) is connected to the coarse counter N1. The load signal L1 output from the first variable frequency divider 4 is applied to the swallow counter A1 and the coarse counter N1.
[0019]
For example, assume that the user sets 1.65 GHz using a set frequency key (not shown). A control unit 6 (comprised of a microcomputer or the like) connected to the set frequency key calculates the frequency division number N of the first variable frequency divider 4 and outputs it to the first variable frequency divider 4. That is, N = 1.65 × 106 KHz ÷ 25 KHz = 66000 (because the reference frequency is 25 KHz). That is, the first variable frequency divider 4 is set with a value obtained by dividing the set frequency by the reference frequency and the frequency division number N.
[0020]
Based on the frequency division number N, the control unit 6 calculates and sets the number of operations K1 of the swallow counter A1 and the number of operations K2 of the course counter N1 (for example, K1 = 16 times, K2 = 1031 times). Thus, since the first variable frequency divider 4 can be switched by the pulse swallow counter with only two types of configuration frequency divisions, the propagation delay time can be reduced and the operation speed can be improved.
[0021]
Thus, the first feedback signal FP1 obtained by dividing the output signal VO of the voltage controlled oscillator VCO by N is input to the other input side of the first phase comparator PC1.
[0022]
The first phase comparator PC1 performs phase comparison between the first reference signal FR1 and the first feedback signal FP1, and outputs a phase comparison signal (pump-up signal U1) and a phase comparison signal (pump-down signal D1) as the first. Output to charge pump CP1. That is, the first phase comparator PC1 performs phase comparison between one first reference signal FR1 and one first feedback signal FP1 output from the first variable frequency divider 4.
[0023]
The first charge pump CP1 generates an error signal ER1 based on the phase comparison signals U1 and D1, and outputs the error signal ER1 to the low-pass filter LPF.
[0024]
The low-pass filter LPF generates a control voltage CV obtained by cutting the high frequency component of the error signal ER1, and outputs the control voltage CV to the voltage controlled oscillator VCO. The generating means 2, the first phase comparator PC1, the first charge pump CP1, the low-pass filter LPF, the voltage controlled oscillator VCO, the first variable frequency divider 4 and the like make up the first PLL frequency synthesizer 7. It is configured.
[0025]
The second variable frequency divider 8 includes, for example, a two-coefficient prescaler 9, a swallow counter A2, a course counter N2, and the like. For example, the 2-coefficient prescaler 9 divides the frequency by 32 or 33. A first coincidence circuit (not shown) is connected to the swallow counter A2, and a second coincidence circuit (not shown) is connected to the coarse counter N2. The load signal L2 output from the second variable frequency divider 8 is applied to the swallow counter A2 and the coarse counter N2.
[0026]
As described above, the frequency division number N is given to the second variable frequency divider 8. For example, N / n is given (set) to the second variable frequency divider 8 where n is the total number of the plurality of reference signals FR1 to FR16. At this time, the second reference signal FR is obtained by adding (n−1) reference signals FR2 to FR16.
[0027]
For example, if n = 16, the control unit 6 gives N / n = 66000/16 = 4125 to the second variable frequency divider 8. Based on the frequency division number N / n, the control unit 6 calculates and sets the number of operations K3 of the swallow counter A1 and the number of operations K4 of the course counter N2 (for example, K3 = 29 times, K4 = 128 times). ).
[0028]
In this manner, the second variable frequency divider 8 divides the output signal VO of the voltage controlled oscillator VCO by a frequency division number N / n (for example, 4125), and 16 Hi level signals (one per cycle TR) Feedback signal) A second feedback signal fp comprising fp1, FP2 to FP16 is output (see FIG. 2).
[0029]
In this way, the second reference signal FR obtained by adding (n−1) reference signals FR2 to FR16 having different phases generated by the generating means 2 is input to one input side of the second phase comparator PC2. .
[0030]
The input side of the exclusion means 14 is connected to the output side of the first variable frequency divider 4 and the output side of the second variable frequency divider 8. The output side of the exclusion means 14 is connected to the other input side of the second phase comparator PC2.
[0031]
The exclusion means 14 is constituted by a logic circuit including a NAND gate 15 and an AND gate 16, for example. The first feedback signal FP1 is input to one input side of the NAND gate 15, and the second feedback signal fp is input to the other input side.
[0032]
The output of the NAND gate 15 is input to one input side of the AND gate 16, the second feedback signal fp is input to the other input side, and the output of the AND gate 16 is the other input side of the second phase comparator PC2. Is input.
[0033]
The exclusion means 14 outputs a Lo signal when the first feedback signal FP1 is a Lo signal and the second feedback signal fp is a Lo signal (this is referred to as a first state). The exclusion means 14 outputs a Hi signal when the first feedback signal FP1 is a Lo signal and the second feedback signal fp is a Hi signal (this is referred to as a second state).
[0034]
The exclusion means 14 outputs a Lo signal when the first feedback signal FP1 is a Hi signal and the second feedback signal fp is a Lo signal (this is referred to as a third state). The exclusion means 14 outputs a Lo signal when the first feedback signal FP1 is a Hi signal and the second feedback signal fp is a Hi signal (this is referred to as a fourth state).
[0035]
In this way, while the first feedback signal FP1 is being output (that is, when the first feedback signal FP1 is a Hi signal), the exclusion unit 14 outputs the output fp1 of the second feedback signal fp (that is, the signal fp is Hi signal is excluded. As a result, at the points A and B, the third feedback signal FP becomes a Lo signal (see FIG. 2).
[0036]
In this way, when the first feedback signal FP1 is a Hi signal, the output of the second feedback signal fp1 converted to the Lo signal is referred to as a third feedback signal FP (see FIG. 2).
[0037]
As in the second state, when the first feedback signal FP1 is a Lo signal and the second feedback signal fp is a Hi signal, the exclusion means 14 outputs the second feedback signal fp as a Hi signal. As a result, the third feedback signal FP becomes a Lo signal at points A, B, etc. (when the first feedback signal FP1 is a Hi signal), but otherwise has the same waveform as the second feedback signal fp. It is.
[0038]
In this way, the second reference signal FR and the third feedback signal FP are input to the second phase comparator PC2 (see FIGS. 1 and 2).
[0039]
The second phase comparator PC2 compares the phase of each of the second reference signal FR (added with the reference signals FR2 to FR16) and the third feedback signal FP (consisting of the feedback signals FP2 to FP16). The pump-up signal U2) and the phase comparison signal (pump-down signal D2) are output to the second charge pump CP2.
[0040]
The second charge pump CP2 generates an error signal ER2 based on the phase comparison signals U2 and D2, and outputs the error signal ER2 to the low-pass filter LPF.
[0041]
The low-pass filter LPF generates a control voltage CV obtained by cutting the high frequency component of the error signal ER2, and outputs the control voltage CV to the voltage controlled oscillator VCO. The generating means 2, the second phase comparator PC2, the second charge pump CP2, the low-pass filter LPF, the voltage controlled oscillator VCO, the second variable frequency divider 8, the exclusion means 14, etc. A frequency synthesizer 10 is configured.
[0042]
The lock detector 11 receives the first feedback signal FP1 output from the first variable frequency divider 4 and the second reference signal FR1. The lock detector 11 is, for example, a publicly known one composed of an AND gate and a resistor. When the PLL circuit 1 rises (during search), the frequency of the output signal VO of the voltage controlled oscillator VCO is different from the set frequency, so the first feedback signal FP1 and the first reference signal FR1 are not synchronized. Accordingly, at this time, the lock detector 11 outputs a Lo signal (asynchronous detection signal) to the control unit 6.
[0043]
When the PLL circuit 1 is locked (for example, when the frequency of the output signal VO is within ± 300 Hz of the set frequency), the first feedback signal FP1 and the first reference signal FR1 are almost synchronized. At this time, the lock detector 11 outputs a Hi signal (synchronization detection signal) to the control unit 6. This state is expressed as “steady state”.
[0044]
The output terminals of the control unit 6 are electrically connected to the second variable frequency divider 8, the second phase comparator PC2, and the second charge pump CP2, respectively. The lock detector 11 may be provided attached to the first phase comparator PC1, or may be provided integrally with the first phase comparator PC1. The PLL circuit 1 is configured by the above components.
[0045]
Next, the operation of the PLL circuit 1 will be described with reference to FIGS. First, for example, it is assumed that the user sets 1.65 GHz with the set frequency key and presses the start key.
[0046]
The control unit 6 outputs a frequency division number N = 66000 to the first variable frequency divider 4. At the same time, the control unit 6 outputs N / n = 66000/16 = 4125 to the second variable frequency divider 8.
[0047]
The signal 25.6 MHz of the reference oscillator OSC is frequency-divided to 400 KHz by the fixed frequency divider M, and the generator 2 outputs a plurality of reference signals FR1 to FR16 having different phases. The reference signals FR1 to FR16 have a reference frequency of 25 KHz and rise at timings t1 to t16, respectively (see FIG. 2).
[0048]
The first variable frequency divider 4 divides the output signal VO from the voltage controlled oscillator VCO by a frequency division number N = 66000, generates a first feedback signal FP1, and generates a first feedback signal FP1 (see FIG. 2). Is output to the first phase comparator PC1.
[0049]
The second variable frequency divider 8 divides the output signal VO by a frequency division number N / n = 4125 to generate a second feedback signal fp. The exclusion unit 14 excludes the output fp1 of the second feedback signal fp and converts the second feedback signal fp into the third feedback signal FP while the first feedback signal FP1 is being output.
[0050]
The first phase comparator PC1 performs phase comparison between the first reference signal FR1 and the first feedback signal FP1, and outputs phase comparison signals U1 and D1 to the first charge pump CP1. The first charge pump CP1 outputs an error signal ER1 to the low-pass filter LPF according to the phase comparison signals U1 and D1. The low pass filter LPF outputs a control voltage CV to the voltage controlled oscillator VCO according to the error signal ER1.
[0051]
Next, the second phase comparator PC2 compares the phases of the second reference signal FR and the third feedback signal FP, and outputs phase comparison signals U2 and D2 to the second charge pump CP2.
[0052]
The second charge pump CP2 outputs an error signal ER2 to the low pass filter LPF according to the phase comparison signal. The low pass filter LPF outputs a control voltage CV to the voltage controlled oscillator VCO in accordance with the error signal ER2. As a result, the output signal VO output from the voltage controlled oscillator VCO approaches the set frequency. Such a phase comparison operation is repeated.
[0053]
With this configuration, the phase comparison is performed 16 times during one cycle (TR) of the first reference signal FR1 (see FIG. 2), so that the lockup time (output) is larger than that of the conventional one-stage phase comparator. The time until the signal VO is substantially synchronized with the set frequency) is reduced to about 1/16 times.
[0054]
As described above, when the synchronization is not detected (that is, during the search in which the lock detector 11 outputs the Lo signal to the controller 6), the first variable frequency divider 4 and the first phase comparator CP1. The first charge pump CP1, the second variable frequency divider 8, the second phase comparator CP2, the second charge pump CP2, and the like are operating.
[0055]
In this way, when the phase comparison is repeated, the output signal VO is synchronized with the set frequency. That is, at this time, the frequency of the output signal VO is within ± 300 Hz of the set frequency. At this time (during steady state), the lock detector 11 outputs a Hi signal (synchronization detection signal) to the control unit 6.
[0056]
In a steady state, the control unit 6 stops the second variable frequency divider 8, stops the second phase comparator PC2, and stops the second charge pump CP2 by the input of the synchronization detection signal.
[0057]
In a steady state, the control unit 6 continues the operation of only the first variable frequency divider 4 and continues the operations of the first phase comparator PC1 and the first charge pump CP1. That is, the control unit 6 continues the operation of the first PLL frequency synthesizer 7 and stops the operation of the second PLL frequency synthesizer 10.
[0058]
As described above, when the synchronization detection signal is input (at the time of steady state), the control unit 6 continues the operation of the first PLL frequency synthesizer 7, so that the frequency division and phase comparison operations are accurately performed. As a result, the output signal VO having the set frequency of 1.65 GHz can be output stably.
[0059]
When the synchronization detection signal is input (during steady state), the control unit 6 stops the operation of the second variable frequency divider 8, the second phase comparator PC2, and the second charge pump CP2. As a result, the power consumption of the PLL circuit 1 is reduced.
[0060]
【The invention's effect】
According to the first aspect of the present invention, a generating means for generating the first reference signal and the second reference signal, a first variable frequency divider for dividing the output signal of the voltage controlled oscillator and outputting the first feedback signal, and A second variable frequency divider that outputs a second feedback signal; and an exclusion unit that eliminates the output of the second feedback signal and converts it into a third feedback signal while the first feedback signal is being output. The configuration is as follows. As described above, since the output of the second feedback signal is excluded while the first feedback signal is being output, the phase comparison output of the first phase comparator to which the first feedback signal is input and the second feedback signal are output. The phase comparison output of the second phase comparator to which the signal is input does not interfere with each other. As a result, it is possible to prevent the lock from being lost (the output signal VO that is being phase-synchronized suddenly deviates from the set frequency).
[0061]
In the present invention of claim 2, a frequency division number N (N is a value obtained by dividing a set frequency by a reference frequency) is set for the first variable frequency divider, and the second variable frequency divider is a frequency division number. N / n (n is an integer of 3 or more) is set. In this manner, since the frequency division number N / n is set for the second variable frequency divider, a plurality of second variable frequency dividers, that is, (n− 1) Output one Hi level signal. The first variable frequency divider outputs one first feedback signal during one cycle of the first reference signal. As a result, the phase comparator performs phase comparison n times (n is an integer of 3 or more) during one period of the first reference signal, and the lockup time is shortened. Further, two variable frequency dividers may be used to perform phase comparison n times during the one period. As a result, the number of variable frequency dividers can be reduced as compared with the conventional case, the cost is reduced, and the LSI can be easily formed.
[0062]
In the present invention of claim 3, the generating means generates a plurality of reference signals having different phases, one of the reference signals is the first reference signal, and the other (n-1) reference signals. Is the second reference signal. In this way, since the second reference signal, which is obtained by adding (n−1) reference signals having different phases, is input to the phase comparator, (n−1) times during one period of the first reference signal. The phase comparison is performed at an accurate timing. Since (n-1) reference signals are added in this way, the circuit configuration can be simplified.
[0063]
According to a fourth aspect of the present invention, a first phase comparator that compares the phase of the first reference signal and the first feedback signal, and a second phase comparator that compares the phase of the second reference signal and the third feedback signal. The PLL circuit according to claim 3, wherein: In this way, the first phase comparator compares the phase of the first reference signal, which is one of the plurality of reference signals, with one first feedback signal, so that accurate phase comparison can be performed. As a result, an output signal that exactly matches the set frequency can be output in a steady state. The second phase comparator compares the phase of the second reference signal with the third feedback signal (excluding the output of the first feedback signal). As a result, the output of the first phase comparator and the output of the second phase comparator do not interfere with each other, and unlocking can be prevented.
[0064]
According to the present invention of claim 5, the exclusion means has an input side connected to an output side of the first variable frequency divider and an output side of the second variable frequency divider, and an output side of the second phase comparator. Connected to the input side of the circuit, and is configured by a logic circuit. In this way, since the exclusion means for eliminating the output of the second feedback signal is configured by the logic circuit while the first feedback signal is being output, the circuit configuration can be simplified.
[Brief description of the drawings]
FIG. 1 is a block diagram of a PLL circuit 1 according to an embodiment of the present invention.
FIG. 2 is a time chart of various signals used in the PLL circuit 1;
[Explanation of symbols]
2 Generation means 4 First variable frequency divider 8 Second variable frequency divider 14 Exclusion means

Claims

A generating means for generating the first reference signal and the second reference signal, and a first variable frequency divider for outputting the first feedback signal and a second feedback signal for dividing the output signal of the voltage controlled oscillator, respectively. Two variable frequency dividers, a first phase comparator for inputting and comparing the first feedback signal and the first reference signal, and the second reference signal for inputting the second feedback signal via an exclusion means. And a second phase comparator for comparing the phase of the second feedback signal and the second reference signal,
The exclusion means outputs a Lo signal when the first feedback signal is a Lo signal and the second feedback signal is a Lo signal, the first feedback signal is a Lo signal, and the second feedback signal fp. Outputs a Hi signal when the first feedback signal FP1 is a Hi signal and the second feedback signal fp is a Lo signal, and the first feedback signal is Hi. A PLL circuit that outputs a Lo signal when it is a signal and the second feedback signal is a Hi signal .

The generating means generates a plurality of reference signals having different phases, one of the reference signals is the first reference signal, and the sum of the other (n−1) reference signals is the second reference signal. 2. The PLL circuit according to claim 1 , wherein the PLL circuit is a reference signal.