JP3702148B2

JP3702148B2 - PLL device

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Publication number: JP3702148B2
Application number: JP2000156565A
Authority: JP
Inventors: 育亮鷲見
Original assignee: Tottori Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1999-05-28
Filing date: 2000-05-26
Publication date: 2005-10-05
Anticipated expiration: 2020-05-26
Also published as: JP2001053602A

Description

【０００１】
【発明の属する技術分野】
本発明はＰＬＬ装置に関する。
【０００２】
【従来の技術】
従来、この種の装置は例えば「ＳＡＮＹＯＴＥＣＨＮＩＣＡＬＲＥＶＩＥＷ」、ＶＯＬ．１０、ＮＯ．１、ＦＥＢ．１９７８の第３２頁に示されている。しかし、この装置は、位相比較器１段型（位置比較器を１段しか用いないもの）であり、基準信号の１周期中に、位相比較を１回しか行わないので、ロックアップ時間（出力信号に同期する迄の時間）が短い第１の欠点がある。
【０００３】
この欠点を解消するために、特開平１０−１３５８２２号公報が提案されている。この公報によると、位相が互いに異なる複数の基準信号を発生する発生手段と、電圧制御発振器の出力信号を分周する複数（例えば４個）の分周器と、各分周器の帰還信号と各基準信号を比較する複数の位相比較器と、各分周器の入力側に設けられた複数のゲート等が設けられている。
【０００４】
【発明が解決しようとする課題】
しかし上記公報の装置では、電力消費量が大きい第２の欠点がある。本発明者が、その原因を究明したところ、複数の分周器を設けているためである事が分った。また、ロックアップ時間を更に短縮するため、基準信号の１周期中に８回位相比較をするならば、８個の分周器が必要となり電力消費量が更に大きくなる。
【０００５】
また、比較的、多くのスペースを必要とする分周器と位相比較器を各々複数個用いるので、装置が大きくなり、コストが高くなり、ＬＳＩ化が困難となる第３の欠点がある。更に、比較的、多くのスペースを必要とする発生手段と複数のゲートを用いるので、装置が大きくなりＬＳＩ化が困難となる第４の欠点が有る。
【０００６】
故に、本発明は、この様な従来の欠点を考慮して、ロックアップ時間が短い、電力消費量が少ない、コストが安くＬＳＩ化し易い、ＰＬＬ装置を提供する。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、請求項１の本発明では、位相が互いに異なる複数の基準信号を発生する発生手段と、電圧制御発振器の出力信号を分周比Ｎ１で分周する主分周器と、前記主分周器の出力を分周比Ｎ２で分周する副分周器と、前記副分周器の出力を複数の帰還信号に分配する分配回路と、前記各基準信号と前記各帰還信号を比較し、誤差信号を出力する位相比較器とを備え、前記主分周器および前記副分周器を、可変分周器又はカウンタから構成する。
【０００８】
請求項２の本発明では、前記分周比Ｎ１と前記分周比Ｎ２の積を、前記出力信号の設定分周比に一致させる。
【０００９】
請求項３の本発明では、前記設定分周比の大小に応じて、前記副分周器の前記分周比Ｎ２の大小を決定する。
【００１０】
請求項４の本発明では、前記各基準信号と前記各帰還信号を各々比較する複数の位相比較器を設け、前記分周比Ｎ２を、前記位相比較器の個数以下に設ける。
【００１１】
請求項５の本発明では、前記出力信号に係る所定の設定分周比につき、前記主分周器および前記副分周器により前記出力信号を分周させた後に、前記主分周器のみで分周させる。
【００１２】
請求項６の本発明では、位相が互いに異なる複数の基準信号を発生する発生手段と、電圧制御発振器の出力信号を分周比Ｎ１で分周する主分周器と、前記主分周器の出力を分周比Ｎ２で分周する副分周器と、前記副分周器の出力を複数の帰還信号に分配する分配器と、前記各基準信号と前記各帰還信号を位相比較し、複数の位相比較信号を出力する位相比較器とを備え、前記位相比較器を単数個にて構成する。
【００１３】
請求項７の本発明では、前記複数の基準信号の中から１個ずつの基準信号を出力し、前記複数の帰還信号の中から１個ずつの帰還信号を出力し、出力された前記両信号を位相比較する事により、前記位相比較器を単数個で構成する。
【００１６】
【発明の実施の形態】
以下に、図１と図２に従い、本発明の実施の形態１に係るＰＬＬ装置１を説明する。図１はＰＬＬ装置１のブロック図、図２はＰＬＬ装置１に用いられる分周部２の詳細なブロック図である。
【００１７】
これらの図に於て、発生手段３は例えば、基準発振器４と、直列接続された７個の遅延回路５、６、７、８、９、１０、１１等から構成されている。基準発振器４は例えば１０ＫＨzの基準信号ｆＲ１を出力する。図４のタイミングチャートは、基準信号ｆＲ１の波形を示す。基準信号ｆＲ１は、タイミンクＴ１とＴ９にて、立上っている。基準信号ｆＲ１は位相比較器１２の１側に入力される。
【００１８】
遅延回路５は、基準信号ｆＲ１の１周期（１Ｔｒｅｆ）の１／８だけ（１／８周期）、基準信号ｆＲ１を遅延させ、それを基準信号ｆＲ２として、位相比較器１３に与える。遅延回路６は、基準信号ｆＲ１を２／８周期だけ遅延させ、それを基準信号ｆＲ３として、位相比較器１４に与える。
【００１９】
遅延回路７は、基準信号ｆＲ１を３／８周期だけ遅延させ、それを基準信号ｆＲ４として、位相比較器１５に与える。遅延回路８は、基準信号ｆＲ１を４／８周期だけ遅延させ、それを基準信号ｆＲ５として、位相比較器１６に与える。
【００２０】
遅延回路９は、基準信号ｆＲ１を５／８周期だけ遅延させ、それを基準信号ｆＲ６として、位相比較器１７に与える。遅延回路１０は、基準信号ｆＲ１を６／８周期だけ遅延させ、それを基準信号ｆＲ７として、位相比較器１８に与える。遅延回路１１は、基準信号ｆＲ１を７／８周期だけ遅延させ、それを基準信号ｆＲ８として、位相比較器１９に与える。
【００２１】
この様に、発生手段３は、位相が互いに異なる複数の基準信号ｆＲ１〜ｆＲ８を発生する。基準信号ｆＲ１、ｆＲ２、ｆＲ３、ｆＲ４、ｆＲ５、ｆＲ６、ｆＲ７ｆＲ８の各立上り時を各々、タイミングＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７、Ｔ８にて示す（図４参照）。
【００２２】
帰還信号ｆＶ１、ｆＶ２、ｆＶ３ｆＶ４、ｆＶ５、ｆＶ６、ｆＶ７、ｆＶ８（後述）は各々、位相比較器１２、１３、１４、１５、１６、１７、１８、１９の他側に入力される。
【００２３】
位相比較器１２は、帰還信号ｆＶ１の位相と、基準信号ｆＲ１の位相を比較し上記比較の結果、チャージポンプ２０に対し、ポンプアップ信号と、ポンプダウン信号を出力する。チャージポンプ２０は上記両信号に従い、ローパスフィルタ２１に対し、誤差信号ＥＲ１を出力する。
【００２４】
同様に、位相比較器１３、１４、１５、１６、１７、１８、１９は、帰還信号ｆＶ２、ｆＶ３ｆＶ４、ｆＶ５、ｆＶ６、ｆＶ７、ｆＶ８の各位相と、基準信号ｆＲ２、ｆＲ３、ｆＲ４、ｆＲ５、ｆＲ６、ｆＲ７、ｆＲ８の各位相を比較する。
【００２５】
上記比較の結果、位相比較器１３、１４、１５、１６、１７、１８、１９は各々チャージポンプ２２、２３、２４、２５、２６、２７、２８に対し、ポンプアップ信号と、ポンプダウン信号を出力する。チャージポンプ２２、２３、２４、２５、２６、２７、２８は上記各両信号に従って、ローパスフィルタ２１に対し、各々誤差信号ＥＲ２、ＥＲ３、ＥＲ４、ＥＲ５、ＥＲ６、ＥＲ７、ＥＲ８を出力する。
【００２６】
ローパスフィルタ２１は、各誤差信号ＥＲ１〜ＥＲ８に応答して、電圧制御発振器２９に対し、制御電圧ＣＶを出力する。電圧制御発振器２９は、制御電圧ＣＶに応答して、出力信号ｆＶＣＯを出力する。
【００２７】
分周部２は、主分周器３０と、副分周器３１と、分配回路３２等とから構成されている。主分周器３０は、電圧制御発振器２９の出力信号ｆＶＣＯを、分周比Ｎ１にて分周し、中間信号ｆＶ’を出力するものである。
【００２８】
副分周器３１は、主分周器３０の出力（中間信号ｆＶ’）を分周比Ｎ２にて分周し、信号（Ｑ１ａ、Ｑ２ａ、Ｑ３ａ、ｆＶ’）を出力するものである。分配回路３２は、副分周器３１の出力（信号Ｑ１ａ、Ｑ２ａ、Ｑ３ａ、ｆＶ’）を、複数の帰還信号ｆＶ１、ｆＶ２、ｆＶ３ｆＶ４、ｆＶ５、ｆＶ６、ｆＶ７、ｆＶ８として変換し、各位相比較器１２〜１９へ出力するものである。
【００２９】
主分周器３０は例えば、入力端子３３と、インバータ３４と、トグルフリップフロップ３５、３６、３７、３８、３９と、インバータ４０と、ＡＮＤゲート４１と、Ｄ−フリップフロップ４２と、出力端子４３等から構成されている。
【００３０】
インバータ３４は、入力端子３３とトグルフリップフロップ３５との間に接続されている。トグルフリップフロップ３５、３６、３７、３８、３９は例えば共に入力反転機能が内蔵されたものであり、直列に接続されている。トグルフリップフロップ３５〜３９の各Ｊ端子は、入力端子Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５に接続されている。
【００３１】
トグルフリップフロップ３５〜３９により、カウンタ４４が構成され、カウンタ４４は、出力信号ｆＶＣＯの反転信号をクロックパルスＣＬとし、入力端子Ｄ１からＤ５に与えられた分周比Ｎ１でカウントダウンし、端子ＰＥに加えられた信号ＰＲにより、ダウンカウントをプリセットする。
【００３２】
一致回路４５は、インバータ４０とＡＮＤゲート４１等から成る。トグルフリップフロップ３５、３６、３７、３８、３９の各出力端子Ｑは、各々、ＡＮＤゲート４１の入力端子に接続されている。トグルフリップフロップ３６の出力端子Ｑはインバータ４０を介し、ＡＮＤゲート４１の入力端子に接続されている。この様にして、カウンタ４４の出力が「２」になった時、一致回路４５はＨｉｇｈとなる検出信号ＣＯを出力する。
【００３３】
Ｄ−フリップフロップ４２は例えば入力反転機能が内蔵されたものであり、出力信号ｆＶＣＯの反転信号をクロックパルスとして、一致回路４５の検出信号ＣＯを出力信号ｆＶＣＯの１分周だけ遅延させた信号ＰＲを端子Ｑから出力する。即ち、信号ＰＲ（中間信号ｆＶ’）は、出力端子４３から出力される。
【００３４】
以上の様に、入力端子Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５に各々、所定の入力がされると、分周比Ｎ１が決定され、出力信号ｆＶＣＯがＮ１分周された中間信号ｆＶ’は、出力端子４３から出力される。
【００３５】
副分周器３１は例えば、インバータ３４ａと、トグルフリップフロップ３５ａと３６ａ、３７ａ、３８ａ、３９ａと、インバータ４０ａと、ＡＮＤゲート４１ａと、Ｄ−フリップフロップ４２ａと、出力端子４３ａから構成されている。
【００３６】
インバータ３４ａは、主分周器３０の出力端子４３とトグルフリップフロップ３５ａとの間に接続されている。トグルフリップフロップ３５ａ、３６ａ、３７ａ、３８ａ、３９ａは例えば共に入力反転機能が内蔵されたものであり、直列に接続されている。トグルフリップフロップ３５ａ〜３９ａの各Ｊ端子は、入力端子Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５に接続されている。
【００３７】
トグルフリップフロップ３５ａ〜３９ａにより、カウンタ４４ａが構成され、カウンタ４４ａは、中間信号ｆＶ’の反転信号をクロックパルスＣＬａとし、入力端子Ｄ１ａ〜Ｄ５ａに与えられた分周比Ｎ２でカウントダウンし、端子ＰＥに加えられた信号ＰＲａにより、ダウンカウントをプリセットする。
【００３８】
一致回路４５ａは、インバータ４０ａとＡＮＤゲート４１ａ等から成る。トグルフリップフロップ３５ａ、３７ａ、３８ａ、３９ａの各出力端子Ｑは、各々、ＡＮＤゲート４１ａの入力端子に接続されている。トグルフリップフロップ３６ａの出力端子Ｑはインバータ４０ａを介して、ＡＮＤゲート４１ａの入力端子に接続されている。この様にして、カウンタ４４ａの出力が「２」になった時、一致回路４５ａはＨｉｇｈとなる検出信号ＣＯａを出力する。
【００３９】
Ｄ−フリップフロップ４２ａは、例えば入力反転機能が内蔵されたものであり中間信号ｆＶ’の反転信号をクロックパルスとして、一致回路４５ａの検出信号ＣＯａを、中間信号ｆＶ’の１分周だけ遅延させた信号ＰＲａを出力する。
【００４０】
以上の構成により、入力端子Ｄ１ａ、Ｄ２ａ、Ｄ３ａ、Ｄ４ａ、Ｄ５ａに各々所定の入力がされると、分周比Ｎ２が決定される。例えば、Ｎ２＝８に設定された場合、中間信号ｆＶ’を２分周した信号Ｑ１ａは、トグルフリップフロップ３５ａの出力端子Ｑから出力される。
【００４１】
そして、中間信号ｆＶ’を４分周した信号Ｑ２ａは、トグルフリップフロップ３６ａの出力端子Ｑから出力される。中間信号ｆＶ’を８分周した信号Ｑ３ａはトグルフリップフロップ３７ａの出力端子Ｑから出力される。
【００４２】
分配回路３２は例えばデコーダであり、導電線４６、４７、４８、４９と、ＡＮＤゲート５０、５１、５２、５３、５４、５５、５６、５７等から構成されている。導電線４６、４７、４８、４９は各々、中間信号ｆＶ’と、信号Ｑ１ａ、Ｑ２ａ、Ｑ３ａに接続されている。導電線４６、４７、４８、４９はまた、各ＡＮＤゲート５０〜５７に設けられた第１端子、第２端子、第３端子、第４端子に接続されている。
【００４３】
この構成により、ＡＮＤゲート５０は、信号ｆＶ’と、Ｑ１ａと、Ｑ２ａの反転と、Ｑ３ａの反転を論理積した信号ｆＶ１を出力する。ＡＮＤゲート５１は、信号ｆＶ’と、Ｑ１ａの反転と、Ｑ２ａと、Ｑ３ａの反転を論理積した信号ｆＶ２を出力する。ＡＮＤゲート５２は、信号ｆＶ’と、Ｑ１ａと、Ｑ２ａと、Ｑ３ａの反転を論理積した信号ｆＶ３を出力する。ＡＮＤゲート５３は、信号ｆＶ’と、Ｑ１ａの反転と、Ｑ２ａの反転と、Ｑ３ａを論理積した信号ｆＶ４を出力する。
【００４４】
ＡＮＤゲート５４は、信号ｆＶ’と、Ｑ１ａと、Ｑ２ａの反転と、Ｑ３ａを論理積した信号ｆＶ５を出力する。ＡＮＤゲート５５は、信号ｆＶ’と、Ｑ１ａの反転と、Ｑ２ａと、Ｑ３ａを論理積した信号ｆＶ６を出力する。ＡＮＤゲート５６は、信号ｆＶ’と、Ｑ１ａと、Ｑ２ａと、Ｑ３ａを論理積した信号ｆＶ７を出力する。ＡＮＤゲート５７は、信号ｆＶ’と、Ｑ１ａの反転と、Ｑ２ａの反転とＱ３ａの反転を論理積した信号ｆＶ８を出力する。以上の部品により、ＰＬＬ装置１は構成されている。
【００４５】
次に、図１ないし図４に従い、このＰＬＬ装置１の動作を説明する。図３はＰＬＬ装置１で用いられる信号ｆＶＣＯ、ＣＬ、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、ＣＯ、ＰＲのタイミングチャート、図４は信号ｆＶ’、ｆＶ１〜ｆＶ８のタイミングチャートである。
【００４６】
まず、出力信号ｆＶＣＯの設定周波数として１２８０ＫＨzが、入力手段（図示せず）を介して、制御部５８へ入力されたとする。制御部５８は、出力信号ｆＶＣＯの設定分周比Ｎとして、Ｎ＝１２８０ＫＨz／１０ＫＨz＝１２８（基準信号の周波数は１０ＫＨzだから）を演算する。
【００４７】
そして、制御部５８は、設定分周比Ｎ＝１２８に対し、主分周器３０の分周比Ｎ１＝１６と、副分周器３１の分周比Ｎ２＝８として決定する。即ち、制御部５８は、分周比Ｎ１と分周比Ｎ２の積が、出力信号ｆＶＣＯの設定分周比Ｎに一致する様に、制御する。
【００４８】
上記分周比Ｎ１＝１６の決定に従って、主分周器３０に設けられた入力端子Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５には各々、「Ｈｉｇｈ」、「Ｈｉｇｈ」、「Ｈｉｇｈ」、「Ｈｉｇｈ」、「Ｌｏｗ」信号が入力される。この様に、入力端子Ｄ１〜Ｄ５に所定の入力（Ｈｉｇｈ又はＬｏｗ）が入力される事により、主分周器３０は、可変な（プログラマブルな）分周比Ｎ１にて、出力信号ｆＶＣＯを分周できる可変分周器又はカウンタから構成されている。
【００４９】
この時、クロックパルスＣＬは、出力信号ｆＶＣＯが反転されたものであるから、図３のＣＬに示す波形となる。図３に示す様に、信号Ｑ１は、出力信号ｆＶＣＯの１分周だけ遅延して、出力信号ｆＶＣＯを２分周した波形となる。信号Ｑ２は所定の位相だけ信号Ｑ１から遅延し、信号Ｑ１を２分周した波形となる。
【００５０】
信号Ｑ３は、所定の位相だけ信号Ｑ２から遅延して、信号Ｑ２を２分周した波形となる。信号Ｑ４は、所定の位相だけ信号Ｑ３から遅延して、信号Ｑ３を２分周した波形となる。信号Ｑ５は、所定の位相だけ信号Ｑ４から遅延して、信号Ｑ４を２分周した波形となる。
【００５１】
ＡＮＤゲート４１は、信号Ｑ１と、Ｑ２の反転と、Ｑ３と、Ｑ４と、Ｑ５を論理積し、信号ＣＯを出力する（図３のＣＯの波形図を参照）。信号ＣＯは、出力信号ｆＶＣＯの１分周だけ、遅延され、信号ＰＲ（ｆＶ’）として出力される。トグルフリップフロップ３５〜３９の端子ＰＥに信号ＰＲが印加される事により、信号Ｑ１〜Ｑ５はダウンカウントがプリセットされた波形となる。この様にして、主分周器３０は、出力信号をＮ１分周比（Ｎ１＝１６）にて分周した中間信号ｆＶ’を出力する。
【００５２】
中間信号ｆＶ’は、副分周器３１のインバータ３４ａを介して、トグルフリップフロップ３５ａに入力される。また上述した様に、分周比Ｎ２＝８に従って、副分周器３１に設けられた入力端子Ｄ１ａ、Ｄ２ａ、Ｄ３ａ、Ｄ４ａ、Ｄ５ａには各々、「Ｈｉｇｈ」、「Ｈｉｇｈ」、「Ｈｉｇｈ」、「Ｌｏｗ」「Ｈｉｇｈ」信号が入力される。
【００５３】
この様にして、入力端子Ｄ１ａ〜Ｄ５ａに所定の入力（Ｈｉｇｈ又はＬｏｗ）が入力される事により、副分周器３１は、可変な（プログラマブルな）分周比Ｎ２にて、中間信号ｆＶ’を分周できる可変分周器又はカウンタから構成されている。
【００５４】
図３と同様に、信号Ｑ１ａは、所定の位相だけ中間信号ｆＶ’から遅延して、中間信号ｆＶ’を２分周した波形となる。信号Ｑ２ａは、所定の位相だけ信号Ｑ１ａから遅延して、信号Ｑ１ａを２分周した波形となる。信号Ｑ３ａは、所定の位相だけ信号Ｑ２ａから遅延して、信号Ｑ２ａを２分周した波形となる。信号Ｑ４ａは、所定の位相だけ信号Ｑ３ａから遅延して、信号Ｑ３ａを２分周した波形となる。信号Ｑ５ａは、所定の位相だけ信号Ｑ４ａから遅延して、信号Ｑ４ａを２分周した波形となる。
【００５５】
ＡＮＤゲート４１ａは、信号Ｑ１ａと、Ｑ２ａの反転と、Ｑ３ａと、Ｑ４ａとＱ５ａと論理積し、信号ＣＯａを出力する。Ｄ−フリップフロップ４２は、信号ＣＯａの入力により、信号ＰＲａを出力する。トグルフリップフロップ３５ａ〜３９ａの端子ＰＥに信号ＰＲａが印加される事により、信号Ｑ１ａ〜Ｑ５ａはダウンカウントがブリセットされた波形となる。
【００５６】
以上の構成により、副分周器３１は、中間信号ｆＶ’を２分周した信号Ｑ１ａと、中間信号ｆＶ’を４分周した信号Ｑ２ａと、中間信号ｆＶ’を８分周（Ｎ２＝８）した信号Ｑ３ａを、分配回路３２に対し出力する。
【００５７】
分配回路３２に於て、中間信号ｆＶ’と、信号Ｑ１ａ、Ｑ２ａ、Ｑ３ａは各々導電線４６、４７、４８、４９を介して、ＡＮＤゲート５０〜５７の各入力端子に入力される。
【００５８】
ＡＮＤゲート５０は、信号ｆＶ’と、Ｑ１ａと、Ｑ２ａの反転と、Ｑ３ａの反転を論理積した帰還信号ｆＶ１を出力する。その結果、図４に示す様に、帰還信号ｆＶ１は、中間信号ｆＶ’と同期して（位相差なしに）、中間信号ｆＶ’を８分周した波形となる。
【００５９】
ＡＮＤゲート５１は、信号ｆＶ’と、Ｑ１ａの反転と、Ｑ２ａと、Ｑ３ａの反転を論理積した帰還信号ｆＶ２を出力する。その結果、帰還信号ｆＶ２は、中間信号ｆＶ’の１分周だけ帰還信号ｆＶ１に遅延して、中間信号ｆＶ’を８分周した波形となる。
【００６０】
同様に、帰還信号ｆＶ３、ｆＶ４、ｆＶ５、ｆＶ６、ｆＶ７、ｆＶ８は各々、中間信号ｆＶ’の２、３、４、５、６、７分周だけ帰還信号ｆＶ１に遅延し、共に中間信号ｆＶ’を８分周した波形となる。
【００６１】
次に、基準信号ｆＲ１の周波数を求める。ｆＲ１＝ｆＶＣＯ／Ｎである。またｆＶＣＯ＝Ｎ１×ｆＶ’、Ｎ＝Ｎ１×Ｎ２である。従って、ｆＲ１＝（Ｎ１×ｆＶ’）／（Ｎ１×Ｎ２）＝ｆＶ’／Ｎ２＝ｆＶ’／８
即ち、基準信号ｆＲ１は中間信号ｆＶ’を８分周したものである。故に、基準信号ｆＲ１の１周期Ｔｒｅｆは、図４に示した通りとなる。つまり、帰還信号ｆＶ１、ｆＶ２、ｆＶ３、ｆＶ４、ｆＶ５、ｆＶ６、ｆＶ７、ｆＶ８の立上りは、前述の基準信号ｆＲ１〜ｆＲ８の各立上りタテミングＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７、Ｔ８と一致する。
【００６２】
この様にして、位相比較器１２、１３、１４、１５、１６、１７、１８、１９は各々、タイミングＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７、Ｔ８に於て帰還信号ｆＶ１、ｆＶ２、ｆＶ３ｆＶ４、ｆＶ５、ｆＶ６、ｆＶ７、ｆＶ８の各位相と、基準信号ｆＲ１、ｆＲ２、ｆＲ３、ｆＲ４、ｆＲ５、ｆＲ６、ｆＲ７、ｆＲ８の各位相を比較する。
【００６３】
この構成により、基準信号ｆＲ１の１周期（Ｔｒｅｆ）の間に位相比較が８回行われるため、従来の位相比較器１段型に比べて、ロックアップ時間（出力信号ｆＶＣＯに周期する迄の時間）が約１／８倍に短縮される。
【００６４】
そして上記比較の結果、位相比較器１２〜１９は各々、チャージポンプ２０〜２８に対し、ポンプアップ信号とポンプダウン信号を出力する。チャージポンプ２０〜２８は、上記両信号に従い、ローパスフィルタ２１に対し、各々、誤差信号ＥＲ１〜ＥＲ８を出力する。
【００６５】
ローパスフィルタ２１は、各誤差信号ＥＲ１〜ＥＲ８に応答して、電圧制御発振器２９に対し、制御電圧ＣＶを出力する。電圧制御発振器２９は、制御電圧ＣＶに応答して、出力信号ｆＶＣＯを出力する。
【００６６】
上記ループ内での動作を繰り返す事により、ＰＬＬ装置１は電圧制御発振器２９の出力側に接続された出力端子５９に対し、設定周波数１２８０ＫＨzを持つ出力信号ｆＶＣＯを出力する事になる。以上にて、ＰＬＬ装置１の動作説明を終わる。
【００６７】
なお、上記ＰＬＬ装置１に於て、副分周器３１の分周比Ｎ２は、各基準信号ｆＲ１〜ｆＲ８と、各帰還信号ＦＶ１〜ＦＶ８を各々、比較する複数の位相比較器１２〜１９の個数以下に設けられる。
【００６８】
また例えば、出力信号ｆＶＣＯの設定周波数として３２０ＫＨzが、入力手段を介して、制御部５８へ入力されたとする。制御部５８は、出力信号ｆＶＣＯの設定分周比Ｎとして、Ｎ＝３２０ＫＨz／１０ＫＨz＝３２を演算する。
【００６９】
そして、制御部５８は、設定分周比Ｎ＝３２に対して、主分周器３０の分周比Ｎ＝１６と、副分周器３１の分周比Ｎ２＝２として決定する。この様に、設定分周比Ｎ＝３２が比較的小さいものについては、制御部５８は、副分周器３１の分周比Ｎ２を比較的小さい値（例えば２）に決定する。
【００７０】
この様に構成する事により、分周比Ｎ２を小さくする事により、副分周器３１にて消費される電力量を減らす事が出来る。また上述した様に、分周比Ｎ２は位相比較器１２〜１９の個数（上述の説明では８個）以下に設けられる。例えば、分周比Ｎ２は、１、２、３、４、５、６、７、８個の中から選択される。
【００７１】
分周比Ｎ２は、上述の様に、設定分周比Ｎ１の大小と、希望するロックアップ時間と、希望する電力消費量等から、適切な値が選択される。副分周器３１は可変分周器又はカウンタから構成されているので、上述の様に、適切な分周比Ｎ２を選択し得る。
【００７２】
また、例えば出力信号ｆＶＣＯの設定分周として、１２９０ＫＨzが、入力手段を介して、制御部５８へ入力されたとする。この場合、制御部５８は、出力信号ｆＶＣＯの設定分周比Ｎとして、Ｎ＝１２９を演算する。
【００７３】
そして、制御部５８は、設定分周比Ｎ＝１２９に対し、主分周器３０の分周比Ｎ１＝１６と、副分周器３１の分周比Ｎ２＝８として決定する。その結果、ＰＬＬ装置１は上述した様に、出力端子５９に対し、設定分周比Ｎ＝１２９を持つ出力信号ｆＶＣＯを出力する。
【００７４】
例えば、各位相比較器１２〜１９が出力するポンプアップ信号とポンプダウン信号が入力される各ＡＮＤゲート（図示せず）を設ける。各アンドゲートの出力を制御部５８へ入力させる事により、制御部５８は、出力信号ｆＶＣＯが設定分周比Ｎ＝１２９へ到達した事を検知できる。
【００７５】
制御部５８は上記検知後に、副分周器３１の運転を停止させ、同時に、主分周器３０の分周比をＮ１＝１２９に変更させる。その結果、主分周器３０は、出力信号ｆＶＣＯを分周比Ｎ１＝１２９に分周した中間信号ｆＶ’を分配回路３２へ出力する。そして、ＰＬＬ装置１は出力端子５９に対し、設定分周比Ｎ＝１２９を持つ（設定周波数１２９０ＫＨz）出力信号ｆＶＣＯを出力する。
【００７６】
この様に、出力信号ｆＶＣＯに係る所定の設定分周比（例えばＮ＝１２９）につき、最初に、主分周器３０および副分周器３１により、出力信号ｆＶＣＯを分周させた後に、主分周器３０のみで分周させても良い。
【００７７】
この構成により、主分周器３０の分周比Ｎ１と、副分周器３１の分周比Ｎ２の積とならない、設定分周比Ｎ（例えばＮ＝１２９）に対しても、設定分周比Ｎを持つ出力信号ｆＶＣＯを得る事が出来る。
【００７８】
また、主分周器３０の分周比Ｎ１（例えばＮ１＝１６）と副分周器３１の分周比Ｎ２（例えばＮ２＝８）の積として求まる設定分周比Ｎ（例えばＮ＝１２８）に対しても、主分周器３０および副分周器３１により、出力信号ｆＶＣＯを分周させた後に、主分周器３０のみで分周させても良い。
【００７９】
この様に、立上り時に、主分周器３０および副分周器３１により分周させる事によりロックアップ時間が短くなる。そして、立上り後に（例えば、設定分周比Ｎに到達した）、副分周器３１の運転を停止し、主分周器３０のみで分周させる事により、電力消費量を減らす事が出来る。
【００８０】
次に、図５のブロック図に従い、本発明の実施の形態２に係るＰＬＬ装置１ａを説明する。図５に於て、発生手段３ａは例えば、基準発振器４ａと、直列接続された７個の遅延回路５ａ、６ａ、…１１ａと、８個のワンショット回路６０、６１、６２、…、６７等から構成されている。
【００８１】
基準発振器４ａは基準発振器４と略同一のものであり、例えば１０ＫＨzの規定信号ＦＲ１を出力する。図４のタイミングチャートは、規定信号ＦＲ１の波形を示す。規定信号ＦＲ１はワンショット回路６０に入力され、Ｌｏ信号からＨｉ信号に変化した直後から所定の短時間だけ、Ｈｉ信号になる（これをワンショット化と呼ぶ）基準信号ＦＲ１ａ（図４を参照）に変換される。基準信号ＦＲ１ａは、第１オアゲート６８の入力側に入力される。
【００８２】
遅延回路５ａは、規定信号ＦＲ１を１／８周期だけ遅延させ、その遅延された規定信号ＦＲ２は、ワンショット回路６１によりワンショット化され、そのワンショット化された基準信号ＦＲ２ａは、第１オアゲート６８に入力される。
【００８３】
遅延回路６ａは、規定信号ＦＲ１を２／８周期だけ遅延させ、その遅延された規定信号ＦＲ３は、ワンショット回路６２によりワンショット化され、そのワンショット化された基準信号ＦＲ３ａは、第１オアゲート６８に入力される。
【００８４】
同様にして、遅延回路１１ａは、規定信号ＦＲ１を７／８周期だけ遅延させ、その遅延された規定信号ＦＲ８は、ワンショット回路６７によりワンショット化され、そのワンショット化された基準信号ＦＲ８ａは、第１オアゲート６８に入力される。
【００８５】
この様に、発生手段３ａは、位相が互いに異なる複数の基準信号ＦＲ１ａ〜ＦＲ８ａを発生する。基準信号ＦＲ１ａ、ＦＲ２ａ、ＦＲ３ａ、ＦＲ４ａ、ＦＲ５ａ、ＦＲ６ａ、ＦＲ７ａ、ＦＲ８ａの各立上り時を、各々、タイミングＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７、Ｔ８にて示す（図４参照）。
【００８６】
帰還信号ＦＶ１、ＦＶ２、ＦＶ３、ＦＶ４、ＦＶ５、ＦＶ６、ＦＶ７、ＦＶ８（後述）は各々、第２オアゲート６９に入力される。
【００８７】
位相比較器１２ａは、第１オアゲート６８の出力と、第２オアゲート６９の出力を位相比較し、位相比較信号Ｕ、Ｄを出力する。
【００８８】
即ち、第１オアゲート６８は、位相比較器１２ａに対し、基準信号ＦＲ１ａ〜ＦＲ８ａを順次、出力し、第２オアゲート６９は位相比較器１２ａに対し、帰還信号ＦＶ１〜ＦＶ８を順次出力する。
【００８９】
この様にして、位相比較器１２ａは、基準信号ＦＲ１ａと帰還信号ＦＶ１を位相比較し、チャージポンプ２０ａに対し、その位相比較信号Ｕ１、Ｄ１を出力する。位相比較器１２ａは、基準信号ＦＲ２ａと帰還信号ＦＶ２を位相比較し、チャージポンプ２０ａに対し、その位相比較信号Ｕ２、Ｄ２を出力する。同様にして、位相比較器１２ａは、基準信号ＦＲ８ａと帰還信号ＦＶ８を位相比較し、チャージポンプ２０ａに対し、その位相比較信号Ｕ８、Ｄ８を出力する。
【００９０】
即ち、位相比較器１２ａは、各基準信号ＦＲ１ａ〜ＦＲ８ａと、各帰還信号ＦＶ１〜ＦＶ８を各々位相比較し、チャージポンプ２０ａに対し、複数の位相比較信号Ｕ１、Ｄ１〜Ｕ８、Ｄ８を出力する。
【００９１】
チャージポンプ２０ａは、複数の位相比較信号Ｕ１、Ｄ１〜Ｕ８、Ｄ８に従いローパスフィルタ２１ａに対し、各々、誤差信号ＥＲ１〜ＥＲ８を出力する。
【００９２】
ローパスフィルタ２１ａは、各誤差信号ＥＲ１〜ＥＲ８に応答して、電圧制御発振器２９ａに対し、制御電圧ＣＶを出力する。電圧制御発振器２９ａは、制御電圧ＣＶに応答して、出力信号ＶＯを出力する。
【００９３】
分周器２ａは、主分周器３０ａと、副分周器３１ａと、分配器７０等とから構成されている。主分周器３０ａは、電圧制御発振器２９ａの出力信号ＶＯを、分周比Ｎ１にて分周し、中間信号ＦＶ’を出力するものであり、図１に示した主分周器３０と略同一の構成である。
【００９４】
副分周器３１ａは、主分周器３０ａの出力（中間信号ＦＶ’）を分周比Ｎ２にて分周し、信号Ｑ１ａ、Ｑ２ａ、Ｑ３ａを出力するものであり、図１に示した副分周器３１と略同一の構成である。
【００９５】
分配器７０は例えば、分配回路３２ａと、第２オアゲート６９等により構成されている。分配回路３２ａは、主分周器３０ａの出力ＦＶ’と、副分周器３２ａの出力（信号Ｑ１ａ、Ｑ２ａ、Ｑ３ａ）を複数の帰還信号ＦＶ１〜ＦＶ８として変換し分配するものであり、図１に示した分配回路３２と略同一の構成である。
【００９６】
第２オアゲート６９は、位相比較器１２ａに対し、帰還信号ＦＶ１〜ＦＶ８を順次、出力する。
【００９７】
この様に、第１オアゲート６８は、複数の基準信号ＦＲ１ａ〜ＦＲ８ａの中から１個ずつの基準信号を順次、出力し、第２オアゲート６９は、複数の帰還信号ＦＶ１〜ＦＶ８の中から１個ずつの帰還信号を順次、出力する。位相比較器１２ａは、出力された前記両信号（例えば基準信号ＦＲ１ａと帰還信号ＦＶ１等）を順次、位相比較する事により、位相比較器１２ａを単数個にて構成する事ができる。以上の部品にて、ＰＬＬ装置１ａは構成されている。
【００９８】
次に、図５に従い、このＰＬＬ装置１ａの動作を説明する。まず、出力信号ＶＯの設定周波数として、例えば１２８０ＫＨzが入力手段（図示せず）を介して制御部（図示せず）へ入力されたものとする。制御部は、出力信号ＶＯの設定分周比Ｎとして、Ｎ＝１２８０ＫＨz／１０ＫＨz＝１２８（基準信号の周波数は１０ＫＨzだから）を演算する。
【００９９】
そして制御部は、設定分周比Ｎ＝１２８に対し、主分周器３０ａの分周比Ｎ１＝１６と、副分周器３１ａの分周比Ｎ２＝８として決定する。即ち、制御部は、分周比Ｎ１と分周比Ｎ２の積が、出力信号ＶＯの設定分周比Ｎに一致する様に、制御する。
【０１００】
主分周器３０ａは、電圧制御発振器２９ａの出力信号ＶＯを分周比Ｎ１＝１６にて分周する。副分周器３１ａは主分周器３０ａの出力を分周比Ｎ２＝８にて分周し、分配回路３２ａへ出力する。
【０１０１】
分配回路３２ａは、第２オアゲート６９に対し、位相が異なる複数の帰還信号ＦＶ１〜ＦＶ８を、各立上りタイミングＴ１〜Ｔ８（図４参照）にて出力する。
【０１０２】
第２オアゲート６９は、複数の帰還信号ＦＶ１〜ＦＶ８の中から１個ずつの帰還信号を、位相比較器１２ａに対し、順次、出力する。
【０１０３】
発生手段３ａは第１オアゲート６８に対し、位相が異なる複数の基準信号ＦＲ１ａ〜ＦＲ８ａを、各立上りタイミングＴ１〜Ｔ８にて出力する（図４参照）。
【０１０４】
第１オアゲート６８は、複数の基準信号ＦＲ１ａ〜ＦＲ８ａの中から１個ずつの基準信号を、位相比較器１２ａに対し、順次、出力する。
【０１０５】
位相比較器１２ａは、タイミングＴ１〜Ｔ８にて、上記出力された帰還信号ＦＶ１〜ＦＶ８と、上記出力された基準信号ＦＲ１ａ〜ＦＲ８ａを各々位相比較しチャージポンプ２０ａに対し、各位相比較信号Ｕ、Ｄを出力する。この様に、第１オアゲート６８と第２オアゲート６９を設ける事により、位相比較器１２ａを単数個で構成する事ができる。
【０１０６】
上記位相比較信号Ｕ、Ｄに応答して、チャージポンプ２０ａはローパスフィルタ２１ａに対し、誤差信号ＥＲ１〜ＥＲ８を出力する。ローパスフィルタ２１ａは、電圧制御発振器２９ａに対し、上記誤差信号ＥＲ１〜ＥＲ８に応答する制御電圧ＣＶを出力する。電圧制御発振器２９ａは、制御電圧ＣＶに応答し、出力端子５９ａを介して、出力信号ＶＯを出力する。
【０１０７】
上記ループ内での動作を繰り返す事により、ＰＬＬ装置１ａは、出力端子５９ａに対し、設定周波数１２８０ＫＨzを持つ出力信号ＶＯを、安定して出力し、ロック状態に到達し同期がとれる。以上で、ＰＬＬ装置１ａの説明を終わる。
【０１０８】
次に、図６のブロック図に従い、本発明の実施の形態３に係るＰＬＬ装置１ｂを説明する。図６に於て、基準発振器４ｂは例えば、５０ＫＨzの周波数を持つ規定信号ｆＲを出力する。
【０１０９】
第１分周器７１は、基準発振器４ｂの出力（規定信号ｆＲ）を分周し、その分周された信号（基準信号ＦＲ）を、位相比較器１２ｂに対して、出力するものである。第１分周器７１は例えば可変分周器にて構成され、スタート時には、低い分周比（例えばＮ１＝１）にて分周し、ロック近傍になると、高い分周比（例えばＮ１＝５）にて分周するものである。
【０１１０】
また、第１分周器７１は可変分周器でなくても、切換部と固定分周器から構成しても良い。例えば、スタート時には、切換部を閉とし、基準発振器４ｂと位相比較器１２ｂを電気的接続し、ロック近傍になると、切換部を開として、基準発振器４ｂが上記固定分周器（例えば分周比＝５）を介して、位相比較器１２ｂに電気的接続される様に、構成しても良い。
【０１１１】
第２分周器７２は例えば可変分周器から成り、電圧制御発振器２９ｂの出力信号ＶＯを分周し、帰還信号ＦＶを出力するものである。第２分周器７２は、スタート時には、出力信号ＶＯを低い分周比（例えばＮ２＝Ｎ／５）で分周し、ロック近傍になると、出力信号ＶＯを高い分周比（例えばＮ２＝Ｎ＝設定分周比）にて分周するものである。
【０１１２】
位相比較器１２ｂは、第１分周器７１から出力される基準信号ＦＲと、第２分周器７２から出力される帰還信号ＦＶを位相比較し、チャージポンプ２０ｂに対し、位相比較信号Ｕ、Ｄを出力するものである。
【０１１３】
検出器７３は位相比較器１２ｂに接続され、位相比較信号Ｕ、Ｄの値により、このＰＬＬ装置１ｂがロック近傍（同期がほぼとれた状態）にあるか否かを検出するものである。
【０１１４】
チャージポンプ２０ｂは、上記位相比較信号Ｕ、Ｄに従い、ローパスフィルタ２１ｂに対し、誤差信号ＥＲを出力する。ローパスフィルタ２１ｂは、誤差信号ＥＲに応答して、電圧制御発振器２９ｂに対し、制御電圧ＣＶを出力する。電圧制御発振器２９ｂは、制御電圧ＣＶに応答して、出力信号ＶＯを出力する。
【０１１５】
制御部５８ｂは例えばマイクロコンピュータから成り、入力手段（図示せず）と、検出器７３と、第１分周器７１と、第２分周器７２とに接続されている。以上の部品により、このＰＬＬ装置１ｂは構成されている。
【０１１６】
次に、図６に従い、このＰＬＬ装置１ｂの動作を説明する。図６に於て、まず出力信号ＶＯの設定周波数として、例えば、１３００ＫＨzが入力手段（図示せず）を介して、制御部５８ｂへ入力されたものとする。この時、局間周波数は例えば１０ＫＨzとして、使用者がスタートキーを押したとする。
【０１１７】
この様に、スタート時には、制御部５８ｂは第１分周器７１をして、低い分周比（例えばＮ１＝１）で分周させ、第２分周器７２をして、低い分周比（例えばＮ２＝Ｎ／５＝２６）で分周させる。設定周波数１３００ＫＨz、局間周波数が１０ＫＨzであるので、設定分周比Ｎ＝１３００／１０＝１３０となり、Ｎ２＝Ｎ／５＝２６となる。
【０１１８】
この時、Ｎ１＝１だから、基準発振器４ｂが出力する規定信号ｆＲ（周波数が５０ＫＨz）は、基準信号ＦＲと同一となり、位相比較器１２ｂへ入力される。
【０１１９】
また、第２分周器７２は、電圧制御発振器２９ｂの出力信号ＶＯを分周比Ｎ２＝２６にて分周し、位相比較器１２ｂに対し、帰還信号ＦＶを出力する。
【０１２０】
位相比較器１２ｂは基準信号ＦＲと、帰還信号ＦＶを位相比較し、チャージポンプ２０ｂに対し、位相比較信号Ｕ、Ｄを出力する。この時、基準信号ＦＲの周波数は５０ＫＨzであり、ロック時の基準信号ＦＲの周波数（即ち、局間周波数１０ＫＨz）に比べて５倍である。
【０１２１】
即ち、スタート時（ロック近傍に到るまで）、位相比較器１２ｂは、ロック時に比べて５倍の速さで位相比較するので、従来のＰＬＬ装置（例えば局間周波数が１０ＫＨzのもの）に比べ、ロックするまでの時間が約１／５倍に短縮される。
【０１２２】
チャージポンプ２０ｂはローパスフィルタ２１ｂに対し、誤差信号ＥＲを出力し、ローパスフィルタ２１ｂは電圧制御発振器２９ｂに対し、誤差信号ＥＲに応答する制御電圧ＣＶを出力する。電圧制御発振器２９ｂは、制御電圧ＣＶに応答し、出力端子５９ｂを介して、出力信号ＶＯを出力する。上記ループ内での動作を繰り返す事により、ＰＬＬ装置１ｂは、出力端子５９ｂに対し、設定周波数１３００ＫＨzに近づいた出力信号ＶＯを出力する。
【０１２３】
更に、上記ループ内での動作を繰り返すと、検出器７３は、このＰＬＬ装置１ｂがロック近傍になった（ほぼ同期状態となった）事を検出し、その旨の信号を制御部５８ｂへ出力する。
【０１２４】
その結果、制御部５８ｂは、第１分周器７１をして、高い分周比（例えばＮ１＝５）で分周させ、第２分周器７２をして、高い分周比（例えばＮ２＝Ｎ＝１３０）で分周させる。
【０１２５】
この時、Ｎ１＝５だから、基準信号ＦＲの周波数は規定信号ｆＲの周波数の１／５、即ち１０ＫＨzとなり、局間周波数と同一になる。また、Ｎ２＝Ｎ＝１３０だから、出力信号ＶＯの周波数は、１０×１３０＝１３００ＫＨzの近傍となる。
【０１２６】
この様に、上記ループ内での動作を繰り返す事により、ＰＬＬ装置１ｂは、出力端子５９ｂに対し、設定周波数１３００ＫＨzを有する出力信号ＶＯを、安定して出力し、ロック状態に到達し、同期がとれる。
【０１２７】
なお、上記ロック近傍になった後は、Ｎ１＝５となり、基準信号ＦＲの周波数は１０ＫＨzとなる。即ち、第１分周器７１に於て、高い分周比（例えば５）を低い分周比（例えば１）で割った商をＫとし、規定信号ｆＲの周波数をｆＲとすれば、基準信号ＦＲの周波数は、ｆＲ／Ｋとなる。
【０１２８】
この時、第２分周器７２の分周比はＮ２＝Ｎだから、ロック近傍後の設定周波数ｆ１は、ｆ１＝ｆＲ／Ｋ×Ｎとなる。…式（１）
これに対して、スタート時には、Ｎ１＝１であり、基準信号ＦＲの周波数は、規定信号ｆＲの周波数ｆＲと同一である。この時、上記例の様に、第２分周器７２の分周比をＮ／Ｋに設定する事により、スタート時の設定周波数ｆ２は、ｆ２＝ｆＲ×Ｎ／Ｋとなる。…式（２）
この様に、式（１）、（２）により、ｆ１＝ｆ２となる。即ち、第１分周器７１に於て、高い分周比を低い分周比で割った商をＫとし、第２分周器７２の設定分周比をＮとし、スタート時には、第２分周器７２の分周比をＮ／Ｋに設定する事により、スタート時とロック近傍時に於て、設定周波数を同一にする事ができ、滑らかにロックでき、かつ、ロックアップ時間が早くなる。
【０１２９】
【発明の効果】
上述の様に請求項１の本発明では、位相が互いに異なる複数の基準信号を発生する発生手段と、電圧制御発振器の出力信号を分周比Ｎ１で分周する主分周器と前記主分周器の出力を分周比Ｎ２で分周する副分周器と、前記副分周器の出力を複数の帰還信号に分配する分配回路と、前記各基準信号と前記各帰還信号を比較し、誤差信号を出力する位相比較器とを備え、前記主分周器および前記副分周器を、可変分周器又はカウンタから構成する。
【０１３０】
この様に、位相が異なる複数の基準信号と各帰還信号を比較する事により、基準信号の１周期の間に位相比較を複数回行なうので、ロックアップ時間が早くなる。また、出力信号を分周する分周器は、主分周器と副分周器の２個であるので従来の様に、４個以上も必要がない。それ故、コストが安く、ＬＳＩ化がし易く電力消費量も少ない。更に、主分周器および副分周器を可変分周器又はカウンタから構成するので、主分周器の分周比Ｎ１および副分周器Ｎ２の組合せを任意のものから選択できる。
【０１３１】
請求項２の本発明では、前記分周比Ｎ１と前記分周比Ｎ２の積を、前記出力信号の設定分周比に一致させる。その結果として、基準信号の周波数をｆＲ１とし出力信号の周波数をｆＶＣＯとし、主分周器から出力される中間信号の周波数をｆＶ’とし設定分周比をＮとすると、ｆＲ１＝ｆＶＣＯ／Ｎ、ｆＶＣＯ＝Ｎ１×ｆＶ’、Ｎ＝Ｎ１×Ｎ２である。それ故に、ｆＲ１＝（Ｎ１×ｆＶ’）／（Ｎ１×Ｎ２）＝ｆＶ’／Ｎ２となる。即ち、基準信号は中間信号をＮ２分周したものとなり、各基準信号の立上りタイミングと、各帰還信号の立上りタイミングは一致する。故に、位相が異なる複数の基準信号と、各帰還信号との比較は同一タイミングで行なわれるので、位相比較が正確に行われる。
【０１３２】
請求項３の本発明では、前記設定分周比の大小に応じて、前記副分周器の前記分周比Ｎ２の大小を決定する。この様に、設定分周比の小さいものは、副分周器の分周比Ｎ２を小さくする事により、副分周器にて消費される電力量を減らす事が出来る。
【０１３３】
請求項４の本発明では、前記各基準信号と前記各帰還信号を各々比較する複数の位相比較器を設け、前記分周比Ｎ２を、前記位相比較器の個数以下に設ける。その結果、設定分周比の大小と、希望するロックアップ時間と、希望する電力消費量等に応じて、上記分周比Ｎ２を、最良のものに選択できる。
【０１３４】
請求項５の本発明では、前記出力信号に係る所定の設定分周比につき、前記主分周器および前記副分周器により前記出力信号を分周させた後に、前記主分周器のみで分周させる。この様に、主分周器の分周比Ｎ１と、副分周器の分周比Ｎ２の積とならない、設定分周比に対しても、両分周器により分周させた後に、主分周器のみで分周比Ｎを分周させる事により、設定分周比Ｎを持つ出力信号を得る事が出来る。
【０１３５】
また、分周比Ｎ１と分周比Ｎ２の積となり得る設定分周比Ｎに対しても、立上り時に、主分周器および副分周器により分周させる事により、ロックアップ時間が短くなる。そして立上り後に（例えば設定分周比Ｎに到達した）、副分周器３０のみで分周させる事により、電力消費量を更に減らす事ができる。
【０１３６】
請求項６の本発明では、位相が互いに異なる複数の基準信号を発生する発生手段と、電圧制御発振器の出力信号を分周比Ｎ１で分周する主分周器と、前記主分周器の出力を分周比Ｎ２で分周する副分周器と、前記副分周器の出力を複数の帰還信号に分配する分配器と、前記各基準信号と前記各帰還信号を位相比較し、複数の位相比較信号を出力する位相比較器とを備え、前記位相比較器を単数個にて構成する。この様に、出力信号を分周する分周器は、主分周器と副分周器の２個であるので、従来の様に８個以上も必要ない。故に、コストが安く、ＬＳＩ化がし易く、電力消費量も少ない。また、位相比較器は単数であるので、ＬＳＩ化がし易く、コストが安くなる。
【０１３７】
請求項７の本発明では、前記複数の基準信号の中から１個ずつの基準信号を出力し、前記複数の帰還信号の中から１個ずつの帰還信号を出力し、出力された前記両信号を位相比較する事により、前記位相比較器を単数個で構成する。この構成により、単数の位相比較器を用いて、異なる位相を持つ基準信号毎に位相比較が実現でき、コストが安くなる。また、位相比較器は単数であるので、このＰＬＬ回路をＬＳＩ化した時に、小型のＬＳＩが得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るＰＬＬ装置１のブロック図である。
【図２】上記ＰＬＬ装置１に用いられる分周部２のブロック図である。
【図３】上記ＰＬＬ装置１に用いられる信号Ｑ１〜Ｑ５のタイミングチャートである。
【図４】上記ＰＬＬ装置１に用いられる帰還信号ＦＶ１〜ＦＶ８等のタイミングチャートである。
【図５】本発明の実施の形態２に係るＰＬＬ装置１ａのブロック図である。
【図６】本発明の実施の形態３に係るＰＬＬ装置１ｂのブロック図である。
【符号の説明】
３発生手段
１２、１３、１４、１５、１６、１７、１８、１９位相比較器
２９電圧制御発振器
３０主分周器
３１副分周器
３２分配回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a PLL device.
[0002]
[Prior art]
Conventionally, this type of apparatus is, for example, “SANYO TECHNIC REVIEW”, VOL. 10, NO. 1, FEB. 1978, page 32. However, this apparatus is a one-stage phase comparator (using only one stage of position comparator), and performs phase comparison only once during one cycle of the reference signal. There is a first drawback that the time until the signal is synchronized is short.
[0003]
In order to eliminate this drawback, Japanese Patent Laid-Open No. 10-135822 has been proposed. According to this publication, generating means for generating a plurality of reference signals having different phases, a plurality of (for example, four) frequency dividers for dividing the output signal of the voltage controlled oscillator, and feedback signals of the frequency dividers, A plurality of phase comparators for comparing each reference signal and a plurality of gates provided on the input side of each frequency divider are provided.
[0004]
[Problems to be solved by the invention]
However, the apparatus disclosed in the above publication has a second drawback that consumes a large amount of power. As a result of investigation of the cause, the present inventor has found that a plurality of frequency dividers are provided. Further, if the phase comparison is performed eight times during one cycle of the reference signal in order to further shorten the lock-up time, eight frequency dividers are required and the power consumption is further increased.
[0005]
In addition, since a plurality of frequency dividers and phase comparators each requiring a relatively large space are used, there is a third drawback that the apparatus becomes large, the cost is high, and it is difficult to make an LSI. Further, since the generating means and a plurality of gates which require a relatively large space are used, there is a fourth drawback that the apparatus becomes large and it is difficult to make an LSI.
[0006]
Therefore, the present invention provides a PLL device that takes into account such conventional drawbacks and has a short lock-up time, low power consumption, low cost, and easy implementation of LSI.
[0007]
[Means for Solving the Problems]
In order to solve the above-mentioned problem, in the present invention of claim 1, a generating means for generating a plurality of reference signals having different phases, and a main frequency divider for dividing the output signal of the voltage controlled oscillator by a frequency dividing ratio N1. A sub-frequency divider that divides the output of the main frequency divider by a frequency division ratio N2, a distribution circuit that distributes the output of the sub-frequency divider to a plurality of feedback signals, each reference signal, and each of the above A phase comparator that compares the feedback signals and outputs an error signal, and the main frequency divider and the sub frequency divider are constituted by a variable frequency divider or a counter.
[0008]
In a second aspect of the present invention, a product of the frequency division ratio N1 and the frequency division ratio N2 is made to coincide with a set frequency division ratio of the output signal.
[0009]
In the present invention of claim 3, the magnitude of the frequency division ratio N2 of the sub-frequency divider is determined according to the magnitude of the set frequency division ratio.
[0010]
According to a fourth aspect of the present invention, a plurality of phase comparators for comparing the respective reference signals and the respective feedback signals are provided, and the frequency division ratio N2 is provided below the number of the phase comparators.
[0011]
In the present invention of claim 5, after dividing the output signal by the main divider and the sub-divider for a predetermined set division ratio related to the output signal, only the main divider is used. Divide the frequency.
[0012]
According to a sixth aspect of the present invention, there is provided a generating means for generating a plurality of reference signals having different phases, a main frequency divider for dividing the output signal of the voltage controlled oscillator by a frequency division ratio N1, and the main frequency divider A sub-frequency divider that divides the output by a frequency division ratio N2, a distributor that distributes the output of the sub-frequency divider to a plurality of feedback signals, a phase comparison between each reference signal and each feedback signal; And a phase comparator that outputs the phase comparison signal. A single phase comparator is provided.
[0013]
In the present invention of claim 7, one reference signal is output from each of the plurality of reference signals, one feedback signal is output from each of the plurality of feedback signals, and the output both signals By comparing the phases, the single phase comparator is constructed.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
The PLL device 1 according to Embodiment 1 of the present invention will be described below with reference to FIGS. 1 and 2. FIG. 1 is a block diagram of the PLL device 1, and FIG. 2 is a detailed block diagram of a frequency divider 2 used in the PLL device 1.
[0017]
In these figures, the generating means 3 is composed of, for example, a reference oscillator 4 and seven delay circuits 5, 6, 7, 8, 9, 10, 11 etc. connected in series. The reference oscillator 4 outputs a reference signal fR1 of 10 KHz, for example. The timing chart of FIG. 4 shows the waveform of the reference signal fR1. The reference signal fR1 rises at timings T1 and T9. The reference signal fR1 is input to one side of the phase comparator 12.
[0018]
The delay circuit 5 delays the reference signal fR1 by 1/8 (1/8 period) of one period (1Tref) of the reference signal fR1, and supplies it to the phase comparator 13 as the reference signal fR2. The delay circuit 6 delays the reference signal fR1 by 2/8 period and supplies it to the phase comparator 14 as the reference signal fR3.
[0019]
The delay circuit 7 delays the reference signal fR1 by 3/8 period and supplies it to the phase comparator 15 as the reference signal fR4. The delay circuit 8 delays the reference signal fR1 by 4/8 period and supplies it to the phase comparator 16 as the reference signal fR5.
[0020]
The delay circuit 9 delays the reference signal fR1 by 5/8 period and supplies it to the phase comparator 17 as the reference signal fR6. The delay circuit 10 delays the reference signal fR1 by 6/8 periods and supplies it to the phase comparator 18 as the reference signal fR7. The delay circuit 11 delays the reference signal fR1 by a period of 7/8 and supplies it to the phase comparator 19 as the reference signal fR8.
[0021]
In this way, the generating means 3 generates a plurality of reference signals fR1 to fR8 having different phases. The rising timings of the reference signals fR1, fR2, fR3, fR4, fR5, fR6, fR7, fR8 are shown as timings T1, T2, T3, T4, T5, T6, T7, and T8, respectively (see FIG. 4).
[0022]
Feedback signals fV1, fV2, fV3, fV4, fV5, fV6, fV7, and fV8 (described later) are input to the other side of the phase comparators 12, 13, 14, 15, 16, 17, 18, and 19, respectively.
[0023]
The phase comparator 12 compares the phase of the feedback signal fV1 with the phase of the reference signal fR1, and outputs a pump-up signal and a pump-down signal to the charge pump 20 as a result of the comparison. The charge pump 20 outputs an error signal ER1 to the low-pass filter 21 in accordance with both signals.
[0024]
Similarly, the phase comparators 13, 14, 15, 16, 17, 18, and 19 include feedback signals fV 2, fV 3, fV 4, fV 5, fV 6, fV 7, fV 8, and reference signals fR 2, fR 3, fR 4, fR 5, The phases of fR6, fR7, and fR8 are compared.
[0025]
As a result of the comparison, the phase comparators 13, 14, 15, 16, 17, 18, 19 send pump-up signals and pump-down signals to the charge pumps 22, 23, 24, 25, 26, 27, 28, respectively. Output. The charge pumps 22, 23, 24, 25, 26, 27, and 28 output error signals ER2, ER3, ER4, ER5, ER6, ER7, and ER8 to the low-pass filter 21 in accordance with the two signals.
[0026]
The low-pass filter 21 outputs a control voltage CV to the voltage controlled oscillator 29 in response to the error signals ER1 to ER8. The voltage controlled oscillator 29 outputs an output signal fVCO in response to the control voltage CV.
[0027]
The frequency divider 2 includes a main frequency divider 30, a sub frequency divider 31, a distribution circuit 32, and the like. The main frequency divider 30 divides the output signal fVCO of the voltage controlled oscillator 29 by a frequency division ratio N1 and outputs an intermediate signal fV ′.
[0028]
The sub-frequency divider 31 divides the output of the main frequency divider 30 (intermediate signal fV ′) by the frequency division ratio N2, and outputs signals (Q1a, Q2a, Q3a, fV ′). The distribution circuit 32 converts the output of the sub-frequency divider 31 (signals Q1a, Q2a, Q3a, fV ′) as a plurality of feedback signals fV1, fV2, fV3, fV4, fV5, fV6, fV7, fV8, and compares each phase. Are output to the units 12-19.
[0029]
The main frequency divider 30 includes, for example, an input terminal 33, an inverter 34, toggle flip-flops 35, 36, 37, 38, 39, an inverter 40, an AND gate 41, a D-flip flop 42, and an output terminal 43. Etc.
[0030]
The inverter 34 is connected between the input terminal 33 and the toggle flip-flop 35. The toggle flip-flops 35, 36, 37, 38, and 39 each have a built-in input inversion function, for example, and are connected in series. Each J terminal of the toggle flip-flops 35 to 39 is connected to input terminals D1, D2, D3, D4, and D5.
[0031]
The toggle flip-flops 35 to 39 constitute a counter 44. The counter 44 uses the inverted signal of the output signal fVCO as a clock pulse CL, counts down at the frequency division ratio N1 given from the input terminals D1 to D5, and then goes to the terminal PE. The downcount is preset by the added signal PR.
[0032]
The coincidence circuit 45 includes an inverter 40, an AND gate 41, and the like. Each output terminal Q of the toggle flip-flops 35, 36, 37, 38, 39 is connected to the input terminal of the AND gate 41. The output terminal Q of the toggle flip-flop 36 is connected to the input terminal of the AND gate 41 via the inverter 40. In this way, when the output of the counter 44 becomes “2”, the coincidence circuit 45 outputs the detection signal CO that becomes High.
[0033]
The D-flip flop 42 has a built-in input inversion function, for example, and a signal PR obtained by delaying the detection signal CO of the coincidence circuit 45 by one frequency division of the output signal fVCO using the inverted signal of the output signal fVCO as a clock pulse. Is output from the terminal Q. That is, the signal PR (intermediate signal fV ′) is output from the output terminal 43.
[0034]
As described above, when a predetermined input is made to each of the input terminals D1, D2, D3, D4, and D5, the division ratio N1 is determined, and the intermediate signal fV ′ obtained by dividing the output signal fVCO by N1 is Output from the output terminal 43.
[0035]
The sub-frequency divider 31 includes, for example, an inverter 34a, toggle flip-flops 35a and 36a, 37a, 38a, 39a, an inverter 40a, an AND gate 41a, a D-flip flop 42a, and an output terminal 43a. .
[0036]
The inverter 34a is connected between the output terminal 43 of the main frequency divider 30 and the toggle flip-flop 35a. The toggle flip-flops 35a, 36a, 37a, 38a, 39a, for example, each have a built-in input inversion function, and are connected in series. Each J terminal of the toggle flip-flops 35a to 39a is connected to input terminals D1, D2, D3, D4, and D5.
[0037]
The toggle flip-flops 35a to 39a constitute a counter 44a. The counter 44a uses the inverted signal of the intermediate signal fV ′ as the clock pulse CLa, counts down at the frequency division ratio N2 given to the input terminals D1a to D5a, and then outputs the terminal PE. The down-count is preset by the signal PRa added to.
[0038]
The coincidence circuit 45a includes an inverter 40a and an AND gate 41a. Each output terminal Q of the toggle flip-flops 35a, 37a, 38a, 39a is connected to the input terminal of the AND gate 41a. The output terminal Q of the toggle flip-flop 36a is connected to the input terminal of the AND gate 41a via the inverter 40a. In this way, when the output of the counter 44a becomes “2”, the coincidence circuit 45a outputs the detection signal COa which becomes High.
[0039]
The D flip-flop 42a has a built-in input inversion function, for example, and delays the detection signal COa of the coincidence circuit 45a by one frequency division of the intermediate signal fV ′ using the inverted signal of the intermediate signal fV ′ as a clock pulse. The signal PRa is output.
[0040]
With the above configuration, when a predetermined input is made to each of the input terminals D1a, D2a, D3a, D4a, and D5a, the frequency division ratio N2 is determined. For example, when N2 = 8 is set, the signal Q1a obtained by dividing the intermediate signal fV ′ by 2 is output from the output terminal Q of the toggle flip-flop 35a.
[0041]
Then, the signal Q2a obtained by dividing the intermediate signal fV ′ by 4 is output from the output terminal Q of the toggle flip-flop 36a. A signal Q3a obtained by dividing the intermediate signal fV ′ by 8 is output from the output terminal Q of the toggle flip-flop 37a.
[0042]
The distribution circuit 32 is, for example, a decoder, and includes conductive lines 46, 47, 48, and 49, AND gates 50, 51, 52, 53, 54, 55, 56, and 57. The conductive lines 46, 47, 48, and 49 are connected to the intermediate signal fV ′ and the signals Q1a, Q2a, and Q3a, respectively. The conductive lines 46, 47, 48, and 49 are also connected to a first terminal, a second terminal, a third terminal, and a fourth terminal provided in each of the AND gates 50 to 57.
[0043]
With this configuration, the AND gate 50 outputs a signal fV1 obtained by logically ANDing the signal fV ′, Q1a, inversion of Q2a, and inversion of Q3a. The AND gate 51 outputs a signal fV2 obtained by logically ANDing the signal fV ′, the inversion of Q1a, and the inversion of Q2a and Q3a. The AND gate 52 outputs a signal fV3 obtained by logically ANDing the signal fV ', Q1a, Q2a, and the inversion of Q3a. The AND gate 53 outputs a signal fV4 obtained by logically ANDing the signal fV ′, the inversion of Q1a, the inversion of Q2a, and Q3a.
[0044]
The AND gate 54 outputs a signal fV5 obtained by logically ANDing the signal fV ′, the inversion of Q1a and Q2a, and Q3a. The AND gate 55 outputs a signal fV6 obtained by logically ANDing the signal fV ′, the inversion of Q1a, and Q2a and Q3a. The AND gate 56 outputs a signal fV7 obtained by logically ANDing the signal fV ′, Q1a, Q2a, and Q3a. The AND gate 57 outputs a signal fV ′ obtained by logically ANDing the signal fV ′, the inversion of Q1a, the inversion of Q2a, and the inversion of Q3a. The PLL device 1 is configured by the above components.
[0045]
Next, the operation of the PLL device 1 will be described with reference to FIGS. FIG. 3 is a timing chart of the signals fVCO, CL, Q1, Q2, Q3, Q4, Q5, CO, PR used in the PLL device 1, and FIG. 4 is a timing chart of the signals fV ′, fV1 to fV8.
[0046]
First, it is assumed that 1280 kHz as the set frequency of the output signal fVCO is input to the control unit 58 via input means (not shown). The control unit 58 calculates N = 1280 KHz / 10 KHz = 128 (because the frequency of the reference signal is 10 KHz) as the set frequency division ratio N of the output signal fVCO.
[0047]
Then, the control unit 58 determines the frequency division ratio N1 = 16 of the main frequency divider 30 and the frequency division ratio N2 = 8 of the sub frequency divider 31 with respect to the set frequency division ratio N = 128. That is, the control unit 58 performs control so that the product of the frequency division ratio N1 and the frequency division ratio N2 matches the set frequency division ratio N of the output signal fVCO.
[0048]
According to the determination of the frequency division ratio N1 = 16, the input terminals D1, D2, D3, D4, and D5 provided in the main frequency divider 30 have “High”, “High”, “High”, and “High”, respectively. , “Low” signal is input. In this way, when a predetermined input (High or Low) is input to the input terminals D1 to D5, the main frequency divider 30 divides the output signal fVCO at a variable (programmable) division ratio N1. It consists of a variable frequency divider or counter that can circulate.
[0049]
At this time, the clock pulse CL has a waveform indicated by CL in FIG. 3 because the output signal fVCO is inverted. As shown in FIG. 3, the signal Q1 has a waveform obtained by delaying the output signal fVCO by one and dividing the output signal fVCO by two. The signal Q2 is delayed from the signal Q1 by a predetermined phase and has a waveform obtained by dividing the signal Q1 by two.
[0050]
The signal Q3 is delayed from the signal Q2 by a predetermined phase and has a waveform obtained by dividing the signal Q2 by two. The signal Q4 is delayed from the signal Q3 by a predetermined phase and has a waveform obtained by dividing the signal Q3 by two. The signal Q5 has a waveform obtained by delaying the signal Q4 by two by delaying from the signal Q4 by a predetermined phase.
[0051]
The AND gate 41 ANDs the signals Q1, Q2 and Q3, Q4, Q5 and outputs a signal CO (see the waveform diagram of CO in FIG. 3). The signal CO is delayed by one division of the output signal fVCO and output as a signal PR (fV ′). By applying the signal PR to the terminals PE of the toggle flip-flops 35 to 39, the signals Q1 to Q5 have a waveform with a preset down count. In this manner, the main frequency divider 30 outputs the intermediate signal fV ′ obtained by dividing the output signal by the N1 frequency division ratio (N1 = 16).
[0052]
The intermediate signal fV ′ is input to the toggle flip-flop 35 a via the inverter 34 a of the sub-frequency divider 31. As described above, the input terminals D1a, D2a, D3a, D4a, and D5a provided in the sub-divider 31 according to the frequency division ratio N2 = 8 are “High”, “High”, “High”, “Low” and “High” signals are input.
[0053]
In this way, when a predetermined input (High or Low) is input to the input terminals D1a to D5a, the sub-frequency divider 31 has an intermediate signal fV ′ with a variable (programmable) frequency dividing ratio N2. It is composed of a variable frequency divider or a counter that can divide the frequency.
[0054]
Similarly to FIG. 3, the signal Q1a has a waveform obtained by delaying the intermediate signal fV ′ by two by delaying the intermediate signal fV ′ by a predetermined phase. The signal Q2a has a waveform obtained by delaying the signal Q1a by two after being delayed from the signal Q1a by a predetermined phase. The signal Q3a has a waveform obtained by delaying the signal Q2a by two after being delayed from the signal Q2a by a predetermined phase. The signal Q4a has a waveform obtained by delaying the signal Q3a by two after being delayed from the signal Q3a by a predetermined phase. Signal Q5a is delayed from signal Q4a by a predetermined phase and has a waveform obtained by dividing signal Q4a by two.
[0055]
The AND gate 41a ANDs the signals Q1a and Q2a, Q3a, Q4a and Q5a, and outputs a signal COa. The D flip-flop 42 outputs the signal PRa in response to the input of the signal COa. When the signal PRa is applied to the terminals PE of the toggle flip-flops 35a to 39a, the signals Q1a to Q5a have waveforms with a down-count reset.
[0056]
With the above configuration, the sub-frequency divider 31 divides the intermediate signal fV ′ by 2, the signal Q1a obtained by dividing the intermediate signal fV ′ by 4, and the intermediate signal fV ′ divided by 8 (N2 = 8). The signal Q3a is output to the distribution circuit 32.
[0057]
In the distribution circuit 32, the intermediate signal fV ′ and the signals Q1a, Q2a, and Q3a are input to the input terminals of the AND gates 50 to 57 through the conductive lines 46, 47, 48, and 49, respectively.
[0058]
The AND gate 50 outputs a feedback signal fV1 obtained by logically ANDing the signal fV ′, the inversion of Q1a, Q2a, and the inversion of Q3a. As a result, as shown in FIG. 4, the feedback signal fV1 has a waveform obtained by dividing the intermediate signal fV ′ by 8 in synchronization with the intermediate signal fV ′ (without phase difference).
[0059]
The AND gate 51 outputs a feedback signal fV2 obtained by logically ANDing the signal fV ′, the inversion of Q1a, the inversion of Q2a, and Q3a. As a result, the feedback signal fV2 has a waveform obtained by delaying the intermediate signal fV ′ by eight by delaying the intermediate signal fV ′ by one division of the intermediate signal fV ′.
[0060]
Similarly, the feedback signals fV3, fV4, fV5, fV6, fV7, and fV8 are respectively delayed by 2, 3, 4, 5, 6, and 7 divided by the intermediate signal fV ′ to the feedback signal fV1, and both are intermediate signals fV ′. Is a waveform obtained by dividing the frequency by eight.
[0061]
Next, the frequency of the reference signal fR1 is obtained. fR1 = fVCO / N. Further, fVCO = N1 × fV ′ and N = N1 × N2. Therefore, fR1 = (N1 × fV ′) / (N1 × N2) = fV ′ / N2 = fV ′ / 8
That is, the reference signal fR1 is obtained by dividing the intermediate signal fV ′ by eight. Therefore, one cycle Tref of the reference signal fR1 is as shown in FIG. That is, the rising edges of the feedback signals fV1, fV2, fV3, fV4, fV5, fV6, fV7, and fV8 are the rising timings T1, T2, T3, T4, T5, T6, T7, and T8 of the reference signals fR1 to fR8. Match.
[0062]
In this way, the phase comparators 12, 13, 14, 15, 16, 17, 18, 19 respectively return the feedback signals fV1, fV2 at the timings T1, T2, T3, T4, T5, T6, T7, T8. , FV3 fV4, fV5, fV6, fV7, fV8 and the phases of the reference signals fR1, fR2, fR3, fR4, fR5, fR6, fR7, fR8 are compared.
[0063]
With this configuration, the phase comparison is performed eight times during one cycle (Tref) of the reference signal fR1, so that the lock-up time (time until the output signal fVCO is cycled) is compared with the conventional one-stage phase comparator. ) Is reduced to about 1/8 times.
[0064]
As a result of the comparison, the phase comparators 12 to 19 output a pump-up signal and a pump-down signal to the charge pumps 20 to 28, respectively. The charge pumps 20 to 28 output error signals ER1 to ER8 to the low-pass filter 21 in accordance with the both signals.
[0065]
The low-pass filter 21 outputs a control voltage CV to the voltage controlled oscillator 29 in response to the error signals ER1 to ER8. The voltage controlled oscillator 29 outputs an output signal fVCO in response to the control voltage CV.
[0066]
By repeating the operation in the loop, the PLL device 1 outputs the output signal fVCO having the set frequency 1280 KHz to the output terminal 59 connected to the output side of the voltage controlled oscillator 29. This is the end of the description of the operation of the PLL device 1.
[0067]
In the PLL device 1, the frequency division ratio N2 of the sub-frequency divider 31 is such that the reference signals fR1 to fR8 and the feedback signals FV1 to FV8 are respectively compared with the plurality of phase comparators 12 to 19. It is provided below the number.
[0068]
For example, suppose that 320 kHz is input to the control unit 58 via the input means as the set frequency of the output signal fVCO. The control unit 58 calculates N = 320 KHz / 10 KHz = 32 as the set frequency division ratio N of the output signal fVCO.
[0069]
Then, the control unit 58 determines the frequency division ratio N = 16 of the main frequency divider 30 and the frequency division ratio N2 = 2 of the sub frequency divider 31 with respect to the set frequency division ratio N = 32. As described above, when the set frequency division ratio N = 32 is relatively small, the control unit 58 determines the frequency division ratio N2 of the sub-frequency divider 31 to a relatively small value (for example, 2).
[0070]
With this configuration, the amount of power consumed by the sub-frequency divider 31 can be reduced by reducing the frequency division ratio N2. Further, as described above, the frequency division ratio N2 is provided below the number of phase comparators 12 to 19 (eight in the above description). For example, the frequency division ratio N2 is selected from 1, 2, 3, 4, 5, 6, 7, and 8.
[0071]
As described above, an appropriate value is selected as the frequency division ratio N2 from the magnitude of the set frequency division ratio N1, the desired lock-up time, the desired power consumption, and the like. Since the sub-frequency divider 31 is composed of a variable frequency divider or a counter, an appropriate frequency division ratio N2 can be selected as described above.
[0072]
For example, it is assumed that 1290 kHz is input to the control unit 58 via the input unit as the set frequency division of the output signal fVCO. In this case, the control unit 58 calculates N = 129 as the set frequency dividing ratio N of the output signal fVCO.
[0073]
Then, the control unit 58 determines the frequency division ratio N1 = 16 of the main frequency divider 30 and the frequency division ratio N2 = 8 of the sub-frequency divider 31 with respect to the set frequency division ratio N = 129. As a result, the PLL device 1 outputs the output signal fVCO having the set frequency dividing ratio N = 129 to the output terminal 59 as described above.
[0074]
For example, each AND gate (not shown) to which a pump-up signal and a pump-down signal output from each phase comparator 12 to 19 are input is provided. By inputting the output of each AND gate to the control unit 58, the control unit 58 can detect that the output signal fVCO has reached the set frequency division ratio N = 129.
[0075]
After the detection, the control unit 58 stops the operation of the sub-frequency divider 31 and simultaneously changes the frequency division ratio of the main frequency divider 30 to N1 = 129. As a result, the main frequency divider 30 outputs the intermediate signal fV ′ obtained by dividing the output signal fVCO to the frequency division ratio N1 = 129 to the distribution circuit 32. Then, the PLL device 1 outputs an output signal fVCO having a set frequency division ratio N = 129 (set frequency 1290 kHz) to the output terminal 59.
[0076]
As described above, after a predetermined frequency division ratio (for example, N = 129) related to the output signal fVCO, the main frequency divider 30 and the sub frequency divider 31 first divide the output signal fVCO, Frequency division may be performed only by the frequency divider 30.
[0077]
With this configuration, the set frequency dividing ratio N1 (for example, N = 129) that is not the product of the frequency dividing ratio N1 of the main frequency divider 30 and the frequency dividing ratio N2 of the sub-frequency divider 31 is also set. An output signal fVCO having a ratio N can be obtained.
[0078]
Further, a set frequency division ratio N (for example, N = 128) obtained as a product of the frequency division ratio N1 (for example, N1 = 16) of the main frequency divider 30 and the frequency division ratio N2 (for example, N2 = 8) of the sub-frequency divider 31. On the other hand, after the output signal fVCO is divided by the main divider 30 and the sub-divider 31, it may be divided only by the main divider 30.
[0079]
In this way, the lock-up time is shortened by dividing the frequency by the main frequency divider 30 and the sub frequency divider 31 at the time of rising. Then, after the rise (for example, the set frequency division ratio N has been reached), the operation of the sub-frequency divider 31 is stopped, and the frequency division is performed only by the main frequency divider 30, thereby reducing the power consumption.
[0080]
Next, the PLL device 1a according to the second embodiment of the present invention will be described with reference to the block diagram of FIG. 5, the generating means 3a includes, for example, a reference oscillator 4a, seven delay circuits 5a, 6a,... 11a connected in series, eight one-shot circuits 60, 61, 62,. It is composed of
[0081]
The reference oscillator 4a is substantially the same as the reference oscillator 4, and outputs a regulation signal FR1 of 10 kHz, for example. The timing chart of FIG. 4 shows the waveform of the regulation signal FR1. The regulation signal FR1 is input to the one-shot circuit 60, and becomes a Hi signal for a predetermined short time immediately after changing from the Lo signal to the Hi signal (this is referred to as one-shot conversion). Reference signal FR1a (see FIG. 4) Is converted to The reference signal FR1a is input to the input side of the first OR gate 68.
[0082]
The delay circuit 5a delays the prescribed signal FR1 by 1/8 period, the delayed prescribed signal FR2 is made one-shot by the one-shot circuit 61, and the one-shot reference signal FR2a is the first OR gate. 68.
[0083]
The delay circuit 6a delays the prescribed signal FR1 by 2/8 period, the delayed prescribed signal FR3 is made one-shot by the one-shot circuit 62, and the one-shot reference signal FR3a is the first OR gate. 68.
[0084]
Similarly, the delay circuit 11a delays the regulation signal FR1 by a period of 7/8. The delayed regulation signal FR8 is made one-shot by the one-shot circuit 67, and the one-shot reference signal FR8a is , Input to the first OR gate 68.
[0085]
In this way, the generating unit 3a generates a plurality of reference signals FR1a to FR8a having different phases. Respective rising times of the reference signals FR1a, FR2a, FR3a, FR4a, FR5a, FR6a, FR7a, FR8a are respectively indicated by timings T1, T2, T3, T4, T5, T6, T7, and T8 (see FIG. 4).
[0086]
The feedback signals FV1, FV2, FV3, FV4, FV5, FV6, FV7, and FV8 (described later) are input to the second OR gate 69, respectively.
[0087]
The phase comparator 12a performs phase comparison between the output of the first OR gate 68 and the output of the second OR gate 69, and outputs phase comparison signals U and D.
[0088]
That is, the first OR gate 68 sequentially outputs the reference signals FR1a to FR8a to the phase comparator 12a, and the second OR gate 69 sequentially outputs the feedback signals FV1 to FV8 to the phase comparator 12a.
[0089]
In this way, the phase comparator 12a compares the phase of the reference signal FR1a and the feedback signal FV1, and outputs the phase comparison signals U1 and D1 to the charge pump 20a. The phase comparator 12a compares the phase of the reference signal FR2a and the feedback signal FV2, and outputs the phase comparison signals U2 and D2 to the charge pump 20a. Similarly, the phase comparator 12a performs phase comparison between the reference signal FR8a and the feedback signal FV8, and outputs the phase comparison signals U8 and D8 to the charge pump 20a.
[0090]
That is, the phase comparator 12a compares the phases of the reference signals FR1a to FR8a and the feedback signals FV1 to FV8, and outputs a plurality of phase comparison signals U1, D1 to U8, D8 to the charge pump 20a.
[0091]
The charge pump 20a outputs error signals ER1 to ER8 to the low-pass filter 21a according to the plurality of phase comparison signals U1, D1 to U8, D8, respectively.
[0092]
The low pass filter 21a outputs a control voltage CV to the voltage controlled oscillator 29a in response to the error signals ER1 to ER8. The voltage controlled oscillator 29a outputs an output signal VO in response to the control voltage CV.
[0093]
The frequency divider 2a includes a main frequency divider 30a, a sub frequency divider 31a, a distributor 70, and the like. The main frequency divider 30a divides the output signal VO of the voltage controlled oscillator 29a by a frequency division ratio N1 and outputs an intermediate signal FV ′, which is substantially the same as the main frequency divider 30 shown in FIG. It is the same configuration.
[0094]
The sub-frequency divider 31a divides the output of the main frequency divider 30a (intermediate signal FV ′) by a frequency division ratio N2, and outputs signals Q1a, Q2a, and Q3a. The configuration is substantially the same as that of the frequency divider 31.
[0095]
The distributor 70 includes, for example, a distribution circuit 32a and a second OR gate 69. The distribution circuit 32a converts and distributes the output FV ′ of the main frequency divider 30a and the output (signals Q1a, Q2a, Q3a) of the sub-frequency divider 32a as a plurality of feedback signals FV1 to FV8. The distribution circuit 32 shown in FIG.
[0096]
The second OR gate 69 sequentially outputs feedback signals FV1 to FV8 to the phase comparator 12a.
[0097]
As described above, the first OR gate 68 sequentially outputs one reference signal from among the plurality of reference signals FR1a to FR8a, and the second OR gate 69 outputs one of the plurality of feedback signals FV1 to FV8. Each feedback signal is sequentially output. The phase comparator 12a can constitute a single phase comparator 12a by sequentially comparing the phases of the output signals (for example, the reference signal FR1a and the feedback signal FV1). The PLL device 1a is configured with the above components.
[0098]
Next, the operation of the PLL device 1a will be described with reference to FIG. First, it is assumed that, for example, 1280 kHz is input as a set frequency of the output signal VO to a control unit (not shown) via an input unit (not shown). The control unit calculates N = 1280 KHz / 10 KHz = 128 (because the frequency of the reference signal is 10 KHz) as the set frequency division ratio N of the output signal VO.
[0099]
Then, the control unit determines the frequency division ratio N1 = 16 of the main frequency divider 30a and the frequency division ratio N2 = 8 of the sub frequency divider 31a for the set frequency division ratio N = 128. That is, the control unit performs control so that the product of the frequency division ratio N1 and the frequency division ratio N2 matches the set frequency division ratio N of the output signal VO.
[0100]
The main frequency divider 30a divides the output signal VO of the voltage controlled oscillator 29a by a frequency division ratio N1 = 16. The sub-frequency divider 31a divides the output of the main frequency divider 30a at a frequency division ratio N2 = 8 and outputs the result to the distribution circuit 32a.
[0101]
The distribution circuit 32a outputs a plurality of feedback signals FV1 to FV8 having different phases to the second OR gate 69 at the rising timings T1 to T8 (see FIG. 4).
[0102]
The second OR gate 69 sequentially outputs one feedback signal from among the plurality of feedback signals FV1 to FV8 to the phase comparator 12a.
[0103]
The generating means 3a outputs a plurality of reference signals FR1a to FR8a having different phases to the first OR gate 68 at the rising timings T1 to T8 (see FIG. 4).
[0104]
The first OR gate 68 sequentially outputs one reference signal from among the plurality of reference signals FR1a to FR8a to the phase comparator 12a.
[0105]
The phase comparator 12a performs phase comparison between the output feedback signals FV1 to FV8 and the output reference signals FR1a to FR8a, respectively, at timings T1 to T8, to the charge pump 20a. D is output. In this manner, by providing the first OR gate 68 and the second OR gate 69, it is possible to configure a single phase comparator 12a.
[0106]
In response to the phase comparison signals U and D, the charge pump 20a outputs error signals ER1 to ER8 to the low-pass filter 21a. The low pass filter 21a outputs a control voltage CV responding to the error signals ER1 to ER8 to the voltage controlled oscillator 29a. The voltage controlled oscillator 29a outputs an output signal VO through the output terminal 59a in response to the control voltage CV.
[0107]
By repeating the operation in the loop, the PLL device 1a stably outputs the output signal VO having the set frequency 1280 KHz to the output terminal 59a, reaches the lock state, and is synchronized. This is the end of the description of the PLL device 1a.
[0108]
Next, a PLL device 1b according to Embodiment 3 of the present invention will be described with reference to the block diagram of FIG. In FIG. 6, the reference oscillator 4b outputs a specified signal fR having a frequency of 50 kHz, for example.
[0109]
The first frequency divider 71 divides the output of the reference oscillator 4b (specified signal fR) and outputs the frequency-divided signal (reference signal FR) to the phase comparator 12b. The first frequency divider 71 is composed of, for example, a variable frequency divider. At the start, the first frequency divider 71 divides by a low frequency division ratio (for example, N1 = 1), and when near the lock, a high frequency division ratio (for example, N1 = 5). ).
[0110]
The first frequency divider 71 may not be a variable frequency divider, but may be composed of a switching unit and a fixed frequency divider. For example, at the start, the switching unit is closed, the reference oscillator 4b and the phase comparator 12b are electrically connected, and when near the lock, the switching unit is opened and the reference oscillator 4b is connected to the fixed frequency divider (for example, the division ratio). = 5) may be configured to be electrically connected to the phase comparator 12b.
[0111]
The second frequency divider 72 is composed of, for example, a variable frequency divider, and divides the output signal VO of the voltage controlled oscillator 29b and outputs a feedback signal FV. The second frequency divider 72 divides the output signal VO by a low frequency division ratio (for example, N2 = N / 5) at the time of start, and when near the lock, the second frequency divider 72 increases the output signal VO (for example, N2 = N). = Set division ratio).
[0112]
The phase comparator 12b compares the phase of the reference signal FR output from the first frequency divider 71 with the feedback signal FV output from the second frequency divider 72, and sends the phase comparison signal U, D is output.
[0113]
The detector 73 is connected to the phase comparator 12b, and detects whether or not the PLL device 1b is in the vicinity of the lock (synchronized state) based on the values of the phase comparison signals U and D.
[0114]
The charge pump 20b outputs an error signal ER to the low-pass filter 21b in accordance with the phase comparison signals U and D. The low pass filter 21b outputs a control voltage CV to the voltage controlled oscillator 29b in response to the error signal ER. The voltage controlled oscillator 29b outputs an output signal VO in response to the control voltage CV.
[0115]
The control unit 58b is composed of, for example, a microcomputer, and is connected to input means (not shown), a detector 73, a first frequency divider 71, and a second frequency divider 72. The PLL device 1b is configured by the above components.
[0116]
Next, the operation of the PLL device 1b will be described with reference to FIG. In FIG. 6, it is assumed that, for example, 1300 KHz is input to the control unit 58b through the input means (not shown) as the set frequency of the output signal VO. At this time, it is assumed that the inter-station frequency is 10 kHz, for example, and the user presses the start key.
[0117]
Thus, at the start, the control unit 58b causes the first frequency divider 71 to divide by a low frequency division ratio (for example, N1 = 1), and causes the second frequency divider 72 to reduce the frequency division ratio. (For example, N2 = N / 5 = 26). Since the set frequency is 1300 KHz and the inter-station frequency is 10 KHz, the set frequency division ratio N = 1300/10 = 130 and N2 = N / 5 = 26.
[0118]
At this time, since N1 = 1, the regulation signal fR (frequency is 50 kHz) output from the reference oscillator 4b becomes the same as the reference signal FR and is input to the phase comparator 12b.
[0119]
The second frequency divider 72 divides the output signal VO of the voltage controlled oscillator 29b by a frequency division ratio N2 = 26, and outputs a feedback signal FV to the phase comparator 12b.
[0120]
The phase comparator 12b compares the phase of the reference signal FR and the feedback signal FV, and outputs phase comparison signals U and D to the charge pump 20b. At this time, the frequency of the reference signal FR is 50 KHz, which is five times the frequency of the reference signal FR at the time of locking (that is, the inter-station frequency 10 KHz).
[0121]
That is, at the start (until it reaches the vicinity of the lock), the phase comparator 12b compares the phase at a speed five times faster than that at the lock, so that it is compared with a conventional PLL device (for example, the inter-station frequency is 10 kHz). The time until locking is shortened to about 1/5 times.
[0122]
The charge pump 20b outputs an error signal ER to the low pass filter 21b, and the low pass filter 21b outputs a control voltage CV responding to the error signal ER to the voltage controlled oscillator 29b. The voltage controlled oscillator 29b outputs an output signal VO through the output terminal 59b in response to the control voltage CV. By repeating the operation in the loop, the PLL device 1b outputs the output signal VO approaching the set frequency 1300 kHz to the output terminal 59b.
[0123]
Further, when the operation in the loop is repeated, the detector 73 detects that the PLL device 1b is close to the lock (substantially synchronized), and outputs a signal to that effect to the control unit 58b. To do.
[0124]
As a result, the control unit 58b causes the first frequency divider 71 to divide by a high frequency division ratio (for example, N1 = 5), and causes the second frequency divider 72 to increase the frequency division ratio (for example, N2). = N = 130).
[0125]
At this time, since N1 = 5, the frequency of the reference signal FR is 1/5 of the frequency of the prescribed signal fR, that is, 10 KHz, which is the same as the inter-station frequency. Since N2 = N = 130, the frequency of the output signal VO is in the vicinity of 10 × 130 = 1300 KHz.
[0126]
In this manner, by repeating the operation in the loop, the PLL device 1b stably outputs the output signal VO having the set frequency 1300 kHz to the output terminal 59b, reaches the lock state, and synchronizes. I can take it.
[0127]
Note that after the vicinity of the lock, N1 = 5, and the frequency of the reference signal FR is 10 kHz. That is, in the first frequency divider 71, if a quotient obtained by dividing a high division ratio (for example, 5) by a low division ratio (for example, 1) is K and the frequency of the specified signal fR is fR, the reference signal The frequency of FR is fR / K.
[0128]
At this time, since the frequency division ratio of the second frequency divider 72 is N2 = N, the set frequency f1 near the lock is f1 = fR / K × N. ... Formula (1)
On the other hand, at the start, N1 = 1, and the frequency of the reference signal FR is the same as the frequency fR of the regulation signal fR. At this time, as in the above example, by setting the frequency division ratio of the second frequency divider 72 to N / K, the set frequency f2 at the start becomes f2 = fR × N / K. ... Formula (2)
In this way, f1 = f2 is obtained from the equations (1) and (2). That is, in the first frequency divider 71, the quotient obtained by dividing the high frequency dividing ratio by the low frequency dividing ratio is K, the set frequency dividing ratio of the second frequency divider 72 is N, and at the start, By setting the frequency dividing ratio of the frequency divider 72 to N / K, the set frequency can be made the same at the start and in the vicinity of the lock, the lock can be performed smoothly, and the lockup time is shortened.
[0129]
【The invention's effect】
As described above, in the first aspect of the present invention, the generating means for generating a plurality of reference signals having different phases, the main frequency divider for dividing the output signal of the voltage controlled oscillator by the frequency dividing ratio N1, and the main frequency divider. A sub-frequency divider that divides the output of the frequency divider by a division ratio N2, a distribution circuit that distributes the output of the sub-frequency divider to a plurality of feedback signals, and the reference signal and the feedback signal are compared. And a phase comparator for outputting an error signal, and the main frequency divider and the sub frequency divider are constituted by a variable frequency divider or a counter.
[0130]
In this way, by comparing each feedback signal with a plurality of reference signals having different phases, the phase comparison is performed a plurality of times during one period of the reference signal, so that the lockup time is shortened. Further, since there are two frequency dividers for dividing the output signal, the main frequency divider and the sub-frequency divider, four or more frequency dividers are not required as in the prior art. Therefore, the cost is low, the LSI is easy to use, and the power consumption is small. Furthermore, since the main frequency divider and the sub-frequency divider are composed of variable frequency dividers or counters, any combination of the main frequency divider N1 and the sub-frequency divider N2 can be selected.
[0131]
In a second aspect of the present invention, a product of the frequency division ratio N1 and the frequency division ratio N2 is made to coincide with a set frequency division ratio of the output signal. As a result, if the frequency of the reference signal is fR1, the frequency of the output signal is fVCO, the frequency of the intermediate signal output from the main frequency divider is fV ′, and the set frequency dividing ratio is N, then fR1 = fVCO / N, fVCO = N1 × fV ′ and N = N1 × N2. Therefore, fR1 = (N1 × fV ′) / (N1 × N2) = fV ′ / N2. That is, the reference signal is obtained by dividing the intermediate signal by N2, and the rising timing of each reference signal matches the rising timing of each feedback signal. Therefore, the comparison between the plurality of reference signals having different phases and each feedback signal is performed at the same timing, so that the phase comparison is accurately performed.
[0132]
In the present invention of claim 3, the magnitude of the frequency division ratio N2 of the sub-frequency divider is determined according to the magnitude of the set frequency division ratio. As described above, for a small set frequency dividing ratio, the amount of power consumed by the sub frequency divider can be reduced by reducing the frequency dividing ratio N2 of the sub frequency divider.
[0133]
According to a fourth aspect of the present invention, a plurality of phase comparators for comparing the respective reference signals and the respective feedback signals are provided, and the frequency division ratio N2 is provided below the number of the phase comparators. As a result, the best frequency division ratio N2 can be selected according to the size of the set frequency division ratio, the desired lock-up time, the desired power consumption, and the like.
[0134]
In the present invention of claim 5, after dividing the output signal by the main divider and the sub-divider for a predetermined set division ratio related to the output signal, only the main divider is used. Divide the frequency. In this way, the set frequency dividing ratio which is not the product of the frequency dividing ratio N1 of the main frequency divider and the frequency dividing ratio N2 of the sub frequency divider is also divided by both frequency dividers after being divided by both frequency dividers. By dividing the frequency division ratio N only by the frequency divider, an output signal having a set frequency division ratio N can be obtained.
[0135]
Also, the lock-up time is shortened by dividing the frequency by the main frequency divider and the secondary frequency divider at the time of rising even for the set frequency division ratio N that can be the product of the frequency division ratio N1 and the frequency division ratio N2. . Then, after the rise (for example, when the set frequency division ratio N is reached), the power consumption can be further reduced by dividing only by the sub-frequency divider 30.
[0136]
According to a sixth aspect of the present invention, there is provided a generating means for generating a plurality of reference signals having different phases, a main frequency divider for dividing the output signal of the voltage controlled oscillator by a frequency division ratio N1, and the main frequency divider A sub-frequency divider that divides the output by a frequency division ratio N2, a distributor that distributes the output of the sub-frequency divider to a plurality of feedback signals, a phase comparison between each reference signal and each feedback signal; And a phase comparator that outputs the phase comparison signal. A single phase comparator is provided. As described above, since there are two frequency dividers for dividing the output signal, ie, the main frequency divider and the sub-frequency divider, no more than eight frequency dividers are required as in the prior art. Therefore, the cost is low, the LSI is easy to use, and the power consumption is small. In addition, since there is a single phase comparator, it is easy to implement LSI and the cost is reduced.
[0137]
In the present invention of claim 7, one reference signal is output from each of the plurality of reference signals, one feedback signal is output from each of the plurality of feedback signals, and the output both signals By comparing the phases, the single phase comparator is constructed. With this configuration, a phase comparison can be realized for each reference signal having different phases using a single phase comparator, and the cost can be reduced. In addition, since there is a single phase comparator, a small LSI can be obtained when the PLL circuit is made into an LSI.
[Brief description of the drawings]
FIG. 1 is a block diagram of a PLL device 1 according to a first embodiment of the present invention.
FIG. 2 is a block diagram of a frequency divider 2 used in the PLL device 1;
FIG. 3 is a timing chart of signals Q1 to Q5 used in the PLL device 1;
4 is a timing chart of feedback signals FV1 to FV8 and the like used in the PLL device 1. FIG.
FIG. 5 is a block diagram of a PLL device 1a according to Embodiment 2 of the present invention.
FIG. 6 is a block diagram of a PLL device 1b according to Embodiment 3 of the present invention.
[Explanation of symbols]
3 generation means
12, 13, 14, 15, 16, 17, 18, 19 Phase comparator
29 Voltage controlled oscillator
30 Main frequency divider
31 Subdivider
32 Distribution circuit

Claims

Generation means for generating a plurality of reference signals having different phases, a main frequency divider for dividing the output signal of the voltage controlled oscillator by a frequency division ratio N1, and an output of the main frequency divider by a frequency division ratio N2 A sub-frequency divider that circulates, a distribution circuit that distributes the output of the sub-frequency divider to a plurality of feedback signals, and a phase comparator that compares each reference signal with each feedback signal and outputs an error signal. And the main frequency divider and the sub-frequency divider are configured by a variable frequency divider or a counter.

2. The PLL device according to claim 1, wherein a product of the frequency division ratio N1 and the frequency division ratio N2 is matched with a set frequency division ratio of the output signal.

3. The PLL device according to claim 2 , wherein the size of the frequency division ratio N2 of the sub-frequency divider is determined according to the size of the set frequency division ratio.

2. The PLL device according to claim 1, wherein a plurality of phase comparators for comparing each of the reference signals and each of the feedback signals are provided, and the frequency division ratio N2 is provided equal to or less than the number of the phase comparators.

The output signal is divided by the main divider and the sub-divider for a predetermined set division ratio related to the output signal, and then divided only by the main divider. The PLL device according to claim 1.

Generation means for generating a plurality of reference signals having different phases, a main frequency divider for dividing the output signal of the voltage controlled oscillator by a frequency division ratio N1, and an output of the main frequency divider by a frequency division ratio N2 A sub-divider that circulates, a distributor that distributes the output of the sub-divider to a plurality of feedback signals, a phase that compares the phases of the reference signals and the feedback signals, and outputs a plurality of phase comparison signals A PLL device comprising a comparator and a single phase comparator.

One reference signal is output from each of the plurality of reference signals, one feedback signal is output from each of the plurality of feedback signals, and the output signals are phase-compared, 7. The PLL device according to claim 6, wherein a single phase comparator is provided.